JPS63229692A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63229692A JPS63229692A JP62064518A JP6451887A JPS63229692A JP S63229692 A JPS63229692 A JP S63229692A JP 62064518 A JP62064518 A JP 62064518A JP 6451887 A JP6451887 A JP 6451887A JP S63229692 A JPS63229692 A JP S63229692A
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- JP
- Japan
- Prior art keywords
- signal
- data bus
- output
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000000415 inactivating effect Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000008054 signal transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、マイクロプロセッサ等の半導体集積回路に
おける内部データバスの駆動方法に関するものである。
おける内部データバスの駆動方法に関するものである。
従来の技術
従来、データ幅が８ビツト、１６ビツト、３２ビツト等
のデータを処理する半導体集積回路においては、内部に
、データ幅に対応するピット数のデータバスが設けられ
ている。このデータバスを介しての信号のやりとシは、
第２図に示すように、内部の複数の出力ポート（２６等
）と、入カポ−に２７等）間で行なわれる。たとえば出
力ポート２６からの出力は、同期信号２１によって指定
される時間（同期信号２１が“１″のとき）、データバ
ス（２２゜〜２２ｎ）に出力される。入力ポート２７は
、同期信号２１が”１″のときデータバス２２ｏ〜２２
ｎからの入力を受は付ける。データバス２２゜〜２２ｎ
は通常、信号を伝達しない期間（同期信号２１が“０″
の時）に、プリチャージ回路２１１にょシブリチャージ
されており（プリチャージされた状態をデータバス２２
ｎ＝“無”、ディスチャージされた状態を２２ｎ＝”有
”とする）、同期信号２１＝”１″のとき、期待される
信号が”Ｍ″のときのみ、データバス２２ｎ＝”無″→
”有”に、ディスチャージされる。第３図に示すように
、同期信号２１＝”１″の期間は、データバス２２゜を
十分ディスチャージして、データバス２２ｏの電位が、
ｏＶ附近迄下がる。同期１Ｂ号２１＝”０”の期間に、
データバス２２゜は、プリチャージ回路２１１により、
電源電圧（電源電圧；ｖＤＤ、ｖＤＤ＝６ｖとする）５
ｖ附近迄プリチヤージされる。
のデータを処理する半導体集積回路においては、内部に
、データ幅に対応するピット数のデータバスが設けられ
ている。このデータバスを介しての信号のやりとシは、
第２図に示すように、内部の複数の出力ポート（２６等
）と、入カポ−に２７等）間で行なわれる。たとえば出
力ポート２６からの出力は、同期信号２１によって指定
される時間（同期信号２１が“１″のとき）、データバ
ス（２２゜〜２２ｎ）に出力される。入力ポート２７は
、同期信号２１が”１″のときデータバス２２ｏ〜２２
ｎからの入力を受は付ける。データバス２２゜〜２２ｎ
は通常、信号を伝達しない期間（同期信号２１が“０″
の時）に、プリチャージ回路２１１にょシブリチャージ
されており（プリチャージされた状態をデータバス２２
ｎ＝“無”、ディスチャージされた状態を２２ｎ＝”有
”とする）、同期信号２１＝”１″のとき、期待される
信号が”Ｍ″のときのみ、データバス２２ｎ＝”無″→
”有”に、ディスチャージされる。第３図に示すように
、同期信号２１＝”１″の期間は、データバス２２゜を
十分ディスチャージして、データバス２２ｏの電位が、
ｏＶ附近迄下がる。同期１Ｂ号２１＝”０”の期間に、
データバス２２゜は、プリチャージ回路２１１により、
電源電圧（電源電圧；ｖＤＤ、ｖＤＤ＝６ｖとする）５
ｖ附近迄プリチヤージされる。
発明が解決しようとする問題点
このように、従来例では、データバス２２゜〜２２ｎは
、信号のやりとりに従って、ｏＶから５■附近迄、チャ
ージ、ディスチャージされる。データバス２２ｏ〜２２
ｎが多数の入出力ポートに後続されるために、大きな負
荷容量Ｃ２゜〜Ｃ２ｎを持つため、信号の伝達が遅く、
それによって応答速度が制限されている。又、大きな負
荷容量Ｃ２０””２ｎをチャージ、ディスチャージする
ため、この充放電による電源電流の増大をまねくことに
なる。
、信号のやりとりに従って、ｏＶから５■附近迄、チャ
ージ、ディスチャージされる。データバス２２ｏ〜２２
ｎが多数の入出力ポートに後続されるために、大きな負
荷容量Ｃ２゜〜Ｃ２ｎを持つため、信号の伝達が遅く、
それによって応答速度が制限されている。又、大きな負
荷容量Ｃ２０””２ｎをチャージ、ディスチャージする
ため、この充放電による電源電流の増大をまねくことに
なる。
この発明の日的は、信号の伝達に関与するデータバス２
２゜〜２２ｎのチャージ、ディスチャージを、１言号の
伝達に必要な最小限のものにすることにより、応答速度
の同上と、消費電流の低減をはかるものである。
２゜〜２２ｎのチャージ、ディスチャージを、１言号の
伝達に必要な最小限のものにすることにより、応答速度
の同上と、消費電流の低減をはかるものである。
問題点を解決するための手段
本発明は複数のビットより構成されるデータバスに、各
ビット毎に、信号の有無を判定するセンス回路を設け、
データバスへの出力ポートからの出力を制御する同期信
号を、上記センス回路が信号を検出した時点で停止させ
ることと、その時点でデータバスからの信号を入力ポー
トに保持させることにより、データバスへの信号の伝達
を必要、最小限のものとするものである。
ビット毎に、信号の有無を判定するセンス回路を設け、
データバスへの出力ポートからの出力を制御する同期信
号を、上記センス回路が信号を検出した時点で停止させ
ることと、その時点でデータバスからの信号を入力ポー
トに保持させることにより、データバスへの信号の伝達
を必要、最小限のものとするものである。
作 用
本発明によれば、データバスへの信号の伝ａｔ、信号の
有無を検出できる最小限度の振１喝で与えることができ
、又、このとき、データバスの電位変化を必要以上に大
きくしないことにより、信号の無い状態（プリチャージ
状態）への復帰を短時間で行なうことができる。
有無を検出できる最小限度の振１喝で与えることができ
、又、このとき、データバスの電位変化を必要以上に大
きくしないことにより、信号の無い状態（プリチャージ
状態）への復帰を短時間で行なうことができる。
実施例
第１図に本発明の１実施例を示す。この図では、ｎチャ
ネル型ＭＯＳトランジスタを用いた例で説明する。１１
は同期信号である。出力ポート１６（この例では１ケの
みを示しているが、通常、複数ケ必要である。）からデ
ータ１６゜〜１６ｎを、出力ポート制御信号１３によっ
て選択された場合に、出力制御信号１３Ｄによって、デ
ータをデータバス１２゜〜１２ｎに出力する。入力ポー
ト１７（この例では１ケのみを示している。通常複数ケ
必要である。）は、入力ポート制御信号１４によって選
択された場合に、入力制御信号１４Ｄによって、データ
バス１２゜〜１２ｎからのデータが内部人力１７゜〜１
７ｎに伝達され、入力制御信号１４Ｄが°１″→”０″
に変る時点で、内部人力１７ｏ〜１７ｎはラッチ（保持
）される。プリチャージ回路１１１は、データバス１２
゜〜１２ｎが入出力ポートのデータの転送を行なわない
期間に、市１」両信号１１Ｄによってデータバス１２ｏ
〜１２ｎをプリチャージする。
ネル型ＭＯＳトランジスタを用いた例で説明する。１１
は同期信号である。出力ポート１６（この例では１ケの
みを示しているが、通常、複数ケ必要である。）からデ
ータ１６゜〜１６ｎを、出力ポート制御信号１３によっ
て選択された場合に、出力制御信号１３Ｄによって、デ
ータをデータバス１２゜〜１２ｎに出力する。入力ポー
ト１７（この例では１ケのみを示している。通常複数ケ
必要である。）は、入力ポート制御信号１４によって選
択された場合に、入力制御信号１４Ｄによって、データ
バス１２゜〜１２ｎからのデータが内部人力１７゜〜１
７ｎに伝達され、入力制御信号１４Ｄが°１″→”０″
に変る時点で、内部人力１７ｏ〜１７ｎはラッチ（保持
）される。プリチャージ回路１１１は、データバス１２
゜〜１２ｎが入出力ポートのデータの転送を行なわない
期間に、市１」両信号１１Ｄによってデータバス１２ｏ
〜１２ｎをプリチャージする。
Ｃ１゜〜Ｃ１ｎはデータバスに、入出力ポートの容量及
び配線の寄生容重を合計したものを示している。
び配線の寄生容重を合計したものを示している。
各データバスには、センス回路１８゜、・・・１８ｎが
接続されており、谷ビット毎にデータバス１２゜〜１２
ｎ上に信号の有無全検出する。この場合、プリチャージ
された状態を信号“無″、出力ポート１６によって、デ
ータバス１２０〜１２ｎがディスチャージされた状態を
信号°有″と定義しておく。センス回路１８ｏ〜１８ｎ
の信号の有無を判定するスレッスホルド電圧は、各入力
ポート１７のものと同じになるようにする。又、このス
レックスホルド電圧はデータバス１２ｏ〜１２ｎがプリ
チャージされた状態から、最小のノイズマージンを保証
する電圧以下であれば良い。
接続されており、谷ビット毎にデータバス１２゜〜１２
ｎ上に信号の有無全検出する。この場合、プリチャージ
された状態を信号“無″、出力ポート１６によって、デ
ータバス１２０〜１２ｎがディスチャージされた状態を
信号°有″と定義しておく。センス回路１８ｏ〜１８ｎ
の信号の有無を判定するスレッスホルド電圧は、各入力
ポート１７のものと同じになるようにする。又、このス
レックスホルド電圧はデータバス１２ｏ〜１２ｎがプリ
チャージされた状態から、最小のノイズマージンを保証
する電圧以下であれば良い。
センス回路１８ｏ〜１８ｎの出力は、オア回路１８で、
どのビットかに信号があれば、出力が得られるようにな
っておシ、遅延回路１９により、判定期間を延長して判
定出力１５１を得る。
どのビットかに信号があれば、出力が得られるようにな
っておシ、遅延回路１９により、判定期間を延長して判
定出力１５１を得る。
次に第４図に従って、回路動作を説明する。出力制御信
号１３Ｄは、同期信号１１の立上シに同期して立上る（
同期信号１１と出力制御信号１３Ｄの位相差は、回路に
よる遅延を考慮している。以下の説明でも、同様に遅延
を考慮して第４図は書かれている。）。データ１６ｏが
”１″のときデータバス１２゜は、ディスチャージされ
、センス回路１８ｏのスレッスホルド電圧以下になると
、判定出力１６１が１０＃になり、その判定出力１６１
によって、出力制御信号１３Ｄが停止される。入力制御
信号１４Ｄも、同様に、同期信号１１の立上シに同期し
て立上シ、データバス１２゜の信号を内部入力１７゜に
伝達する。判定出力１６１が“０＃になると、入力制御
信号１４Ｄも停止され、内部人力１７゜はラッチされる
。データ１６ｏが“０”のトキは、データバス１２゜の
ビットのセンス回路１８゜は動作しない。したがって、
全ビットの信号が”無″なら、判定出力１５１は得られ
ず、第４図で、点線で示したようになる。
号１３Ｄは、同期信号１１の立上シに同期して立上る（
同期信号１１と出力制御信号１３Ｄの位相差は、回路に
よる遅延を考慮している。以下の説明でも、同様に遅延
を考慮して第４図は書かれている。）。データ１６ｏが
”１″のときデータバス１２゜は、ディスチャージされ
、センス回路１８ｏのスレッスホルド電圧以下になると
、判定出力１６１が１０＃になり、その判定出力１６１
によって、出力制御信号１３Ｄが停止される。入力制御
信号１４Ｄも、同様に、同期信号１１の立上シに同期し
て立上シ、データバス１２゜の信号を内部入力１７゜に
伝達する。判定出力１６１が“０＃になると、入力制御
信号１４Ｄも停止され、内部人力１７゜はラッチされる
。データ１６ｏが“０”のトキは、データバス１２゜の
ビットのセンス回路１８゜は動作しない。したがって、
全ビットの信号が”無″なら、判定出力１５１は得られ
ず、第４図で、点線で示したようになる。
発明の効果
以上述べたように、本発明によれば、データバスの電位
を、センス回路が、信号を判定できる迄、ディスチャー
ジを行なうのみでよいので、データバスへの信号の伝達
が、必要最小限の時間で行なうことができる。この時、
必要な入力ポートには、センス回路が信号を判定するの
と、はぼ同時に、データバスの信号が伝達される。又、
データバスが、不必要にディスチャージされないので、
プリチャージを行なう時間を短かぐでき、全体の回路動
作を高速化できる。更に、データバスの充放電による電
源電流が、データバスのディスチャージを必要最小限に
できるので、大傷に減少させることができる。
を、センス回路が、信号を判定できる迄、ディスチャー
ジを行なうのみでよいので、データバスへの信号の伝達
が、必要最小限の時間で行なうことができる。この時、
必要な入力ポートには、センス回路が信号を判定するの
と、はぼ同時に、データバスの信号が伝達される。又、
データバスが、不必要にディスチャージされないので、
プリチャージを行なう時間を短かぐでき、全体の回路動
作を高速化できる。更に、データバスの充放電による電
源電流が、データバスのディスチャージを必要最小限に
できるので、大傷に減少させることができる。
第１図は本発明の一実施例における半導体集積回路の回
路構成図、第２図は従来例の回路構成図、第３図は従来
の半導体集積回路の主要部での動作波形及びタイミング
を説明するタイミング図、第４図は本発明の一実施例に
おける半導体集積回路での主要部の動作波形及びタイミ
ングを説明するタイミング図である。 １１・・・・・・同期信号、１２゜〜１２！１・・・・
・・データノ（ス、１３・・・・・・出力ポート制御信
号、１６・・・・・・出力ポート、１７・・・・・・入
力ポート、１８゜〜１８ユ・・・・・・センス回路、１
９・・・・・・遅延回路、１１１・・・・・・プリチャ
ージ回路、１６１・・・・・・判定出力。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
１１１ 第２図 そ−クバス 第３図 、’７ｆ −ロー一一一一一 第４図 ／７ψ −一一一一一一一
路構成図、第２図は従来例の回路構成図、第３図は従来
の半導体集積回路の主要部での動作波形及びタイミング
を説明するタイミング図、第４図は本発明の一実施例に
おける半導体集積回路での主要部の動作波形及びタイミ
ングを説明するタイミング図である。 １１・・・・・・同期信号、１２゜〜１２！１・・・・
・・データノ（ス、１３・・・・・・出力ポート制御信
号、１６・・・・・・出力ポート、１７・・・・・・入
力ポート、１８゜〜１８ユ・・・・・・センス回路、１
９・・・・・・遅延回路、１１１・・・・・・プリチャ
ージ回路、１６１・・・・・・判定出力。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
１１１ 第２図 そ−クバス 第３図 、’７ｆ −ロー一一一一一 第４図 ／７ψ −一一一一一一一
Claims (3)
- （１）同期信号により、内部の複数の入出力ポートに接
続されるあらかじめプリチャージされたデータバスへの
信号の転送を制御するシステムにおいて、前記データバ
スのレベルを検出し信号の変化の有無を判定するセンス
回路を設け、前記同期信号によって、前記データバスへ
の出力ポートからの信号出力を開始すると共に、前記セ
ンス回路が信号の変化を検出したことにより、前記同期
信号を非活性化する回路と入力ポートのデータを保持す
る制御回路を備えた半導体集積回路。 - （２）複数の入出力ポートに接続されるあらかじめプリ
チャージされたデータバスを有するシステムにおいて、
前記データバスのレベルを検出し信号の有無を判定する
センス回路を設け、前記データバスへの出力周期を制御
する第１の同期信号と、この第１の同期信号によって活
性化され、前記センス回路が信号を検出したことにより
非活性化される第２の同期信号により、出力ポートの前
記データバスへの信号出力を制御することを特徴とする
特許請求の範囲第１項記載の半導体集積回路。 - （３）データバスを、第２の同期信号が非活性化される
ことにより、信号が無い状態にプリチャージをすること
を特徴とする特許請求の範囲第２項記載の半導体集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064518A JPS63229692A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
| US07/171,469 US4872161A (en) | 1987-03-19 | 1988-03-21 | Bus circuit for eliminating undesired voltage amplitude |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064518A JPS63229692A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229692A true JPS63229692A (ja) | 1988-09-26 |
Family
ID=13260513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064518A Pending JPS63229692A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003036722A1 (fr) * | 2001-10-26 | 2003-05-01 | Fujitsu Limited | Circuit integre a semi-conducteur, dispositif electronique dans lequel ce circuit integre est incorpore et procede d'economie d'energie |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473170A (ja) * | 1990-07-16 | 1992-03-09 | Fujitsu Ltd | シリアルプリンタ装置 |
-
1987
- 1987-03-19 JP JP62064518A patent/JPS63229692A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473170A (ja) * | 1990-07-16 | 1992-03-09 | Fujitsu Ltd | シリアルプリンタ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003036722A1 (fr) * | 2001-10-26 | 2003-05-01 | Fujitsu Limited | Circuit integre a semi-conducteur, dispositif electronique dans lequel ce circuit integre est incorpore et procede d'economie d'energie |
| US7302598B2 (en) | 2001-10-26 | 2007-11-27 | Fujitsu Limited | Apparatus to reduce the internal frequency of an integrated circuit by detecting a drop in the voltage and frequency |
| US7320079B2 (en) | 2001-10-26 | 2008-01-15 | Fujitsu Limited | Semiconductor integrated circuit device, an electronic apparatus including the device, and a power consumption reduction method |
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