JPS63229512A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63229512A JPS63229512A JP62064524A JP6452487A JPS63229512A JP S63229512 A JPS63229512 A JP S63229512A JP 62064524 A JP62064524 A JP 62064524A JP 6452487 A JP6452487 A JP 6452487A JP S63229512 A JPS63229512 A JP S63229512A
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- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- data bus
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000001514 detection method Methods 0.000 claims 1
- 230000008054 signal transmission Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、マイクロプロセッサ等の半導体集積回路に
おいて、内部データバスを用いてデータの転送を行なう
構成に関するものである。
おいて、内部データバスを用いてデータの転送を行なう
構成に関するものである。
従来の技術
従来、データ巾が８ビツト、１６ビツト、３２ビツト等
のデータを処理する半導体集積回路においては、内部に
データ幅に対応するビット数のデータバスが設けられて
いる。このデータバスに介しての信号のやりとりは、第
２図に示すように、内部の複数の出力ポート２６等と、
入力ポート２７等間で行なわれる。ある出力ポート２６
からの出力は、同期信号２１によって指定される時間（
同期信号２１がゞ１”のとき）、データバス２２゜〜２
２ｎに出力される。入力ポート２７は、同期信号２１が
“１”のときデータバスからの久方を受付ける。データ
バス２２〜２２ｎは通常、信号？伝達しない期間（同期
信号２１が○″のとき）に、プリチャージ回路２１１に
よりプリチャ−ジされており（プリチャージされた状態
全データバス２２ｎ−＋＋無″、ディスチャーンされた
状態をデータバス２２ｎ−＋＋有″とする）、同期信号
２１−ｕ １１４のとき、期待される信号が゛有゛′の
ときのみ、データバス２２ ｎ＝ｕ無゛→゛′を２にデ
ィスチャージされる。第３図に示すように、同期信号２
１＝”１”の期間は、データバス２２８を十分ディスチ
ャージする余裕の時間を含み、データバス２２ｏの電位
はＯＶ附近迄下がる。同期信号２１＝゛ゝ○”の期間に
、データバス２２ｏはプリチャージ回路２１１により、
電源電圧（ｖｏ。
のデータを処理する半導体集積回路においては、内部に
データ幅に対応するビット数のデータバスが設けられて
いる。このデータバスに介しての信号のやりとりは、第
２図に示すように、内部の複数の出力ポート２６等と、
入力ポート２７等間で行なわれる。ある出力ポート２６
からの出力は、同期信号２１によって指定される時間（
同期信号２１がゞ１”のとき）、データバス２２゜〜２
２ｎに出力される。入力ポート２７は、同期信号２１が
“１”のときデータバスからの久方を受付ける。データ
バス２２〜２２ｎは通常、信号？伝達しない期間（同期
信号２１が○″のとき）に、プリチャージ回路２１１に
よりプリチャ−ジされており（プリチャージされた状態
全データバス２２ｎ−＋＋無″、ディスチャーンされた
状態をデータバス２２ｎ−＋＋有″とする）、同期信号
２１−ｕ １１４のとき、期待される信号が゛有゛′の
ときのみ、データバス２２ ｎ＝ｕ無゛→゛′を２にデ
ィスチャージされる。第３図に示すように、同期信号２
１＝”１”の期間は、データバス２２８を十分ディスチ
ャージする余裕の時間を含み、データバス２２ｏの電位
はＯＶ附近迄下がる。同期信号２１＝゛ゝ○”の期間に
、データバス２２ｏはプリチャージ回路２１１により、
電源電圧（ｖｏ。
ｖＤＤ−５ｖとする）６ｖ附近迄プリチヤージされる。
発明が解決しようとする問題点
このように、従来例では、データバス２２ｏ〜２２ｎは
信号のやりとりに従って、Ｏｖから５ｖ附近迄、チャー
ジ、ディスチャージされる。データバス２２ｏ〜２２ｎ
が多数の入出力ポートに接続されるために、大きな負荷
容量ＣｏＮＣｎ’ｉｒ持っており、信号の伝達が遅く、
又、十分ディスチャージするだめの余裕時間を必要とし
ていたので、それらによって応答速度が制限されている
。又、大きな負荷容量Ｃ３−Ｃｎ ｋチャージ、ディス
チャージするため、この充放電による電源電流の増大を
まねくことになる。
信号のやりとりに従って、Ｏｖから５ｖ附近迄、チャー
ジ、ディスチャージされる。データバス２２ｏ〜２２ｎ
が多数の入出力ポートに接続されるために、大きな負荷
容量ＣｏＮＣｎ’ｉｒ持っており、信号の伝達が遅く、
又、十分ディスチャージするだめの余裕時間を必要とし
ていたので、それらによって応答速度が制限されている
。又、大きな負荷容量Ｃ３−Ｃｎ ｋチャージ、ディス
チャージするため、この充放電による電源電流の増大を
まねくことになる。
この発明の目的は、信号の伝達に関与するデータバス２
２８〜２２ｎのチャージ、ディスチャージを、信号の伝
達に必要な最小限にする方法を提供するもので、応答速
度の向上と、消費電流の低減がはかられる。
２８〜２２ｎのチャージ、ディスチャージを、信号の伝
達に必要な最小限にする方法を提供するもので、応答速
度の向上と、消費電流の低減がはかられる。
問題点を解決するだめの手段
本発明は複数のビットより構成されるデータバスに、は
ぼデータバスの１ビット分と同じ構成のセンス線？設け
、信号の有無を判定するセンス回路をセンス線に接続し
、データバスへの出力ポートからの出力を制御する出力
ポート駆動信号をセンス線へのセンス出力回路に同時に
印加し、上記センス回路が信号を検出した時点で、上記
出力ポート駆動信号を停止させることと、その時点でデ
ータバスからの信号を入力ポートに保持させることによ
り、データバスへの信号の伝達を必要、最小限のものと
するものである。
ぼデータバスの１ビット分と同じ構成のセンス線？設け
、信号の有無を判定するセンス回路をセンス線に接続し
、データバスへの出力ポートからの出力を制御する出力
ポート駆動信号をセンス線へのセンス出力回路に同時に
印加し、上記センス回路が信号を検出した時点で、上記
出力ポート駆動信号を停止させることと、その時点でデ
ータバスからの信号を入力ポートに保持させることによ
り、データバスへの信号の伝達を必要、最小限のものと
するものである。
作用
本発明によれば、データバスへの信号の伝達を、データ
バスと同じような構成のセンス線への信号の伝達と置換
えて、センス回路で検出する。そして、信号の伝達に必
要な期間のみ、出力ポート回路を駆動することによって
、余分なデータバスのディスチャージを押え、そのため
、信号の無い状態（プリチャージ状態）への復帰を短時
間で行なうことができる。
バスと同じような構成のセンス線への信号の伝達と置換
えて、センス回路で検出する。そして、信号の伝達に必
要な期間のみ、出力ポート回路を駆動することによって
、余分なデータバスのディスチャージを押え、そのため
、信号の無い状態（プリチャージ状態）への復帰を短時
間で行なうことができる。
実施例
第１図に本発明の一実施例を示す。この図ではｎチャネ
ル型ＭＯ８）ランジスタを用いた例で説明する。１１は
同期信号である。出力ポート１６（この例では１ケのみ
を示しているが、通常複数ケ必要である。）からデータ
１６ｏ〜１６ｎを出力ポート制御信号１３によって選択
された場合に、出力ポート駆動信号１３Ｄによって、デ
ータ１６゜〜１６ｎ’ｊｉ−データバス１２ｏ〜１２ｎ
に出力する。
ル型ＭＯ８）ランジスタを用いた例で説明する。１１は
同期信号である。出力ポート１６（この例では１ケのみ
を示しているが、通常複数ケ必要である。）からデータ
１６ｏ〜１６ｎを出力ポート制御信号１３によって選択
された場合に、出力ポート駆動信号１３Ｄによって、デ
ータ１６゜〜１６ｎ’ｊｉ−データバス１２ｏ〜１２ｎ
に出力する。
このとき、センス線１２３にも出力ポート駆動信号１３
Ｄによって、センス出力回路１６Ｓ（常にセンス線をデ
ィスチャージするように入力１６ＳＧはｖＤＤに接続し
ている。）を動作させ、センス線１２Ｓをディスチャー
ジする。
Ｄによって、センス出力回路１６Ｓ（常にセンス線をデ
ィスチャージするように入力１６ＳＧはｖＤＤに接続し
ている。）を動作させ、センス線１２Ｓをディスチャー
ジする。
入力ポート１７（この例では１ケのみを示しているが、
通常複数ケ必要である。）は、入力ポート制御信号１４
によって選択された場合に、入力ポート駆動信号１４Ｄ
によって、データバス１２８〜１２ｎからのデータ１６
８〜１６ｎが内部入力１７８〜１７ｎに伝達され、入力
ポート駆動信号１４Ｄが”１”→”ｏ”に変る時点で内
部入力１７０〜１７ｎはラッチ（保持）される。１了Ｓ
はセンス線に接続されたダミーの負荷である。等測的に
データバス１２ｏ〜１２ｎの容量Ｃ１ｏＮＣ１ｎの１ビ
ット分（入出力ポートの容量及び配線の寄生容量を合計
したもの）と同じ値のセンス線１２Ｓの容量Ｃ１Ｓ を
実現できれば、ダミー１７８は省略しても良い。プリチ
ャージ回路１１１は、データバス１２ｏ〜１２ｎが入出
力ポート間のデータ１６０〜１６ｎの転送を行なわない
期間に、駆動信号１１Ｄによってデータバス１２８〜１
２ｎをプリチャージする。
通常複数ケ必要である。）は、入力ポート制御信号１４
によって選択された場合に、入力ポート駆動信号１４Ｄ
によって、データバス１２８〜１２ｎからのデータ１６
８〜１６ｎが内部入力１７８〜１７ｎに伝達され、入力
ポート駆動信号１４Ｄが”１”→”ｏ”に変る時点で内
部入力１７０〜１７ｎはラッチ（保持）される。１了Ｓ
はセンス線に接続されたダミーの負荷である。等測的に
データバス１２ｏ〜１２ｎの容量Ｃ１ｏＮＣ１ｎの１ビ
ット分（入出力ポートの容量及び配線の寄生容量を合計
したもの）と同じ値のセンス線１２Ｓの容量Ｃ１Ｓ を
実現できれば、ダミー１７８は省略しても良い。プリチ
ャージ回路１１１は、データバス１２ｏ〜１２ｎが入出
力ポート間のデータ１６０〜１６ｎの転送を行なわない
期間に、駆動信号１１Ｄによってデータバス１２８〜１
２ｎをプリチャージする。
センス回路１８は、センス線１２３の電位レベル全検出
する。センスａ １２ Ｓも、駆動信号１１Ｄによって
、プリチャージされるので、センス回路１８の出力は、
プリチャージ期間は′０”、出力ポート駆動信号１３Ｄ
が１″の期間にディスチャージされて○”→４１１１＋
に変化する。センス回路１２Ｓの判定出力１５１はオア
回路１６２の出力として、出力ポート駆動信号１３Ｄｉ
非活性化させる。遅延回路１９は、同期信号１１の期間
出力ポート駆動信号１３Ｄ’ｉ非活性化させるため、セ
ンス回路１８での判定期間を延長させる。センス回路１
８の判定するスレノスホルド電圧は、各入力ポート１７
のものと同じになるようにする。
する。センスａ １２ Ｓも、駆動信号１１Ｄによって
、プリチャージされるので、センス回路１８の出力は、
プリチャージ期間は′０”、出力ポート駆動信号１３Ｄ
が１″の期間にディスチャージされて○”→４１１１＋
に変化する。センス回路１２Ｓの判定出力１５１はオア
回路１６２の出力として、出力ポート駆動信号１３Ｄｉ
非活性化させる。遅延回路１９は、同期信号１１の期間
出力ポート駆動信号１３Ｄ’ｉ非活性化させるため、セ
ンス回路１８での判定期間を延長させる。センス回路１
８の判定するスレノスホルド電圧は、各入力ポート１７
のものと同じになるようにする。
又、このスレッスホルド電圧は、データバス１２゜〜１
２ｎがプリチャージされた状態から、最小のノイズマー
ジンを保証する゛電圧以下であれば良い。
２ｎがプリチャージされた状態から、最小のノイズマー
ジンを保証する゛電圧以下であれば良い。
次に第４図に従って、回路動作を説明する。出力ポート
駆動信号１３Ｄは、同期信号１１の立上りに同期して、
立上る（同期信号１１と出力ポート駆動信号１３Ｄの位
相差は、回路による遅延全考慮している。以下の説明で
も、同様に遅延を考慮して第４図は書かれている。）。
駆動信号１３Ｄは、同期信号１１の立上りに同期して、
立上る（同期信号１１と出力ポート駆動信号１３Ｄの位
相差は、回路による遅延全考慮している。以下の説明で
も、同様に遅延を考慮して第４図は書かれている。）。
データ１６゜が１″のときデータバス１２ｏは、ディス
チャージされ、センス回路１８のスレノスホルド電圧以
下になると、判定出力１５１が′Ｑ″になり、その判定
出力１５１によって、出力ポート駆動信号１３Ｄが停止
される。入カポート駆動言号１４Ｄも、同様に同期信号
１１の立上りに同期して立上り、データバス１２ｏの信
号を内部入力１７ｏに伝達する。判定出力１５１が０″
になると、入力ポート駆動信号１４Ｄも停止され、内部
人力１７ｏはラッテされる。判定出力１５１が０″にな
ると駆動信号１１Ｄによりプリチャージが開始される。
チャージされ、センス回路１８のスレノスホルド電圧以
下になると、判定出力１５１が′Ｑ″になり、その判定
出力１５１によって、出力ポート駆動信号１３Ｄが停止
される。入カポート駆動言号１４Ｄも、同様に同期信号
１１の立上りに同期して立上り、データバス１２ｏの信
号を内部入力１７ｏに伝達する。判定出力１５１が０″
になると、入力ポート駆動信号１４Ｄも停止され、内部
人力１７ｏはラッテされる。判定出力１５１が０″にな
ると駆動信号１１Ｄによりプリチャージが開始される。
データ１６ｏがパ○すのときは、データバス１２ｏのビ
ットのセンス回路１８は動作しない。したがって、全ビ
ットの信号が゛無″なら、判定出力１５１は得られず、
第４図で、点線で示したようになる。
ットのセンス回路１８は動作しない。したがって、全ビ
ットの信号が゛無″なら、判定出力１５１は得られず、
第４図で、点線で示したようになる。
発明の効果
以上述べたように、本発明によれば、データノくスの電
位を、センス回路が信号を判定できる迄、ディスチャー
ジを行なうのみでよいので、データバスへの信号の伝達
が、必要最小限の時間で行なうことができる。この時、
必要な入力ポートには、センス回路が信号を判定するの
と、はぼ同時にデータバスの信号が伝達される。又、デ
ータバスが不必要にディスチャージされないので、プリ
チャージを行なう時間を短かくでき、全体の回路動作を
高速化できる。更に、データバスの充放電による電源電
流が、データバスのディスチャーシラ必要最小限にでき
るので、大巾に減少させることができる。
位を、センス回路が信号を判定できる迄、ディスチャー
ジを行なうのみでよいので、データバスへの信号の伝達
が、必要最小限の時間で行なうことができる。この時、
必要な入力ポートには、センス回路が信号を判定するの
と、はぼ同時にデータバスの信号が伝達される。又、デ
ータバスが不必要にディスチャージされないので、プリ
チャージを行なう時間を短かくでき、全体の回路動作を
高速化できる。更に、データバスの充放電による電源電
流が、データバスのディスチャーシラ必要最小限にでき
るので、大巾に減少させることができる。
一一パ 第１図は本発明の一実施例に於ける半導体集積
回路の回路構成図、第２図は従来例の半導体集積回路の
回路構成図、第３図は従来例の主要部での動作波形及び
タイミング全説明するタイミング図、第４図は本発明の
一実施例の主要部での動作波形及びタイミングを説明す
るタイミング図である。 １１・・・・・同期信号、１２ｏ〜１２ｎ・・・・・デ
ータバス、１２Ｓ・・・・・・センス線、１３・・・・
・・出力ポート制御信号、１４・・・・・・入力ポート
制御信号、１６・・・・・・出力ポート、１６Ｓ・・・
・・・センス出力回路、１了・・・・・・入力ポート、
１７Ｓ・・・・・ダミー、１９・・・・・・遅延回路、
１５１・・・・・判定出力。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
回路の回路構成図、第２図は従来例の半導体集積回路の
回路構成図、第３図は従来例の主要部での動作波形及び
タイミング全説明するタイミング図、第４図は本発明の
一実施例の主要部での動作波形及びタイミングを説明す
るタイミング図である。 １１・・・・・同期信号、１２ｏ〜１２ｎ・・・・・デ
ータバス、１２Ｓ・・・・・・センス線、１３・・・・
・・出力ポート制御信号、１４・・・・・・入力ポート
制御信号、１６・・・・・・出力ポート、１６Ｓ・・・
・・・センス出力回路、１了・・・・・・入力ポート、
１７Ｓ・・・・・ダミー、１９・・・・・・遅延回路、
１５１・・・・・判定出力。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (2)
- （１）同期信号により、内部の複数の入出力ポートに接
続されるあらかじめ、プリチャージされたデータバスへ
の信号の転送を制御するシステムにおいて、前記データ
バスに並設したセンス線を設け、夫々の出力ポートを駆
動する夫々の出力ポート駆動信号によって駆動される夫
々のセンス線出力回路を前記センス線に接続し、前記セ
ンス線の電圧レベルを検出するセンス回路を設け、前記
センス回路がセンス線出力回路からの出力検出を行なう
ことにより、出力ポート駆動信号を非活性化する回路と
、前記出力検出により入力ポートのデータを保持する制
御回路とを備えた半導体集積回路。 - （２）出力検出に引続いて、データバスおよびセンス線
のプリチャージを開始することを特徴とする特許請求の
範囲第１項記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064524A JPS63229512A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
| US07/171,469 US4872161A (en) | 1987-03-19 | 1988-03-21 | Bus circuit for eliminating undesired voltage amplitude |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064524A JPS63229512A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229512A true JPS63229512A (ja) | 1988-09-26 |
Family
ID=13260691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064524A Pending JPS63229512A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229512A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818627A (ja) * | 1981-07-27 | 1983-02-03 | Ricoh Co Ltd | ジアゾ複写方法およびその装置 |
| JPS6264523A (ja) * | 1986-06-20 | 1987-03-23 | Toray Ind Inc | ２軸配向ポリ−ｐ−フェニレンスルフィドフィルムの製造方法 |
-
1987
- 1987-03-19 JP JP62064524A patent/JPS63229512A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818627A (ja) * | 1981-07-27 | 1983-02-03 | Ricoh Co Ltd | ジアゾ複写方法およびその装置 |
| JPS6264523A (ja) * | 1986-06-20 | 1987-03-23 | Toray Ind Inc | ２軸配向ポリ−ｐ−フェニレンスルフィドフィルムの製造方法 |
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