JP2001195163A - 容量性負荷駆動回路及びその駆動方法並びにそれを用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 最大消費電力や最大発生ノイズの削減を可能
とし、またデータパターンに規則性のない、または規則
性があるとは限らない回路方式にも広く適用可能な容量
性負荷駆動回路を得る。 【解決手段】 （１）隣接する２つのバス配線Ｄn とＤ
n+1 との電位を逆方向に駆動する場合と、（２）隣接す
る２つのバス配線Ｄn 、Ｄn+1 の一方の配線の電位を遷
移させず、かつ残りの一方の配線の電位を前記遷移させ
ない側の配線の電位と同電位方向へ駆動する場合に、一
時的に、この２つの配線を、イコライザ１１１により短
絡させてから、出力バッファ１１、１２で駆動する構成
とする。（１）の場合、隣接配線の電荷を流用できるた
め低消費電力、低ノイズとなり、（２）の場合、隣接配
線間の寄生容量が容量カップリングによって打ち消され
るため低消費電力かつ低ノイズとなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は容量性負荷駆動回路
及びその駆動方法並びにそれを用いた半導体集積回路装
置に関し、特に容量性負荷を夫々有し互いに隣接する一
対のデータバスを規則性のない（または規則性があると
は限らない）データパターンにより駆動する容量性負荷
駆動方式に関するものである。

【０００２】

【従来の技術】従来のこの種の容量性負荷駆動回路の例
として、多ビット入出力回路を使用して説明する。図７
はかかる多ビット入出力回路の一部回路図を示してお
り、簡単化のために１ビット入出力回路１のみを示す
が、実際には、この１ビット入出力回路１が複数個並列
に組み合わされて、それぞれの入出力端子５１が対応バ
ス配線（データバス）の一つＤn にそれぞれ接続される
ことによって構成されるものである。図４においては、
入力端子及び出力端子を兼用した入出力回路として示さ
れているが、入力バッファ３１を含まない単なる出力回
路のみであっても構わない。

【０００３】図７を参照すると、４１は半導体集積回路
の内部回路（ロジック回路）であり、この内部回路の出
力データパターンがバス配線Ｄn へ導出されるものであ
る。２１は出力ラッチであって、内部回路４１からのデ
ータパターンを一時記憶するものであり、インバータＩ
１、Ｉ２、クロックドインバータＢ１、スイッチＳ２、
ナンドゲートＡ２からなる。１１は３ステートバッファ
であって、出力ラッチ２１のラッチデータに従ってバス
配線Ｄn を駆動するものであり、ナンドゲートＡ１、ノ
アゲートＯ１、出力トランジスタＴ１、Ｔ２からなる。
３１は入力バッファであり、バス配線Ｄn からのデータ
パターンを取り込んで内部回路４１へ供給するものであ
る。

【０００４】かかる構成において、ＯＥ（Output Enabl
e ）＝“１”すなわち出力モード時でかつクロックＣＬ
Ｋ＝“１”のとき、内部回路４１からの反転入力データ
ＩＮn バーは、出力ラッチ２１を経由して３ステートバ
ッファ１１によってバス配線Ｄn に出力される。このと
き入力バッファ１３は非活性なので、バス配線Ｄn 上の
データが入力バッファ１３を介して内部回路４１へ伝達
されることはない。

【０００５】ここで、ＣＬＫ＝“０”になると、内部回
路４１と出力ラッチ２１とは電気的に分離されるが、引
き続き出力ラッチ２１にデータが保持されるため、３ス
テートバッファ１１は同じデータをバス配線Ｄn に出力
し続ける。同様に、入力バッファ３１は非活性である。

【０００６】ＯＥ＝“０”すなわち入力モード時は、ク
ロックＣＬＫに関わらず３ステートバッファ１１は非活
性、つまりハイインピーダンス出力である。代わりに入
力バッファ３１が活性化され、バス配線Ｄn 上のデータ
を内部回路４１へ伝達すると同時に、スイッチ（トラン
スファゲート）Ｓ１を介して出力ラッチ２１に保持され
たデータをバス配線Ｄn 上のデータと一致させる。

【０００７】なお、ここでは一つの半導体集積回路チッ
プ内に含まれる機能マクロ（あるまとまった機能を果た
す回路群）同士を接続する配線をバス配線としたが、多
ビット出力回路もしくは入出力回路を含む半導体集積回
路チップ同士を接続するボード基板上の配線をバス配線
としても構わない。

【０００８】

【発明が解決しようとする課題】一般に図７に示したバ
ス配線Ｄi （ｉ＝１〜ｎ＋１の整数）は、多ビット入出
力回路を含む機能マクロと他の機能マクロ（多くは複
数）をつなぐ配線であり、非常に距離が長くかつ多数並
行して敷設されることが一般的である。そのために、各
バス配線には、大きな対地寄生容量Ｃg と大きな対隣接
配線寄生容量Ｃn とが付加されてしまう。従って、１ビ
ット入出力回路１内の３ステートバッファ１１によって
バス配線を駆動するのに大電流が必要となり、消費電力
の増大と大きなノイズの発生が避けられなくなる。

【０００９】バスの隣接配線寄生容量を小さくするに
は、各バス配線の間隔を拡げるのが効果的であるが、バ
ス領域の面積が大きくなる。また、大きな寄生容量を高
速に駆動するためには、出力ドライバ（図７では、３ス
テートバッファ１１が該当）の面積（特に、トランジス
タＴ１、Ｔ２の面積）を大きくしなければならない。一
般に、バスの本数は多いので、バス配線領域や出力ドラ
イバの面積を大きくしたときのチップ面積、すなわち製
造コストへの影響は大きいもとのなる。

【００１０】ここで、特開平５−６２４７５号公報、特
開平７−１４１８７４号公報、特開平１０−１１９７４
号公報を参照すると、これ等公報では、ＳＲＡＭ（Stat
ic Rndom Access Memory）のビット線対をイコライズす
ることを共通の動作的特徴としている。一般的に、ＳＲ
ＡＭのビット線対は２本１組で一方をハイレベル、残り
の一方をローレベルとすることで、読み出し／書き込み
動作が実現できる。この様に、相補信号が現れると、予
め決まっている配線については、イコライズ技術により
前述した隣接配線寄生容量に関する問題が容易に解決可
能である。しかしながら、より一般的な、データパター
ンに規則性があるとは限らない場合には、これ等公報の
技術をそのまま適用することはできない。

【００１１】更に、特開平９−２４４７７６号公報を参
照すると、この公報では、全てのバス配線を一旦所定レ
ベル（多くはハイレベル）にプリチャージしてから、デ
ータパターン（規則性があるとは限らない）に応じて、
所望のバス配線のみを駆動（多くはローレベル方向にの
み）する方式（ダイナミック駆動方式）の改善手段が開
示されている。これに対して、本発明が対象とする技術
は、スタティック駆動方式等のプリチャージを必要とせ
ず、ドライバで直接データパターンを出力する方式の技
術であり、上記特開平９−２４４７７６号公報の技術と
は全く別の方式の技術に関するものである。尚、当該公
報の技術方式であるダイナミック方式は、低電源電圧で
動作マージンが劣化する、同一出力データパターンが続
いたときでもバス配線容量を充放電し続けることが必要
であって消費電力が大である、といった欠点があり、現
在では比較的用いられることが少ない。

【００１２】本発明の目的は、データパターンをドライ
バで直接容量性負荷へ出力して駆動する際に、最大消費
電力や最大発生ノイズの削減を可能とした容量性負荷駆
動回路及びその駆動方法並びにそれを用いた半導体集積
回路装置を提供することである。

【００１３】

【課題を解決するための手段】本発明による容量性負荷
駆動回路は、データパターンに従って第一及び第二の容
量性負荷を夫々駆動する容量性負荷駆動回路であって、
前記データパターンに応じて前記第一及び第二の容量性
負荷を夫々充放電可能な第一及び第二の出力バッファ
と、前記第一及び第二の容量性負荷同士を電気的に接続
／分離するスイッチと、前記第一及び第二の容量性負荷
の電位を互いに逆方向に駆動する場合に、これ等両容量
性負荷を一時的に互いに接続するよう前記スイッチを制
御する制御回路とを含むことを特徴とする。

【００１４】また、本発明による容量性負荷駆動回路
は、データパターンに従って第一及び第二の容量性負荷
を夫々駆動する容量性負荷駆動回路であって、前記デー
タパターンに応じて前記第一及び第二の容量性負荷を夫
々充放電可能な第一及び第二の出力バッファと、前記第
一及び第二の容量性負荷同士を電気的に接続／分離する
スイッチと、前記第一の容量性負荷の電位が遷移せず、
かつ前記第二の容量性負荷の電位を前記第一の容量性負
荷の電位と同電位方向へ駆動する場合に、これ等両容量
性負荷を一時的に互いに接続するよう前記スイッチを制
御する制御回路とを含むことを特徴とする。

【００１５】更に、本発明による容量性負荷駆動回路
は、データパターンに従って第一及び第二の容量性負荷
を夫々駆動する容量性負荷駆動回路であって、前記デー
タパターンに応じて前記第一及び第二の容量性負荷を夫
々充放電可能な第一及び第二の出力バッファと、前記第
一及び第二の容量性負荷同士を電気的に接続／分離する
スイッチと、前記第一及び第二の容量性負荷の電位を互
いに逆方向に駆動する場合に、これ等両容量性負荷を一
時的に互いに接続するよう前記スイッチを制御し、また
前記第一の容量性負荷の電位が遷移せず、かつ前記第二
の容量性負荷の電位を前記第一の容量性負荷の電位と同
電位方向へ駆動する場合に、これ等両容量性負荷を一時
的に互いに接続するよう前記スイッチを制御する制御回
路とを含むことを特徴とする。

【００１６】本発明による容量性負荷駆動方法は、容量
性負荷を夫々有する第一及び第二のデータバスをデータ
パターンにより夫々駆動する容量性負荷駆動方法であっ
て、前記第一及び第二のデータバスの電位を互いに逆方
向に駆動する場合に、これ等両データバスを一時的に互
いに接続するようにしたことを特徴とする。

【００１７】また、本発明による容量性負荷駆動方法
は、容量性負荷を夫々有する第一及び第二のデータバス
をデータパターンにより夫々駆動する容量性負荷駆動方
法であって、前記第一のデータバスの電位が遷移せず、
かつ前記第二のデータバスの電位を前記第一のデータバ
スの電位と同電位方向へ駆動する場合に、これ等両デー
タバスを一時的に互いに接続するようにしたことを特徴
とする。

【００１８】更に本発明による容量性負荷駆動方法は、
容量性負荷を夫々有する第一及び第二のデータバスをデ
ータパターンにより夫々駆動する容量性負荷駆動方法で
あって、前記第一及び第二のデータバスの電位を互いに
逆方向に駆動する場合に、これ等両データバスを一時的
に互いに接続し、また前記第一のデータバスの電位が遷
移せず、かつ前記第二のデータバスの電位を前記第一の
データバスの電位と同電位方向へ駆動する場合に、これ
等両データバスを一時的に互いに接続するようにしたこ
とを特徴とする。

【００１９】本発明による半導体集積回路装置は、上述
の容量性負荷駆動回路を含むことを特徴とし、また上述
の容量性負荷駆動方法を使用したことを特徴とする。

【００２０】本発明の作用を述べる。第一に、（１）隣
接する２つのバス配線の電位を逆方向に駆動する場合
と、第二に、（２）隣接する２つのバス配線の一方の配
線の電位を遷移させず、かつ残りの一方の配線の電位を
前記遷移させない側の配線の電位と同電位方向へ駆動す
る場合に、一時的にこの２つの配線を短絡させてから出
力バッファで駆動する構成とする。（１）の場合、隣接
配線の電荷を流用できるため低消費電力、低ノイズとな
り、（２）の場合、隣接配線間の寄生容量が容量カップ
リングによって打ち消されるため低消費電力かつ低ノイ
ズとなる。

【００２１】

【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例を説明する。図１は本発明の実施例の回路構成図
であり、図７と同等部分は同一符号により示している。
図１を参照すると、本発明の容量性負荷駆動回路を用い
た半導体集積回路は、１ビット入出力回路１、２、…を
並列に組み合わせ、これ等の各入出力端子５１、５２、
…を対応するバス配線（データバス）Ｄn 、Ｄn+1 、…
に夫々接続することによって構成される。尚、図１で
は、入力端子及び出力端子を兼用した入出力回路として
示しているが、入力バッファ３１、３２、…を含まない
単なる出力回路のみであっても構わない。

【００２２】図１において、データ配線Ｄn に対応する
入出力回路１及び内部回路４１は従来の図４に示した入
出力回路１及び内部回路４１と同一であり、同等要素に
は同一符号を示している。データ配線Ｄn に隣接するデ
ータ配線Ｄn+1 に対応する入出力回路２及び内部回路４
２は、入出力回路１及び内部回路４１と同一であってそ
の構成についても説明を省略する。

【００２３】互いに隣接するデータ配線Ｄn とＤn+1 と
の間の接続（短絡）／分離をなすためのスイッチ構成の
イコライザ１１１が設けられており、このイコライザ１
１１のスイッチ制御がイコライズ制御回路１０１の一対
の制御出力ｅｑn 、ｅｑn バーにより行われる。このイ
コライズ制御回路１０１は、内部回路４１、４２の各出
力（すなわち、入出力回路１、２への入力データＩＮn
バー、ＩＮn+1 バー）と、これ等の各インバータＩ３、
Ｉ４による反転データＩＮn 、ＩＮn+1 と、出力ラッチ
２１、２２の各ラッチデータＱn 、Ｑn+1 とに応じて上
記一対の制御出力ｅｑn 、ｅｑn バーを生成するもので
ある。このイコライズ制御回路１０１は、ナンドゲート
Ａ３〜Ａ８、ノアゲートＯ２〜Ｏ３及びインバータＩ５
からなっている。

【００２４】内部回路４１、４２で生成された反転入力
データＩＮn バー、ＩＮn+1 バー、は夫々出力ラッチ２
１、２２に一旦記憶され、夫々３ステートバッファ１
１、１２によってバス配線Ｄn 、Ｄn+1 に夫々出力され
る。逆に、入力バッファ３１、３２は夫々バス配線Ｄn
、Ｄn+1 上のデータを内部回路４１、４２に夫々取り
込むと同時に、スイッチ（トランスファゲート）Ｓ１、
Ｓ３を介して出力ラッチ２１、２２にも夫々取り込む。
入出力回路１、２の動作モード（入／出力モード）の切
替えは出力イネーブル信号ＯＥによって制御され、この
信号ＯＥは出力ラッチ２１、２２や３ステートバッファ
１１、１２や入力バッファ３１、３２に夫々入力されて
いる。

【００２５】一方、互いに隣接する入出力回路１と２と
の間には、イコライズ制御回路１０１が設けられてい
る。イコライズ制御回路１０１は、隣接する入出力回路
１と２から反転入力データＩＮn バー、ＩＮn+1 バーや
反転入力データの論理反転である入力データＩＮn 、Ｉ
Ｎn+1 が入力され、更には、出力ラッチ２１、２２から
記憶データＱn 、Ｑn+1 とその論理反転Ｑn バー、Ｑn+
1 バーが夫々入力される。イコライズ制御回路１０１の
出力ｅｑとその論理反転ｅｑバーは、イコライザ１１１
と３ステートバッファ１１、１２に入力される。

【００２６】図１には、イコライザとイコライズ制御回
路が夫々一つずつしか示されていないが、隣接するバス
配線の各々に接続されている入出力回路間全てにイコラ
イザとそれに対応するイコライズ制御回路が設置されて
いるものとする。または、一部の入出力回路間だけに設
置されているとしても構わない。

【００２７】上述した様に、バス配線Ｄi は、多ビット
入出力回路を含む機能マクロと他の機能マクロ（一般に
複数）を接続する配線であり、非常に距離が長くかつ多
数並行して敷設されることがほとんどである。そのため
各バス配線Ｄn には、大きな対地寄生容量Ｃg と、大き
な対隣接配線寄生容量Ｃn が付加されてしまう。従っ
て、１ビット入出力回路１、２内の３ステートバッファ
１１、１２によってバス配線Ｄn 、Ｄn+1 を駆動するの
に大電流が必要となり、消費電力の増大と大きなノイズ
の発生とが避けられない。そこで、本発明の以下の動作
により、上記の各問題が解決可能となる。

【００２８】尚、ここでは一つの半導体集積回路チップ
内に含まれる機能マクロ同士を接続する配線をバス配線
としたが、多ビット入出力回路を含む半導体集積回路チ
ップ同士を接続するボード基板上の配線をバス配線とし
ても構わない。

【００２９】図１〜図３を用いて本発明の実施例の動作
を説明する。図２及び図３は図１に示した回路における
動作波形の一例を夫々示すものである。簡単のため、以
下の説明ではバス配線Ｄn-1 、Ｄn+2 の電位、または電
位変化がバス配線Ｄn 、Ｄn+1 の電位または電位変化へ
与える影響は無視するが、本質的には以下の記述と同じ
である。

【００３０】ＯＥ＝“１”すなわち出力モード時では、
クロックＣＬＫ＝“０”のとき、内部回路４１、４２に
よって、反転入力データＩＮn バー、ＩＮn+1 バーが夫
々生成される。反転入力データＩＮn バーとＩＮn+1 バ
ーと、それらのインバータＩ３、Ｉ４による論理反転デ
ータ、すなわち入力データＩＮn とＩＮn+1 とは、出力
データラッチ２１、２２内に保持された記憶データＱn
、Ｑn+1 とその論理反転Ｑn バー、Ｑn+1 バーと共に
イコライズ制御回路１０１へ入力される。イコライズ制
御回路１０１はＯＥ＝ＣＬＫ＝“１”でかつ以下の
（１）または（２）の条件のみでイコライズ動作を実行
する。また、（１）または（２）以外のときは、イコラ
イズ動作は行われず、従来例と全く同じ動作となる。

【００３１】（１）隣接するバス配線の電位を互いに逆
方向へ遷移させる場合である。具体的には、最初バス配
線Ｄn が“０”、Ｄn+1 が“１”の状態で、反転入力デ
ータＩＮn バーとして“０”、ＩＮn+1 バーとして
“１”が夫々入力された場合、ならびに、最初バス配線
Ｄn が“１”、Ｄn+1 が“０”の状態で、反転入力デー
タＩＮn バーとして“１”、ＩＮn+1 バーとして“０”
が夫々入力された場合である。図２の１つ目のクロック
は前者の動作波形を示している。

【００３２】（２）あるバス配線の電位をある方向へ遷
移させるとき、隣接配線の電位が既にその到達電位であ
り、しかもこのクロックではその隣接配線の電位を遷移
させない場合である。具体的には、最初バス配線Ｄn が
“０”、Ｄn+1 が“１”の状態で反転入力データＩＮn
バーとして“０”、ＩＮn+1 バーとして“０”が入力さ
れた場合、ならびに最初バス配線Ｄn が“１”、Ｄn+1
が“０”の状態で、反転入力データＩＮn バーとして
“１”、ＩＮn+1 バーとして“１”が入力された場合で
ある。図３の１つ目のクロックは前者の動作波形を示し
ている。

【００３３】さて、図２の１つ目のクロックＣＬＫでの
イコライズ動作を説明する。クロックＣＬＫが“１”に
遷移すると、イコライズ制御回路１０１によりイコライ
ズ制御回路出力ｅｑn が“１”に、イコライズ制御回路
反転出力ｅｑn バーが“０”になり、イコライザ１１１
が活性化される。これによって３ステートバッファ１
１、１２が非活性化されると同時に、バス配線Ｄn 、Ｄ
n+1 が電気的に接続され、両者の電位が等しくなる。

【００３４】一方、クロックが“１”になったことによ
り、出力ラッチ２１内に反転入力データＩＮn バーが取
り込まれるが、３ステートバッファが非活性化されてい
るため内部回路４１からのデータはバス配線Ｄn へ出力
されない。ただ、このとき反転入力データＩＮn バーの
値と反転記憶データＱn バーの値が一致するので、イコ
ライズ制御回路１０１への入力が変化する。イコライズ
制御回路１０１自身がもつ内部遅延時間Δｔを経た後
に、イコライズ制御回路出力ｅｑn とイコライズ制御回
路反転出力ｅｑn バーが、夫々“０”と“１”に自動的
に変化するため、バス配線Ｄn とＤn+1 とは電気的に切
離され、同時に３ステートバッファ１１、１２が再び活
性化される。

【００３５】従来例と同様に、３ステートバッファはバ
ス配線Ｄn とＤn+1 を“１”と“０”とに夫々駆動す
る。バス配線Ｄn の充電電流の半分が、電源線からでは
なく隣接配線Ｄn+1 からもたらされるため、その分消費
電力が小さくなる。また、電源線からの電流が減るた
め、大電流が流れるときに発生する電源線のノイズが低
減される。

【００３６】図２及び図３の２つ目のクロックＣＬＫで
の動作は、ＯＥ＝“０”すなわち入力モードなので、ク
ロックＣＬＫに関わらず３ステートバッファ１１は非活
性、つまりハイインピーダンス出力である。代わりに入
力バッファ３１が活性化され、バス配線Ｄn 上のデータ
変化（他の機能マクロによってもたらされる）を内部回
路４１へ伝達すると同時に、出力ラッチ２１に保持され
たデータをバス配線Ｄn 上のデータと一致させる。一致
させることによって、次にＯＥ＝“１”すなわ出力モー
ドになった瞬間に３ステートバッファ１１によってバス
配線Ｄn が駆動されることを防ぐことができる。

【００３７】図３の１つ目のクロックＣＬＫでのイコラ
イズ動作も、ほぼ図２の１つ目のクロックＣＬＫでのイ
コライズ動作と同様である。ただし、隣接バス配線Ｄn+
1 の電位はイコライズによって一旦引き下げられ、その
後、バス配線Ｄn とＤn+1 の双方が同時に３ステートバ
ッファ１１によって駆動されるという点だけが異なる。
隣接する配線を同方向（この場合、“１”の方向）へ駆
動するとき、両者の電位変化の速さが近ければ近いほ
ど、両者の間に生じる寄生容量Ｃn が実効的に減少する
という現象（ミラー効果）が一般に知られている。上記
（２）並びに図３の動作は、この現象を積極的に起こす
ことによって実効的な寄生容量を減らし、その分消費電
力と電源線に重畳するノイズを低減できる。

【００３８】同様に、上記（１）のとき、従来例では逆
方向に隣接バス配線の電位を変化させるため、ミラー効
果により隣接配線間容量Ｃn が最大２倍まで実効的に増
加するが、本発明はこの実効的な容量増加を低減でき
る。

【００３９】本発明の他の実施例について、図４を参照
して説明する。図４は本発明の他の実施例の構成を示す
回路図であり、図１と同等部分は同一符号にて示してい
る。図４において、内部回路４１、４２、…の各出力は
それぞれ遅延回路１３１、１３２、…の入力端子に接続
されている。遅延回路１３１、１３２、…は、各出力が
それぞれ３ステートバッファ１１、１２、…に接続され
ており、出力モード（ＯＥ＝“１”）のときに、それぞ
れ反転入力データＩＮn バー、ＩＮn+1 バー、…をバス
配線Ｄn 、Ｄn+1 、…に出力するタイミングを一定時間
だけ遅らせる役割を果たす。

【００４０】イコライズ制御回路１２１は、クロックＣ
ＬＫが入力されていない点と、出力ラッチ２１、２２の
各ラッチデータＱn 、Ｑn +1に代わって、バス配線Ｄn
、Ｄn+1 上のデータと、インバータ１４１、１４２に
よる反転データとが入力されている点が、図１のイコラ
イズ制御回路１０１と相違しており、他の構成は図１の
回路と同等であるので、その説明は省略する。

【００４１】図４〜６を用いてこの実施例の動作を説明
する。図５は図４に示した回路における動作波形の一例
を示したものであり、図２の例と同様に、隣接バス配線
の電位を互いに逆方向に遷移させる場合のものである。
ＯＥ＝“１”すなわち出力モード時には、内部回路４
１、４２によって反転入力データＩＮn バーとＩＮn+1
バーがそれぞれ生成される。反転入力データＩＮn バー
とＩＮn+1 バーが互いに逆方向に遷移すると、イコライ
ズ制御回路１２１の入力が変化するために、イコライズ
制御回路１２１の遅延時間Δｔを経てから、バス配線Ｄ
n 、Ｄn+1 がイコライザ１１１により短絡される。

【００４２】一方、反転入力データＩＮn バーは遅延回
路１３１と３ステートバッファ１１を通過してバス配線
Ｄn に反転して出力され、ＩＮn+1 バーは、それぞれ遅
延回路１３２と３ステートバッファ１２を経由してバス
配線Ｄn+1 に論理反転（“０”なら“１”に、“１”な
ら“０”に）して出力される。この出力開始時刻がちょ
うどイコライザ１１１によってバス配線Ｄn とＤn+1 の
電位がほぼ等しくなる時刻と一致するように、遅延回路
１３１や１３２の遅延時間を設定するものとする。図５
に示す様に、このときの遅延回路１３１または１３２の
遅延時間と３ステートバッファ１１または１２の遅延時
間との合計を以後Δｔ２とする。

【００４３】さて、反転入力データＩＮn バー、ＩＮn+
1 バーが遷移してからの時間がΔｔ２を経過するやいな
や３ステートバッファ１１、１２が動作するため、バス
配線Ｄn 、Ｄn+1 の電位はそれぞれインバータ１４１、
１４２の論理しきい値（一般に電源電位Ｄddの約１／
２）を横切る。よって、反転バス配線電位Ｄn バー、Ｄ
n+1 バーの電位が遷移し、これに伴いイコライズ制御回
路１２１の入力が変化するため、イコライズ制御回路１
２１の遅延時間Δｔを経てからイコライザ１１１が活性
化される。このとき、既に３ステートバッファ１１、１
２は動作しているので、バス配線Ｄn 、Ｄn+1 は速やか
に駆動される。

【００４４】図６は図４に示した回路における動作波形
の他の例を示したものであり、図３と同様に、あるバス
配線の電位をある方向へ遷移させるとき、隣接配線の電
位が既にその到達電位であり、かつその隣接配線の電位
がこのタイミングでは遷移しない場合を示している。具
体的には、ＯＥ＝“１”すなわち出力モードのとき、バ
ス配線Ｄn への出力を“０”から“１”に遷移させる一
方で、隣接するバス配線Ｄn+1 への出力は“１”のまま
変更しない場合である。

【００４５】反転入力データＩＮn が立ち下がった
（“１”から“０”へ遷移した）後、イコライズ制御回
路１２１の遅延時間Δｔだけ経過すると、イコライザ１
１１が活性化され、遅延回路１３１と３ステートバッフ
ァ１１の遅延時間合計Δｔ２だけ経過すると、３ステー
トバッファ１１が活性化される。よって、反転入力デー
タＩＮn の立下がりからΔｔだけ経過すると、バス配線
Ｄn とＤn+1 とが短絡され、更に（Δｔ２−Δｔ）だけ
経過すると、バス配線Ｄn の電位がＶdd／２を上回り、
インバータ１４１の出力Ｄn バーの電位が立ち下がる。
Ｄn バーの電位が立ち下がってから更にΔｔだけ経過す
ると、イコライザ１１１が非活性化されるのに対して、
３ステートバッファ１１、１２は動作しているので、バ
ス配線Ｄn 、Ｄn+1 は共に速やかに“１”に遷移する。

【００４６】また、図５及び図６において、ＯＥ＝
“０”すなわち入力モードの場合には、他の機能マクロ
によってもたらされるバス配線Ｄn の電位変化が、イン
バータ１４１によりイコライズ制御回路１２１に伝えら
れる。但し、図１に示した第一の実施例とは異なり、次
にＯＥ＝“１”すなわち出力モードになった瞬間に、３
ステートバッファ１１によってバス配線Ｄn が（図５の
場合は“１”の方へ）駆動されてしまう。従って、この
図４の第二の実施例では、出力イネーブルＯＥを立ち上
げるタイミングを、例えば反転入力データＩＮn バー、
ＩＮn+1 バーが遷移した直後にするなどの調整が必要で
ある。また、一時的に、３ステートバッファ１１、１２
とイコライザ１１１が同時に活性化するので、第一の実
施例に比べてやや消費電力は大きくなる。

【００４７】以上、本発明による第二の実施例では、ク
ロックＣＬＫを必要としないことや、出力ラッチ２１、
２２、…の代わりに、遅延回路１３１、１３２、…とイ
ンバータ１４１、１４２、…を使用するために、回路構
成が簡素になって、集積回路の場合の占有面積が低減で
きるという効果を有するものである。

【００４８】

【発明の効果】本発明による第一の効果は、消費電力を
削減できるということである。その理由は、上記（１）
の場合は隣接配線の電荷を流用できるからである。ま
た、上記（２）の場合は隣接配線間の寄生容量が実効的
に小さくなるからである。

【００４９】本発明による第二の効果は、電源線や接地
線に重畳する電流ノイズが低減するということである。
その理由は、第一の効果の理由と全く同一である。

【００５０】本発明による第三の効果は、バス配線の占
有面積を比較的小さくでき、チップ面積（コスト）が削
減できるということである。その理由は、隣接配線間容
量のミラー効果による悪影響を低減でき、好影響を積極
的に利用するため、バス配線同士の間隔を比較的狭くで
きるからである。

【００５１】本発明の第四の効果は、出力ビットのデー
タパターンが規則性のない（または規則性があるとは限
らない）回路にも広く適用できるということである。そ
の理由は、内部回路からの出力デターパターンの他に、
現在の容量性負荷のデータパターンをも考慮して、上記
（１）と（２）との特定のデータパターン関係にあると
きのみに、隣接データバスを一時的に短絡する構成とし
たからである。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示す回路図である。

【図２】図１の動作の一例を示すタイミングチャートで
ある。

【図３】図１の動作の他の例を示すタイミングチャート
である。

【図４】本発明の他の実施例の構成を示す回路図であ
る。

【図５】図４の動作の一例を示すタイミングチャートで
ある。

【図６】図４の動作の他の例を示すタイミングチャート
である。

【図７】従来技術を説明するための回路図である。

【符号の説明】

１、２ 入出力回路 １１、１２ ３ステートバッファ ２１、２２ 出力ラッチ ３１、３２ 入力バッファ ４１、４２ 内部回路 １０１ イコライズ制御回路 １１１ イコライザ １３１、１３２ 遅延回路 １４１、１４２ インバータ Ｄn-1 〜Ｄn+1 データ配線（データバス） Ｃg 対地寄生容量 Ｃn 隣接配線間寄生容量

Claims (10)

【特許請求の範囲】
1. 【請求項１】 データパターンに従って第一及び第二の
   容量性負荷を夫々駆動する容量性負荷駆動回路であっ
   て、 前記データパターンに応じて前記第一及び第二の容量性
   負荷を夫々充放電可能な第一及び第二の出力バッファ
   と、 前記第一及び第二の容量性負荷同士を電気的に接続／分
   離するスイッチと、 前記第一及び第二の容量性負荷の電位を互いに逆方向に
   駆動する場合に、これ等両容量性負荷を一時的に互いに
   接続するよう前記スイッチを制御する制御回路とを含む
   ことを特徴とする容量性負荷駆動回路。
2. 【請求項２】 データパターンに従って第一及び第二の
   容量性負荷を夫々駆動する容量性負荷駆動回路であっ
   て、 前記データパターンに応じて前記第一及び第二の容量性
   負荷を夫々充放電可能な第一及び第二の出力バッファ
   と、 前記第一及び第二の容量性負荷同士を電気的に接続／分
   離するスイッチと、 前記第一の容量性負荷の電位が遷移せず、かつ前記第二
   の容量性負荷の電位を前記第一の容量性負荷の電位と同
   電位方向へ駆動する場合に、これ等両容量性負荷を一時
   的に互いに接続するよう前記スイッチを制御する制御回
   路とを含むことを特徴とする容量性負荷駆動回路。
3. 【請求項３】 データパターンに従って第一及び第二の
   容量性負荷を夫々駆動する容量性負荷駆動回路であっ
   て、 前記データパターンに応じて前記第一及び第二の容量性
   負荷を夫々充放電可能な第一及び第二の出力バッファ
   と、 前記第一及び第二の容量性負荷同士を電気的に接続／分
   離するスイッチと、 前記第一及び第二の容量性負荷の電位を互いに逆方向に
   駆動する場合に、これ等両容量性負荷を一時的に互いに
   接続するよう前記スイッチを制御し、また前記第一の容
   量性負荷の電位が遷移せず、かつ前記第二の容量性負荷
   の電位を前記第一の容量性負荷の電位と同電位方向へ駆
   動する場合に、これ等両容量性負荷を一時的に互いに接
   続するよう前記スイッチを制御する制御回路とを含むこ
   とを特徴とする容量性負荷駆動回路。
4. 【請求項４】 前記第一及び第二の容量性負荷の各々は
   互いに隣接する第一及び第二のデータバスであることを
   特徴とする請求項１〜３いずれか記載の容量性負荷駆動
   回路。
5. 【請求項５】 容量性負荷を夫々有する第一及び第二の
   データバスをデータパターンにより夫々駆動する容量性
   負荷駆動方法であって、前記第一及び第二のデータバス
   の電位を互いに逆方向に駆動する場合に、これ等両デー
   タバスを一時的に互いに接続するようにしたことを特徴
   とする容量性負荷駆動方法。
6. 【請求項６】 容量性負荷を夫々有する第一及び第二の
   データバスをデータパターンにより夫々駆動する容量性
   負荷駆動方法であって、前記第一のデータバスの電位が
   遷移せず、かつ前記第二のデータバスの電位を前記第一
   のデータバスの電位と同電位方向へ駆動する場合に、こ
   れ等両データバスを一時的に互いに接続するようにした
   ことを特徴とする容量性負荷駆動方法。
7. 【請求項７】 容量性負荷を夫々有する第一及び第二の
   データバスをデータパターンにより夫々駆動する容量性
   負荷駆動方法であって、前記第一及び第二のデータバス
   の電位を互いに逆方向に駆動する場合に、これ等両デー
   タバスを一時的に互いに接続し、また前記第一のデータ
   バスの電位が遷移せず、かつ前記第二のデータバスの電
   位を前記第一のデータバスの電位と同電位方向へ駆動す
   る場合に、これ等両データバスを一時的に互いに接続す
   るようにしたことを特徴とする容量性負荷駆動方法。
8. 【請求項８】 前記第一及び第二のデータバスは互いに
   隣接するデータバスであることを特徴とする請求項５〜
   ７いずれか記載の容量性負荷駆動方法。
9. 【請求項９】 請求項１〜４いずれか記載の容量性負荷
   駆動回路を含むことを特徴とする半導体集積回路装置。
10. 【請求項１０】 請求項５〜８いずれか記載の容量性負
    荷駆動方法を使用したことを特徴とする半導体集積回路
    装置。