KR980011435A - 반도체 디바이스 - Google Patents

Abstract

반도체 디바이스에 있어서, 제어 회로는, 출력 신호D_q(q=0 내지 j)를 센스 증폭기(32_q)의 활성 주기 동안 "0"으로 변경시키기 때문에, 신호(D_q)는 센스 증폭기 출력 신호(TD_q)의 데이터값에 무관하게 센스 증폭기 활성 주기 동안 "0"으로 순차적으로 고정된다. 그라운드 전원에 공급된 방전 전류(I_N50), 즉 신호(D_q)가 "1"에서 "0"으로 동시에 변경될 때 출력 버퍼의 트랜지스터에서 나타나는 방전 전류의 합이 분산된다. 판독 회로의 활성 주기 후에, 즉, 판독 데이터가 결정된 후, 데이터 출력 신호는 "0"에서 "1"로 변경된다. 이때, 래치된 데이터는 외부 디바이스로 출력된다. 그 결과 "1"에서 "0"으로 복수의 데이터 출력 신호가 동시에 변할 때 그라운드 전원에서 나타나는 변화를 최소화시키기 위해서, 방전 전류가 분산될 때, 종래의 반도체 디바이스에서 데이터 출력 신호의 출력 시기의 지연(판독 속도의 지연)을 방지할 수 있다.

Description

반도체 디바이스

도1은 종래의 반도체 디바이스의 일례를 도시한 블록도.

도2A 및 도2B는 각각 종래의 반도체 디바이스의 CE버퍼와 어드레스 버퍼 일례를 보여주는 회로도.

도2C는 도2A와 도2B의 회로의 동작을 설명하는 파형을 보여주는 그래프.

도3A 및 도3B는 종래의 OE버퍼와 회로도와, 그 회로 내의 파형을 도시한 그래프.

도4A 및 도4B는 선행 기술의 X디코더 유닛과 Y디코더 유닛의 예를 보여주는 회로도.

도4C 및 도4D는 각각 메모리 셀 X선택 신호와 입력 신호 사이의 관계 및 메모리 셀 Y선택 신호와 입력 신호 사이의 관계를 도시한 테이블.

도5A는 종래 기술의 어드레스 전달 검출(ATD)회로의 일례를 보여주는 블록도.

도5B 및 도5C는 ATD와 신호 구성 회로의 동작을 설명하는 그래프.

도6A는 종래의 1-펄스 발생 회로의 일례를 보여주는 블록도이고, 도6B는 그 회로의 동작을 설명하는 그래프.

도6C는 종래의 지연 회로의 일례를 보여주는 블록도이고, 도6D는 그 회로의 동작을 설명하는 그래프.

도7은 종래의 신호 구성 회로의 일례를 보여주는 회로도.

도8A 및 도8B는 선행기술의 센스 증폭기와 출력 버퍼의 예를 보여주는 회로도.

도9A 내지 도9C는 종래의 센스 증폭기와 출력 버퍼의 동작을 설명하기 위한 신호 파형을 보여주는 그래프.

도10은 본 발명에 따른 제1실시예의 구성을 보여주는 블록도.

도11A는 본 발명에 따른 제어회로의 제1실시예를 도시한 회로도.

도11B 및 도11C는 각각 데이터 출력 스위치 회로를 도시한 도면 및 제어회로를 구성하는 지연 회로.

도12는 본 발명에 따른 제1실시예에서 출력 버퍼를 도시한 회로도.

도13은 본 발명에 따른 제1실시예의 동작을 설명하는 1차 신호의 파형을 도시한 그래프.

도14는 본 발명에 따른 제1실시예의 동작을 설명하는 1차 신호의 파형을 도시한 그래프.

도15는 본 발명에 따른 제1실시예의 동작 및 효과를 설명하는 1차 신호의 파형을 도시한 그래프.

도16A 및 도16B는 각각 본 발명에 따른 제2실시예의 제어 회로와 출력 버퍼를 도시한 도면.

도17은 본 발명에 따른 제2실시예의 동작을 설명하는 1차 신호의 파형을 도시한 그래프.

도18A는 본 발명에 따른 제3실시예의 데이터 출력 스위치 회로 도시한 회로도.

도18B는 본 발명에 따른 제3실시예의 동작을 설명하는 파형을 도시한 그래프.

도19A 및 도19B는 각각 본 발명에 따른 제4실시예의 제어 회로와 출력 버퍼를 도시한 도면.

도20은 본 발명에 따른 제4실시예의 동작을 설명하는 파형을 도시한 그래프.

* 도면의 주요부분에 대한 부호의 설명

10 : 외부 입력 신호 버퍼부 20 : 메모리 셀 선택부

30 : 데이터 출력부 TD₀내지 TD₇: 센스 증폭기 출력 신호

44 : 데이터 출력 스위치 회로 DL₀내지 DL₇: 지연된 신호

32₀내지 32₇: 센스 증폭기 33₀내지 33₇: 제어회로

34₀내지 34₇: 출력 버퍼 TSA2 : 센스 증폭기 인에이블 신호

A_X: Y 어드레스 입력 신호 AD_X: X 어드레스 선택 신호

AD_Y: Y 어드레스 AT_X: X 어드레스 전달 신호

AT_Y: Y 어드레스 전달 신호

[발명이 속하는 기술분야 및 그 분야의 종래기술]

본 발명은 반도체 디바이스에 관한 것으로, 특히 센스 증폭기에 의해 메모리셀 어레이로부터 판독된 데이터가 출력될 때 나타나는 전원 노이즈를 최소화시키는 반도체 디바이스에 관한 것이다.

도1은 종래의 반도체 디바이스의 일례의 블록도이다. 이 디바이스는 외부 입력 신호 버퍼부(10), 메모리셀 선택부(20), 데이터 출력부(300), (m+1)어드레스입력 신호, (j+1)데이터 출력 신호, 및 메모리 셀 선택부(20) 내의 메모리 셀 어레이(23)를 포함한다.

어레이(23)에서, 메모리 셀은 X어드레스 신호와 Y어드레스 신호에 의해서 선택된다.

버퍼부(10)는, 그의 입력으로서 칩 인에이블 신호(CE)를 수신하고 판독 인에이블 신호(TSA), X디코더 인에이블 신호(BXD), Y디코더 인에이블 신호(BYD) 및 출력 인에이블 신호를 내부 신호(TCE)에 출력하는 CE버퍼 회로(11)와; 입력으로서 출력 인에이블 신호(OE)와 출력 인에이블 내부 신호(TCE)를 수신하고 출력 버퍼 인에이블 신호(BOB)를 출력하는 OE버퍼 회로(12); 및 X어드레스 입력 신호(A_o내지 Aℓ)을 입력으로서 각각 수신하고, 각각 X어드레스 선택 신호(TA_O, BA_O내지 TAℓ, BAℓ), Y어드레스 선택 신호(TA_ℓ+1,BA_ℓ+1내지 TA_m,BA_m), X어드레스 전달 신호(AT₀내지 ATℓ) 및 Y어드레스 전달 신호(AT_K+1내지 ATm)를 출력하는(m+1)어드레스 버퍼 회로(16₀내지16_m)를 포함한다. 이 경우에, 신호(TA_O내지 TA_m)는 신호(A₀내지 Am)와 같은 위상으로 있는 반면, 신호(BA₀내지 BA_m)는 신호(A₀내지 A_m)의 것과 위상이 반대이다.

메모리 셀 선택부(20)는 입력으로서 X디코더 인에이블 신호(BXD)와 X어드레스 선택 신호(TA_0,BA₀내지 TAℓ, BAℓ)를 수신하고 메모리 셀 X선택 신호(M₀내지M_m)을 출력하는 X디코더(21)와; 입력으로서 Y디코더 인에이블 신호(BYD)와 Y어드레스 선택 신호(TA_ℓ+1, BA_ℓ+1내지 TA_m,BA_m)를 수신하고 Y선택 신호(M_n+1내지 TM_n)을 생성하는 Y디코더(22); 및 메모리 셀 X선택 신호(Mθ 내지 M_n)와 메모리 셀 Y선택 신호(M_n+1, 내지 M₀)을 입력으로서 수신하고 데이터 판독 신호(DI₀내지 DI_j)를 출력하는 메모리 셀 어레이(23)를 포함한다.

데이터 출력부(300)는, 판독 인에이블 신호(TSA), X어드레스 전달 신호(AT₀내지 AT_ℓ) 및, Y어드레스 전달 신호(AT_ℓ+1내지 AT_m)를 입력으로서 수신하고 센스 증폭기 인에이블 신호(TSA2) 및 데이터 래치 제어 신호(TSAL)를 생성하는 어드레스 전달 검출 회로(31; 이하 ATD라고 칭함)와; 센스 증폭기 인에이블 신호(TSA2), 데이터 래치 제어 신호(TSAL) 및 데이터 판독 신호(DI₀내지 DI_j)를 입력으로서 수신하고 센스 증폭기 출력 신호(TD₀내지 TD_j)를 생성하는(j+1)센스 증폭기(32₀내지 32_j); 및 센스 증폭기 출력 신호(TD₀내지 TD_j) 및 출력 버퍼 인에이블 신호(BOB)를 입력으로서 수신하고 출력 신호(D₀내지 D_j)를 수신하고 출력신호(D₀내지 D_j)를 생성하는(J+1)출력 버퍼 회로(34₀내지 34_j)를 포함한다.

다음에는 종래의 디바이스의 판독 동작에서 각 구성 성분의 동작에 대해서 설명한다. 판독 동작은 칩 인에이블 신호(CE)의 제어 하에 인에이블 또는 억제한다. 이 명세서에서 CE=0("L"레벨)은 판독 동작이 인에이블되는 활성 상태를 나타내고, CE=1("H"레벨)은 판독 동작이 억제되는 비활성 상태(대기 상태)를 나타내는 것으로 가정한다.

먼저, 도2A 내지 도3B를 참조해서 외부 입력 버퍼부(10)에 대해서 설명한다. 도2A는 CE버퍼 회로(11)의 일례를 보여주는 회로도이고, 도2B는 어드레스 버퍼 회로(16₀내지 16_m) 중의 임의의 하나의 회로의 예를 보여주는 도면이고, 도2C는 도2A와 도2B의 신호들의 파형을 보여주는 그래프이다. 또한, 도3A는 CE버퍼 회로(12)의 일례를 보여주는 회로도이고, 도3B는 도3A의 신호의 파형을 보여준다.

도2A에 도시된 바와 같이, CE회로(11)는 2단계 직렬 연결의 인버터(I₁₃₀및 I₁₃₁)와, 그로부터 출력된 신호를 수신하는 인버터(I₁₂₂및 I₁₂₆)를 포함하며, 이들 신호는 인버터(I₁₃₁)로부터 출력 신호를 분지(branching)시킴으로써 생성된다. 판독동작을 개시하기 위해서, 신호(CE)를 ″1″로부터 ″0″으로 변경하면, 각각 인버터(I₁₃₀및 I₁₃₆)으로부터 생성된 판독 인에이블 신호(TSA), X디코더 인에이블 신호(BXD), Y디코더 인에이블 신호(BYD) 및 출력 인에이블 내부 신호(TCE)는 도2C에서 도시된 바와 같이 ″0″으로부터 ″1″로 변한다. 그래프에서, 판독 인에이블 기간은 기간(T₁)으로서 나타낸다.

신호(TSA)는 센스 증폭기(32₀내지 32_j)를 제어하고, ATD(31)에 공급된다. X디코더 인에이블 신호(BXD)와 Y디코더 인에이블 신호(BYD)는 각각 X디코더(21)와 Y디코더(22)를 활성시키기 위해서 사용되며, X디코더(21)와 Y디코더(22)에 각각 전달된다. 출력 인에이블 내부 신호(TCE)는 출력 인에이블 신호(CE)와 협력하여, 출력 버퍼 회로(34₀내지 34_j)의 인에이블 및 억제를 감독하고, OE 버퍼 회로(12)에 공급된다.

한편, OE버퍼 회로(12)는, 도3A에 도시된 바와 같이 2-입력 NOR 회로(86), 2-입력 NOR 회로(86)에 접속된 인버터(85) 및 2-입력 NOR 회로(86)의 출력 단자에 접속된 인버터(87)를 포함한다. 출력 인에이블 내부신호(TCE)는 인버터(85)에 공급되는 반면, 인버터(85)로부터의 출력된 신호와 출력 인에이블 신호(OE)는 NOR회로(86)에 공급된다.

구성에서, 규정된 메모리 셀로부터 외부 디바이스로 판독된 데이터를 출력할수 있도록 출력 버퍼 회로(34₀내지 34_j)를 작동하기를 원한다면, ″0″("L"레벨)으로 설정하기 위해 칩 인에이블 신호(CE)와 출력 인에이블 신호(OE)가 필요하다. 도2C 및 도3B에 도시된 바와 같이, 신호(OE)가 "1"(비활성)에서 "0"(활성)으로 변하면, 신호 "TCE"는 ″0″에서 ″1″로 변한다. 결국, 도3A의 NOR 회로(86)로부터 출력된 신호는 ″1″로 설정되고, 따라서, 인버터(87)로부터의 신호(BOB)는 도3B에 도시된 바와 같이 "1"에서 "0"으로 변한다. 신호 "BOB"는 출력 버퍼 회로(34₀내지 34_j)의 직접 제어 인에이블 및 억제에 이용되며, 출력 버퍼 회로(34₀내지 34_j)에 입력된다.

도2B에 나타난 바와 같이 어드레스 버퍼 회로(16₀내지 16_m)은 각각 인버터(I₁₃₄내지 I₁₄₂)를 포함한다. 임의의 어드레스 입력 신호(A_K(k=0 내지 m))가 낮은 상태(0="L"레벨)로부터 높은 상태(1="H"레벨)로 변경되면, 인버터(I₁₃₇및 I₁₃₈)로부터 각각 출력된 어드레스 선택 신호(TA_K)와 어드레스 선택 신호(TA_K)는 "0"에서 "1"로 변하고,(도2C), 도2B의 인버터(I₁₄₂)로부터의 어드레스 선택 신호(BA_K)는 도2C에서 도시된 바와 같이 "1"에서 "0"로 변한다.

어드레스 전달 신호(AT_K)는 어드레스 입력 신호(A_K)가 선택된 경우를 통보하기 위한 신호이다. 신호(AT_K)는 ATD(31)에 공급된다. 어드레스 선택 신호(TA_K및 BA_K)는 외부에서 규정된 어드레스를 선택하기 위해서 사용되고, X디코더(21)와 Y디코더(22)에 공급된다.

이 명세서에서, 칩 인에이블 신호(CE)와 어드레스 입력 신호(A_K)의 입력 시점은 정상 동작을 하기 위해서 교환될 수 있다고 가정한다. 신호(CE 및 A_K)는 이 명세서에서 동시에 변경된다. 또한 CE 버퍼 회로(11)와 어드레스 버퍼 회로(16₀내지 16_m)에 포함된 인버터(I₁₂₀내지 I₁₃₅) 및 인버터(I₁₃₆내지 I₁₄₂)는 후속 단계에서 출력 신호의 배선 커패시턴스와 후속 단계의 트랜지스터의 기생 커패시턴스를 완전히 구동시킬수 있도록 설계되어 있다.

다음에, 메모리 셀 선택부(20)에 대해서 설명하고자 한다. 도4A는 X디코더(21)의 일례를 보여주는 회로도이고, 도4B는 Y디코더(4B)의 회로 예를 도시한 도면이고, 도4C와 도4D는 각각 X디코더(21)와 Y디코더(22)에 공급된 입력 신호들과, 그렇게 선택된 메모리 셀 선택 신호들 사이의 대응을 나타낸 표이다. 메모리 셀 선택 절차는 메모리 셀 어레이(23)의 구조에 따라 다양하다. 도4A 내지 도4D에는, 두 개의 X어드레스 입력 신호(A₀및 A₁)로부터 생성된 네개의 X어드레스 선택 신호(TA₀, BA₀, TA₁및 BA₁) 및 두 개의 Y어드레스 입력 신호(A₂및 A₃)로부터 생성된 네 개의 X어드레스 선택 신호(TA₂, BA₂, TA₃및 BA₃)를 사용한 선택 메모리셀의 선택 방법이 도시되어 있다.

도4A에서 알 수 있듯이, X디코더(21)은 NAND회로(91 및 92) 인버터(93 및 94)를 포함한다. 도4A에 도시되지는 않았지만, 신호(BA₀, TA_J, 및 BXD)를 입력으로서 수신하는 제1 3-입력 NAND회로와; 거기에 입력으로서 신호(BA₁, TA₀, 및 BXD)를 수신하는 제2 3-입력 NAND회로; 및 이들 NAND 회로의 출력측에 배치된 인버터가 구비되어 있다. 이들 회로로부터 생성된 것은 X선택 신호(M₁및 M₂)이다.

X 디코더 인에이블 신호(BXD)가 ″0″이면, 회로(91 및 92)와 같은 모든 NAND회로로부터 출력된 신호는 ″1″로 설정되고, 인버터(93 및 94)를 포함하는 인버터로부터 생성된 메모리 셀 X선택 신호(M₀및 M₃)는 어드레스 선택 신호(BA₀, BA₁, TA₀및 TA₁)에 무관하게 ″0″("L"레벨)으로 설정된다. 즉, 메모리 셀 X선택 신호들 중의 아무것도 이 상태에서 선택되지 않는다.

신호(BXD)가 ″1″이면 메모리 셀 X선택 신호(M₀및 M_J)중의 하나는 ″1″("H"레벨)이고, 나머지 세 개의 신호는 도4C에서 도시된 바와 같이 어드레스 선택 신호(BA₀, BA₁, TA₀및 TA₁)의 조합에 따라서 ″0″이다. 이러한 상황에서 ″1″로 설정된 신호가 선택된 신호다. 예를 들면, 신호가 BA₀=1, BA₁=1, TA₀=0 및 TA₁=0일 때 인버터(93)로부터의 신호(M₀)만이 ″1″("H"레벨)이고, 다른 신호(M₁및 M₃) ″0″("L" 레벨) NAND회로(91)로부터 출력된 신호만이 ″0″("L"레벨)이 되도록, NAND회로(91)로부터 출력된 신호만이 ″0″("L"레벨)이다. 이러한 경우에, 선택 신호(M₀)만이 선택된다. 즉, X 디코더 인에이블 신호(BXD)가 ″1″일 때에만 메모리 셀 X선택 신호가 선택될 수 있다.

이것은 또한 Y디코더(22)의 경우이다. 도4B에 도시된 바와 같이, 회로 구성은 NAND회로(95 및 96)과 같은 네게의 3입력 NAND회로와, 인버터(97 및 98)를 포함하는 네 개의 인버터를 포함한다. Y 디코더 인에이블 신호(BYD)가 ″1″일 때에만, 메모리 셀 Y선택 신호가 선택될 수 있다. 도4D는 Y어드레스 선택 신호(BA₂, BA₃, TA₂, 및 TA₃)과 선택된 메모리 셀 Y선택 신호 사이의 관계를 보여주는 표이다.

X디코더(21)와 Y디코더(22)에 의해 선택된 메모리 셀 선택 신호 도1의 메모리 셀 어레이(23)에 입력됨으로써, 규정된 메모리 셀을 선택한다. 각 판독 동작에서, 메모리 셀의 데이터 항목은 (j+1)데이터 출력 신호(도1의 D₀내지 D_j)와 관련하여 판독되고, 데이터 판독 신호(DI₀내지 DI_j)로서, 센스 증폭기(32₀내지 32_J)에 입력된다. 데이터 판독 신호(DI₀내지 DI_j)를 발생시키는 구체적인 방법은 메모리 셀 구조에 따라서 다양하며, 메모리 어레이(23)의 구조는 이 명세서에서 상세하게 설명하지 않는다.

다음에, 데이터 출력부(300)에 대해서 설명하고자 한다. 도5A는 ATD(31)의 일례를 보여주는 블록도이고, 도5B는 도5A의 1차 신호의 파형을 보여준다. 도5A로부터 알 수 있듯이, ATD(31)는 지연회로(101)와 신호 구성 회로(102 및 103)을 포함한다. 도5A의 회로(102 및 103)는 도7에 도시된 것처럼 구성되어 있다. 그러나, 설명은 간단히 하기 위해서, 네 개의 X어드레스 전달 신호(AT_X0내지 AT_X3)와 네 개의 어드레스 전달 신호(AT_r0내지 AT_r2)를 입력한다고 가정한다.

신호 구성 회로(102)에서, 도7의 Ⅵ_X0내지 Ⅵ_X2는 각각 X어드레스 전달 신호(AT_xo내지 AT_x2)에 대응한다. 마찬가지로, VI_r0내지 VI_r2는 V어드레스 전달 신호(AT_r0내지 AT_r2)에 대응하고, 출력 신호(VO_O)는 센스 증폭기 인에이블 신호(TSA2)에 대응한다.

신호 구성 회로(103)에서, 도7의 Ⅵ_X0내지 Ⅵ_X3및 Ⅵ_r0내지 Ⅵ_r2는 각각 도5의 지연 회로(101)의 출력 신호(DAT_x0내지 DAT_x3및 DAT_yo내지 DAT_y3)와 연관되며, 출력 신호(VO_O)는 데이터 래치 제어 신호(TSAL)에 대응한다. 이러한 상황에서, 지연 회로(101)에 입력된 신호는 X어드레스 전달 신호(AT_x0내지 AT_x3)와, Y어드레스 전달 신호(AT_y0내지 AT_y3)를 포함한다. 또한, (DAT_xo내지 DAT_x3)는 신호(AT_x0내지 AT_x3)와 같은 위상에 있고, 그에 대한 기간(T_D)동안 지연되고, (DAT_YO내지 DAT_Y3)는 신호(AT_RO내지 AT_Y3)와 같은 위상에 있고, 그에 대한 기간(T_D) 동안 지연된다.

데이터 래치 제어 신호(TSAL)의 펄스폭은 센스 증폭기 인에이블 신호(TSA2)의 펄스폭보다 더 작게 설계되어 있다. 도5C는, 먼저 획득한 판독 인에이블 신호(TSA)와, X어드레스 전달 신호(AT_x0)가 ″0″에서 ″1″로 변한 다음, 신호(AT_x1및AT_Y0)를 연속 방법으로 시간(T_D1)의 이동과 함께 ″0″에서 ″1″로 변경된다.

센스 증폭기 인에이블 신호(TSA2)는 신호(TSA 및 AT_x0)의 제1변경점이 ″0″에서 ″1″로 변하기 시작하는 펄스폭으로 0→1→0로 변경시키는 양의 극성의 펄스 신호이다. 신호(TSAL)는 T_W01보다 작은 펄스 폭(T_W02)을 가지고 0→1→0로 변경시키는 양의 극성의 펄스 신호이다. 신호(TSA2)에 대해 시간(T_D)의 지연을 갖고 상승하는 신호이다. 위와 같이, ATD(31)는 신호(TSA 및 AT_S)의 변화를 검출하고, 결과적으로 신호(TAS2 및 TSAL)를 발생한다.

도7로부터 알 수 있듯이, 신호 구성 회로(102 및 103)의 각각은 거기에 판독 인에이블 신호(TSA)와 신호(VI_XO내지 VI_X3) 및(VI_rO내지 VI_r3)을 입력으로서 수신하고, 1-펄스 발생기 회로(P₀내지 P₆), 인버터(I₁₃₀내지 I₁₃₈) 및 AND회로(121 내지 126 및 128) 및 NAND회로(127)을 포함하며, 그 결과 신호(VO₀)를 생성한다.

다음에, 신호 구성 회로(102 및 103)의 동작에 대한 설명을 한다. 도5B에 도시된 바와 같이, 판독 인에이블 신호(TSA) 및 입력 신호(V_XO)은 동시에 "0"("L"레벨)에서 "1"("H"레벨)로 변한 다음, 입력 신호(VI_X1및 VI_r0)는 T_D1의 시간 간격으로 "0"("L"레벨)으로부터 "1"("H"레벨)로 변경된다. 그러나 입력신호(VI_X2,VI_X8,VI_r1내지 VI_r3)은 "0"("L"레벨)에 유지된다. 이러한 상황에서, 신호(VI_XO)가 구성 회로(102 또는 103)에 입력될 때, T_W의 프리셋 펄스폭을 갖는 하나의 양의 극성 펄스가 1-펄스 발생기(Po)로부터 발생된다. 다음에 펄스 신호의 극성은 펄스 신호(PGo)을 발생하기 위해 인버터(I₁₈₀)를 통해 반전되고, 다음에 AND회로(121)에 공급된다.

상기 동작은 신호(TSA, VI_X1및 VI_rO)에 적용한다. 신호가 ″0″에서 ″1″로 변하는 점에서 시작해서, Tw의 펄스폭을 갖는 신호(PG₈, PG₁및 PG₄)는 각각 도5B에 도시된 바와 같이 도7의 인버터(I₁₈₈,I₁₈₁및I₁₈₄)로부터 각각 출력된다. 신호(VI_X2,VI_X3및VI_r1내지 VI_r3)에 대응하는 신호(PG₂,PG₃및 PG₅내지 PG₇)는 각각 "1"("H"레벨)이다.

입력으로서 신호(PG₈,PG₀및PG₁)를 수신하는 AND회로(121)로부터 출력된 신호(OS₀)는 함께 도5B로부터 알 수 있듯이, 이미 변화된 신호(TSA 및 VI_XO)의 변화 시작점①에서 시작하고, 기간(T_D1)후에 변화된 신호(VI_X1)로부터 펄스 신호(PG₁)가 "0"에서 "1"로 변하는 변화점②에서 종료하는 음의 극성 펄스 신호이다. 또한, AND회로(112)로부터 생성된 신호(OS₁)는 "1"이고, AND회로(123)로부터 생성된 신호(OS₂)는 펄스 폭(Tw)을 갖는 음(-)의 극성 펄스 신호이고, 신호(OS₂)는 신호(PG₄)와 같은 위상에 있다. AND회로(124)로부터 출력된 신호(OS₃)는 "1"이다.

또한, AND회로(125)로부터 출력된 신호는, AND회로(121 및 122)로부터 각각 출력된 신호들 사이의 논리적인 결과로서 생성되고, 따라서 음의 극성 펄스 신호, 즉 도5B의(OS₄)이며, 신호(OS₀)와 같은 평면 상에 있다. 또한, AND회로(126)로부터 출력된 신호는 AND회로(123 및 124)로부터 츌력된 신호들을 더함으로써 생성되고, 따라서, 도5B의(OS₅)이며, 신호(OS₀)과 같은 평면상에 있다.

결과적으로, 도5B에 도시된 바와 같이, AND회로(125 및 126)으로부터 출력된 신호를 수신하는 NAND회로(127)로부터 출력된 신호(OS₆)는, 입력신호(VI_XO,VI_X1,VI_r0)중에서 ″0″으로부터 ″1″로 먼저 변화된 신호(TSA 및 VI_X0)의 변화 시작점①에서 시작하고, 마지막에 변화된 신호(VI_tθ)로부터 발생된 펄스 신호(PG₄)는 ″0″으로부터 ″1″로 변화하는 변화점 ③에서 종료되는 양(+)-극성 펄스 신호이다.

펄스 신호(OS₆)는 판독 인에이블 신호(TSA)와 함께 AND회로(128)에 공급된다. 여기에 응답하여, 신호(TSA)는 ″1″이기 때문에, AND회로(128)로부터 출력된 신호(VOo)는 도5B에 도시된 신호(OS₆)와 같다.

또한 신호(TSA)가 "0"("L" 레벨)일 때, AND회로(128)로부터 출력된 신호(VOo)는, 입력 신호(VI_XO내지 VI_X3및 VI_rO내지 VI_r3)의 데이터 값에 무관하게 "0"이다.

이와 관련하여, 도6A는 1-펄스 발생기(P₀내지_,P₆)의 각 회로를 나타내고, 도6B는 그 회로의 신호의 파형을 나타낸다. 각 펄스 발생기는 인버터(111 내지 116), NOR회로(117), 레지스터 디바이스(R₁₇₀및 R₁₇₁) 및 커패시터(C₁₇₀내지 C₁₇₁)를 포함한다. 입력 신호(V₁₁)가 ″0″에서 ″1″로 변하면, 인버터(111, 113, 115 및 116)으로부터 각각 출력된 신호(S1내지 S4)는 도6B에 도시된 것처럼 각각 다양하다.

신호(S4 및 S1)는 NOR회로(117)에 공급된 다음, 도6B에 도시된 것처럼 펄스 폭(2t)을 갖는 양(+)의 극성 펄스 신호(Vθ₁)를 생성한다. 펄스 폭(2t)의 값은 레지스터(R₁₇₀및 R₁₇₁) 및 커패시터(C₁₇₀내지 C₁₇₁)의 값에 따라서 결정된다.

도6C는 도5A에 도시된 지연 회로(101)의 예를 도시한 것이고, 도6D는 지연 회로(101)에서의 신호의 파형을 도시한 것이다. 도6C로부터 알 수 있듯이, 회로(101)는, 신호(V₁₂)의 극성이 레지스터(R₁₇₂)와 커패시터(C₁₇₂)를 포함하는 집적 회로에 의해서 집적될 인버터(118)를 통해서 반전되어, 집적 신호가 인버터(119)로 공급되도록 동작하며, 거기서 다음과 같이 출력 신호(V₂)를 생성한다.

신호 값이 미리정한 임계치와 같거나 크면, 극성은 반전되어 ″0″을 나타내는 신호(V₂)를 얻고, 또는 극성이 반전되어 ″1″을 나타내는 신호(V₂)를 얻는다. 그러한 동작을 통해서, 도6D에 도시된 입력 신호(V₁₂)에 대해 t_D만큼 지연된 출력 신호(V₂)를 생성한다.

상기 동작을 수행하면, ATD(31)는 판독 인에이블 신호(TSA)와 어드레스 전달 신호(AT_S)의 변화량을 검출하고, 출력으로서, 신호 구성 회로(102)로부터 신호(VOθ)를 센스 증폭기의 인에이블 신호(TSA2)로서 출력하고, 신호 구성 회로(103)로부터 신호(VOθ)를 데이터 래치 제어 신호(TSAL)로서 출력한다. 신호(TSA2 및 TSAL)는 센스 증폭기(32₀내지 32_J)에 공급되고, 이것은 아래에 설명될 것이다.

증폭기(32₀내지 32_J)는 회로 구성에서 서로 동일하다. 도8A는 32(32₀내지 32_J)로 나타낸 회로서 구성을 보여준다. 도8B는 출력 버퍼(32₀내지 32_J)의 일례를 보여주는 회로도이다. 도8A로부터 알 수 있듯이, 증폭기(32)는 p-채널 금속 산화물 반도체(MOS) 트랜지스터(이하, PchTr.로서 약해서 나타냄)(T_p190및 T_p191) 및 인버터(I₁₈₀및I₁₈₁) 트랜지스터를 포함하는 센스 증폭기부(131) 및 p-채널 MOS 트랜지스터(T_P192및 T_P194), n-채널 MOS트랜지스터(T_N194및 T_N196), 인버터(I₁₈₂,I₁₉₂및 I₁₉₅)를 포함하는 기준 신호 발생기(135)와 데이터 래치부(132)를 포함한다.

인에이블 신호(TSA2)가 "0"("L"레벨)이면, 트랜지스터(T_N193)은 비도전성이므로, 센스 증폭기부(131)는 비활성 상태로 된다. 따라서, 인버터(I₁₉₁)는 중간 포텐셜에서 출력 신호(S₁₈₀)를 생성한다. 이 상태에서, 인버터(I₁₉₀)는 I의 신호를 출력하고, 이것은 트랜지스터(T_N192)의 게이트에 공급된다. 결과적으로, 트랜지스터(T_N192)는 도전성이므로, 노드(Vo 및 V₁)는 동일한 포텐셜로 설정된다. 이와 반대로, 신호(TSA2)가 "1"("H"레벨)일 때, 즉 상기와 반대 상태일 때, 트랜지스터(T_P192및 T_N193)는 각각 도전성 및 비도전성이어서, 센스 증폭기부(131)를 활성화시킨다. 트랜지스터(T_P192및 T_P193) 및 트랜지스터(T_N192및 T_N193)는 차동 단계를 형성한다.

기준 신호(V_ref)를 발생하는 방법은 메모리 셀 어레이의 구성에 따라 다양하기 때문에, 기준 신호 발생기(135)의 상세한 구성은 이 명세서에서 설명하지 않는다. 발생기(135)로부터 생성된 기준 신호(V_ref)는 도9A에 도시된 데이터 판독 신호(DI_q)의 데이터 "0"과 "1"에 각각 대응하는 레벨 사이의 중간점에 있는 신호 레벨을 갖는다.

데이터 "0"의 경우, 신호(DI_q)의 레벨은 기준 레벨(V_ref)의 것보다 더 높은 것으로 여겨진다(도9A). 신호(DI_q)는 도8A의 T_N190의 게이트에 적용되고, 신호(V_ref)는 T_N190의 게이트에 적용되기 때문에, 노드(V₁)의 포텐셜(T_N191의 드레인 포텐셜)의 활성 상태에서, 데이터 "0"의 노드(V_O)의 것(T_N190의 드레인 포텐셜)보다 더 높다. 또한 데이터 "1"의 경우에, 신호(DI_q)의 레벨은 기준 레벨(V_ref)의 것보다 낮아서, 노드(V₁)의 포텐셜은 이 상황에서 노드(V₀)보다 낮다.

따라서, 인버터(I₁₉₁)의 임계치가 데이터 "0"에 대해 노드(V₁)의 레벨과, "1"에 대해 노드(V₁)의 레벨 사이의 중간치로 설정되면, 인버터(I₁₉₁)로부터 출력된 신호, 즉 증폭기부(131)로부터 출력된 신호(S₁₉₀)는, 도9A에 도시된 바와 같이, 인에이블 신호(TSA2)가 "H"레벨인 기간(T_W01)동안, 데이터 "0"의 경우에 실선으로 표시한 "L"레벨, 및 데이터 "1"의 경우에 대시-점선으로 표시한 "H"레벨이다. 활성상태에서, 그 동작은 노드(V₀및 V₁)가 동일한 포텐셜로 설정된 등포텐셜 상태에서 시작하여, 그 구성에 따라 고속 센스 증폭기를 실현할 수 있다.

다음은, 데이터 래치부(132)에 대해서 설명할 것이다. 데이터 래치 신호(TSAL)가 "0"("L"레벨)일 때, 신호(TSAL)를 반전시킴으로써 얻어진 신호를 그의 게이트를 경유해서 수신하는 트랜지스터(T_P192) 및 그의 게이트를 경유해서 신호(TSAL)를 수신하는 트랜지스터(T_N195)는 비도전성 상태에 있다. 따라서, 상보적인 MOS구성을 구성하는 트랜지스터(T_P192및T_N194)는 꺼지고, 센스 증폭기부(131)로부터 트랜지스터(T_P192)와(T_N194)사이에 공유된 게이트로 전달된 출력 신호(S₁₉₀)는 후속 단계로 전달되지 않는다. 다음에(T_P193및T_N194)에 공통인 드레인으로부터의 신호(S₁₉₁)는 중간 포텐셜로 설정된다.

이 상태에서, 그들 사이에 있는 드레인과 소스를 공유하는(T_P194및 T_N195)는 "0" 레벨에서 데이터 래치 제어 신호(TSAL) 때문에 도전성이고, 인버터(I₁₉₈)로부터 출력된 신호는 인버터(I₁₉₂)로 공급되고, 인버터(I₁₉₂)로부터 출력된 신호는 인버터(I₁₉₃)로 전달된다. 즉, 도9A로부터 알 수 있듯이, 섹션(132)가 인에이블되기 전에 래치부(132)에 래치된 데이터는 인버터(I₁₉₂)로부터 출력된 신호 TD_q(여기서, q는 출력 버퍼(34₀내지 34_J)에 대응하는 0 내지 j로서 출력된다.

한편, 제어 신호(TSAL)는 "1"("H"레벨), 즉 상기 상태에 반대되는 상태이다.

트랜지스터(T_P192및 T_P195)는 도전성이 되고, 트랜지스터(T_P193및 T_N194)는 비도전성이 된다. 다음에 증폭기 부(131)로부터 트랜지스터(T_P19및 T_N194)의 공통 게이트에 공급된 출력 신호(S₁₈₀)는 그 사이에 공유된 드레인으로부터 신호(S₁₈₁)로서 출력될 트랜지스터(T_P192및 T_N194)를 통해서 반전된다. 결과적으로, 신호(TSAL)가 "H"레벨이 있는 기간(T_W82)동안, 출력 신호(TD_q)는 도9A에 도시된 증폭기 부(131)로부터 생성된 신호(S₁₉₀)과 같은 위상에 있다.

다음은 출력 버퍼(34₀내지 34₁)에 대해서 설명하고자 한다. 이 버퍼들은, 도8D에 도시된 바와 같이, p-채널 트랜지스터(T_p197), n-채널 트랜지스터(T_N197), 인버터(141), NAND회로(142,) 및 NOR회로(143)를 포함하는 동일한 구조의 것이다. 출력 버퍼 34(34₀내지 34₁)의 동작에서, 출력 버퍼 인에이블

신호(BOB)가 "1"("H"레벨)이면, 인버터(141)는 0"("L"레벨)를 나타내는 출력 신호(S₁₉₄)를 생성하고, NAND 회로(142)는 센스 증폭기 출력 신호(TD_q)에 무관하게 "1"을 나타내는 출력 신호(S₁₉₂)를 생성하고, NOR 회로는 신호(TD_q)에 무관하게 "0"을 나타내는 출력신호(S₁₉₂)를 발생한다. 따라서, 회로(142)로부터 그의 게이트를 통해서 신호(S₁₉₂)를 수신하는(TP₁₉₅)는 비도전성이다. 마찬가지로 NOR 회로(143)로부터 그의 게이트를 통해서 신호(S₁₉₂)를 수신하는(TN₁₉₇)는 비도전성이고, 데이터 출력 신호(D_q)는 중간 포텐셜로 조정되어 있다.

인에이블 신호(BOB)가 "0"("L"레벨)일 때, 신호(S₁₉₂및 S₁₉₃)의 위상은 도9B에 도시된 바와 같이 신호(TD_q)의 것과 반대이다. 즉, 신호(TD_q)가 "H"레벨이면, 신호(S₁₉₂및 S₁₉₃)는 "L"레벨에 있다. 그 다음에, T_P195는 도전성이고, T_N197는 비도전성이고, 데이터 출력 신호(D_q)는 "H" 레벨이다. 신호(TD_q)가 "L"레벨일 때, 신호(S₁₉₂및 S₁₉₃)는 "H"레벨에 있다. 그 다음에 T_P195는 비도전성이고, T_N197는 도전성이므로, 방전 전류(I_N197)는(T_N197)를 통해서 흐르고, 신호(D_rq)는 "L"레벨로 설정된다. 그 결과, 도9A 및 도9B로부터 알 수 있듯이, 데이터 출력 신호(D_q)는 센스 증폭기(32_q)로부터 출력신호(TD_q)와 같은 위상에 있고, 판독 데이터가 얻어진다.

상기 종래의 반도체의 판독 동작에 대해서 아래에 간단하게 설명한다. 칩 인에이블 신호(CE)가 "1"에서 "0"으로 변경되거나, 어드레스 입력 신호(A₀내지 A_m)중의 하나가 신호 CE=0의 조건하에서 "0"에서 "1"로 변하면, 프리셋 기간(도5C의 T_W01)동안 센스 증폭기(32)의 센스 증폭부(131)의 의해서 판독 동작이 수행된다. 증폭기부(131)가 시작할 때로부터 동작이 안정화되는 판독 동작까지의 기간 동안, 데이터 래치(132)에 래치된 데이터, 즉 증폭기(32)가 인에이블되기 전에 미리 래치된 데이터는 증폭기(32)로부터 출력된다.

미리정한 시간(도5C의 T_D)이 경과하면, 증폭기(32)에 의해 판독된 데이터는 출력되기 시작한다. 증폭기(32)로부터 출력된 데이터는 출력 인에이블 신호(OE=0)가 반도체 디바이스에 공급될 때 외부 디바이스에 전달된다. 데이터 출력이 완료된 후, "CE=1 및 OE=1"상태가 복구되면, 판독 동작이 종결된 다음, 반도체 디바이스는 대기 상태로 복귀된다.

도9C는 칩 섹션으로부터 데이터 출력 신호 D_q(q=0 내지 j)가 "1"("H"레벨)에서 "0"("L"레벨)로 변하면, T_N187의 센스 증폭기 출력 신호(TD_q), 데이터 출력 신호(D_q), 그라운드 전원, 및 방전 전류(모든 출력 버퍼의 합)의 파형을 도시한 도면이다.

그러나, 상기 설명한 종래의 반도체에 따르면, 데이터 출력 신호(Do 내지 D₁)는 동시에 변경되고, 동시에 출력된다. 다음에, 복수의 출력 신호는 동시에 "1"에서 "0"으로 변경되면, 적합한 데이터의 각각에 대응하는 출력 버퍼 내의 T_N197에 관련된 방전 전류(I_N197)은 동시에 그라운드 전원으로 전송된다. 그 결과, 그라운드 포텐셜은 도9C에 도시된 것처럼 변한다. 또는, 출력 신호가 "0"에서 "1"로 변하면, 최종 출력 단계에서 각 p-채널 MOS트랜지스터에서 나타나는 충전 전류는 동시에 Vcc전원에 보내지며, 이것은 결국 Vcc 포텐셜을 변경시킨다.

다음, 센스 증폭기(32_q)의 데이터 래치 내부 신호(S₁₉₁)(도8A)의 출력 레벨은 인버터(I₁₉₂)의 반전 임계치를 초과하고, 따라서, 오류 데이터 항목이(이 경우, "1"="H" 레벨)이 래치되고, 그것은 데이터 판독 에러를 발생한다. 따라서, 그라운드 또는 Vcc전원의 변동은 구성 회로에 역효과를 미치며, 동작 에러를 일으킬 가능성이 있다. 위와 같이, 종래의 반도체 디바이스에서는, 그라운드 또는 Vcc포텐셜의 편차 또는 변화 때문에 발생한 오류 동작은 판독 동작의 신뢰도를 저하시킨다.

이러한 난점을 극복하기 위해서, 일본 특허 공개 공보 제3-54975호에 기재된 수단, 즉, 전원의 노이즈 성분(전원 노이즈) 때문에 발생한 동작 에러를 방지하기 위한 방법을 포함하는 반도체 디바이스가 공지되어 있다. 일본 특허 공개 공보 제3-54975호에 기재된 반도체 디바이스의 수단을 방지하기 위한 동작 에러는, 센스 증폭기에 연결된 복수의 지연 회로를 포함하여, 센스 증폭기 인에이블 회로(도1의 ATD(31)에 대응)로부터 생성된 인에이블 신호에 따라 각 센스 증폭기의 인에이블 시점 사이의 시간차이를 준다.(도1의 32o 내지 32₁와 관련된) 센스 증폭기의 인에이블 시점 사이의 시간차이 때문에,(도1의 Do 내지 D₁에 대응하는) 데이터 출력 신호들의 출력 시점 사이의 시간차이가 생긴다.

[발명이 이루고자하는 기술적 과제]

이 반도체 디바이스에 따르면, 그라운드 전원에 공급된 방전 전류가 분산되어 방전 전류의 최고치를 저하시킴으로써, 그라운드 포텐셜의 변화를 억제한다. 그러나, 상기 공개공보에 기재된 디바이스에서는 각 센스 증폭기를 활성화시키기 위한 시점은 순차적으로 지연되기 때문에, 데이터 항복(즉 판독 속도)을 출력하는 시점은 증폭기 인에이블 시기에 제공된 시간차이만큼 지연된다는 문제점이 있다.

따라서, 본 발명의 목적은, 복수의 데이터 출력신호가 동시에 "1"(="H"레벨)로부터 "0"(="L"레벨)으로 변할 때 일어나는 그라운드 전원의 변화, 또는 복수의 데이터 출력 신호가 "0"으로부터 "1"로 변할 때 발생하는(Vcc)전원의 변화를 억제하여, 판독 동작 신뢰도를 개선시킴으로써 상기 문제점을 제거하여, 그와 관련된 동작 에러를 방지할 수 있는 반도체 디바이스를 제공하는 것이다.

또한, 본 발명의 또다른 목적은 그라운드 또는 Vcc전력의 변화를 억제하여, 그와 연관된 동작 에러를 방지할 수 있는 반도체 디바이스를 제공하는 것이다.

[발명의 구성 및 작용]

본 발명에 따른 상기 목적을 달성하기 위해서, 입력된 제1인에이블 신호가 제1논리값인 활성 주기 동안 메모리 판독 동작을 달성하고, 상기 활성 주기 동안 제어 신호가 거기에 입력될 때까지 앞의 판독 데이터를 출력하고, 제어 신호에 응답하여 메모리로부터 그렇게 판독된 판독 데이터를 출력하기 위한 복수의 판독 회로와; 입력 신호로서, 복수의 판독 회로와 제2인에이블 신호 중의 관련된 것으로 부터 판독된 데이터를 수신하고, 제2인에이블 신호가 미리정한 논리값인 활성 주기 동안 거기에 입력된 판독 데이터를 외부 디바이스에 출력하기 위한 복수의 출력 회로; 및 복수의 판독 회로와 연관되어 제공된 복수의 제어 회로를 포함하는 반도체 디바이스가 제공된다. 상기 제어 회로는, 입력 신호로서, 판독 회로 및 제1인에이블 신호로부터 판독 데이터를 수신한다. 상기 제어 회로는, 제1인에이블 신호가 제1논리값으로 변경되는 시점으로부터 제어신호가 판독 회로에 입력될 때의 시점까지의 시간 동안, 판독 데이터의 값에 무관하게 미리정한 논리값에, 그렇게 입력된 판독 데이터를 강제로 고정시킨다. 또한 상기 제어 회로는, 제1인에이블 신호는 제2논리값으로 변경될 때, 출력 회로에 논리값을 가지는 판독 데이터를 출력한다.

본 발명에 따르면, 제어 회로 때문에, 제1인에이블 신호가 제1논리값으로 변경되는 시점으로부터, 그 제어 회로를 판독 회로에 입력하는 시점까지의 기간 동안, 입력된 판독 데이터는, 그 입력된 판독 데이터가, 데이터 항목 간의 시간차이와, 복수의 데이터 항목들을 각각 포함하는 데이터 항목 그룹들 사이의 시간차이의 서로 상이한 값들을 갖는 데이터의 값에 무관하게, 미리정한 논리값에 강제로 고정되도록, 출력 회로에 논리값을 공급하기 위한 데이터의 값에 무관하게 미리정한 논리값에 고정된다. 그 다음, 복수의 판독 데이터 항목이 미리정한 논리값으로 동시에 변하면, 출력 회로의 최종 단계로부터 방전 전류(또는 충전 전류)가 분산될 수 있다. 또한, 판독 데이터는 판독 회로 인에이블 기간이 종료된 후 외부 디바이스로 출력되기 때문에, 판독 데이터는 GND 또는 Vcc전원이 안정한 상태에서 출력될 수 있다.

또한, 본 발명에 따른 반도체 디바이스는, 판독 회로와 제1인에이블 신호로부터 판독된 데이터에 따라 출력 회로 제어 신호를 발생하고, 그 제어 신호를 출력 회로에 출력하기 위한 복수의 판독 회로와 연관되어 제공된 복수의 제어 회로를 더 포함한다. 이 제어 회로는, 그로부터 출력된 데이터는 판독 회로의 인에이블 기간 동안 미리정한 논리값으로 점차 변하고, 그 출력 데이터는 판독 회로의 활성 주기가 완료된 후에 판독 회로로부터 판독된 데이터의 값과 같은 논리값을 갖도록, 출력 회로를 제어 신호에 의해서 제어한다.

본 발명에 따르면, 판독 회로 인에이블 기간 동안, 출력 데이터는 그렇게 프리셋된 미리정한 논리값으로 점차 변경된다. 따라서, 복수의 판독 데이터 항목이 동시에 미리정한 논리값으로 변하면, 출력 회로의 최종 단계로부터 방전 전류(또는 충전 전류)가 갑자기 발생하는 것을 방지할 수 있다. 또한, 판독 데이터는 판독 회로 인에이블 기간이 완료된 후에 외부 디바이스로 공급되기 때문에, 판독 데이터는 안정된 상태에서 GND 또는 Vcc전원을 가지고 출력될 수 있다.

본 발명의 목적 및 특징은 첨부된 도면을 참고한 다음 설명으로부터 더욱 명백해질 것이다.

[바람직한 실시예의 설명]

이제 도면을 참조해서, 본 발명에 따른 반도체 디바이스의 실시예에 대해서 설명한다.

도10은 본 발명에 따른 반도체 디바이스의 실시예의 구성을 보여주는 블록도이다. 도10에 도시된 실시예의 시스템은 바람직하게는 외부 입력 신호 버퍼부(10), 메모리 셀 선택부(20) 및 데이터 출력부(30)를 포함하고(j+1) 데이터 출력신호를 생성한다. 섹션(20)은 X어드레스 신호와 Y어드레스 신호에 의해서 메모리 셀이 선택된 메모리 셀 어레이를 포함한다.

버퍼부(10)와 선택기부(20)는 도1에 도시된 종래의 반도체 디바이스의 것과 같은 구성을 한다. 따라서, 구성 부품의 동작과 회로 구성도 선행기술의 것과 실질적으로 동일하다. 이와 관련하여, 도1의 X어드레스 입력 신호(A₀내지 A_ι)는 도10에서 A_X로 나타내었다. 마찬가지로, 도1의 Y어드레스 입력 신호(A_??1내지 A_m)는 도10에서 A_X로 나타내었고, 도1의 X어드레스 선택신호(TA₀, BA₀내지 TA_??, BA_??)는 도10에서 AD_X로 나타내었고, 도1의 Y어드레스(TA_??+1,BA_??+1내지 TA_m,BT_m)는 도10의 AD_y로 표시하고, 도1의 X어드레스 전달 신호(ATo 내지 AT_??)은 도10에서 AT_X로 표시하고, 도1의 Y 어드레스 전달 신호(AT_??+1내지 AT_m)는 도10에서 AT_Y로표시하고, 도1의 메모리 셀X선택 신호(Mo 내지 M_m)는 도10에서 M_X로 나타내고, 도1의 메모리 셀 Y선택 신호(M_m+1내지 Mo)는 도10에서 M_y로 표시하였다.

도10으로부터 알 수 있듯이, 본 발명의 양태에 따라, 제어 회로(33_o내지 33_j)는 각각, 제어 회로(33_o내지 33_j)로부터 출력된 제어 신호(CD_o내지 CD_J)가 각각 출력 버퍼(34_o내지 34_j)로 공급되는 데이터 출력부(30)에서 출력 버퍼(34_o내지 34_j)에 대해 배열되어있다. 즉, 데이터 출력부(30)는 어드레스 전달 검출(ATD)회로(31), 센스 증폭기(32_o내지 32_j), 제어 회로(33_o내지 33_j), 및 출력 버퍼(34_o내지 34_j)를 포함한다.

[제1 실시예]

제어 회로(33_o내지 33_j)는 센스 증폭기 출력 신호(TDo 내지 TD_J) 및 ATD(31)로부터 생성된 센스 증폭기 인에이블 신호(TSA2)를 입력으로서 수신하여, 각각 제어 신호(CD_o내지 CD_J)를 생성한다. 센스 증폭기 출력 신호(32_o지 32_j) 및 ATD(31)의 회로 구성 및 동작은 종래의 반도체 디바이스의 것과 거의 같다.

제어 회로(33_o내지 33_j)는 서로 같은 구성이다. 도11A는 제어 회로(33_q)(여기서 q=0 내지 j)의 제1실시예의 구조를 보여준다. 도11A로부터 알 수 있는 바와같이, 회로(33_q)는 지연 회로(41), 2-입력 NAND회로(42), 인버터(43), 및 데이터 출력 스위치 회로(44)를 포함한다.

지연 회로(41)는 출력 버퍼(34_o내지 34_j)에 각각 대응하는 신호 DL_q(q=0 내지 j)를 생성하기 위해서, 센스 증폭기 인에이블 신호(TSA2)를 입력으로서 수신한다. NAND회로(42)는 신호(TSA2 및 DL_q)를 수신하여, 신호(SN₂₀)를 발생한다. 인버터(43) 및 데이터 출력 스위치 회로(44)를 포함한다.

지연 회로(41)는, 센스 증폭기 인에이블 신호(TSA2)를 입력으로서 수신하여, 출력 버퍼(34_o내지 34₁)에 각각 대응하는 신호 DL_q(q=_o내지_j)를 생성한다.

NAND회로(42)는 신호(TSA2 및 DL_q)를 수신한다. 인버터(43)는 NAND회로(42)로부터 신호(SN_2q) NAND회로(42)로부터 신호(SN_2q)를 수신하여, 데이터 출력 스위치 회로(44)용 신호(SI_q)를 생성한다. 스위치 회로(44)는 신호(SI_q및 TD_q)를 수신하여, 제어 신호(CD_q)를 생성하고, 이것은 영구적인 출력 버퍼(34_q)로 전달된다.

도11B는 데이터 출력 스위치 회로(44)의 제1실시예를 도시한 회로도이다. 회로(44)는, 센스 증폭기 출력 신호(TD_q)를 수신하여, 신호(S₂₁), Vcc전원에 연결된 전원을 갖는 p-채널 MOS 트랜지스터(SI_q(T_P20), 스위치 회로 입력 신호(SI_q)의 게이트 입력및 노드(V₂₀)와 연결된 드레인을 생성하는 인버터(441), 노드(V₂₀), 인버터 출력신호(S₂₁)이 게이트 입력 및 버퍼 제어 신호(CD_q)의 드레인 출력을 갖는 P-채널 MOS트랜지스터(T_p21), 신호(CD_q)의 드레인 출력, 신호(S₂₁)의 게이트 입력, 노드(V₂₁)에 연결된 소스를 갖는 n-채널 MOS트랜지스터(T_N20), 신호(SI_q)를 수신하고, 노드(V₂₁)에 연결된 드레인 출력을 갖는 n-채널 MOS트랜지스터(T_N21), 신호(S₂₀)의 게이트 입력 및 그라운드 전원에 연결된 소스를 생성하는 인버터(442) 및 신호(CD₄)에 연결된 드레인 출력을 갖는 n-채녈 MOS트랜지스터(T_N22) 및 그라운드 전원에 연결된 소스를 갖는 n-채널 MOS트랜지스터(T_N21)를 포함한다.

다음은, 제어 회로(33_q)의 데이터 출력 스위치 회로(44)와 지연 회로(41)의 역할과 기능에 대해서 설명한다. 지연 회로(41)는 센스 증폭기 인에이블 신호(TSA2)에 프리셋 지연 기간을 제공한다. 지연 시간은 거기에 할당된 지연시간의 값이 서로 다른 출력 버퍼(34_o내지 34_j)(즉, 데이터 출력 신호(D_o내지 D_J))의 각각으로 설정될 수 있다.

또는, 버퍼(34_o내지 34_j)는 지연 시간이 각 그룹에 설정되도록 그룹으로 분류할 수 있으며, 이것은 상세하게 설명할 것이다. 예를 들면, 8개의 출력 버퍼는 각각 4개의 버퍼를 포함하는 2그룹으로 분류되어, 2그룹은 서로 상이한 지연 시간 값으로 할당되도록 되어 있다.

지연 회로(41)는 거기에 입력된 신호(TSA2)의 프리셋 기간만큼 지연시켜서, 신호(DI_q)를 생성하도록 하는 기능을 한다. 도11C는 회로도에서 지연 회로(41)의 제1 실시예의 구조를 보여준다. 이 실시예는 8개의 출력 버퍼(34_o내지 34_j)(j=7)를 포함한다. 인에이블 신호(TSA2)를 수신하면, 회로는 지연되지 않은 신호(DL₀및 DL₁), to 만큼 지연된 신호(DI₂및 DL₃) 및 3to만큼 지연된 신호(DL₆및 DL₇)를 생성한다.

지연 시간(t₀)은 도11C의 회로부①로부터 생성된다. 이 부분은 신호(V₂₃)를 수신하여 신호(V₂₄)를 생성하는 인버터(49), 인버터(49)의 출력 단자와 연결된 한쪽 단부를 갖는 레지스터 소자(50), 레지스트(50) 및 그라운드 포텐셜의 다른쪽 단부 사이에 연결된 커패시터 소자(51), 신호(V₂₅)를 수신하여, 신호 신호(V₂₆)를 발생하는 인버터(52)를 포함한다. 지연 시간(t₀)은 레지스터 소자(50)와 커패시터 소자(51)의 값에 의해 결정된 적분의 시간 상수에 따라서 정할 수 있다.

to의 전체 다중화는 직렬로 연결된 회로부①를 적당하게 배열함으로써 얻을 수 있다. 도11C의 점선으로 둘러싸인 부분은 같은 구성의 것이다. 지연시간은 신호(DLo 및 DL₁)로 정해지지 않는다. 이 연결에서, 지연 시간이 인버터의 특성으로부터 영향을 받지 않도록, 인버터(52)의 특성을 갖는 인버터(48)에 인버터(49)의 특성을 갖는 인버터(47)을 연결하는 것이 바람직하다.

다음, 데이터 출력 스위치 회로(44)는 다음과 같은 역할을 한다. 센스 증폭기(33_q)의 활성 주기 동안, 회로(44)는 이 상태에 남아 있는 "0"의 시간의 정해진 주기 후에 변경되는 신호를 발생한다. 센스 증폭기(33_q)의 활성 주기 동안, 회로(44)는 출력 신호(TD_q)와 같은 위상에 있는 신호를 발생한다. 회로(44)는 신호SI_q=1에 대해 "0"의 출력 버퍼 제어 신호(CD_q)와 SI_q=0에 대해 신호(TD_q)와 같은 위상에 있는 신호(CD_q)를 생성하는 기능을 한다.

본 발명의 실시예에서 지연 시간(t_q)는, 센스 증폭기(33_q)의 할성 주기 동안 출력 버퍼 제어 신호(CD_q)가 "0"으로 변경되도록 정해진다. 그러나, 바람직하게는, 지연 시간(t₀)은 신호(CD_q)가 "0"으로 변경된 후 데이터 래치가 인에이블되도록 정해진다. 이 명세서에서는, 지연 시간(t_o)은, 모든 출력 버퍼 제어 신호(CD_q)가 "0"으로 변경된 후 데이터 래치가 인에이블되도록 정해지는 것으로 가정한다.

일본 특허 공개공보 제3-54795호에 기재된 종래의 반도체 디바이스에서, 센스 증폭기 인에이블 회로(이 실시예에서 ATD(31))로부터 생성된 인에이블 신호(이 실시예에서 센스 증폭 인에이블 신호(TSA2))에 따라서 동작하는 지연 회로는, 각 센스 증폭기(이 실시예에서 32₀내지 32_J)에 연결되어 있다. 이와 반대로, 이 실시예의 구성에 따라, 증폭기(32₀내지_,32_J)로부터 신호(TD_q)를 수신하는 제어 신호(32₀내지 32_J)가 출력 버퍼(34₀내지 34_J)와 각각 연결되도록, ATD(31)로부터 신호(TSA2)에 따라 동작이 수행된다. 이러한 점에서, 본 발명의 디바이스는 종래의 반도체 디바이스와 다르다.

다음에, 출력 버퍼(34₀내지 34_J)의 회로 레이아웃에 대해서 설명할 것이다. 도12는 출력 버퍼(34_q)의 제1 실시예의 구성을 회로도에서 보여준다. 도12로부터 알 수 있듯이, 버퍼(34_q)는 출력 버퍼 인에이블 신호(BOB)를 수신하여 신호(S₅₀)를 생성하는 인버터(54), 신호(CD_q및 S₅₀)를 수신하고 신호(S₆₁)를 발생하는 NAND회로, 신호(CD_q및 BOB₅₀)를 수신하고 신호(S₆₂)를 생성하는 NOR회로, Vcc전원과 연결된 소스를 갖는 p-채널 MOS트랜지스터(T_P50), 신호(S₅₁)의 게이트 입력, 신호(D_q)드레인 출력 및 그라운드 전원, 신호(S₅₂)의 게이트 입력 및 신호(D_q)의 데이터 출력에 연결된 소스를 갖는 n-채널 MOS트랜지스터(T_N50)를 포함한다.

다음, 제어 회로(33₀내지 33_J)와 출력 버퍼(34₀내지 34_J)의 역할에 대해서 설명하고자 한다. 센스 증폭기(32₀내지 32_J)의 활성 주기 동안, 제어 회로(33₀내지 33_J)는 그 다음 상태에서 일정한 시간차이가 유지되도록 "0"("L"레벨)으로 변경된다. 센스 증폭기(32₀내지 32_J)의 비활성 주기 동안, 제어 회로(33₀내지 33_J)는 센스 증폭기(32₀내지 32_J)로부터 판독된 데이터 항목과 같은 위상에 있는 출력 버퍼 제어 신호(CD_q)를 출력 버퍼(34₀내지 34_J)에 공급한다. 센스 증폭기(32₀내지 32_J)의 활성 주기 동안, 신호(CD_q)는 신호에서 신호로 "0"으로 변경된다. 또한, 신호들은 그룹에서 그룹 방식으로 변화가 일어나는 그룹들로 분류될 수 있다. 이러한 관점에서, 센스 증폭기(32₀내지 32_J)를 인에이블하기 전의 데이터가 "0"일 때, 신호(CD_q)는 활성 주기 동안 "0"으로 고정된다.

또한, 출력 버퍼(34₀내지 34_J)는 제어 회로(33₀내지 33_J)로부터 외부 디바이스로 보내진 판독 데이터를 전달한다. 활성 상태에서, 판독 인에이블 신호(OE)는 "0"이다. 즉 출력 버퍼 인에이블 신호(BOB)는 "0"이다.

다음은 제어 회로(330 내지 33_J)와 출력 버퍼(340 내지 34_J)의 기능에 대해서 설명하고자 한다. 제어 회로(330 내지 33_J)의 활성 주기 동안, 제어 회로(330 내지 32_J)는 출력 신호(CD_q)를 그들 사이의 고정된 차이를 갖고 "0"으로 변경되고 이 상태에서 그 신호를 유지한다. 센스 증폭기(320 내지 32_J)의 비활성 주기 동안 제어 회로(330 내지 33_J)는 센스 증폭기 출력 신호(TD_q)와 같은 위상에 있는 출력 버퍼 제어 신호(CD_q)를 생성한다. 출력 버퍼 활성 상태에서, 출력 버퍼(340 내지 34_J) 제어 회로(330 내지 33_J)으로부터 신호(CD_q)와 같은 위상에 있는 신호를 출력한다.

출력 버퍼 비활성 상태에서, 출력 버퍼(340 내지 34j)는 중간 포텐셜에서 신호를 전달한다. 도10의 불럭도와 도11A 내지 도11C 및 도12의 회로 구성을 참고해서, 본 발명에 따른 제1실시예를 설명한다. 이 실시예에서, 종래의 반도체 디바이스와 마찬가지로, X어드레스 신호(Ax)와 Y어드레스 신호(AY)가 칩 인에이블 신호(CE)를 "0"으로 규정하면, ATD(31)로부터 센스 증폭기 인에이블 신호(TSA2)는 "0"("L"레벨)에서 "1"("H"레벨)로 변경된다. 그에 응답하여 센스 증폭기(320 내지_,32_J)는 메모리 셀 데이터 판독 동작을 시작한다.

도13 및 도14는 센스 증폭기(320 내지 32_J)의 활성 주기 동안 및 그 전후에 1차 신호의 파형을 보여주는 그래프이다. 이 설명에서, 8개의 출력 버퍼(340 내지 347)는 각각 2버퍼를 포함하는 4그룹으로 분류된다. 그러나, 출력 버퍼(340 내지 34_J)의 수와 버퍼 그룹의 수는 대략 명시된다.

센스 증폭기의 활성 주기 동안, 도13에 있는(A)의 신호(TSA2)는 "1"("H" 레벨)이다. 신호(TSA2)가 시간(tc)에서 "0"에서 "1"로 변경되면, 제어 회로(330 내지 33_J)로부터 신호(CD0 내지, CD7)는 다음과 같이 변경된다. 즉, 신호(CD0 내지 CD7)는 도13의(L)에서(0)으로 도시된 시간(tc)에서 지연 시간="0"을 가지고 "1"로부터 "0"으로 변경된다. 시간(tc)에 대해 시간(t0)이 경과하면, 신호(CD2 및 CD2)는 "1"로부터 "0"으로 변경된다. 마찬가지로, 시간(tc)후에 시간(2t0 및 3t0)이 경과하면, 신호(CD4 및 CD5) 및 신호(CD6 및 CD7)는 "1"로부터 "0"으로 변경된다.

센스 증폭기(320 내지 327)로부터 신호(TD0 내지 TD7)는 각각 제어 회로(330 내지 337)로 공급된다. 신호(TD0 내지 TD7)는 활성 주기(TE)(도13의 J와 K로 만들어짐)동안 관련된 메모리 셀로부터 얻어진 데이터 신호이다. 인에이블 주기가 완료되고 메모리 셀로부터 판독 데이터로의 동작이 종료되면, 제어기(330 내지 337)는 메모리 셀로부터 얻은 데이터 항목을, 출력 버퍼 제어 신호(CD0 내지 CD7)로서 출력한다. 즉, 신호(CD0 내지 CD7)은 신호(TD0 내지 TD7)과 같은 위상에 있다. 제어 신호(CD0 내지 CD7)는 출력 버퍼(340 내지 347)에 공급된다. 이들 버퍼 메모리 셀로부터 외부 디바이스로 데이터를 출력하도록 인에이블 신호(OE)가 "0"일때 인에이블된다. 버퍼는 신호(OE)가 "1"일 때 중간 포텐셜에서 신호를 생성한다. 이 설명에서 OE="0"이라고 가정한다. 출력 버퍼(340 내지 347)는 인에이블 주기(TE)(도14의 P에서 S로 만들어짐)동안 순차적으로 "0"("L"레벨)로 변하는 데이터 출력 신호(DO 내지 D7)를 출력한다.

인에이블 주기가 완료되고 메모리 셀로부터 판독 데이터로의 동작이 종료되면, 버퍼는 메모리 셀로부터 데이터 항목, 즉, 신호(TD0 내지 TD7)와 같은 위상에 있는 신호(D0 내지 D7)을 출력한다.

종래의 반도체 디바이스와 같이, 본 발명의 실시예는 그 안에 데이터 래치를 포함한다. 따라서, 데이터 래치 인에이블주기(TDL)가 시작되기 전에, 증폭기(320 내지 327)가 신호(TD0 내지 TD7)로서 출력되기 전에 데이터 내에서 래치된 데이터 항목은 래치한다.(도13의 J와 K로 만들어진 것 참조).

도11A 및 도13을 참고해서, 제어 회로(330 내지 337)의 동작을 더욱 상세하게 설명하려고 한다. 판독 동작이 시작될 때, 신호(TSA2)는 도13의(A)에 도시된 시간(tc)에서 "0"에서 "1"로 변경될 때, 지연 회로(41)는 도13의 B에서 E로 도시된 신호(DL0 내지 DSL7)(이 경우에 j=7)을 생성하기 위해서 프리셋지연 기간 동안 신호(TSA2)를 지연한다.

NAND회로(42)는 거기에 인에이블 신호(TSA2) 및 지연 회로(41)로부터 신호(DL0 내지 DL7)를 입력으로서 수신하고, 출력 신호(SN20)를 생성하고 데이터의 출력스위치 회로(44)에 공급한다. 인버터(43)로부터의 신호(SI_q)(여기서, q=0 내지 7)는 도13의 F에서 1로 나타낸 지연 회로(41)로부터의 신호(DL_q)와 함께 동시에 "0"에서 "1"로 변경된다. 신호(TSA2)가 "1"에서 "0"으로 변경되면, 신호(SI_q)는 동시에 "1"에서 "0"으로 변경된다. 신호(SI_q)와 출력 신호(TD_q)는 스위치 회로(44)로 공급된다.

이제 데이터 출력 스위치 회로(44)에 대해서 설명한다. 회로(44)는 센스 증폭기 인에이블에서 신호(SI_q)가 "1"로 변경될 때, 인버터 출력 신호(SI20)가 "0"으로 정해져서, 트랜지스터(TN21)는 비도전성이 되는, 도11B에 도시된 것처럼, 구성되어 있다. 또한, 각 게이트를 경유해서 신호(SI_q)를 수신하는 트랜지스터(TP20 및 TN22)는 각각 비도전성 및 도전성이므로, 출력 버퍼 제어 신호(CD_q)는 "0"("L"레벨)로 설정된다.

신호(SI_q)는 센스 증폭기 비활성 주기 동안 "0"이므로, 트랜지스터(TP21및 TP20)는 인버터로서 작동한다. 이 상태에서, 트랜지스터(TN22)는 비도전성이다.

다음, 신호(TDq)의 위상은 인버터(441)에 의해서 역전된 다음, 다시 출력 버퍼 제어 신호(CDq)로서 그의 드레인으로부터 전달될 트랜지스터(TN21 및 TN20)를 포함하는 회로에 의해서 다시 반전된다. 따라서, 신호(CDq)는 신호(TDq)의 위상과 같다. 제어신호(CD0 내지 CD7)는 도13의 L에서 0로 나타낸 것이다.

도13의 J에 도시된 것은 데이터 값이 "1"인 신호(TD0 내지 TD7)이다. 마찬가지로, 출력 신호(TD4 내지 TD7)은 데이터 래치 인에이블 주기(TDL)가 시작될 때, 데이터값이 "1"에서 "0"으로 변경되는 도13의 K로 도시되어 있다. 이 상태에서, 제어 신호(CD0 내지 CD7)는 그의 값이 "1"에서 "0"으로 시간차이를 가지고 순차적으로 변경되는 도13의 L에서 0로 도시되어있다. 인에이블 주기(TE)가 완료되고, 센스 증폭기 비활성 주기가 시작되면, 그 값은 신호(TD0 내지 TD7)의 데이터값으로 변경된다. 즉, 센스 증폭기 비활성 주기가 시작되면, 제어 신호(CD0 내지 CD3)는 "0"에서 "1"로 변경되고, 신호(CD4 내지 CD7)는 "1"에서 "0"으로 변경된다.

도13에서, 센스 증폭기 출력 신호(TDq0 내지 TD7)는 센스 증폭기의 인에이블 주기가 시작될 때, "1"에서 "0"으로 변경된다. 그러나, 센스 증폭기 출력 신호(TDq)(여기서, q는 0 내지 7)중의 하나는, 센스 증폭기 출력 신호가 시작되기 전에 신호(CDq)(q는 7)의 값은 "0"으로 고정된다.

다음, 도12 및 도14를 참고하면, 출력 버퍼(340 내지 34j)(이 경우, j는 7)의 동작을 상세하게 설명한다. 버퍼(340 내지 341)의 비활성 상태에서, 인에이블 신호(BOB)가 "1"일 때 , 인버터 출력 신호(S50)는 출력 버퍼(34q)(q는 0 내지 7)에서 "0"이고, NAND출력 신호는(S51)는 "1"이고, NOR출력 신호(S52)는"0"이다. 따라서, 트랜지스터(TP50 및 TN50)는 비도전성이고, 출력신호(Dq)는 중간 포텐셜에 있다.

한편, 버터(34q)의 활성 상태에서, 즉, 인에이블 신호(BOB)가 "0"일 때, 인버터 출력 신호(S50)는 "1"이고, NAND출력 신호(S51)와 NOR출력 신호(S52)의 위상은 제어 신호(CDq)의 것과 반대이다. 따라서, 출력 신호(Dq)는 신호(CDq)와 같은 위상에 있다.

도14의 P 내지 S에 도시된 것은 도13의 L에서 0의 제어 신호(CD0 내지 CD7)에 대응하는 신호(D0 내지 D7)의 파형이다. 이 연결에서, 도14의 파형은 인에이블 신호(BOB)가 "0"일 때, 즉, 출력 버퍼 활성화 상태에서 얻어진다. 센스 증폭기 인에이블이 "1"이 되기 전의 데이터 값은 "1"이다. 센스 증폭기의 인에이블에 응답하여, 신호(D0 내지 D7)는 "1"에서 "0"으로의 시간 차이(t0)를 가지고 변경된 도전율이다.

활성 주기(TE)가 완료되고 센스 증폭기 비활성 주기가 시작되면, 출력 신호(TD0 내지 TD7)의 데이터 값이 출력된다. 즉, D0 내지 D2는 도14의 P 및 Q에 도시된 "0"에서 "1"로 변경되며, D4 내지 D7은 도14의 R 및 S에 도시된 "0"을 유지한다. 상기 동작을 함으로써, 판독 동작이 완료된다.

지연 시간(t0)은 데이터 래치 대기 주기 동안 "0"으로 변경되도록 설정된다(도14의(T)의 TS). 또한, 이 실시예의 양태에 따라서, 센스 증폭기 활성 주기 동안 신호(Dq)는 "0"으로 변경된다. 다음, 출력 버퍼(34q)는 센스 증폭기 활성 주기를 개시할 때 활성화될 필요가 있다.

다음, 도15를 참고하면, 본 발명에 따른 제1 실시예의 이점에 대해서 설명한다. 이 실시예에서, 도14와 관련하여, 이미 설명한 바와 같이, 데이터 출력 신호(Dq)는 센스 증폭기 활성 주기(TE)동안 "0"으로 변경된다. 따라서, 센스 증폭기 출력 신호(TDq)의 데이터 값에 무관하게, 신호(Dq)는 주기(TE)동안 순차적으로 고정된다.(도15의(A) 및(D) 참조). 결과적으로, 신호(Dq)의 기대치가 "0"일 때, 출력 신호(Dq)는 "0"으로 유지된다.

그 다음에, 도15의(B)에 도시된 데이터 래치 제어 신호(TSAL)는 "0"에서 "1"로 변경되어, 도15의(C)에 도시된 바와 같이 "1"에서 "0"으로 변경된다. 제어신호(TSAL)는 "1"에서 "0"으로 변경된 후, 활성 주기(TDL)가 종결된다.

활성 주기(TE)동안, 센스 증폭기 인에이블 전의 신호(Dq)가 "1"일 때, 그라운드 전원으로 전달된 방전 전류(IN50)는 위에 설명한 바와 같이 데이터 출력 신호(Dq)는 신호에서 신호로, 또는 각 신호 그룹에서 "0"으로 변경되기 때문에, 출력 버퍼 회로의 도15의(F)에 도시되어있다. 즉, 모든 신호(Dq)가 동시에 "1"에서 "0"으로 변경되면 각 출력 버퍼(34q)의 도12의 트랜지스터(TN50)을 통해서 흐르는 방전 전류의 총합은 도15의(G)에 도시된 것처럼 분산된다. 따라서,(TN50)의 피크치는 종래의 반도체 디바이스와 비교해서 최소화되었기 때문에, 그라운드 전원에서의 편차는 도15의(E)에 도시된 것처럼 억제된다.

도15의 예에서, 4개의 신호 그룹 때문에, 그라운드 전원의 변화의 크기는 종래의 반도체 디바이스 것의 약 1/4로 저하된다. 요약하면, 이 실시예의 첫 번째 이점은 전원의 노이즈(그라운드 전원의 편차)이 억제되어 노이즈와 관련된 동작에러를 방지한다는 것이다.

또한, 이 실시예의 두 번째 이점은 다음과 같다. 데이터 출력 신호(Dq)(또는 데이터 출력 신호 그룹)가 그들 사이의 시간차이를 가지고 "0"으로 순차적으로 변경되는 동작은, 센스 증폭기 활성 주기(TE) 특히 데이터 래치 대기 주기 동안 수행된다. 이것은 시간차이 때문에 판독 시간이 지연되는 문제가 있다. 이러한 이점은, 센스 증폭기가 방전 전류를 분산시킬 때의 시간 차이가 생기는, 일본 특허 공개 공보 제3-54795호에 기재된 종래의 반도의 문제점을 제거함으로써, 전원 노이즈를 억제한다.

이러한 관계로, 신호(Dq)가 데이터 래치 대기 주기 동안 "0"으로 고정될 때, 안정된 상태로 데이터를 래치할 수 있으며, 이것은 데이터 래치 동작의 신뢰도를 개선한 것이다. 제1 및 제2이점에 의해서, 복수의 데이터값이 동시에 "1"에서 "0"으로 변경될 때 판독 동작의 신뢰도가 높은 것이 얻어진다.

[제2실시예]

다음, 본 발명에 따른 제2 실시예를 설명한다. 이 실시예는 역할, 기능 및 제어 회로(330 내지 337)와 출력 버퍼(340 내지 347)의 회로구성에서 제1 실시예와 다르다.

먼저, 제2 실시예에서 제어 회로와 출력 버퍼의 역할에 대해서 설명하려고 한다. 제어 회로(330 내지33j)의 각각은 관련된 센스 증폭기(320 내지 32j), 연결된 출력 버퍼(340 내지 34j)의 최종 단계의 n-채널 MOS트랜지스터의 커패시턴스의 활성 주기와 비활성 주기 사이에서 변경된 제어 신호를 생성한다. 또한, 제어 회로는, 센스 증폭기 활성 주기 동안 "0"이고 관련 센스 증폭기(320 내지 32j)에 의해 얻어진 판독 데이터와 같은 위상에 있는 신호와 연결된 출력 버퍼(340 내지 34j)를 공급한다.

출력 버퍼(340 내지 34j)는 출력 버퍼 활성 상태에서 제어 회로(330 내지 337)로부터 각각 공급된 데이터 항목을 출력한다. 이 상태에서, 출력 버퍼 인에이블 신호(BOB)는 "0"이다.

다음에 제어 회로(330 내지 33J) 및 출력 버퍼(340 내지 34J)의 기능에 대해서 설명한다. 제어 회로(330 내지 33J)는, 출력 버퍼 제어 신호(CD0q)(여기서, q는 각각 출력 버퍼(340 내지 34J)에 대응하는 0 내지 j)를 생성하며, 이 제어 신호(CDq)는 센스 증폭기 활성 주기 동안에는 "0"이고, 센스 증폭기 비활성 주기 동안에는 "1"이다. 또한, 제어기는 활성 주기 동안 "0"이고 비활성 주기 동안 신호(TDq)와 같은 위상에 있는 출력 버퍼 제어 신호(CD1q)를 발생한다.

출력 버퍼 비활성 상태에서, 출력 버퍼(340 내지 34j)는 중간 포텐셜에서 신호(Dq)를 생성한다. 출력 버퍼 활성 상태에서, 출력 버퍼(340 내지 34j)는 센스 증폭기 활성 주기(TE)동안 "0"으로 설정되고, 센스 증폭기 비활성 주기 동안 신호(TDq)와 같은 위상에 있는 신호(Dq)를 생성한다.

다음, 제어 회로(330 내지 33j) 및 출력 버퍼(340 내지 34j)의 회로 구성에 대해서 설명한다. 도16A는 회로도에서 제어 회로(33q)(q=0 내지 j)의 제2 실시예의 구성을 보여준다. 제어기(33q)는 센스 증폭기 인에이블 신호(TSA2)를 수신하여 출력 버퍼 제어 신호(CD0q)를 생성하는 인버터(61), 신호(CD0q 및 TDq)를 수신하고 신호(S70)를 생성하는 NAND회로(62) 및 신호(S70)를 수신하여 버퍼 제어 신호(CD1q)를 출력하는 인버터(63)를 포함한다.

도16B는 출력 버퍼(34q)의 제2 실시예의 회로도를 보여준다. 버퍼(34q)는 출력 버퍼 인에이블 신호(BOB)를 수신하고 신호(S71)를 생성하는 인버터(65), 신호(CD1q 및 S71)를 수신하여 신호(SPq)를 수신하는 NAND 회로(66), 신호(CD1q)와 BOB를 수신하여 신호(SN1q)를 수신하는 NOR회로(67), 신호(CD0q)를 입력하여 신호(S72)를 생성하는 인버터(68), p-채널 MOS 트랜지스터(Tp70)와 n-채널 MOS트랜지스터(TN70)를 포함하고 신호(SN0q)를 생성하는 전달 게이트, n-채널 MOS트랜지스터(TN72), n-채널 MOS트랜지스터(TN72), p-채널 MOS트랜지스터(TP71) 및 n-채널 MOS트랜지스터(TN71)를 포함한다.

트랜지스터(TN71 및 TN72)의 조합은 종래의 반도체의(TN197)와 거의 같은 성능을 나타낸다(도8D). 또한, 트랜지스터(TP70 및 TN70)의 드레인과 소스는 그사이에 공유되어 있다. 신호(SN1q)를 수신하면, 회로는 신호(SN0Q)를 생성한다. 트랜지스터(TN72 및 TN73)는 각각 신호(S72 및 SN0Q)를 수신하는 게이트와 그라운드 포텐셜에 연결된(접지된) 소스를 포함한다. 트랜지스터(TP71)은 신호(SN1q)의 게이트 입력, 신호(Dq)를 수신하는 드레인과, 그라운드 전원과 연결된(접지된) 소스를 포함한다. 트랜지스터(TP71)는 신호(SPq)를 구비한 게이트, Vcc전원을 수신하는 소스 및 트랜지스터(TN73 및 TN71)의 드레인과 결합된 드레인을 포함한다.

다음은, 본 발명에 따른 제2 실시예의 동작의 개요를 설명한다. 도17은 센스 증폭기(32q)의 활성 주기 동안 및 전후에 제1차 신호의 파형을 보여준다. 판독 동작이 시작되고, 신호(TSA2(도17의(A))가 "0"에서 "1"로 변경되면, 제어기(33q)로부터의 모든 신호(CD0q)는 "1"에서 "0"으로 변경된다. 동시에, 제어기(33q)로부터의 모든 신호(CD1q)는 도17의(F)와(G)에 도시된 "0"으로 센스 증폭기 인에이블하기 전에 그의 값으로부터 변경된다. 이 경우, 제어 신호(CD1q)는 4개의 신호(CD10 내지 CD12) 및 4개의 신호(CD14 내지 CD17)를 포함한다.

이러한 상황에서, 출력 버퍼(34q)가 활성 상태에 있을 때(인에이블 신호(BOB)가 "0"), 신호(Dq)의 레벨은 제어 신호(CD0q 및 CD1q)에 응답하여 점차 "0"에 접근한다(도17의(N) 및(O)).

활성 주기(TE)가 종료되고 신호(TSA2)가 "1"에서 "0"으로 변경되면, 제어 신호(CD0q)는 도17의(E)에 도시된 것처럼 "0"에서 "1"로 변경된다. 동시에, 제어신호(CD1q)는 "0"으로부터, 도17의 F와 G에도시된 출력 신호(TDq)와 같은 위상에 있는 값으로 변경된다. 버퍼(34q)가 이 상황에서 활성 성태에 있을 때, 출력 신호(D0)는 출력 신호(TDq)와 같은 위상에 있는 값으로 설정된다. 즉, 데이터값은 센스 증폭기(32q)의 활성 주기 동안 메모리 셀로부터 판독한다.

위와 같이, 본 발명의 양태에 따라, 데이터 출력 신호(Dq)는, 활성 주기 동안 얻어진 데이터가 활성 주기가 종료될 때 출력되도록, 센스 증폭기 활성 주기(TE)동안 "0"으로 점차 변경된다. 따라서, 센스 증폭기 활성 주기의 시작 시점에서, 출력 버퍼(34q)는 인에이블될 펼요가 있다.

도16A 및 도16B에 도시된 회로를 참조해서, 이 실시예의 동작을 상세하게 설명한다. 16A의 제어기(33q)에서, 신호(TSA2)는 활성 주기(TE)동안 "1"이기 때문에, 인버터(61)로부터의 제어 신호(C8Q)는 도17의(E)에 도시된 것과 같이 "0"이다.

이 상태에서, NAND회로(62)로부터의 신호(S7q)는 "1"이다. 신호(S70)의 위상은 다음에, 도17의(F)와(G)에 도시된 것처럼 "0"인 제어 신호(CD1q)로 인버터에 의해서 반전된다.

활성 주기(TE)가 완료되면, 신호(TSA2)는 "0"으로 설정되고, 따라서 제어 신호(CD0q)는 "1"로 변경된다.(도17의(E)). 이러한 경우에 신호(S70)의 위상은 출력 신호(TDq)의 것과 반대이기 때문에, 제어 신호(CD1q)는 신호(TDq)와 위상이 같다.

(TD0 내지 TDq7)을 포함하는 센스 증폭기 출력 신호(TDq) 중에서, 신호(TD0 내지 TD3)은 "1"이고(도17의(C)), 신호(TD4 내지 TD7)은 "1"에서 "0"으로 변경된다(도17의(D)). 출력 제어 신호(CD1q)는 이 경우에 다음과 같이 생성된다. 신호(CD10 내지 CD12)는 "1"(도17의(F))이고, 신호(CD14 내지 CD17)는 "0"(도17의(F))이다.

도16B의 버퍼(34q)에서, 신호(BOB)는 "0"이고, 버퍼(34q)는 활성 상태에 있다. 신호(S71)는 인버터(65)에 의해서 신호(BOB)의 위상을 반전시킴으로써 얻어지므로, "1"이다. 활성 주기(TE)동안, 제어신호(CD0q)는 "0"이고(도17의(E)), 인버터(68)에 의해(CD0q)의 위상을 반전시킴으로써 얻어진 신호(S72)는 "1"이다. 그 결과, 트랜지스터(TP70 및 TN70)는 비도전성이고, 트랜지스터(TN72)는 도전성이다.

다음은, 트랜지스터(TN72)의 드레인 포텐셜(신호(SN0q))은 활성 주기(TE)동안 "0"이다.(도17의(L) 및(M)). 게이트를 경유해서(SN0q)를 수신하는 트랜지스터(TN73)는 비도전성이다. 또한, 위에 설명한 바와 같이, 제어 신호(CD1q)는 "0"이기 때문에, NAND회로(66)로부터의 신호(SPq)는 "1"로 설정된다.(도17의(H) 및(J)). 게이트를 경유해서(SPq)를 수신하는 트랜지스터(TN71)는 비도전성이다.

동시에, NOR회로(67)로부터의 신호(SN1q)는 활성 주기(TE)동안 "1"이므로(도17의(I) 및(K))이므로, 트랜지스터(TN71)는 도전성이다.

결과적으로, 충전 전류는 트랜지스터(TN71)의 소스와 드레인을 통해서 전달되고 버퍼(34q)로부터의 데이터 출력 신호(Dq)는 "0"이 된다.

위에 설명한 바와 같이, 트랜지스터(TN71) 및(TN71)의 성능은 종래의 반도체 디바이스의 최종 출력단계에서의 n-채널 MOS트랜지스터(도8D의(T197)). 또한, 트랜지스터(TN73) 및(TN71)는 각각 약200㎛ 및 약 100㎛의 길이를 갖는 것으로 가정한다(게이트 폭은 실질적으로 서로 동일하다). 트랜지스터(TN71)만이 도전성인 센스 증폭기 활성 주기 동안, 데이터 출력 신호(Dq)의 레벨을 "0"으로 저하시키는 능력은 이 실시예에서, 종래의 반도체의 것이 약 1/3인 것으로 추정된다.

따라서, 이 실시예에서는, 신호(Dq)는 종래의 반도체 디바이스의 것의 약 3배인 시간 주기의 활성 주기(TE)동안 점차 "0"으로 변한다(도17의(N) 및(O)).

신호(Dq)를 "1"로부터 "0"으로 변경시키는데 필요한 시간주기는 트랜지스터(TN72) 및(TN71)의 성능에 따라서 다양하다.

활성 주기(TE)가 종료되면, 제어 신호(CD0q)는 "1"이고, 신호(S72)는 "0"이다. 그 결과, 트랜지스터(TP70 및 TN70)는 도전성이고 트랜지스터(TN72)는 비도전성이다.

또한, 제어 신호(CD1q)로서 출력된 것은 활성 주기(TE)동안 즉, 센스 증폭기 출력 신호(TDq) 메모리 셀로부터 판독된 데이터 항목이다. 따라서, 도17의(H) 및(K)에 도시된 바와 같이, NAND회로(66)으로부터 신호(SPq)의 위상과 NOR회로(67)로부터의 신호(SN1q)의 위상은 판독된 데이터 항목(출력 신호)의 위상에 반대이다(출력 신호TDq). 이러한 상황에서 트랜지스터(TP70 및 TN70)를 포함하는 전달 게이트는 도전성이기 때문에, 신호(SN1q)는 전달 게이트를 통해서 신호(SN0q)로서 나타난다. 즉, 신호(SN0q)의 위상은 또한 도17의(L)과(M)에 도시된 판독 데이터 항목의 것과 반대이다.

다음에, 판독 데이터 항목의 반대 위상 신호가 "1"이면, 트랜지스터(TP71)은 비도전성이고, 트랜지스터(TP71 및 TN72)는 도전성이므로, 트랜지스터(TN71 및 TN73)를 통해서 충전 전류가 공급되고, 데이터 출력 신호(Dq)는 "0"이 된다. 한편, 판독 데이터 항목의 바대 위상 신호가 "0"일 때, 트랜지스터(TP71)는 비도전성이므로, 전원 전압(Vcc)은 트랜지스터(TN71)로부터 공급되고, 데이터 출력 신호(Dq)는 "1"이 된다.

간단히 말해서, 센스 증폭기 비활성 주기 동안, 데이터 출력 신호(Dq)는 메모리 셀로부터 판독된 데이터 항목의 것과 같은 논리값을 취한다(신호(TDq)).

도17의 실시예에서, 도17의 데이터 래치 제어 신호(도17의(B)의 TSAL)은 센스 증폭기 활성 주기(TE)동안 "0"에서 "1"로 변경되어, 데이터 래치 활성 주기가 시작될 때, 출력 신호(TD0 내지 TD3)은 "1"이고(도17의(C)), 출력 신호(TD4 내지 TD7)은 "0"이다(도17의(D)). 데이터 래치 활성 주기(TDL)는 신호(TSAL)가 "1"에서 "0"으로 변경될 때 종료된다.

이 경우에, 활성 주기(TE)동안, 신호(DO 내지 D3 및 D4 내지 D7)는 "0"으로 변경된다(도17의(N) 및(O)). 결과적으로 주기(TE)가 종료되면, 신호(D0 내지 D3)는 "0"에서 "1", 즉, 신호(TD0 내지 TD3)의 레벨(도17의(N))로 변경된다. 신호(D4 내지 D7)는 "0"으로, 즉 신호(TD4 내지 TD7)의 레벨(도17의(O))로 변경된다. 판독 동작은 이 지점에서 종료된다.

출력 버퍼 비활성 상태에서, 즉, 출력 버퍼 인에이블 신호(BOB)가 "1"일 때, 신호(SPq)는 "1"이고, 신호(SN0Q 및 SN1Q)는 "0"이다. 따라서, 트랜지스터(TP71, TP73 및 TP71)는 비도전성이고, 데이터 출력 신호(Dq)는 중간 포텐셜에 있다.

본 발명의 제2 실시예는 제1 실시예의 것과 같은 이점을 갖는다. 제2 실시예에는, 도17의(N) 및(O)로부터 알 수 있듯이, 모든 데이터 출력 신호(Dq)는 센스 증폭기 활성 주기(TE)동안 비교적 긴 시간 주기로 "0"에 고정되도록 변한다. 이 동작에서, 트랜지스터(TN71)을 통해서 공급된 충전 전류는

조용하고(도16B), 도17의(Q)에 도시된 것처럼 갑자기 변경되지 않는다. 이것은 방전 전류는 복수의 데이터 출력 신호(Dq)가 동시에 "1"에서 "0"으로 변경될 때 그라운드 전원으로 갑자기 전달된다. 도17의(P)에 도시된 것처럼, 결과적으로 그라운드 포텐셜의 변화는 억제될 수 있다.

간단히 요약하면, 제2 실시예의 첫 번째 이점은, 전원의 노이즈를 최소화시킴으로써, 노이즈 때문에 생긴 동작 에러를 방지한다는 것이다. 두 번째 이점은 판독 속도를 저하시키지 않고 전원에서 나타나는 노이즈로 인한 동작 에러를 방지할 수 있다는 것이다.

이제 본 발명에 따른 제3 실시예에 대해서 설명하고자 한다. 제1 실시예에서 노이즈 성분이 그라운드 전원에서 쉽게 나타나고 데이터값이 "1"에서 "0"으로 변하는 경우에 대한 설명이 다루어질 것이다. 그와 반대로, 센스 증폭기 활성 주기 동안 출력 버퍼 제어 신호(CDq)를 "1"로 순차적으로 변화시키도록 제어 회로(330 내지 33j)를 구성함으로써, 데이터 값이 "0"에서 "1"로 변경될 때 발생하는 Vcc전원 및 동작 에러에서 노이즈가 쉽게 나타나는 것을 방지할 수 있다.

그러므로, 이 실시예의 제어 회로(330 내지 33j)의 역할, 기능 및 구성은 제1 실시예의 것과 다르다.

제3 실시예에서 제어 회로(330 내지 33j)는 센스 증폭기(320 내지 327)의 활성 주기 동안 그 사이의 미리정한 시간차이를 갖고 "1"로 고정되도록 변화는 제어 신호(CDq)를 생성한다. 비활성 주기 동안, 제어기는 센스 증폭기(320 내지 32j)에 의해서 얻은 데이터값을 갖는 신호(CDq)를 생성한다. 신호(CDq)는 출력 버퍼(340 내지 34)에 보내진다.

또한, 제3 실시예의 제어기(330 내지 33j)는 센스 증폭기(320 내지 327)의 활성 주기 동안 그 사이의 프리셋 시간차이를 갖고, 신호(CDq)를 고정된 값 "1"로 변경시키는 기능을 한다. 비활성 주기 동안, 제어기는 출력 신호(TDq)와 같은 위상에 있는 신호(CDq)를 생성한다.

이 실시예의 제어 회로(330 내지 33j)는 데이터 출력 스위치 회로(44)를 제외한 도11A에 도시된 것과 같으므로, 스위치 회로(44)의 회로 구성에 대한 설명만 한다. 도18A는 제3 실시예의 제어 회로(330 내지 33J)에 사용된 데이터 출력 스위치 회로의 회로를 보여준다. 도18A로부터 알 수 있듯이, 회로(44)는, 신호(SIq)를 수신하여 신호(S90)을 생성하는 인버터(71), Vcc전원의 소스, 신호(SIq)의 게이트 입력 및 노드(V80)과 연결된 드레인을 포함하는 p-채널 MOS트랜지스터(TP90), 노드(V80)과 연결된 소스, 신호(TDq)의 게이트 입력 및 신호(S91)의 드레인 출력을 포함하는 p-채널 MOS트랜지스터(TN91), 신호(S91)의 드레인 입력, 신호(TDq)의 게이트 입력 및 노드(V91)와 연결된 소스를 포함하는 n-채널 MOS트랜지스터(TN90), 노드(V91)와 연결된 드레인, 신호(S91)의 게이트 입력 및 그라운드 포텐셜과 연결된 소스를 포함하는 n-채널 MOS트랜지스터(TN91), 신호(S91)의 드레인 입력, 신호(SIq)의 게이트 입력 및 그라운드 전원과 연결된 소스를 포함하는 n-채널 MOS트랜지스터(TN91) 및 신호(S91)을 수신하여 출력 비퍼 제어 신호(CDq)를 생성하는 인버터(72)를 포함한다.

다음에, 센스 증폭기 활성 주기 동안 및 전후에 1차 신호의 파형을 보여주는 도18B를 참고해서, 본 발명에 따른 제3 실시예의 데이터 출력 스위치 회로의 동작에 대해서 설명한다. 판독 동작이 시작되고 센스 증폭기 인에이블 신호(TSA2)(도18B)가 "0"에서 "1"로 변경되면, 신호(SIq)는 신호에서 신호로 그 사이의 시간 차이를 갖고 "0"에서 "1"로 변경된다. 이러한 관계에서, 그 신호는 신호 변경이 각 신호 그룹에서 순차적으로 발생하도록, 신호 그룹으로 분류된다. 도18A 및 도18B에서, 그 시스템은 8개의 데이터 출력 신호(DO 내지 D7)을 포함하고, 신호(SI0 및 SI1)는 시간 지연 "0"으로 "0"에서 "1"로 변경된다. 즉, 도18B에서 SI0, 1로 나타낸 센스 증폭기 활성 주기의 표시이다. 마찬가지로, 도18B에서 SI0, 1, SI2, 3, SI4, 5 및 SI6, 7로 나타낸 바와 같이, 신호(SI2 및 SI3), 신호(SI4 및 SI6) 및 신호(SI6 및 SI7)는 각각 t0, 2t0 및 3t0의 지연시간으로 "0"에서 "1"로 변경된다.

도18B에 도시된 바와 같이, 출력 신호(TDO 내지 TD3)는 "0"으로 유지된다. 센스 증폭기 할성 주기(TE)동안, 제어 신호(TE)가 "0"에서 "1"로 변경되어, 데이터 래치 활성 주기를 시작하면, 신호(TD4) 내지(TD7)은 "0"에서 "1"로 변경된다.

신호(TSA2)가 "1"인 주기(TE)에, 데이터 입력 스위치 신호(SIq)(도18B의 예에서(SI0) 내지(S17)가 위와 같이 "1"로 설정될 때, 그의 게이트를 경유해서 신호(SI)를 수신하는 트랜지스터(TP90)는 비도전성이고, 트랜지스터(TP92)는 도전성이다(도18A).

또한, 스위치 신호(SIq)의 위상은 인버터(71)에 의해서 반전되어, "0"의 값을 갖는 출력 신호(S90)를 생성하므로, 그의 게이트를 경유해서 신호(SI90)을 수신하는 트랜지스터(TP91)는 비도전성이다. 트랜지스터(TP92)는 도전성이기 때문에, 그의 드레인 포텐셜, 즉 신호(S91)는 "0"으로 변경된다. 신호(S91)의 위상은 인버터(72)에 의해서 반전되어, 데이터 값이 "1"인 출력 버퍼 제어 신호(CDq)(도18B의 예에서(CDq0 내지(CD7)).

주기(TE)가 종결되고 입력 신호(SIq)가 "0"이 되면(도18B), 트랜지스터(TP90)는 도전성이고, 트랜지스터(TN92)는 비도전성이므로, 트랜지스터(TN91)을 도전성으로 만든다. 따라서, 트랜지스터(TP91)과 트랜지스터(TP92)의 조합은, 인버터로서 역할을 하기 때문에, 신호(SI91)의 위상은 신호(TDq)의 것과 반대이다. 즉 신호(CDq)는 도18B에 도시된 신호(TDq)와 같은 위상에 있다.

신호(CDq)는 출력 버퍼(34q)에 공급된다. 신호(CDq)를 수신하면, 버퍼(34q)는 출력 버퍼 활성 상태에서 제어 신호(CDq)와 같은 위상에 있는 데이터 출력 신호(Dq)를 생성한다. 다시말하면, 주기(TE)동안 신호(Dq)는 신호에서 신호로, 또는 각 신호 그룹에 대하여 그 사이의 미리정한 시간차이를 갖고 "1"로 고정되도록 변경되며, 각 신호 그룹은 위와 같은 복수의 출력 신호(Dq)를 포함한다. 센스 증폭기 비활성 주기 동안, 신호(Dq)는 신호(TDq)와 같은 위상에 있다. 즉 메모리 셀로부터 판독된 데이터 항목.

다음은 제3 실시예의 특징 및 이점에 대하여 설명하고자 한다. 이 실시예에서, 데이터 출력 신호(Dq)는 센스 증폭 활성 주기(TE)동안 그 사이의 시간차이를 갖고 "1"로 변경된다. 따라서, 복수의 데이터 출력 신호(Dq)가 "0"에서 "1"로 변경될 때 나타나는 방전 전류가 분산되어, Vcc 전원에서 편차를 방지한다. 그래서, 제3실시예의 첫 번째 이점은 전원에 있는 노이즈를 억제하여, 그 노이즈와 관련된 동작 애러를 방지하는 것이다. 두 번째 이점은 판독 속도를 감소시키지 않고, 노이즈로 인한 동작 에러를 방지한다는 것이다.

[제4실시예]

다음은 본 발명에 따른 제4 실시예에 대해서 설명하고자 한다. 제2 실시예의 설명에서는, 그라운드 전원에서 노이즈 성분이 쉽게 출현하고 데이터값은 "1"에 서 "0"으로 변경된다. 제2 실시예의 편법으로서 제4 실시예에 따라, 데이터값이 "0"에서 "1"로 변경될 때 발생하는 Vcc전원과 동작 에러에서 쉽게 나타나는 노이즈 성분은, 제어 회로(330 내지 33j)를 구성함으로써 방지하고, 센스 증폭기 활성 주기 동안 출력 버퍼 제어 신호(CDq)를 "1"로 점차 변경시킨다. 따라서, 제4 실시예와 제2 실시예 사이에서 제어 회로(330 내지 33j)의 역할, 기능, 회로, 구조가 변한다.

제4 실시예에서 제어 회로(330 내지 33j)는 센스 증폭기 활성 및 비활성 주기 사이에서, 출력 버퍼(340 내지 34j)의 각각의 최종 단계의 p-채널 MOS트랜지스터의 커패시턴스를 변경시키는 제어 신호(CDq)를 생성한다. 센스 증폭기활성주기 동안 "1"이고, 센스 증폭기비활성 주기 동안 센스 증폭기(320 내지 32J)에 의해서 얻어진 데이터 항목과 같은 위상에 있는 신호를 더 생성한다. 다음에 그 신호는 출력 버퍼(340 및 34j)에 공급된다.

제4 실시예의 출력 버퍼(340 내지 34j)의 역할은 제2 실시예의 것과 같다. 즉, 출력 버퍼 활성 상태에서(즉, 인에이블 신호(BOB)가 "0"일 때), 출력 버퍼(340 내지 34j)는 외부 디바이스에 제어 회로(330 내지 33j)로부터 데이터 항목을 출력한다.

다음에 제4 실시예의 제어 회로(330 내지 33j)는, 증폭기 활성 주기 동안 "0"이고 증폭기 비활성 주기 동안 "1"인 출력 버퍼 신호(CD0q)는(q는 출력 버퍼(340 내지 34j에 각각 대응하는 0 내지 j)를 생성한다. 제어기는 또한, 증폭기 활성 주기 동안 "1"이고, 증폭기 활성 주기 동안 "0"인 출력 버퍼의 신호(CD1q)를 생성한다.

출력 버퍼(340 내지 34j)는 출력 버퍼 비활성 상태에서, 중간 포텐셜에 있는 데이터 출력 신호(Dq)를 생성한다. 출력 버퍼 활성 상태에서, 버퍼는, 센스 증폭기 활성 주기 동안 "1"로, 증폭기 비활성 주기 동안 "0"으로 변경되는 데이터 출력 신호(Dq)를 출력한다.

다음에, 이 실시예의 제어 회로(330 내지 33j)와 출력 버퍼(340 내지 34j)의 회로 구조에 대해서 설명한다. 도19A로부터 알 수 있듯이, 제어 회로(33q)는 신호(TSA2)를 수신하여 출력 버퍼 제어 신호(CD0q)를 생성하는 인버터(74), 신호(TSA2 및 TDq)를 수신하여 신호(S102)를 생성하는 NOR 회로(75) 및 신호(S102)를 수신하여 출력 버퍼 제어 신호(CD1q)를 생성하는 인버터(76)를 포함한다.

도19A 및 도20을 참고해서, 제어 회로(33q)의 동작을 설명한다. 센스 증폭기 활성 주기(TE)동안, 신호(TSA2)는 "1"이므로(도20의(A)), 도19A의 NOR회로(75)로부터의 신호(S102)는 "0"이다. 따라서, 제어 신호(CD1q)는 도20의(F) 및(G)에 도시된 것처럼 "1"이다. 이 경우에, 출력 버퍼 제어 신호는 두 개의 4-신호그룹, 즉(CD10) 내지(CD13) 및(CD14) 내지(CD17)을 포함한다.

주기(TE)가 종결되면, 신호(TSA2)는 "0"(도20의(A))이므로, 신호(CD0q)는 "1"로 변경된다(도20의(E). 동시에, NOR회로(75)로부터의 신호(S102)의 위상은 신호(TDq)의 것과 반대이고(도20의(C) 및(D)), 신호(CD1q)는 도20의(F) 및(G)에 도시된 바와 같이 신호(TDq)와 같은 위상에 있다.

다음은, 출력 버퍼(340 내지 34j)의 회로 구조에 대해서 설명이다. 도19B는 본 발명에 따른 제4 실시예의 회로도에서, 출력 버퍼(34q)의 구성을 보여준다. 도19로부터 알 수 있듯이, 버퍼(34q)는, 신호(BOB)를 수신하여 신호(S100)을 생성하는 인버터(78), 신호(CD1q 및 S100)를 수신하고 신호(SP1q)를 생성하는 NAND회로(79), 신호(CD1q 및 BOB)를 수신하여 신호(SNq)를 생성하는 NOR회로(80), 신호(CD0q)를 수신하고 신호(S101)를 생성하는 인버터(81) p-채널 MOS트랜지스터(TP100, TP101, TP102 및 TP103) 및 n-채널 MOS트랜지스터(TN100 및 TN101)을 포함한다.

트랜지스터(TP100, TN100)는 드레인과 소스가 각각 그 사이에 공유된 전달게이트를 구성한다. 전달 게이트는 신호(SP1q)를 수신하여 신호(SP0q)를 발생한다. 트랜지스터(TP102)는 Vcc포텐셜에 연결된 소스, 신호(CD0q)의 게이트 입력 및 신호(SP0q)의 드레인 출력을 포함한다. 트랜지스터(TP101)은 Vcc전원에 연결된 소스, 신호(SP1q)의 게이트 입력 신호(Dq)의 드레인 출력을 포함한다. 트랜지스터(TN103)는 Vcc전원과 연결된 소스, 신호(SP0q)의 게이트 입력 및 신호(Dq)이 드레인 출력을 포함한다. 또한, 트랜지스터(TN101)는 신호(SNq)의 게이트 입력, 그라운드 포텐셜에 연결된 소스 및 트랜지스터(TP103 및 TP101)의 드레인에 연결된 드레인을 포함한다. 트랜지스터(TP103 및 TP101)의 전체 성능은 실질적으로 종래의 반도체 디바이스의 트랜지스터(TP195)와 같다.

제2 실시예에서, 모든 출력 신호(Dq)는 센스 증폭기 활성 주기 동안 점차 "0"으로 변한다. 그와 반대로, 제4 실시예의 출력 버퍼(34q)의 동작의 특징에 따라, 데이터 출력 신호(Dq)는 센스 증폭기의 활성 주기 동안 점차 "1"로 변경되어, 활성 주기 동안 얻어진 데이터가 활성 주기가 종결될 때 출력되도록 한다. 그러나, 출력 버퍼(34q)는 제2 실시예에서와 같이, 센스 증폭기 활성 기의 시작시점에서 에이블될 필요가 있다.

다음은, 출력 버퍼(34q)의 활성 주기 동안 및 전후에 1차 신호의 파형을 참조하여 도19B에 도시된 출력 버퍼(34q)의 동작에 대해서 설명한다. 출력 버퍼 인에이블 신호(BOB)는 "0"이고, 출력 버퍼(34q)는 활성이라고 가정하자. 이러한 상황에서 인버터(78)로부터의 신호(S100)는 "1"이다(도19B). 위에 설명한 바와 같이 신호(CD0q)는 센스 증폭기활성 주기(TE)동안 "0"이다(도20의(E)). 인버터(81)를 통해서 신호(CD0q)의 위상을 반전시킴으로써 생성된 신호(S101)는 "1"이다. 결국 트랜지스터(TP100)은 비도전성이고, 그의 게이트를 경유해서 신호(CD0q)를 수신하는 트랜지스터(TN100)는 비도전성이고, 트랜지스터(TP102)는 도전성이다. 따라서, 트랜지스터(TP103)의 게이트는 트랜지스터(TP102)를 경유해서 Vcc포텐셜로 연결되고, 신호(SP0q)는 "1"이며, 이것은 트랜지스터(TP103)를 비도전성으로 만든다. 한편, 신호(CD1q)는 상기와 같이 활성 주기(TE)인 동안 "1"이기 때문에, NAND회로로부터의 신호(SP1q)(도20의 예의 SP10 내지 SP17)은 도20의(I) 및(K)에 도시된 것처럼 "0"이다. 그의 게이트를 경유해서 신호(SP1q)를 수신하는 트랜지스터(TP101)는 도전성이다. 마찬가지로 신호(CD1q)는 "1"이기 때문에, NOR회로(80)으로부터의 신호(SNq)(도20의 예에서(SN0 내지 SN7))은 도20의(H) 및(J)에 도시된 것처럼 "0"이다. 그의 게이트를 경유해서 신호(SNq)를 수신하는 트랜지스터(TN101)는 비도전성이다.

위에 설명한 바와 같이, 트랜지스터(TP101 및 TP103)의 폭넒은 성능은, 종래의 반도체 디바이스의 최종 출력 단계에서 p-채널 MOS트랜지스터(도8B의 TP196)와 실질적으로 같다고 여겨진다. 결국, 이 실시예에서 트랜지스터(TP101)만 이 도전성인 주기(TE)동안, 데이터의 출력 신호(Dq)를 "1"로 상승시키기는 능력은 선행기술의 반도체 디바이스의 것보다 더 작다. 따라서, 제4 실시예에 따라, 센스 증폭기 활성 주기(TE)동안, 데이터 출력 신호(Dq)(도20의 예에서 D0 내지 D7)는, 종래의 반도체 디바이스와 비교했을 때, 장기간 동안은 도20의(0) 및(P)로 도시된 것처럼 "1"로 변경된다.

이러한 관계로, 신호(Dq)를 "1"로 변경시키기 위해 필요한 시간은 트랜지스터(TP101 및 TP103)의 성능의 규정에 따라 임의로 변경될 수 있다.

활성 주기(TE)가 완료되면, 신호(CD0q)는 "1"이고(도20의(E)), 신호(S101)는 "0"이다. 결국, 트랜지스터(TP100 및 TN100)는 도전성이고, 트랜지스터(TP102)는 비도전성이다.

또한, 신호(CD1q)로서 출력된 것은 주기(TE)동안 메모리 셀로부터 얻어진 데이터 항목, 즉 신호(T Dq)이다. 따라서, NAND 및 NOR회로(79 및 80)으로부터 나온 신호(SP1q 및 SNq)의 위상은 도20의(H) 내지(K)에 도시된 것처럼 얻어진 데이터 항목(신호(TDq))의 것과 반대이다.

이러한 상황에서, 트랜지스터(TP100 및 TN100)를 포함하는 전달 게이트는 도전성이기 때문에, 신호(SP1q)는 전달 게이트를 경유해서 신호(SP0q)로서 전달된다. 그 결과, 신호(SP0q)의 위상은 또한, 도20의(M) 및(N)에 도시된 바와 같이 얻어진 데이터 항목(신호 TDq)와 반대이다.

이러한 관계로, 판독된 데이터의 위상을 반전시킴으로써 얻어진 신호가 "0"일 때, 트랜지스터(TN101)는 비도전성이고, 트랜지스터(TP101 및 TP103)는 도전성이다. 이렇게 하면, 충전 전류가 트랜지스터(TP101 및 TP103)를 통해서 흐를 수 있으므로, 신호(Dq)는 "1"이다. 한편, 판독된 데이터

항목의 위상을 반전시킴으로써, 얻어진 반위상 신호가 "1"일 때 트랜지스터(TN101)는 도전성이고, 트랜지스터(TP101 및 TP103)는 비도전성이다. 이렇게 하면, 충전 전류가 트랜지스터(TN101)를 통과할 수 있으므로 신호(Dq)는 "0"이다. 간단히 말해서, 센스 증폭기 비활성 주기 동안, 신호(Dq)는 메모리 셀로부터 판독된 데이터 항목(신호TDq)과 같은 논리값을 가지며, 최종 출력 단계는 종래의 반도체의 것과 거의 같다.

도20에서 신호(TSAL)는 활성 주기(TE)동안 데이터 래치 활성 주기를 시작하기 위해 "0"으로부터 "1"로 변할 때, 출력 신호(TD0 내지 TD3)는 "0"으로 유지되고(도20의(C)), 출력 신호(TD4 내지 TD7)는 "0"에서 "1"로 변경된다(도20의(D)) 신호(TSAL)가 "1"에서 "0"으로 변경된 후 데이터 래치 활성 주기(TDL)는 종결된다.

이 경우에, 데이터 출력 신호(TD0 내지 TD3) 및(TD4 내지 TD7)은 활성 주기(TE)동안 도20의(0) 및(P)에 도시된 바와 같이 변경된다. 그 결과, 주기(TE)가 종결되면, 신호(D0 내지 D3)는 "1"에서 "0"으로 즉, 신호(TD0 내지 TD3)의 레벨(도20의(0))로 변경되는 반면, 신호(D4 내지 D7)는 "1", 즉, 신호(TD4 내지 TD7)의 레벨(도20의(P))을 유지한다. 이러한 방법으로 판독 동작이 완료된다.

마찬가지로, 출력 버퍼 비활성 상태에서, 즉, 출력 버퍼 인에이블 신호(BOB)가 "1"이면, 신호(SP0q 및 SP1q) "1"이고, 신호(SNq)는 "0"이므로(도19B), 트랜지스터(TP101, TP103 및 TP101)은 비도전성이고, 신호(Dq)는 중간 포텐셜로 조정된다.

위와 같이, 본 발명의 제4 실시예에 따라, 데이터 출력 신호(Dq)는 센스 증폭기 활성 주기(TE)동안 점차 "1"로 변경됨으로써, 활성 주기 동안 메모리 셀로부터 얻어진 데이터 항목은 활성 주기가 종결된 후에 출력되도록 한다. 주기(TE)동안 트랜지스터(TP101)는 도전성이기 때문에, 트랜지스터(TP101)를 통해서 전달된 충전 전류는 도20의(R)에 도시된 바와 같이 조용히 변경된다. 따라서, 복수의 데이터 출력 신호(Dq)가 동시에 "0"에서 "1"로 변경되면, Vcc전원으로부터의 충전 전류의 피크치는 최소화되어, Vcc포텐셜의 변화를 억제함으로써, Vcc전원의 변화 때문에 생기는 동작 에러를 방지할 수 있다.

이러한 관계로 제2 실시예에서처럼, 출력 버퍼(34q)는 센스 증폭기 활성 주기(TE)의 초기에 인에이블될 수 있어야 한다. 본 발명의 제4 실시예는 다음과 같이 두 가지 이점을 갖는다. 첫 번째 이점은 전원의 노이즈 성분을 감소시켜(Vcc전력의 변동), 노이즈 성분과 연관된 동작 에러를 방지 할 수 있다는 것이다. 두 번째 이점은 판독 속도를 감소시키지 않고, 노이즈에 관련된 동작 에러를 방지한다는 것이다.

[또 다른 실시예]

다음은 본 발명의 또다른 실시예에 대해서 설명하려고 한다. 센스 증폭기 활성 주기(TE)가 30나노초(ns)이고, 지연 시간(t0)은 5ns이고, 데이터 래치 대기 시간(Ts)은 20ns이고, 데이터 래치 활성 주기(TDL)는 5ns인 제1실시예에 관련된 도14를 살펴보자. 센스 증폭기 인에이블 신호(TSA2)가 "0"에서 "1"로 변경되는 시점에 대해, 출력 버퍼(340 내지 347)로부터 데이터 출력 신호(D0 내지 D7)를 "1"로부터(변경전의 데이터 갓이 "1"일 때), "0"으로 변경시키는데 필요한 시간(지연 시간)은 다음과 같다. 신호(D0 및 D1)의 지연 시간은 "0"이고, 신호(D2 및 D3)의 지연 시간은 t0이고, 신호(D4 및 D5)의 지연 시간은 2t0이고, 신호(D6 및 D7)의 지연 시간은 3t0이다. 이와 관련하여, 지연 시간(t0)은 모든 신호(D0 내지 D7)가, 데이터 래치 대기 시간(Ts) 동안 "0"으로 변경된다.

다음에 도10, 13 및 도14를 참고해서 실시예의 동작에 대해서 설명한다. 출력 신호(TD0 내지 TD3)는 "1"을 유지하고 출력 신호(TD4 내지 TD7)는 "0"으로부터 변경된다(도13의(J) 및(K)). 판독 동작에서, 신호(TSA2)(도13의(A))가 센스 증폭기(320 내지 327)의 인에이블에 응답하여 "0"에서 "1"로 변경되면, 제어 신호(CD0 및 CD1)는 "1"에서 "0"으로 변경된다. 또한 신호(CD0 내지 CD1)에서의 변화와 관련하여, 신호(D0 및 D1)는 "1"에서 "0"으로 변경된다.(도13의(L) 및 도14의(P)).

또한, 5ns가 경과하면, 제어 신호(CD2 및 CD3)는 "1"에서 "0"으로 변경된다. 그에 응답하여, 출력 신호(D2 및 D3)는 "1"에서 "0"으로 변경된다.(도13의(M) 및 도14의(Q)). 그 다음에 5ns가 경과한 후, 즉, 센스 증폭기가 인에이블된지 10초가 경과한 후, 신호(CD4 및 CD5)는 "1"에서 "0"으로 변경되 고 다음에 신호(CD4 및CD6)는 "1"에서 "0"으로 변경된다.(도13의(N) 및 도14의(R)). 마찬가지로, 센스 증폭기가 시작된 후, 15ns가 경과하면, 신호(CD6 및 CD7)는 "1"에서 "0"으로 변경되고, 다음에 신호(CD6 및 CD7)는 "1"에서 "0"으로 변경된다(도13의(O) 및 도14의(N)). 즉, 모든 데이터 출력 신호(D0 내지 D7)는 "0"으로 고정되도록 변한다.

센스 증폭기가 시작된 후, 20ns가 경과하면, 신호(TSAL)는 "0"에서 "1"로 변경되어(도14의(T)), 신호(TD4 내지 TD7)가 "1"에서 "0"으로 변하는 데이터 래치 활성 주기를 시작한다.(도13의(J) 및(K)). TSAL이 "1"에서 "0"으로 변한 후, 데이터 래치 활성 주기(TDL)는 종결된다.

또한, 5ns가 경과한 후, 신호(TSA2)가 "1"에서 "0"으로 변경되어, 센스 증폭기 활성 주기(TE)를 종결하고, 신호(CD0 내지 CD7)는 신호(TD0 내지 TD7)과 같은 위상에 있는 데이터 항목으로 변한다. 즉, 신호(CD0 내지 CD3)는 "0"에서 "1"로 변하는 반면, 신호(CD4 내지 CD7)는 "0"을 유지한다. 따라서, 신호(D0 내지 D3)는 "0"에서 "1"로 변하고, 신호(D4 내지 D7)는 "0"에서 유지된다. 이 지점에서, 판독 동작이 종결된다. 데이터 래치 활성 주기(TL)동안 고정되고 그라운드 전원은 안정하기 때문에, 데이터 항목은 적절하게 래치될 수 있다.

이 실시예에서, 센스 증폭기 활성 주기(TE), 지연 시간(t0), 데이터 래치 대기 시간(Ts) 및 데이터 래치 활성 주기(TDL)를 설정하면, 트랜지스터와 신호 배선의 특성 때문에 신호의 지연이 생기는 것을 신경쓰지 않아도 된다. 그러나, 신호 지연이 무시할 수 없을 정도이면, 신호 지연을 고려하여 상기 항목들의 값을 설정하는 것이 바람직하다.

이 실시예의 이점에 대해서 설명하고자 한다. 종래의 반도체 장치에서 신호(D4 내지 D7)이 "1"에서 "0"으로 변할 때, 그라운드 전원에 공급된 방전 전류는 30mA의 최고치를 갖는다고 가정하자. 이 실시예의 반도체 디바이스에서, 신호(D4 내지 D5 및 D6 내지 D7)은 그 사이에 5ns의 시간차이를 가지고 "1"에서 "0"으로 변하기 때문에, 15mA의 피크치를 갖는 방전 전류는 5ns의 간격에서 나타나서 그라운드 전원으로 들어간다. 따라서, 그라운드 포텐셜의 변동은 종래의 반도체 디바이스의 것의 대략 1/2로 감소될 수 있다.

신호(D0 내지 D7)가 "1"에서 "0"으로 동시에 변하면, 방전 전류의 피크치는 선행의 기술의 60mA이다. 그와 반대로 피크치는 15mA, 즉 종래의 디바이스의 피크치의 약 1/4로 감소한다. 방전 전류의 최소화는 그라운드 포텐셜의 편차를 감소시켜서, 그 디바이스의 구성 회로 성분에서 동작에러를 방지한다. 예를 들면, 판독 동작 동안 관련된 센스 증폭기의 동작 오류 때문에 발생하는 잘못된 데이터 판독 동작과 잘못된 데이터 래치 동작(도9C)를 방지할 수 있다. 즉, 판독 동작은 높은 신뢰도를 가지고 수행될 수 있다.

그러나, 본 발명은 이들 실시예에 한정되지 않는다. 즉 n-채널 및 p-채널 MOS트랜지스터 외에도, 다양한 회로 블록, 논리 회로 및 소자들과 바이폴라 트랜지스터를 사용해도 된다.

[발명의 효과]

상기 설명된 본 발명에 따라서, 복수의 판독 데이터 항목이 동시에 미리정한 논리값으로 변경되면, 출력 회로의 최종 단계로부터 전달된 방전(또는 충전)전류는 분산되고, 또는 방전(또는 충전)전류는 충전(또는 방전)전류의 피크치를 최소화하도록 출력 회로로부터 조용히 전달된다. 또한 판독 회로의 활성 주기가 종료된 후 외부 디바이스로 판독 데이터가 공급되고, 그 판독 데이터는 안정된 그라운드(또는 Vcc) 전원을 가지고 출력될 수 있다. 따라서, 복수의 데이터 출력 신호는 "1"("H"레벨)로부터 "0"("L"레벨)으로 동시에 그라운드 전원에서 발생하는 변동(또는 데이터 출력 신호가 "0"에서 "1"로 변할 때 Vcc전원에서 발생하는 변동)을 방지할 수 있다. 이것은 동작 에러를 방지하여, 판독 동작의 신뢰도를 개선시킬 수 있다.

또한, 본 발명에 따라, 데이터 출력 신호의 판독 속도를 감소시키지 않고도, 그라운드(또는 Vcc) 전원에서의 변동 때문에 생기는 동작 에러를 피할 수 있다. 판독 회로의 활성 주기 동안, 즉 판독 데이터 항목이 결정되기 전에, 모든 데이터 출력 신호는 "0"에서 "1"로 변하여, 그 값은 활성 주기 동안에만 "0"에서 "1"로 고정되고, 그 신호는 점차 "0" 또는 "1"로 변경된다.

특정 실시예를 들어 본 발명을 설명하였지만, 본 발명은 이들 실시예에만 한정되지 않으며, 단지 첨부된 청구범위에 의해서만 한정된다. 본 발명의 범위와 요지로부터 벗어나지 않고, 당 업계의 숙련자들은 이들 실시예를 변경 또는 수정할 수 있다.

Claims (7)

1. 반도체 디바이스에 있어서, 입력된 제1인에이블 신호가 제1논리값인 활성 주기 동안 메모리 판독 동작을 달성하고, 상기 활성 주기 동안 제어 신호가 거기에 입력될 때까지 앞의 판독 데이터를 출력하고, 제어 신호에 응답하여, 메모리로부터 판독된 판독 데이터를 출력하기 위한 복수의 판독 회로와; 복수의 판독 회로와 제2인에이블 신호중의 관련된 것으로부터 판독된 데이터를 입력 신호로서 수신하고, 제2인에이블 신호가 미리정한 논리값인 활성 주기 동안 거기에 입력된 판독 데이터를 외부 디바이스에 출력하기 위한 복수의 출력 회로; 및 복수의 판독 회로와 연결되어 구비된 복수의 제어 회로를 포함하는 반도체 디바이스로서, 상기 제어 회로는 입력 신호로서, 판독 회로 및 제1인에이블 신호로부터 판독 데이터를 수신하고, 상기 제어 회로는 제1인에이블 신호가 제1논리값으로 변경되는 시점으로부터 제어신호가 판독 회로에 입력될 때의 시점까지의 기간 동안, 판독 데이터의 값에 무관하게 미리정한 논리값에, 그렇게 입력된 판독 데이터를 강제로 고정시키고, 상기 제어 회로는, 제1인에이블 신호는 제2논리값으로 변경될 때, 출력 회로에 논리값을 갖는 판독 데이터를 출력하는 반도체 디바이스.
2. 제1항에 있어서, 복수의 제어 회로는 각각 판독 데이터를 분류함으로써 얻어진 판독 데이터 그룹들 사이의 시간차이를 갖는 판독 데이터의 값에 무관하게 미리정한 논리값에 판독 데이터를 강제로 고정시키는 반도체 디바이스.
3. 제1항에 있어서, 복수의 제어 회로의 각각은 시간 지연의 존재 또는 부재 하에 그로부터 제1인에이블 신호를 출력하기 위한 지연 회로와; 상기 지연 회로로부터 출력된 신호와 제1인에이블 신호에 따라 스위치 신호를 발생시키기 위한 스위치 신호 발생 회로; 및 판독 회로와 스위치 신호로부터 판독 데이터를 입력 신호로서 수신하고, 지연 회로의 시간 지연을 갖는 미리 정한 논리값의 데이터를 판독 데이터로서 출력하고, 제1인에이블 신호가 제2논리값으로 변경될 때 그의 출력을 위한 입력된 판독데이터를 스위칭시키기 위한 데이터 출력 스위치 회로를 포함하는 반도체 디바이스.
4. 입력된 제1인에이블 신호가 제1논리값인 활성 주기 동안 메모리 판독 동작을 달성하고, 상기 활성 주기 동안 제어 신호가 거기에 입력될 때까지 앞의 판독데이터를 출력하고, 제어 신호에 응답하여 메모리로부터 판독된 판독 데이터를 출력하기 위한 복수의 판독 회로와; 복수의 판독 회로와 제2인에이블 신호 중의 관련된 것으로부터 판독된 데이터를 입력 신호로서 수신하고, 제2인에이블 신호가 미리정한 논리값인 활성 주기 동안 거기에 입력된 판독 데이터를 외부 디바이스에 출력하기 위한 복수의 출력 회로; 및 복수의 판독 회로와 연결되어 구비된 복수의 제어 회로를 포함하는 반도체 디바이스에 있어서, 복수의 제어 회로는 판독 회로와 제1인에이블 신호로부터 판독된 데이터에 따라 출력 회로 제어 신호를 발생하고, 그 제어 신호를 출력 회로에 출력하기 위한 복수의 판독 회로와 연결되어 구비되고, 상기 제어 회로는, 그로부터 출력된 데이터는 판독 회로의 인에이블 기간 동안 미리정한 논리값으로 점차 변하고, 그 출력 데이터는 판독 회로의 활성 주기가 완료된 후에 판독 회로로부터 판독된 데이터의 값과 같은 논리값을 갖도록, 출력 회로를 제어 신호에 의해서 제어하는 반도체 디바이스.
5. 제4항에 있어서, 상기 제어 회로는 각각 판독 회로와 제1인에이블 신호로부터 판독된 데이터를 입력 신호로서 수신하고, 제1인에이블 신호의 제1논리값으로의 변경점으로부터 제2논리점으로의 변경점까지의 인에이블 기간동안 미리 결정된 논리값으로 설정된 제1출력 회로 제어 신호와, 활성 주기 동안 미리 결정된 값이며 활성 주기가 종료된 후에 입력된 판독 데이터에 관련된 값으로 변경된 제2출력 제어 신호와 출력 회로들 중의 관련된 하나를 공급하고, 상기 출력 회로는 각각 제1 및 제2출력 회로 제어 신호와 제2인에이블 신호를 거기에 입력된 신호로서 수신하고, 판독 회로들 중의 연관된 하나의 인에이블 주기 동안 미리결정한 논리값에 출력된 판독 데이터를 점차적으로 변경시키고, 판독 회로의 인에이블 주기가 종료된 후 판독 회로로부터 판독 데이터를 제2출력 회로 제어 신호에 의해서 출력하는 반도체 디바이스.
6. 제5항에 있어서, 상기 출력 회로의 각각은, 제2인에이블 신호가 미리결정된 논리값인 활성 주기 동안 외부 장치에 판독 데이터를 출력하기 위해 서로 평행하게 상호 접속된 M 출력 트랜지스터(여기서, M은 2이상의 정수); 및 출력 트랜지스터의 미리결정된 수(M-1이하)를 제1 및 제2출력 회로 제어신호 및 제2인에이블 출력 회로에 의해서 도전성 상태로 조정하고, 판독 회로의 활성 주기가 종료된 후 판독 회로로부터 판독된 데이터의 논리값에 따라서 동시에 도전성 또는 비도전성 상태로 M출력 트랜지스터를 제2출력 회로 제어 신호에 의해서 도전성 상태로 조정하기 위한 트랜지스터 제어 회로를 포함하는 반도체 디바이스.
7. 제1항에 있어서, 판독 회로는 메모리 셀 어레이로부터 데이터를 판독하기 위한 센스 증폭기를 포함하는 반도체 디바이스.

   ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.