JP2888200B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特にメモリセルアレイからセンスアンプにより読み出し
たデ−タ出力時に発生する電源ノイズを低減する半導体
装置に関する。

【０００２】

【従来の技術】図１２は従来の半導体装置の一例のブロ
ック図を示す。この従来の半導体装置は、外部入力信号
バッファ部１０と、メモリセル選択部２０と、データ出
力部３００から構成され、（ｍ＋１）本のアドレス入力
信号と（ｊ＋１）本のデータ出力信号を有し、メモリセ
ル選択部２０内のメモリセルアレイ２３はＸ系アドレス
信号とＹ系アドレス信号でメモリセルを選択する。

【０００３】外部入力信号バッファ部１０は、チップ活
性化信号ＣＥを入力とし、読み出し動作活性化信号ＴＳ
Ａ、Ｘ系デコーダ活性化信号ＢＸＤ、Ｙ系デコーダ活性
化信号ＢＹＤ、出力活性化内部信号ＴＣＥを出力とする
ＣＥバッファ回路１１と、出力活性化信号ＯＥ及び出力
活性化内部信号ＴＣＥを入力とし出力バッファ活性化信
号ＢＯＢを出力とするＯＥバッファ回路１２と、Ｘ系ア
ドレス入力信号Ａ₀〜Ａ_kとＹ系アドレス入力信号Ａ_k+1
〜Ａ_mを入力とし、Ｘ系アドレス選択信号ＴＡ₀、ＢＡ₀
〜ＴＡ_k、ＢＡ_kと、Ｙ系アドレス選択信号ＴＡ_k+1、Ｂ
Ａ_k+1〜ＴＡ_m、ＢＡ_mと、Ｘ系アドレス変化信号ＡＴ₀〜
ＡＴ_lとＹ系アドレス変化信号ＡＴ_k+1〜ＡＴ_m を出力
とする（ｍ＋１）個のアドレスバッファ回路１６₀〜１
６_mから構成される。ここで、信号ＴＡ₀〜ＴＡ_mは信号
Ａ₀〜Ａ_mと同相信号、信号ＢＡ₀〜ＢＡ_mは信号Ａ₀〜Ａ_m
と逆相信号である。

【０００４】メモリセル選択部２０は、Ｘ系デコーダ活
性化信号ＢＸＤとＸ系アドレス選択信号ＴＡ₀、ＢＡ₀〜
ＴＡ_l、ＢＡ_lを入力とし、メモリセルＸ系選択信号Ｍ₀
〜Ｍ_nを出力とするＸ系デコーダ２１と、Ｙ系デコーダ
活性化信号ＢＹＤとＹ系アドレス選択信号ＴＡ_l+1、Ｂ
Ａ_l+1〜ＴＡ_m、ＢＡ_mを入力とし、メモリセルＹ系選択
信号Ｍ_n+1〜Ｍ_oを出力とするＹ系デコーダ２２と、メモ
リセルＸ系選択信号Ｍ_o〜Ｍ_nとメモリセルＹ系選択信号
Ｍ_n+1 〜Ｍ_oを入力とし、データ読み出し信号ＤＩ₀〜
ＤＩ_jを出力とするメモリセルアレイ２３とから構成さ
れる。

【０００５】データ出力部３００は、読み出し動作活性
化信号ＴＳＡとＸ系アドレス変化信号ＡＴ₀〜ＡＴ_lとＹ
系アドレス変化信号ＡＴ_l+1〜ＡＴ_mを入力とし、センス
アンプ活性化信号ＴＳＡ２とデータラッチ制御信号ＴＳ
ＡＬを出力とするアドレス変化検出回路（以下、ＡＴＤ
と表記）３１と、センスアンプ活性化信号ＴＳＡ２とデ
ータラッチ制御信号ＴＳＡＬとデータ読み出し信号ＤＩ
₀〜ＤＩ_jを入力とし、センスアンプ出力信号ＴＤ₀〜Ｔ
Ｄ_jを出力とする（ｊ＋１）個のセンスアンプ３２₀〜３
２_jと、センスアンプ出力信号ＴＤ₀〜ＴＤ_jと出力バッ
ファ活性化信号ＢＯＢを入力とし、出力信号Ｄ₀〜Ｄ_jを
出力とする（ｊ＋１）個の出力バッファ回路３４₀〜３
４_jとから構成される。

【０００６】次に、この従来装置の読み出し動作におけ
る各部の動作を説明する。読み出し動作の活性・非活性
を制御するのはチップ活性化信号ＣＥである。本明細書
ではＣＥ=０（“Ｌ”レベル）で読み出し可能な活性状
態、 ＣＥ=１（“Ｈ”レベル）で読み出し不可能な非活
性状態（スタンバイ状態）とする。

【０００７】まず、外部入力信号バッファ部１０につい
て図１３及び図１４と共に説明する。図１３（ａ）はＣ
Ｅバッファ回路１１の一例の回路図、図１３（ｂ）はア
ドレスバッファ回路１６₀〜１６_mのうちの任意の一のア
ドレスバッファ回路１６の一例の回路図、図１３（ｃ）
は図１３（ａ）及び（ｂ）の各信号の波形図を示す。さ
らに図１４（ａ）はＯＥバッファ回路１２の一例の回路
図、図１４（ｂ）は同図（ａ）の各信号の波形図を示
す。

【０００８】ＣＥバッファ回路１１は図１３（ａ）に示
すように、２段縦続接続されたインバータＩ₁₃₀及びＩ
₁₃₁と、その出力信号を４分岐してそれぞれ入力される
インバータＩ₁₃₂〜Ｉ₁₃₅から構成される。インバータＩ
₁₃₀に入力される、読み出し動作を開始するためチップ
活性化信号ＣＥを”１”から”０”にすると、図１３
（ｃ）に示すように、インバータＩ₁₃₂〜Ｉ₁₃₅からそれ
ぞれ出力される、読み出し動作活性化信号ＴＳＡ、Ｘ系
デコーダ活性化信号ＢＸＤ、Ｙ系デコーダ活性化信号Ｂ
ＹＤ、及び出力活性化内部信号ＴＣＥは”０”から”
１”になる。図１３（ｃ）では期間Ｔ₁が読み出し動作
活性期間である。

【０００９】読み出し動作活性化信号ＴＳＡはセンスア
ンプ３２₀〜３２ｊの活性・非活性を制御する信号であ
り、ＡＴＤ３１に入力される。Ｘ系デコーダ活性化信号
ＢＸＤ、 Ｙ系デコーダ活性化信号ＢＹＤはそれぞれ指
定されたメモリセルを選択するＸ系デコーダ２１及びＹ
系デコーダ２２の活性・非活性を制御する信号であり、
それぞれＸ系デコーダ２１及びＹ系デコーダ２２に入力
される。出力活性化内部信号ＴＣＥは、出力活性化信号
ＯＥと共に出力バッファ回路３４₀〜３４_jの活性・非活
性を制御する信号であり、 ＯＥバッファ回路１２に入
力される。

【００１０】一方、ＯＥバッファ回路１２は、図１４
（ａ）に示すように、２入力ＮＯＲ回路８６と、そのＮ
ＯＲ回路８６の一方の入力端子と出力端子にそれぞれ接
続されたインバータ８５及び８７から構成される。イン
バータ８５には出力活性化内部信号ＴＣＥが入力され、
ＮＯＲ回路８６はインバータ８５の出力信号と出力活性
化信号ＯＥが入力される。

【００１１】ここで、出力バッファ回路３４₀〜３４_jを
活性化させて指定されたメモリセルから読み出されたデ
ータをチップ外部に出力するためにはチップ活性化信号
ＣＥと出力活性化信号ＯＥをいずれも”０”（=“Ｌ”
レベル）にする必要がある。図１３（ｃ）及び図１４
（ｂ）に示すように、出力活性化信号ＯＥを”１”（非
活性）から”０”（活性）にすると、出力活性化内部信
号ＴＣＥは”０”から”１”となるため、図１４（ａ）
に示すＮＯＲ回路８６の出力信号は”１”になり、よっ
てインバータ８７から出力される出力バッファ活性化信
号ＢＯＢは図１４（ｂ）に示すように”１”から”０”
に変化する。出力バッファ活性化信号ＢＯＢは出力バッ
ファ回路３４₀〜３４_jの活性・非活性を直接制御する信
号であり、出力バッファ回路３４₀〜３４_jに入力され
る。

【００１２】アドレスバッファ回路１６₀〜１６_mは図１
３（ｂ）に示すように、それぞれインバータＩ₁₃₆〜Ｉ
₁₄₂から構成される。任意のアドレス入力信号Ａ_k（ｋ=
０〜ｍ）が図１３（ｃ）に示すように、ロー状態（０=
“Ｌ”レベル）からハイ状態（１=“Ｈ”レベル）に変
化した場合、図１３（ｂ）のインバータＩ₁₃₇、Ｉ₁₃₉か
らそれぞれ出力されるアドレス変化信号ＡＴ_k及びアド
レス選択信号ＴＡ_kは図１３（ｃ）に示すようにそれぞ
れ”０”から”１”に変化し、図１３（ｂ）のインバー
タＩ₁₄₂から出力されるアドレス選択信号ＢＡ_kは図１３
（ｃ）に示すように”１”から”０”に変化する。

【００１３】アドレス変化信号ＡＴ_kは、アドレス入力
信号Ａ_kが選択されたことを検知し伝達する信号であ
り、ＡＴＤ３１に入力される。アドレス選択信号Ｔ
Ａ_k、ＢＡ_kは外部から指定されたアドレスを選択する信
号であり、Ｘ系デコーダ２１及びＹ系デコーダ２２に入
力される。

【００１４】なお、本明細書では、チップ活性化信号Ｃ
Ｅとアドレス入力信号Ａ_kの入力タイミングはどちらが
先でも支障は無いものとする。本明細書ではＣＥとＡ_k
を同時に変化させた場合を示した。また、ＣＥバッファ
回路１１及びアドレスバッファ回路１６₀〜１６_mを構成
するインバータＩ₁₃₀〜Ｉ₁₃₅及びＩ₁₃₆ 〜Ｉ₁₄₂は出力
信号の配線容量及び次段のトランジスタの寄生容量を充
分ドライブできるように設計される。

【００１５】次に、メモリセル選択部２０について説明
する。図１５（ａ）はＸ系デコーダ２１の一例の回路
図、図１５（ｂ）はＹ系デコーダ２２の一例の回路図、
図１５（ｃ）、（ｄ）はそれぞれＸ系デコーダ２１とＹ
系デコーダ２２の入力信号と、選択されるメモリセル選
択信号の対応表を示す。メモリセルの選択方式はメモリ
セルアレイ２３の構成により異なるが、図１５では、２
本のＸ系アドレス入力信号Ａ₀、Ａ₁から生成される４本
のＸ系アドレス選択信号ＴＡ₀、ＢＡ₀、ＴＡ₁、ＢＡ
₁と、２本のＹ系アドレス入力信号Ａ₂、Ａ₃ から生成
されるＹ系アドレス選択信号ＴＡ₂、ＢＡ₂、ＴＡ₃、Ｂ
Ａ₃によって選択する方式を示す。

【００１６】Ｘ系デコーダ２１は図１５（ａ）に示すよ
うに、ＮＡＮＤ回路９１、９２及びインバータ９３、９
４などから構成される。なお、図１５（ａ）では図示を
省略したが、ＢＡ₀とＴＡ₁とＢＸＤを入力とする第１の
３入力ＮＡＮＤ回路と、ＢＡ₁とＴＡ₀とＢＸＤを入力と
する第２の３入力ＮＡＮＤ回路と、それらのＮＡＮＤ回
路の出力側に設けられたインバータも存在し、それらよ
り出力Ｘ系選択信号Ｍ₁及びＭ₂を出力する。

【００１７】Ｘ系デコーダ活性化信号ＢＸＤ=０の場
合、アドレス選択信号ＢＡ₀、ＢＡ₁、ＴＡ₀、ＴＡ₁にか
かわらず、図１５（ａ）のＮＡＮＤ回路９１、９２等の
すべてのＮＡＮＤ回路の出力信号が”１”（＝“Ｈ”レ
ベル）となり、インバータ９３、９４等のすべてのイン
バータの出力であるメモリセルＸ系選択信号Ｍ₀〜Ｍ₃は
すべて”０”（＝“Ｌ”レベル）となる。つまり、いず
れのメモリセルＸ系選択信号も選択されていない。

【００１８】Ｘ系デコーダ活性化信号ＢＸＤ＝１の場
合、図１５（ｃ）に示すようにＸ系アドレス選択信号Ｂ
Ａ₀ 、ＢＡ₁、ＴＡ₀、ＴＡ₁の組み合わせによりメモリ
セルＸ系選択信号Ｍ₀〜Ｍ₃のうち１本のみ”１”
（“Ｈ”レベル）、残り３本は”０”（“Ｌ”レベル）
となる。このときの”１”となる１本の信号が選択され
た信号である。例えば、Ｘ系アドレス選択信号ＢＡ₀
＝１、ＢＡ₁＝１、ＴＡ₀＝０、ＴＡ₁＝０の場合、ＮＡ
ＮＤ回路９１の出力信号のみ”０”（“Ｌ”レベル）と
なり、インバータ９３から出力されるメモリセルＸ系選
択信号Ｍ₀のみ”１”（“Ｈ”レベル）で、他のメモリ
セルＸ系選択信号Ｍ₁〜Ｍ₃は”０”（“Ｌ”レベル）で
ある。この場合は、メモリセルＸ系選択信号Ｍ₀のみ選
択されたことになる。つまり、Ｘ系デコーダ活性化信号
ＢＸＤ＝１の場合のみ、メモリセルＸ系選択信号の選択
が可能である。

【００１９】Ｙ系デコーダ２２についても同様であり、
図１５（ｂ）に示すようにＮＡＮＤ回路９５、９６など
の４つの３入力ＮＡＮＤ回路とインバータ９７、９８な
どの４つのインバータから構成され、Ｙ系デコーダ活性
化信号ＢＹＤ＝１の場合のみメモリセルＹ系選択信号の
選択が可能である。図１５（ｄ）は、Ｙ系アドレス選択
信号ＢＡ₂、ＢＡ₃、ＴＡ₂、ＴＡ₃と、選択されるメモリ
セルＹ系選択信号の対応を示す図である。

【００２０】Ｘ系デコーダ２１とＹ系デコーダ２２によ
り選択されたメモリセル選択信号は、図１２のメモリセ
ルアレイ２３に入力され、指定されたメモリセルが選択
される。選択されたメモリセルのデータは（ｊ＋１）本
のデータ出力信号（図１２のＤ₀〜Ｄ_j）毎に読み出さ
れ、データ読み出し信号ＤＩ₀〜ＤＩ_jとして出力されて
センスアンプ３２₀〜３２_jに入力される。データ読み出
し信号ＤＩ₀〜ＤＩ_jの具体的な生成方法に関しては、メ
モリセルの構造及びメモリセルアレイ２３の構成により
異なるので本明細書では詳細な説明を省略する。

【００２１】次に、データ出力部３００について説明す
る。図１６（ａ）はＡＴＤ３１の一例のブロック図、図
１６（ｂ）は主要信号の波形図を示す。同図（ａ）に示
すように、ＡＴＤ３１は遅延回路１０１と信号合成回路
１０２及び１０３より構成される。 図１６（ａ）の信
号合成回路１０２及び１０３は、図１８のように構成さ
れる。ただし、説明の簡単化のため、入力されるＸ系ア
ドレス変化信号はＡＴ_x0〜ＡＴ_x3の４本、Ｙ系アドレス
変化信号はＡＴ_y0〜ＡＴ_y3の４本であるとする。

【００２２】信号合成回路１０２に関しては、図１８の
ＶＩ_x0〜ＶＩ_x3はＸ系アドレス変化信号ＡＴ_x0〜ＡＴ_x3
にそれぞれ相当する。同様に、ＶＩ_y0〜ＶＩ_y3がＹ系ア
ドレス変化信号ＡＴ_{y 0}〜ＡＴ_y3に相当し、出力信号Ｖ
Ｏ₀がセンスアンプ活性化信号ＴＳＡ２に相当する。

【００２３】信号合成回路１０３においては、図１８の
ＶＩ_x0〜ＶＩ_x3及びＶＩ_y0 〜ＶＩ_y3は、図１６（ａ）
の遅延回路１０１の出力信号ＤＡＴ_x0〜ＤＡＴ_x3及びＤ
ＡＴ_y0〜ＤＡＴ_y3 にそれぞれ相当し、出力信号ＶＯ₀
はデータラッチ制御信号ＴＳＡＬに相当する。

【００２４】ここで、遅延回路１０１の入力信号はＸ系
アドレス変化信号ＡＴ_x0〜ＡＴ_x3及びＹ系アドレス変化
信号ＡＴ_y0〜ＡＴ_y3とし、信号ＤＡＴ_x0〜ＤＡＴ_x3はＸ
系アドレス変化信号ＡＴ _x0〜ＡＴ_x3と同相で期間Ｔ_Dだ
け遅れた信号、信号ＤＡＴ_y0〜ＤＡＴ_y3はＹ系アドレス
変化信号ＡＴ_y0〜ＡＴ_y3と同相で期間Ｔ_Dだけ遅れた信
号とする。

【００２５】データラッチ制御信号ＴＳＡＬのパルス幅
はセンスアンプ活性化信号ＴＳＡ２のパルス幅よりも短
くなるように設計される。図１６（ｃ）は、最初に読み
出し動作活性化信号ＴＳＡとＸ系アドレス変化信号ＡＴ
_x0が同時に”０”から”１”に切り替わり、次にＡＴ_x1
とＹ系アドレス変化信号ＡＴ_y0が順次Ｔ_DI0ずつずれ
て”０”から”１”に切り替わった場合のセンスアンプ
活性化信号ＴＳＡ２及びデータラッチ制御信号ＴＳＡＬ
の波形図である。

【００２６】センスアンプ活性化信号ＴＳＡ２は、切り
替わった入力信号のうち、最初に”０”から”１”に切
り替わった信号ＴＳＡ及びアドレス変化信号ＡＴ_x0の変
化点を始点とし、パルス幅Ｔ_W01である０→１→０と変
化する正極性パルス信号である。データラッチ制御信号
ＴＳＡＬは、センスアンプ活性化信号ＴＳＡ２よりもＴ
_Dだけ遅れて立ち上がり、Ｔ_W01より短いパルス幅Ｔ_W02
を有する０→１→０と変化する正極性のパルス信号であ
る。以上のように、ＡＴＤ３１は、信号ＴＳＡ及びアド
レス変化信号ＡＴ_Sの変化を検知し、信号ＴＳＡ２とＴ
ＳＡＬを発生する回路である。

【００２７】信号合成回路１０２及び１０３は、図１８
に示すように、読み出し動作活性化信号ＴＳＡと信号Ｖ
Ｉ_x0〜ＶＩ_x3とＶＩ_y0〜ＶＩ_y3を入力とし、１パルス発
生回路Ｐ₀〜Ｐ₈とインバータＩ₁₈₀〜Ｉ₁₈₈とＡＮＤ回路
１２１〜１２６、１２８とＮＡＮＤ回路１２７から構成
され、信号ＶＯ₀を出力とする。

【００２８】次に、この信号合成回路１０２及び１０３
の動作について説明する。図１６（ｂ）に示すように、
まず、読み出し動作活性化信号ＴＳＡと入力信号ＶＩ_x0
が同時に”０”（=“Ｌ”レベル）から”１”（=“Ｈ”
レベル）に切り替わり、次いで入力信号ＶＩ_x1、ＶＩ_y0
が時間差Ｔ_DIだけずれて”０”（=“Ｌ”レベル）か
ら”１”（=“Ｈ”レベル）に切り替わった場合（ただ
し、入力信号ＶＩ_x2、ＶＩ_x3、ＶＩ_y1〜ＶＩ_y3は”０”
（=“Ｌ”レベル）から動かないものとする）、”０”
から”１”に切り替わった信号ＶＩ_x0が入力されると、
１パルス発生回路Ｐ₀からあらかじめ設定されたパルス
幅Ｔ_Wを有する正極性パルスが１つ発生し、インバータ
Ｉ₁₈₀で極性反転されてパルス信号ＰＧ₀とされた後ＡＮ
Ｄ回路１２１に入力される。

【００２９】ＴＳＡ，ＶＩ_x1、ＶＩ_y0についても同様で
あり、信号が”０”から”１”に切り替わった時点を起
点とし、図１６（ｂ）に示すように、パルス幅Ｔ_wを有
する信号ＰＧ₈及びＰＧ₁及びＰＧ₄が図１８のインバー
タＩ₁₈₈、Ｉ₁₈₁及びＩ₁₈₄から出力される。切り替わっ
ていないＶＩ_x2、ＶＩ_x3、ＶＩ_y1〜ＶＩ_y3に対応する信
号ＰＧ₂、ＰＧ₃、ＰＧ₅〜ＰＧ₇は１（=“Ｈ”レベル）
である。

【００３０】信号ＰＧ₈とＰＧ₀とＰＧ₁を入力とするＡ
ＮＤ回路１２１の出力信号ＯＳ₀は、図１６（ｂ）に示
すように、先に切り替わった読み出し動作活性化信号Ｔ
ＳＡ及びＶＩ_x0の変化開始点を起点とし、期間Ｔ_D1後
に切り替わったＶＩ_x1から発生したパルス信号ＰＧ
₁が”０”から”１”に切り替わるを終点とする負極
性パルス信号になる。また、ＡＮＤ回路１２２の出力信
号ＯＳ₁は１、ＡＮＤ回路１２３の出力信号ＯＳ₂は信号
ＰＧ₄と同相であるパルス幅Ｔ_Wの負極性パルス信号、Ａ
ＮＤ回路１２４の出力信号ＯＳ₃は１である。

【００３１】更に、ＡＮＤ回路１２５の出力信号はＡＮ
Ｄ回路１２１及び１２２の出力信号ＯＳ₀及びＯＳ₁の論
理積をとった信号であるから、図１６（ｂ）にＯＳ₄で
示すように、信号ＯＳ₀と同相の負極性パルス信号であ
る。また、ＡＮＤ回路１２６の出力信号はＡＮＤ回路１
２３及び１２４の出力信号ＯＳ₂及びＯＳ₃の論理積をと
った信号であるから、図１６（ｂ）にＯＳ₅で示すよう
に、信号ＯＳ₂と同相の負極性パルス信号である。

【００３２】従って、ＡＮＤ回路１２５及び１２６の両
出力信号が入力されるＮＡＮＤ回路１２７の出力信号Ｏ
Ｓ₆は、図１６（ｂ）に示すように、”０”から”１”
に切り替わった入力信号ＶＩ_x0、ＶＩ_x1、ＶＩ_y0のうち
最初に切り替わった信号ＴＳＡ及びＶＩ_x0の変化開始点
を起点とし、最後に切り替わったＶ Ｉ_y0から発生した
パルス信号ＰＧ₄が”０”から”１”に切り替わった時
点を終点とする正極性パルス信号である。

【００３３】このパルス信号ＯＳ₆はＡＮＤ回路１２８
に読み出し動作活性化信号ＴＳＡと共に入力される。こ
のとき、読み出し動作活性化信号ＴＳＡは”１”である
ため、図１６（ｂ）に示すように、ＡＮＤ回路１２８の
出力信号ＶＯ₀はＯＳ₆と同一の信号になる。

【００３４】また、読み出し動作活性化信号ＴＳＡが”
０”（=“Ｌ”レベル）の場合は、入力信号ＶＩ_x0〜Ｖ
Ｉ_x3、ＶＩ_y0〜ＶＩ_y3のデータ値に拘わらず、ＡＮＤ回
路ＡＮ₆の出力信号ＶＯ₀は０になる。

【００３５】なお、図１８の１パルス発生回路Ｐ₀〜Ｐ₈
のそれぞれの回路図を図１７（ａ）に示し、図１７
（ａ）の各信号波形図を図１７（ｂ）に示す。１パルス
発生回路Ｐ₀〜Ｐ₈それぞれは、インバータ１１１〜１１
６とＮＯＲ回路１１７と抵抗素子Ｒ₁₇₀〜Ｒ₁₇₁と容量素
子Ｃ₁₇₀〜Ｃ₁₇₁より構成される。入力信号Ｖ_i1が”０”
から”１”に変化すると、インバータ１１１の出力信号
Ｓ１、インバータ１１３の出力信号Ｓ２、インバータ１
１５の出力信号Ｓ３、インバータ１１６の出力信号Ｓ４
はそれぞれ図１７（ｂ）に示すように変化する。この信
号Ｓ４と信号Ｓ１が入力されるＮＯＲ回路１１７からは
図１７（ｂ）に示すように、パルス幅２ｔの正極性のパ
ルス信号Ｖ_o1が出力される。出力信号Ｖ_o1のパルス幅２
ｔは、抵抗素子Ｒ₁₇₀〜Ｒ₁₇₁と容量素子Ｃ₁₇₀〜Ｃ₁₇₁の
値により決まる。

【００３６】また、図１７（ｃ）は図１６に示した遅延
回路１０１の一例の回路図、同図（ｄ）は同図（ｃ）の
各部の信号波形図を示す。遅延回路１０１は図１７
（ｃ）に示すように、インバータ１１８に入力された信
号Ｖ_i2を極性反転した後抵抗Ｒ₁₇₂及び容量素子Ｃ₁₇₂か
らなる積分回路により積分し、その積分出力をインバー
タ１１９に供給して所定のしきい値以上では”０”、し
きい値未満では”１”となる極性反転を行わせ、インバ
ータ１１９より信号Ｖ_O2を取り出す構成である。これに
より、図１７（ｄ）に示すように、入力信号Ｖ_i2に対し
てｔ_D遅延された出力信号Ｖ_O2が得られる。遅延時間ｔ_D
は上記の積分回路の積分時定数により決まる。

【００３７】以上説明した動作によりＡＴＤ３１は、読
み出し動作活性化信号ＴＳＡ及びアドレス変化信号ＡＴ
_Sの変化を検知し、信号合成回路１０２からの信号ＶＯ_o
をセンスアンプ活性化信号ＴＳＡ２として出力し、信号
合成回路１０３からの信号ＶＯ_oをデータラッチ制御信
号ＴＳＡＬとして出力する。これらセンスアンプ活性化
信号ＴＳＡ２とデータラッチ制御信号ＴＳＡＬは、次に
説明するセンスアンプ３２₀〜３２_jに入力される。

【００３８】センスアンプ３２₀〜３２_jはそれぞれ同一
回路構成であり、図１９（ａ）に３２で示す回路構成と
されている。図１９（ｂ）は出力バッファ３４₀〜３４_j
の一例の回路図を示す。図１９（ａ）に示すように、セ
ンスアンプ３２（３２₀〜３２_j）は、ＰチャンネルＭＯ
Ｓトランジスタ（以下、ＰｃｈＴｒ．と略記）Ｔ_P190〜
Ｔ_P191、ＮチャンネルＭＯＳトランジスタ（以下、Ｎｃ
ｈＴｒ．と略記） Ｔ_N190〜Ｔ_N193、インバータＩ₁₉₀〜
Ｉ₁₉₁、リファレンス信号発生回路１３５から構成され
るセンスアンプ部１３１と、 ＰｃｈＴｒ．Ｔ_P192〜Ｔ
_P194、ＮｃｈＴｒ．Ｔ_N194〜Ｔ_N196、インバータＩ₁₉₂
〜Ｉ₁₉₃及びＩ₁₉₅から構成されるデータラッチ部１３２
から構成されている。

【００３９】センスアンプ部１３１は、センスアンプ活
性化信号ＴＳＡ２が”０”（=“Ｌ”レベル）の場合、
ＮｃｈＴｒ．Ｔ_N193が非導通となることから非活性状態
になり、インバータＩ₁₉₁の出力信号Ｓ₁₉₀は中間電位と
なる。このときＮｃｈＴｒ．Ｔ_N192のゲートに入力され
るインバータＩ₁₉₀の出力信号が１になるからＮｃｈＴ
ｒ．Ｔ_N192が導通し、節点Ｖ₀とＶ₁が同電位になる。こ
れに対し、センスアンプ活性化信号ＴＳＡ２が”１”
（=“Ｈ”レベル）の場合は、上記とは逆にＮｃｈＴ
ｒ．Ｔ_N193が導通、 ＮｃｈＴｒ．Ｔ_N192が非導通とな
り、センスアンプ部１３１が活性状態になる。ＰｃｈＴ
ｒ．Ｔ_P190，Ｔ_P191とＮｃｈＴｒ．Ｔ_N190，Ｔ_N191は差
動段を形成する。

【００４０】リファレンス信号Ｖ_refの発生方法はメモ
リセルアレイの構成などにより異なるので本明細書では
リファレンス信号発生回路１３５の詳細な構成の説明は
省略する。リファレンス信号発生回路１３５から出力さ
れるリファレンス信号Ｖ_refのレベルは、図２０（ａ）
に示すように、データ読み出し信号ＤＩ_qのデータ０に
対応するレベルとデータ１に対応するレベルとの中間に
設定する。

【００４１】データ０の場合はデータ読み出し信号ＤＩ
_qのレベルは、図２０（ａ）に示すように、リファレン
ス信号Ｖ_refのレベルより高いものとする。読み出し信
号ＤＩ_qは図１９（ａ）のＴ_N190のゲートに印加され、
リファレンス信号Ｖ_refはＴ_N191のゲートに印加される
ので、活性状態ではデータ”０”のとき節点Ｖ₀の電位
（Ｔ_N190のドレイン電位）より節点Ｖ₁の電位（Ｔ_N191
のドレイン電位）方が高くなる。また、データ”１”の
場合はデータ読み出し信号ＤＩ_qのレベルはリファレン
ス信号Ｖ_refのレベルより低いものとし、このときは活
性状態では節点Ｖ₀の電位より節点Ｖ₁の電位の方が低く
なる。

【００４２】さらに、インバータＩ₁₉₁のしきい値をデ
ータ”０”での節点Ｖ₁のレベルとデータ”１”での節
点Ｖ₁のレベルの中間に設定すると、インバータＩ₁₉₁の
出力信号、すなわちセンスアンプ部１３１の出力信号Ｓ
₁₉₀は、センスアンプ活性化信号ＴＳＡ２が”Ｈ”レベ
ルである期間Ｔ_W01において、図２０（ａ）に示すよう
に、データ０では実線で示すように“ Ｌ”レベルとな
り、データ１では一点鎖線で示すように“ Ｈ”レベル
となる。活性状態において節点Ｖ₀と節点Ｖ₁が等電位状
態から動作し始めるため、高速なセンスアンプが実現で
きる構成になっている。

【００４３】次にデータラッチ部１３２について説明す
るに、データラッチ制御信号ＴＳＡＬが”０”（＝
“Ｌ”レベル）の場合、データラッチ制御信号ＴＳＡＬ
の反転信号がゲートに入力されるＰｃｈＴｒ．Ｔ
_P192と、データラッチ制御信号ＴＳＡＬがゲートに入力
されるＮｃｈＴｒ．Ｔ_N195はそれぞれ非導通になる。従
って、ＣＭＯＳを構成するＴ_P193及びＴ_N194はオフとな
り、Ｔ_P193及びＴ_N194の共通ゲートに入力されるセンス
アンプ部出力信号Ｓ₁₉₀は次段に伝わらず、Ｔ_P193及び
Ｔ_N194の共通ドレインからの信号Ｓ₁₉₁は中間電位とな
る。

【００４４】また、このとき、互いにドレイン同士とソ
ース同士が接続されているＰｃｈＴｒ．Ｔ_P194とＮｃｈ
Ｔｒ．Ｔ_N196は、０レベルのデータラッチ制御信号ＴＳ
ＡＬにより導通し、インバータＩ₁₉₃の出力がインバー
タＩ₁₉₂の入力になり、インバータＩ₁₉₂の出力がインバ
ータＩ₁₉₃の入力になる。つまり、インバータＩ₁₉₂から
出力されるセンスアンプ出力信号ＴＤ_q（ｑ=０〜ｊ、各
出力バッファ３４₀〜３４_jに対応する。）には、図２０
（ａ）にＤ_fで示すように、データラッチ部１３２が活
性化する以前にラッチされたデータが出力される。

【００４５】他方、データラッチ制御信号ＴＳＡＬが”
１”（=“ Ｈ”レベル）の場合は、上記とは逆にＰｃｈ
Ｔｒ．Ｔ_P192とＮｃｈＴｒ．Ｔ_N195が導通し、ＰｃｈＴ
ｒ．Ｔ_P194とＮｃｈＴｒ．Ｔ_N196が非導通になる。従っ
て、このときは、Ｔ_P193及びＴ_N194の共通ゲートに入力
されるセンスアンプ部１３１の出力信号Ｓ₁₉₀は、Ｔ
_P193及びＴ_N194により反転されてそれらの共通ドレイン
から信号Ｓ₁₉₁として取り出され、更にインバータＩ₁₉₂
により位相反転されてセンスアンプ出力信号ＴＤ_qとし
て出力される。従って、データラッチ制御信号ＴＳＡＬ
が“ Ｈ”レベルの期間Ｔ_W02では図２０（ａ）に示すよ
うに、センスアンプ出力信号ＴＤ_qはセンスアンプ部１
３１の出力信号Ｓ₁₉₀と同相信号になる。

【００４６】次に、出力バッファ３４₀〜３４_jについて
説明する。出力バッファ３４₀〜３４_jはそれぞれ同一回
路構成で、図１９（ｂ）に３４で示すように、ＰｃｈＴ
ｒ．Ｔ_P195、ＮｃｈＴｒ．Ｔ_N197、インバータ１４１、
ＮＡＮＤ回路１４２及びＮＯＲ回路１４３から構成され
る。

【００４７】この出力バッファ３４（３４₀〜３４_j）の
動作について説明するに、出力バッファ活性化信号ＢＯ
Ｂが”１”（＝“ Ｈ”レベル）の場合、インバータ１
４１の出力信号Ｓ₁₉₄が”０”（＝“ Ｌ”レベル）とな
り、 センスアンプ出力信号ＴＤ_qに関係なくＮＡＮＤ回
路１４２の出力信号Ｓ₁₉₂が”１”となり、またＮＯＲ
回路１４３の出力信号Ｓ₁₉₃はセンスアンプ出力信号Ｔ
Ｄ_qに関係なく”０”となる。従って、このときＮＡＮ
Ｄ回路１４２の出力信号Ｓ₁₉₂がゲートに印加されるＰ
ｃｈＴｒ．Ｔ_P195は非導通になり、同様にＮＯＲ回路１
４３の出力信号Ｓ₁₉₃がゲートに印加されるＮｃｈＴ
ｒ．Ｔ_N197も非導通になり、データ出力信号Ｄ_qは中間
電位となる。

【００４８】出力バッファ活性化信号ＢＯＢが”０”
（＝“ Ｌ”レベル）の場合は、図２０（ｂ）に示すよ
うに、信号Ｓ₁₉₂及びＳ₁₉₃はセンスアンプ出力信号ＴＤ
_qの逆相信号になる。すなわち、センスアンプ出力信号
ＴＤ_qが”Ｈ”レベルのときは、信号Ｓ₁₉₂及びＳ₁₉₃は
いずれも”Ｌ”レベルとなり、これによりＰｃｈＴｒ．
Ｔ_P195は導通、ＮｃｈＴｒ．Ｔ_N197が非導通となり、デ
ータ出力信号Ｄ_qは”Ｈ”レベルとなる。また、センス
アンプ出力信号ＴＤ_qが”Ｌ”レベルのときは、信号Ｓ
₁₉₂及びＳ₁₉₃はいずれも”Ｈ”レベルとなり、これによ
りＰｃｈＴｒ．Ｔ_P195は非導通、ＮｃｈＴｒ．Ｔ_N197が
導通となり、ＮｃｈＴｒ．Ｔ_N197を介して放電電流Ｉ
_N927が流れるため、データ出力信号Ｄ_qは”Ｌ”レベル
となる。この結果、、図２０（ａ）、（ｂ）に示すよう
に、データ出力信号Ｄ_qは、センスアンプ３２_qの出力信
号ＴＤ_qの同相信号、つまり読み出されたデータが出力
される。

【００４９】以上説明した従来の半導体装置の読み出し
動作をまとめると、次のようになる。チップ活性化信号
ＣＥが”１”から”０”に切り替わった場合、あるいは
信号ＣＥ=０において、いずれかのアドレス入力信号Ａ₀
〜Ａ_mが”０”から”１”に切り替わった場合、センス
アンプ３２ のセンスアンプ部による読み出し動作が設定
された期間（図１６（ｃ）のＴ_W01）だけ行われる。セ
ンスアンプ部１３１の動作開始直後から動作が安定する
までの期間は、データラッチ部１３２にラッチされてい
たデータ、すなわち今回センスアンプ３２ が活性化する
以前のデータがセンスアンプ３２から出力される。

【００５０】所定の期間（図１６（ｃ）のＴ_D）が経過
した後に、今回センスアンプ３２により読み出されたデ
ータの出力が開始される。センスアンプ３２の出力デー
タは出力活性化信号ＯＥ＝０を入力することによりチッ
プ外部に出力される。データ出力終了後、ＣＥ＝１、Ｏ
Ｅ＝１に戻すことにより読み出し動作は完了し、半導体
装置はスタンバイ状態に戻る。

【００５１】チップ部に出力されるデータ出力信号Ｄ_q
（ｑ＝０〜ｊ）が”１”（=“ Ｈ”レベル）から”０”
（=“ Ｌ”レベル”）に切り替わった際のセンスアンプ
出力信号ＴＤ_q、データ出力信号Ｄ_q、ＧＮＤ電源、Ｎｃ
ｈＴｒ．Ｔ_N197の放電電流（ただし全出力バッファ合
計）の波形図を図２０（ｃ）に示す。

【００５２】

【発明が解決しようとする課題】しかるに、上記の従来
の半導体装置では、データ出力信号Ｄ₀〜Ｄ_jは同時に切
り替わり、同時に出力されるため、複数のデータ出力信
号が同時に”１”から”０”に切り替わると、切り替わ
ったデータ出力信号に対応する複数の出力バッファ内の
前記ＮｃｈＴｒ．Ｔ_N197に起因する放電電流（Ｉ_N197）
が同時に、ＧＮＤ電源に流れこむので、図２０（ｃ）に
示すようにＧＮＤ電源が変動する。あるいは”０”か
ら”１”に切り替わる場合に出力最終段のＰチャンネル
ＭＯＳトランジスタに発生する充電電流が、同時にＶ_cc
電源に流れ出すため、Ｖ_cc電源が変動する。

【００５３】このため、センスアンプ３２_qのデータラ
ッチ部内部信号Ｓ₁₉₁（図１９（ａ））の出力レベルが
インバータＩ₁₉₂の反転しきい値を越え、誤データ（こ
の場合は”１”（=“ Ｈ”レベル））がラッチされて誤
データ読み出し不良が発生する。さらに、ＧＮＤ電源の
変動（あるいはＶ_cc電源の変動）が諸回路に波及するた
め誤動作の原因になる。このように、従来の半導体装置
においてはＧＮＤ電源の変動（あるいはＶ_cc電源の変
動）による誤動作が読み出し動作の信頼性を損なってい
た。

【００５４】そこで、このような電源に乗ったノイズ
（電源ノイズ）による誤動作を防止する手段を有する半
導体装置として、特開平３−５４７９５号公報記載の手
段が従来知られている。この特開平３−５４７９５号公
報記載の半導体装置における誤動作防止手段は、センス
アンプに接続され、センスアンプ活性回路（図１２に示
すＡＴＤ３１に相当）の出力信号である活性信号に基づ
いて各センスアンプの活性化タイミングに時間差を与え
る複数の遅延回路を有する構成であり、それぞれのセン
スアンプ（図１２の３２₀〜３２_jに相当）の活性化タイ
ミングに時間差を与えることにより、データ出力信号
（図１２のＤ₀〜Ｄ_jに相当）の出力タイミングに時間差
をもたせるというものである。

【００５５】この半導体装置によれば、ＧＮＤ電源に流
れこむ放電電流を分散させることにより、放電電流のピ
ーク値を抑制し、ＧＮＤ電源の変動を抑制することがで
きる。しかし、この公報記載の半導体装置では、各セン
スアンプの活性化タイミングを順次遅らせることになる
ため、各センスアンプの活性化タイミングに与えた時間
差の分だけデータ出力信号の出力タイミング（=読み出
し速度）が遅れるという問題があった。

【００５６】本発明は以上の点に鑑みなされたもので、
複数のデータ出力信号が同時に”１”（＝“Ｈ”レベ
ル）から”０”（＝“Ｌ”レベル）に切り替わる場合に
生ずるＧＮＤ電源の変動、あるいは”０”から”１”に
切り替わる場合に生ずるＶ_cc電源の変動を抑制し誤動作
を防止することによって、読み出し動作の信頼性を向上
し得る半導体装置を提供することを目的とする。

【００５７】また、本発明の他の目的は、データ出力信
号の出力タイミングを遅らせることなく、ＧＮＤ電源あ
るいはＶ_cc電源の変動を抑制し誤動作を防止し得る半導
体装置を提供することにある。

【００５８】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、入力される第１の活性化信号が第１の論
理値である活性化期間のときにメモリの読み出し動作を
行い、活性化期間内において制御信号が入力されるまで
は前回の読み出しデータを出力し制御信号入力により今
回読み出したデータを出力する複数の読み出し回路と、
複数の読み出し回路のうち対応する読み出し回路からの
読み出しデータと第２の活性化信号を入力信号として受
け、第２の活性化信号が所定論理値である活性化期間に
入力された読み出しデータを外部へ出力する複数の出力
回路とを有する半導体装置において、読み出し回路から
の読み出しデータと第１の活性化信号とを入力信号とし
て受け、第１の活性化信号の第１の論理値への変化時点
から制御信号が読み出し回路に入力されるまでの期間内
に、入力読み出しデータをその値に関係なく予め定めた
論理値に強制的に固定し、第１の活性化信号が第２の論
理値へ変化した時点で入力読み出しデータをそのままの
論理値で出力回路へ出力する制御回路を、複数の読み出
し回路に対応して複数設けたことを特徴とする。

【００５９】本発明では、制御回路により第１の活性化
信号の第１の論理値への変化時点から制御信号が読み出
し回路に入力されるまでの期間内に、入力読み出しデー
タをその値に関係なく予め定めた論理値に強制的に固定
して出力回路へ出力するようにし、特に互いに異なる時
間差又は複数のグループ単位で異なる時間差をもって、
入力読み出しデータをその値に関係なく予め定めた論理
値に強制的に固定するようにしたため、複数の読み出し
データが同時に上記の予め定めた論理値に切り替わる場
合に、出力回路の出力最終段から発生する放電電流（あ
るいは充電電流）を分散でき、更に読み出し回路の活性
期間終了後に読み出しデータを外部に出力するため、Ｇ
ＮＤ電源（あるいはＶ_cc電源）が安定した状態での読み
出しデータを出力できる。

【００６０】 また、本発明は読み出し回路からの読み
出しデータと第１の活性化信号とに基づいて出力回路制
御信号を生成して読み出しデータとして出力回路へ出力
する制御回路を、複数の読み出し回路に対応して複数設
け、出力回路制御信号により出力回路を、読み出し回路
の活性化期間内においては出力データが読み出し回路の
活性期間の全期間にわたって、徐々に所定論理値に達す
るように変化させ、読み出し回路の活性化期間経過後は
読み出し回路からの読み出しデータと同じ論理値のデー
タを出力させるように制御する構成としたことを特徴と
する。

【００６１】本発明では、読み出し回路の活性化期間内
においては出力データが予め定めた所定論理値に徐々に
達するように変化させるため、複数の読み出しデータが
同時に上記の所定論理値に切り替わる場合に、出力回路
の出力最終段から放電電流（あるいは充電電流）が急激
に発生することを回避でき、更に読み出し回路の活性期
間終了後に読み出しデータを外部に出力するため、ＧＮ
Ｄ電源（あるいはＶ_cc電源）が安定した状態での読み出
しデータを出力できる。

【００６２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００６３】図１は本発明になる半導体装置の一実施の
形態のブロック図を示し、図１２と同一構成部分には同
一符号を付してある。図１に示す本発明の最良の実施の
形態は、外部入力信号バッファ部１０と、メモリセル選
択部２０と、データ出力部３０から構成され、（ｊ＋
１）本のデータ出力信号を有し、メモリセル選択部２０
内のメモリセルアレイ２３はＸ系アドレス信号とＹ系ア
ドレス信号でメモリセルを選択する。

【００６４】外部入力信号バッファ部１０及びメモリセ
ル選択部２０は、図１２に示した従来の半導体装置の外
部入力信号バッファ部１０及びメモリセル選択部２０と
それぞれ同じ構成である。従って、各部を構成する回路
構成及び回路動作もそれぞれ従来の半導体装置と同じで
ある。なお、図１２におけるＸ系アドレス入力信号Ａ₀
〜Ａ_kを図１ではＡ_xと記述してある。同様に図１２のＹ
系アドレス入力信号Ａ_k+1＋Ａ_mは図１ではＡ_yで記述
し、図１２のＸ系アドレス選択信号ＴＡ₀、ＢＡ₀〜ＴＡ
_k、ＢＡ_kは図１ではＡＤ_x、図１２のＹ系アドレス選択
信号ＴＡ_k+1 、ＢＡ_k+1〜ＴＡ_m、ＢＡ_mは図１ではＡＤ
_y、図１２のＸ系アドレス変化信号ＡＴ₀〜ＡＴ_k は図
１ではＡＴ_x、図１２のＹ系アドレス変化信号ＡＴ_k+1〜
ＡＴ_mは図１ではＡＴ_y、図１２のメモリセルＸ系選択信
号Ｍ₀〜Ｍ_nは図１ではＭ_x、図１２のメモリセルＹ系選
択信号Ｍ_n+1〜Ｍ_Oは図１ではＭ_yで記述してある。

【００６５】本発明の特徴は図１に示すように、データ
出力部３０を各出力バッファ３４₀〜３４_jごとに制御回
路３３₀〜３３_jを設け、その出力制御信号ＣＤ₀〜ＣＤ_j
を出力バッファ３４₀〜３４_jに入力する構成としたこと
にある。すなわち、データ出力部３０はアドレス変化検
出回路（以下ＡＴＤと略記）３１、センスアンプ３２₀
〜３２_j、制御回路３３₀〜３３_j、及び出力バッファ３
４₀〜３４_jから構成されている。

【００６６】（第１の実施の形態）制御回路３３₀〜３
３_jは、ＡＴＤ３１の出力信号であるセンスアンプ活性
化信号ＴＳＡ２とセンスアンプ出力信号ＴＤ₀〜ＴＤ_jを
入力とし、制御信号ＣＤ₀〜ＣＤ_jを出力する。ＡＴＤ３
１、センスアンプ３２₀〜３２_jの回路構成及び回路動作
はそれぞれ従来の半導体装置における回路構成及び回路
動作と同じである。

【００６７】制御回路３３₀〜３３_jはそれぞれ同一回路
構成であり、図２（ａ）はこの制御回路３３_qの第１の
実施の形態の回路図を示す（ただし、ｑ＝０〜ｊ）。制
御回路３３_qは図２（ａ）に示すように、遅延回路４
１、２入力ＮＡＮＤ回路４２、インバータ４３及びデー
タ出力切換回路４４から構成されている。

【００６８】遅延回路４１は、センスアンプ活性化信号
ＴＳＡ２を入力とし、信号ＤＬ_q（ｑ＝０〜ｊ各出力バ
ッファ３４₀〜３４_jに対応する。）を出力とする。ＮＡ
ＮＤ回路４２は、センスアンプ活性化信号ＴＳＡ２と遅
延回路出力信号ＤＬ_qを入力とし、信号ＳＮ₂₀を出力と
する。インバータ４３は、ＮＡＮＤ回路出力信号ＳＮ₂₀
を入力とし、データ出力切換回路入力信号ＳＩ_qを出力
とする。データ出力切換回路４４は、データ出力切換回
路入力信号ＳＩ_qとセンスアンプ出力信号ＴＤ_qを入力と
し、制御信号ＣＤ_qを出力とする。制御信号ＣＤ_qは、出
力バッファ３４_qに入力される。

【００６９】図２（ｂ）はデータ出力切換回路４４の第
１の実施の形態の回路図を示す。データ出力切換回路４
４は、センスアンプ出力信号ＴＤ_qを入力とし信号Ｓ₂₁
を出力とするインバータ４４１と、Ｖ_cc電源をソースと
しデータ出力切換回路入力信号ＳＩ_qをゲート入力とし
節点Ｖ₂₀をドレインとするＰチャンネルＭＯＳトランジ
スタＴ_P20と、節点Ｖ₂₀をソ−スとしインバ−タ出力信
号Ｓ₂₁をゲ−ト入力とし、バッファ制御信号ＣＤ_qをド
レイン出力とするＰチャンネルＭＯＳトランジスタＴ
_P21と、バッファ制御信号ＣＤ_qをドレイン出力としイン
バ−タ出力信号Ｓ₂₁をゲ−ト入力とし節点Ｖ₂₁をソース
とするＮチャンネルＭＯＳトランジスタＴ_N20と、デー
タ出力切換回路入力信号ＳＩ_qを入力とし信号Ｓ₂₀を出
力とするインバータ４４２と、節点Ｖ₂₁をドレインとし
インバータ出力信号Ｓ₂₀をゲート入力としＧＮＤ電源を
ソースとするＮチャンネルＭＯＳトランジスタＴ
_N21と、出力バッファ制御信号ＣＤ_qをドレイン出力とし
データ出力切換回路入力信号ＳＩ_qをゲート入力としＧ
ＮＤ電源をソースとするＮチャンネルＭＯＳトランジス
タＴ_N22から構成される。

【００７０】次に、制御回路３３_qを構成する遅延回路
４１とデータ出力切換回路４４の役割・機能について説
明する。遅延回路４１の役割は、センスアンプ活性化信
号ＴＳＡ２に対し、設定された遅延時間を与えることで
ある。遅延時間は、出力バッファ３４₀〜３４_j（すなわ
ちデータ出力信号Ｄ₀〜Ｄ_j）に対しそれぞれ異なった値
が設定される場合と、複数のグループに分割し、それぞ
れに値を設定する場合がある。後者を具体的に説明する
と、例えば８個の出力バッファを２個ずつ４つのグルー
プに分割し、それぞれに対し異なった遅延時間を設定す
るということである。

【００７１】遅延回路４１の機能は、入力信号であるセ
ンスアンプ活性化信号ＴＳＡ２を設定された時間だけ遅
延した信号ＤＬ_qを出力することである。図２（ｃ）は
遅延回路４１の第１の実施の形態の回路図を示す。この
実施の形態は８個の出力バッファ３４₀〜３４₇（ｊ＝
７）を有する場合で、センスアンプ活性化信号ＴＳＡ２
を入力信号として受け、遅延しない信号ＤＬ₀及びＤ
Ｌ₁、ｔ₀だけ遅延した信号ＤＬ₂及びＤＬ₃、２ｔ₀だけ
遅延した信号ＤＬ₄及びＤＬ₅、３ｔ₀だけ遅延した信号
ＤＬ₆及びＤＬ₇を出力する。

【００７２】遅延時間ｔ₀を生成するのは図２（ｃ）に
おける回路部である。回路部は信号Ｖ₂₃を入力とし
信号Ｖ₂₄を出力とするインバータ４９と、インバータ４
９の出力端に一端が接続された抵抗素子５０と、抵抗素
子５０の他端とＧＮＤの間に接続された容量素子５１
と、信号Ｖ₂₅を入力とし信号Ｖ₂₆を出力とするインバー
タ５２から構成される。抵抗素子５０と容量素子５１の
値により定まる積分時定数により遅延時間ｔ₀を設定で
きる。

【００７３】直列接続する回路部の数を設定すること
により、ｔ₀の整数倍の遅延時間を設定できる。図２
（ｃ）ので示された破線枠内はすべて同じ構成をも
つ。ＤＬ₀及びＤＬ₁に対しては遅延時間をもたせない
が、インバータ４９と同じ特性をもつインバータ４７
と、インバータ５２と同じ特性をもつインバータ４８を
直列接続し遅延時間がインバータ特性の影響を受けない
ようにするのが望ましい。

【００７４】次に、データ出力切換回路４４の役割は、
センスアンプ３３_qの活性期間中においては一定の時間
差をもって”０”に変化した後”０”に固定される信号
を出力し、センスアンプ３３_qの非活性期間中において
はセンスアンプ出力信号ＴＤ_qの同相信号を出力するこ
とである。データ出力切換回路４４の機能は、信号ＳＩ
_q＝１の場合は出力バッファ制御信号ＣＤ_qとして”０”
を出力し、信号ＳＩ_q＝０の場合は信号ＣＤ_qとして、セ
ンスアンプ出力信号ＴＤ_qの同相信号を出力することで
ある。

【００７５】本発明の一実施の形態においては、遅延時
間ｔ₀をセンスアンプ活性期間中にすべての出力バッフ
ァ制御信号ＣＤ_qが”０”に変化するように設定する
が、最も望ましいのは、すべての出力バッファ制御信号
ＣＤ_qが”０”に変化した後にデータラッチが活性化す
るように遅延時間ｔ₀を設定した形態である。本明細書
においては以下、すべての出力バッファ制御信号ＣＤ_q
が”０”に変化した後にデータラッチが活性化するよう
に遅延時間ｔ₀を設定するものとする。

【００７６】なお、特開平３−５４７９５号公報記載の
従来の半導体装置では、センスアンプ活性回路（この実
施の形態ではＡＴＤ３１）の出力信号である活性信号
（この実施の形態ではセンスアンプ活性化信号ＴＳＡ
２）に基づき動作する遅延回路を、各センスアンプ（本
明細書のセンスアンプ３２₀〜３２_jに相当）に接続する
構成となっている。これに対し、この実施の形態ではＡ
ＴＤ３１の出力信号であるセンスアンプ活性化信号ＴＳ
Ａ２に基づき動作し、各センスアンプ３２₀〜３２_jの出
力信号ＴＤ_qを入力とする制御回路３３₀〜３３_jを各出
力バッファ３４₀〜３４_jに接続する構成となっており、
上記の従来の半導体装置とは異なっている。

【００７７】次に、出力バッファ３４₀〜３４_jの回路構
成について説明する。図３は出力バッファ３４_qの第１
の実施の形態の回路図を示す。同図に示すように、出力
バッファ３４_qは、出力バッファ活性化信号ＢＯＢを入
力とし信号Ｓ₅₀を出力とするインバータ５４と、出力バ
ッファ制御信号ＣＤ_qとインバータ出力信号Ｓ₅₀を入力
とし、信号Ｓ₅₁を出力とするＮＡＮＤ回路５５と、出力
バッファ制御信号ＣＤ_qと出力バッファ活性化信号ＢＯ
Ｂを入力とし信号Ｓ₅₂を出力とするＮＯＲ回路５６と、
Ｖ_cc電源をソースとしＮＡＮＤ回路出力信号Ｓ₅₁をゲー
ト入力とし、データ出力信号Ｄ_qをドレイン出力とする
ＰチャンネルＭＯＳトランジスタＴ_P50と、ＧＮＤ電源
をソースとしＮＯＲ回路出力信号Ｓ₅₂をゲート入力とし
データ出力信号Ｄ_qをドレイン出力とするＮチャンネル
ＭＯＳトランジスタＴ_N50から構成される。

【００７８】次に、制御回路３３₀〜３３_jと出力バッフ
ァ３４₀〜３４_jの役割について説明する。制御回路３３
₀〜３３_jの役割は、センスアンプ３２₀〜３２_jの活性期
間中においては一定の時間差をもって”０”（＝“Ｌ”
レベル）に変化しそのまま”０”に固定され、非活性期
間中はセンスアンプ３２₀〜３２_jの読み出しデータと同
相になる出力バッファ制御信号ＣＤ_qをそれぞれの出力
バッファ３４₀〜３４_jに入力することである。センスア
ンプ３２₀〜３２_jの活性期間中にＣＤ_qを０に変化させ
るにあたっては、１本ずつの場合と複数本ずつの場合が
ある。なお、センスアンプ３２₀〜３２ｊが活性化する
以前のデータが”０”の場合は、活性期間中のＣＤ
_qは”０”に固定されたままである。

【００７９】また、出力バッファ３４₀〜３４_jの役割
は、出力バッファ活性化状態において、制御回路３３₀
〜３３_jから伝達された読み出しデータをチップ外部に
出力することである。出力バッファ活性化状態とは出力
活性化信号ＯＥ＝０、すなわち、出力バッファ活性化信
号ＢＯＢ＝０の状態のことである。

【００８０】次に、制御回路３３₀〜３３_jと出力バッフ
ァ３４₀〜３４_jの機能について説明する。制御回路３３
₀〜３３_jの機能は、センスアンプ３２₀〜３２_jの活性期
間中において出力信号ＣＤ_qを一定の時間差をもたせ
て”０”に変化させ、そのまま”０”に固定すること
と、センスアンプ３２₀〜３２_jの非活性期間中において
は出力信号ＣＤ_qとしてセンスアンプ出力信号ＴＤ_qと同
相の信号を出力することである。出力バッファ３４₀〜
３４_jの機能は、データ出力信号Ｄ_qとして出力バッファ
活性化状態においては制御回路３３₀〜３３_jの出力信号
ＣＤ_qと同相の信号を出力し、出力バッファ非活性化状
態においては中間電位を出力することである。

【００８１】次に本発明の第１の実施の形態の動作につ
いて、図１のブロック図、図２及び図３の回路構成図を
参照して説明する。

【００８２】従来の半導体装置と同様、図１に示したチ
ップ活性化信号ＣＥ＝０としＸ系アドレス信号Ａ_x及び
Ｙ系アドレス信号Ａ_yを指定すると、ＡＴＤ３１が出力
するセンスアンプ活性化信号ＴＳＡ２が”０”（＝
“Ｌ”レベル）から”１”（＝“Ｈ”レベル）に変化す
る。信号ＴＳＡ２の変化をうけて、センスアンプ３２₀
〜３２_jによるメモリセルデータ読み出し動作が開始さ
れる。

【００８３】図４及び図５はセンスアンプ３２₀〜３２_j
の活性期間中及び活性期間前後の主要信号の波形図を示
す。ここでは、８個の出力バッファ３４₀〜３４₇を２個
ずつ４グループに分けた場合を例として説明するが、出
力バッファ３４₀〜３４_jの数及び分割するグループの数
は、任意に設定できる。

【００８４】図４（Ａ） に示すセンスアンプ活性化信
号ＴＳＡ２が”１”（＝”Ｈ”レベル）である期間は、
センスアンプ活性期間ＴＥである。センスアンプ活性化
信号ＴＳＡ２が時刻ｔｃで”０”から”１”に変化する
と、制御回路３３₀〜３３₇から取り出される出力バッフ
ァ制御信号ＣＤ₀〜ＣＤ₇のうち、図４（Ｌ）〜（Ｏ）に
示すように、出力バッファ制御信号ＣＤ₀及びＣＤ₁は遅
延時間０で、つまり時刻ｔｃで”１”から”０”に変化
し、時刻ｔｃからＣＤ₂及びＣＤ₃は時間ｔ₀後に、ＣＤ₄
及びＣＤ₅は時間２ｔ₀後に、ＣＤ₆及びＣＤ₇は時間３ｔ
₀後に、それぞれ”１”から”０”（＝“Ｌ”レベル）
に変化する。

【００８５】センスアンプ３２₀〜３２₇の出力信号ＴＤ
₀〜ＴＤ₇は制御回路３３₀〜３３₇に入力される。センス
アンプ出力信号ＴＤ₀〜ＴＤ₇は、センスアンプ活性期間
ＴＥ中にメモリセルから読み出されたデータ信号である
（図４（Ｊ） 、（Ｋ） 参照）。センスアンプ活性期
間ＴＥが経過し、メモリセルからのデータ読み出しが終
了した後は、制御回路３３₀〜３３₇はメモリセルから読
み出されたデータを出力バッファ制御信号ＣＤ₀〜ＣＤ₇
として出力する。すなわち出力バッファ制御信号ＣＤ₀
〜ＣＤ₇は、センスアンプ出力信号ＴＤ₀〜ＴＤ₇と同相
の信号となる。

【００８６】出力バッファ制御信号ＣＤ₀〜ＣＤ₇は出力
バッファ３４₀〜３４₇に入力される。出力バッファ３４
₀〜３４₇はチップ活性化信号ＯＥ＝０において活性化
し、メモリセルからの読み出しデータをチップ外部に出
力する。チップ活性化信号ＯＥ＝１では中間電位を出力
する。ここでは、ＯＥ＝０として説明を行う。入力信号
ＣＤ₀〜ＣＤ₇をうけて、出力バッファ３４₀〜３４₇は、
センスアンプ活性期間ＴＥにおいては順次”０”（＝
“Ｌ”レベル）に変化するデータ出力信号Ｄ₀〜Ｄ₇を出
力する（図５（Ｐ）〜（Ｓ） 参照）。

【００８７】センスアンプ活性期間ＴＥが経過しメモリ
セルからの読み出しデータが確定した後は、メモリセル
から読み出されたデータ、すなわちセンスアンプ出力信
号ＴＤ₀〜ＴＤ₇と同相の信号をＤ₀〜Ｄ₇として出力す
る。

【００８８】なお、本発明の一実施の形態においては、
従来の半導体装置と同様にデータラッチを設けている。
従って、センスアンプ出力信号ＴＤ₀〜ＴＤ₇は、データ
ラッチ活性期間Ｔ_DLに入る以前は、今回センスアンプ３
２₀〜３２₇が活性化する以前にラッチされたデータをＴ
Ｄ₀〜ＴＤ₇として出力している（図４（Ｊ）、（Ｋ）参
照）。

【００８９】次に、制御回路３３₀〜３３_jの動作につい
て図２（ａ）及び図４を参照して更に詳細に説明する。
読み出し動作の開始に伴い、センスアンプ活性化信号Ｔ
ＳＡ２が図４（Ａ）に示すように時刻ｔｃで”０”か
ら”１”に変化すると、遅延回路４１はセンスアンプ活
性化信号ＴＳＡ２を設定した時間だけ遅延した信号ＤＬ
₀〜ＤＬ₇を図４（Ｂ）〜（Ｅ）に示すように出力する
（なお、ここではｊ＝７とする）。

【００９０】ＮＡＮＤ回路４２は遅延回路４１の出力信
号ＤＬ₀〜ＤＬ₇及びセンスアンプ活性化信号ＴＳＡ２を
入力信号として受け、その出力信号ＳＮ₂₀をインバータ
４３を通してデータ出力切換回路４４に供給する。ここ
で、インバータ４３から出力される信号ＳＩ_q（ｑ＝０
〜７）は、図４（Ｆ）〜（Ｉ）に示すように、遅延回路
４１の出力信号ＤＬ_qと同時に”０”から”１”に変化
し、センスアンプ活性化信号ＴＳＡ２が”１”から”
０”に変化するのと同時に”１”から”０”に変化す
る。この信号ＳＩ_qはセンスアンプ出力信号ＴＤ_qと共に
データ出力切換回路４４に入力される。

【００９１】次に、データ出力切換回路４４の動作につ
いて説明する。データ出力切換回路４４は前記したよう
に図２（ｂ）に示す構成とされており、センスアンプ活
性化に伴い信号ＳＩ_qが”１”に変化すると、インバー
タ出力信号Ｓ₂₀が”０”になるのでＮチャンネルＭＯＳ
トランジスタＴ_N21が非導通状態になる。また、この時
信号ＳＩ_qがゲートに印加されるＰチャンネルＭＯＳト
ランジスタＴ_P20とＮチャンネルＭＯＳトランジスタＴ
_N22のうち、Ｔ_P20は非導通状態、Ｔ_N22は導通状態にな
るので、出力バッファ制御信号ＣＤ_qは”０”（＝
“Ｌ”レベル）になる。

【００９２】センスアンプ非活性期間においては、信号
ＳＩ_qが”０”であるのでＰチャンネルＭＯＳトランジ
スタＴ_P20及びＮチャンネルＭＯＳトランジスタＴ_N21が
それぞれ導通状態になり、ＰチャンネルＭＯＳトランジ
スタＴ_P21とＮチャンネルＭＯＳトランジスタＴ_N20はイ
ンバータとして動作する。また、この時ＮチャンネルＭ
ＯＳトランジスタＴ_N22は非導通状態となる。

【００９３】従って、このときはセンスアンプ出力信号
ＴＤ_qはインバータ４４１により位相反転され、更にＴ
_P21及びＴ_N20からなる回路によりもう一度位相反転され
てそれらのドレインより出力バッファ制御信号ＣＤ_qと
して出力されるため、バッファ制御信号ＣＤ_qはセンス
アンプ出力信号ＴＤ_qと同相の信号となる。図４（Ｌ）
〜（Ｏ）に出力バッファ制御信号ＣＤ₀〜ＣＤ₇の波形図
を示す。

【００９４】図４（Ｊ） はセンスアンプ出力信号ＴＤ
₀〜ＴＤ₃を示し、データ値を１とする。同様に図４
（Ｋ）はセンスアンプ出力信号ＴＤ₄〜ＴＤ₇を示し、デ
ータ値がデータラッチ活性期間Ｔ_DL開始時に”１”か
ら”０”に切り替わるものとする。この場合の出力バッ
ファ制御信号ＣＤ₀〜ＣＤ₇は図４（Ｌ）〜（Ｏ）に示さ
れ、センスアンプ活性化に伴い時間差ｔ₀で順次”１”
から”０”に変化し、センスアンプ活性期間ＴＥが経過
してセンスアンプ非活性期間になるとセンスアンプ出力
信号ＴＤ₀〜ＴＤ₇のデータ値に変化する。すなわち、出
力バッファ制御信号ＣＤ₀〜ＣＤ₃はセンスアンプ非活性
期間になると”０”から”１”に変化し、ＣＤ₄〜ＣＤ₇
は”０”のままである。

【００９５】図４では、センスアンプ活性期間以前のセ
ンスアンプ出力信号ＴＤ₀〜ＴＤ₇がいずれも”１”であ
るので、センスアンプ活性期間開始時にＣＤ₀〜ＣＤ
₇が”１”から”０”に切り替わるが、センスアンプ活
性期間以前のセンスアンプ出力信号ＴＤ_q（ｑ＝０〜
７）のいずれかが”０”であれば、対応するＣＤ_q（ｑ
＝０〜７）はセンスアンプ活性期間中も”０”に固定さ
れたままである。

【００９６】次に、出力バッファ３４₀〜３４_jの動作に
ついて図３及び図５を参照して詳細に説明する（ただ
し、ここではｊ＝７）。出力バッファ３４₀〜３４_jの非
活性状態、すなわち出力バッファ活性化信号ＢＯＢが”
１”の場合は、図３に示す出力バッファ３４_q（ｑ＝
７）内のインバータ出力信号Ｓ₅₀が”０”、ＮＡＮＤ回
路出力信号Ｓ₅₁が”１”、ＮＯＲ回路出力信号Ｓ₅₂が”
０”となり、ＰチャンネルＭＯＳトランジスタＴ_P50及
びＮチャンネルＭＯＳトランジスタＴ_N50はそれぞれ非
導通状態になり出力信号Ｄ_qは中間電位となる。

【００９７】一方、出力バッファ３４_qの活性状態すな
わち出力バッファ活性化信号ＢＯＢが”０”の場合は、
インバータ出力信号Ｓ₅₀が”１”となり、ＮＡＮＤ回路
出力信号Ｓ₅₁及びＮＯＲ回路出力信号Ｓ₅₂は出力バッフ
ァ制御信号ＣＤ_qの逆相信号になる。従って、出力信号
Ｄ_qは出力バッファ制御信号ＣＤ_qと同相の信号になる。

【００９８】図４（Ｌ）〜（Ｏ）に示した出力バッファ
制御信号ＣＤ₀〜ＣＤ₇に対応するデータ出力信号Ｄ₀〜
Ｄ₇の波形図を図５（Ｐ）〜（Ｓ）に示す。なお、図５
は出力バッファ活性化信号ＢＯＢが”０”、すなわち出
力バッファ回路活性化状態の波形図である。センスアン
プ活性化以前のデータ値は“１”である。データ出力信
号Ｄ₀〜Ｄ₇はセンスアンプ活性化に伴い、時間差ｔ₀で
順次”１”から”０”に切り替わる。センスアンプ活性
期間ＴＥが経過してセンスアンプ非活性期間になると、
センスアンプ出力信号ＴＤ₀〜ＴＤ₇のデータ値が出力さ
れる。すなわち、Ｄ₀〜Ｄ₃は図５（Ｐ）、（Ｑ）に示す
ように”０”から”１”に変化し、Ｄ₄〜Ｄ₇は図５
（Ｒ）、（Ｓ）に示すように”０”のままである。以上
で読み出し動作は完了である。

【００９９】遅延時間ｔ₀は、データラッチ待機期間
（図５（Ｔ） に示すＴ_s）中にデータ出力信号Ｄ₀〜Ｄ
₇がすべて”０”に切り替わるように設定する。また、
この実施の形態の特徴は、センスアンプ活性期間中にデ
ータ出力信号Ｄ_qを”０”に変化させることにあるた
め、センスアンプ活性期間開始時には出力バッファ３４
_qが活性化状態である必要がある。

【０１００】次に、本発明の第１の実施の形態の効果に
ついて図６を用いて説明する。本発明の第１の実施の形
態では、図５等と共に説明したように、センスアンプ活
性期間ＴＥ中にデータ出力信号Ｄ_qを”０”に変化させ
るため、センスアンプ出力信号ＴＤ_qのデータ値とは無
関係にデータ出力信号Ｄ_qがセンスアンプ活性期間ＴＥ
において順次”０”になったまま固定される（図６
（Ａ）、（Ｄ）参照）。従って、データ出力信号Ｄ_qの
期待値が”０”の場合はデータ出力信号Ｄ_qは”０”の
まま変化しない。

【０１０１】その後、図６（Ｂ）に示すデータラッチ制
御信号ＴＳＡＬが”０”から”１”に変化し、データラ
ッチ活性期間となり、センスアンプ出力信号ＴＤ_qが図
６（Ｃ）に示すように”１”から”０”に切り替わる。
データラッチ制御信号ＴＳＡＬが”１”から”０”に変
化した後にデータラッチ活性期間Ｔ_DLが終了する。この
時点でラッチされたデータがチップ外部に出力されるこ
とになる。

【０１０２】ここで、センスアンプ活性期間ＴＥ中にセ
ンスアンプ活性化以前のデータ出力信号Ｄ_qが”１”の
場合は、この実施の形態ではデータ出力信号Ｄ_qを１本
ずつ、あるいは複数のグループに分割して”０”に変化
させるので、ＧＮＤ電源に流れ込む放電電流 Ｉ_N50は、
出力バッファ１回路分では図６（Ｆ）に示すようにな
り、全デ−タ出力信号Ｄ_qが同時に”１”から”０”に
切り替わった場合の全出力バッファの図３に示したＮチ
ャンネルＭＯＳトランジスタＴ_N50に流れる放電電流の
合計値は図６（Ｇ）に示すように分散される。これによ
り、Ｉ_N50のピーク値が従来の半導体装置に比し減少
し、このことから図６（Ｅ）に示すようにＧＮＤ電源の
変動が抑制される。

【０１０３】図６の例では４グループに分割したのでＧ
ＮＤ電源の変動幅は従来の半導体装置の約４分の１に抑
制される。すなわち、この実施の形態の効果は第１に電
源ノイズ（ここではＧＮＤ電源の変動）そのものを抑制
し、電源ノイズによる誤動作を防止することにある。

【０１０４】第２の効果は各データ出力信号Ｄ_q（ある
いは各データ出力信号グループ）を時間差を与えながら
順次に”０”に変化させるという動作をセンスアンプ活
性期間ＴＥ中、特にデータラッチ待機期間中に行うこと
により、与えた時間差の分だけ読み出し時間が遅れると
いう問題点を解消したことである。第２の効果は、特開
平３−５４７９５号公報に示された、センスアンプの活
性開始時間に時間差を与えることにより放電電流を分散
し電源ノイズを抑制する従来の半導体装置において生じ
ていた問題点を解決するものである。

【０１０５】なお、データラッチ待機期間中にデータ出
力信号Ｄ_qをすべて”０”に固定することにより安定し
た状態でデータをラッチさせることができ、データラッ
チ動作の信頼性が一層向上する。第１及び第２の効果に
よって、複数のデータ値が同時に”１”から”０”に変
化した場合の読み出し動作の信頼性を向上させることが
できる。

【０１０６】（第２の実施の形態）次に、本発明の第２
の実施の形態について説明する。第２の実施の形態は、
第１の実施の形態と制御回路３３₀〜３３_j及び出力バッ
ファ３４₀〜３４_jの役割、機能、回路構成が異なる。

【０１０７】まず、本発明の第２の実施の形態における
制御回路３３₀〜３３_j及び出力バッファ３４₀〜３４_jの
役割について説明する。制御回路３３₀〜３３_jの役割
は、センスアンプ３２₀〜３２_jの活性期間と非活性期間
とで出力バッファ３４₀〜３４_jの最終段のＮチャンネル
ＭＯＳトランジスタの容量を変更する制御信号と、セン
スアンプ活性期間中は０となり非活性期間中はセンスア
ンプ３２₀〜３２_jの読み出したデータと同相になる信号
を出力バッファ３４₀〜３４_jに入力することである。

【０１０８】出力バッファ３４₀〜３４_jの役割は、出力
バッファ活性化状態において制御回路３３₀〜３３_jから
入力されたデータを出力することである。出力バッファ
活性化状態とは、出力バッファ活性化信号ＢＯＢが”
０”の状態である。

【０１０９】次に、制御回路３３₀〜３３_j及び出力バッ
ファ３４₀〜３４_jの機能について説明する。制御回路３
３₀〜３３_jの機能は、センスアンプ３２₀〜３２_jの活性
期間中は”０”となり非活性期間中は”１”となる出力
バッファ制御信号ＣＤ_0q（ｑ＝０〜ｊ、各出力バッファ
３４₀〜３４_jに対応する）と、活性期間中は”０”とな
り非活性期間中はセンスアンプ出力信号ＴＤ_qと同相の
出力バッファ制御信号ＣＤ_1qを出力することである。

【０１１０】出力バッファ３４₀〜３４_jの機能は、出力
バッファ非活性化状態においてはデータ出力信号Ｄ_qと
して中間電位を出力し、出力バッファ活性化状態におい
ては、センスアンプ活性期間ＴＥ中に徐々に”０”とな
り、センスアンプ非活性期間にはセンスアンプ出力信号
ＴＤ_qと同相になるデータ出力信号Ｄ_qを出力することで
ある。

【０１１１】次に、制御回路３３₀〜３３_jと出力バッフ
ァ３４₀〜３４_jの回路構成について説明する。図７
（ａ）は制御回路３３_q（ｑ＝０〜ｊ）の第２の実施の
形態の回路図を示す。制御回路３３_qはセンスアンプ活
性化信号ＴＳＡ２を入力とし出力バッファ制御信号ＣＤ
_0qを出力とするインバータ６１と、信号ＣＤ_0q及びセン
スアンプ出力信号ＴＤ_qを入力とし信号Ｓ₇₀を出力とす
るＮＡＮＤ回路６２と、信号Ｓ₇₀を入力とし出力バッフ
ァ制御信号ＣＤ_1qを出力とするインバータ６３から構成
される。

【０１１２】図７（ｂ）は出力バッファ３４_qの第２の
実施の形態の回路図を示す。出力バッファ３４_qは、出
力バッファ活性化信号ＢＯＢを入力とし信号Ｓ₇₁を出力
とするインバータ６５ と、出力バッファ制御信号ＣＤ
_1q及び信号Ｓ₇₁を入力とし信号ＳＰ_qを出力とするＮＡ
ＮＤ回路６６と、信号ＣＤ_1q及び出力バッファ活性化信
号ＢＯＢを入力とし信号ＳＮ_1qを出力とするＮＯＲ回路
６７と、出力バッファ制御信号ＣＤ_0qを入力とし信号Ｓ
₇₂を出力とするインバータ６８と、ＰチャンネルＭＯＳ
トランジスタＴ_P70とＮチャンネルＭＯＳトランジスタ
Ｔ_N70から形成され信号ＳＮ_0qを出力するトランスファ
ー・ゲートと、ＮチャンネルＭＯＳトランジスタＴ_N72
と、ＮチャンネルＭＯＳトランジスタＴ_N73と、Ｐチャ
ンネルＭＯＳトランジスタＴ_P71と、Ｎチャンネルトラ
ンジスタＴ_N71から構成される。

【０１１３】ＮチャンネルＭＯＳトランジスタＴ_N71と
Ｔ_N73の能力の合計が従来の半導体装置のＴ_N197（図１
９（ｂ））の能力にほぼ同じになるように設定されてい
る。また、ＰチャンネルＭＯＳトランジスタＴ_P70とＮ
チャンネルＭＯＳトランジスタＴ_N70はそれぞれドレイ
ン同士、ソース同士が接続されており、信号ＳＮ_1q入力
として受け、信号ＳＮ_0qを出力する。トランジスタＴ
_N72、Ｔ_N73はそれぞれ信号Ｓ₇₂、ＳＮ_0qをゲート入力と
し、ソースがＧＮＤ電源に接続されている（接地されて
いる）。トランジスタＴ_N71はゲートに信号ＳＮ_1qが入
力され、ドレインに信号Ｄ_qが入力され、ソースがＧＮ
Ｄ電源に接続されている（接地されている）。トランジ
スタＴ_P71はゲートに信号ＳＰ_qが入力され、Ｖ_CC電源が
ソースに入力され、ドレインがトランジスタＴ_N73及び
Ｔ_N71のドレインに接続されている。

【０１１４】次に、本発明の第２の実施の形態の動作の
概要について説明する。図８はセンスアンプ３２_qの活
性期間中及び活性期間前後の主要信号の波形図を示す。
読み出し動作が開始されセンスアンプ活性化信号ＴＳＡ
２（図８（Ａ））が”０”から”１”に切り替わると、
制御回路３３_qから出力されるすべての出力バッファ制
御信号ＣＤ_0qが”１”から”０”に変化する（図８
（Ｅ））。また、これと同時に、制御回路３３_qから出
力されるすべての出力バッファ制御信号ＣＤ_1qがセンス
アンプ活性化以前の値から図８（Ｆ）、（Ｇ）に示すよ
うに、”０”に変化する。ここでは、出力バッファ制御
信号ＣＤ_1qはＣＤ₁₀〜ＣＤ₁₃の４信号と、ＣＤ₁₄〜ＣＤ
₁₇の４信号からなる。

【０１１５】このとき出力バッファ３４_qが活性化状態
（出力バッファ活性化信号ＢＯＢが０の状態）であれ
ば、出力バッファ制御信号ＣＤ_0q及びＣＤ_1qを受けてす
べてのデータ出力信号Ｄ_qのレベルが、図８（Ｎ）、
（Ｏ）に示すように徐々に”０”に近付く。

【０１１６】センスアンプ活性期間ＴＥ経過後、センス
アンプ活性化信号ＴＳＡ２が”１”から”０”に切り替
わると、図８（Ｅ）に示すように、すべての出力バッフ
ァ制御信号ＣＤ_0qが”０”から”１”に変化し、同時に
出力バッファ制御信号ＣＤ_1qが図８（Ｆ）、（Ｇ）に示
すように、”０”からセンスアンプ出力信号ＴＤ_qと同
相の値に変化する。このとき出力バッファ３４_qが活性
化状態であれば、すべてのデータ出力信号Ｄ_qはセンス
アンプ出力信号ＴＤ_qと同相の値、すなわち、センスア
ンプ３２_qの活性期間中にメモリセルから読み出したデ
ータ値になる。

【０１１７】以上のように、この実施の形態の特徴は、
センスアンプ活性期間ＴＥ中にすべてのデータ出力信号
Ｄ_qを徐々に”０”に変化させ、活性期間終了後におい
て、活性期間中に読み出したデータを出力することにあ
る。従ってセンスアンプ活性期間開始時には出力バッフ
ァ３２_qを活性化状態にしておく必要がある。

【０１１８】次に、図７の回路図及び図８の波形図を参
照して第２の実施の形態の動作を更に詳細に説明する。
図７（ａ）に示す制御回路３３_qにおいて、センスアン
プ活性期間ＴＥ中はセンスアンプ活性化信号ＴＳＡ２
が”１”であるので、インバータ６１から出力される出
力バッファ制御信号ＣＤ_0qは図８（Ｅ）に示すように”
０”となる。また、この時ＮＡＮＤ回路６２の出力信号
Ｓ₇₀は”１”となり、この信号Ｓ₇₀をインバータ６３で
位相反転して得られる出力バッファ制御信号ＣＤ_1qは図
８（Ｆ）、（Ｇ）に示すように”０”となる。

【０１１９】センスアンプ活性期間ＴＥが経過すると、
センスアンプ活性化信号ＴＳＡ２が”０”となるため、
出力バッファ制御信号ＣＤ_0qは図８（Ｅ）に示すよう
に”１”となる。このとき信号Ｓ₇₀はセンスアンプ出力
信号ＴＤ_qの逆相であるから、出力バッファ制御信号Ｃ
Ｄ_1qはセンスアンプ出力信号ＴＤ_qと同相の信号にな
る。すなわち、センスアンプ出力信号ＴＤ_qがＴＤ₀〜Ｔ
Ｄ₇であり、そのうちセンスアンプ出力信号ＴＤ₀〜ＴＤ
₃が図８（Ｃ）に示す”１”の信号であり、センスアン
プ出力信号ＴＤ₄〜ＴＤ₇が図８（Ｄ）に示すような”
１”から”０”へ変化する信号であるときは、出力バッ
ファ制御信号ＣＤ_1qは図８（Ｆ）に示す”１”の出力バ
ッファ制御信号ＣＤ₁₀〜ＣＤ₁₃、図８（Ｇ）に示す”
０”に変化する出力バッファ制御信号ＣＤ₁₄〜ＣＤ₁₇と
なる。

【０１２０】次に、図７（ｂ）に示す出力バッファ３４
_qにおいて、出力バッファ活性化信号ＢＯＢが”０”
で、出力バッファ３４_qが活性化状態であるとする。こ
のとき、信号Ｓ₇₁はインバータ６５により出力バッファ
活性化信号ＢＯＢを位相反転した信号であるから”１”
である。センスアンプ活性期間ＴＥ中は出力バッファ制
御信号ＣＤ_0qが図８（Ｅ）に示すように、”０”であ
り、また、この信号ＣＤ_0qをインバータ６８で位相反転
して得られる信号Ｓ₇₂は”１”となるので、Ｐチャンネ
ルＭＯＳトランジスタＴ_P70及びＮチャンネルＭＯＳト
ランジスタＴ_N70がそれぞれ非導通状態となり、またＮ
チャンネルＭＯＳトランジスタＴ_N72が導通状態とな
る。

【０１２１】従って、ＮチャンネルＭＯＳトランジスタ
Ｔ_N72のドレイン電位（信号ＳＮ_0q）は、センスアンプ
活性期間ＴＥ中は図８（Ｌ）及び（Ｍ）に示すように”
０”となり、よって、この信号ＳＮ_0qがゲートに印加さ
れるＮチャンネルＭＯＳトランジスタＴ_N73が非導通と
なる。更に、出力バッファ制御信号ＣＤ_1qは前述したよ
うに”０”であるので、ＮＡＮＤ回路６６の出力信号Ｓ
Ｐ_qは図８（Ｈ）及び（Ｊ）に示すように”１”とな
り、この信号Ｓ Ｐ_qがゲートに印加されるＰチャンネル
ＭＯＳトランジスタＴ_P71は非導通とされる。

【０１２２】また、これと同時に、ＮＯＲ回路６７の出
力信号ＳＮ_1qはセンスアンプ活性期間ＴＥ中は図８
（Ｉ）及び（Ｋ）に示すように”１”であるので、Ｎチ
ャンネルＭＯＳトランジスタＴ_N71は導通する。この結
果、ＮチャンネルＭＯＳトランジスタＴ_N71のドレイ
ン、ソースを通して放電電流が流れ、出力バッファ３４
_qのデータ出力信号Ｄ_qは”０”となる。

【０１２３】ここで、前述の通り、ＮチャンネルＭＯＳ
トランジスタＴ_N71 及びＴ_N73はそれぞれの能力を合計
すると従来の半導体装置の出力最終段のＮチャンネルＭ
ＯＳトランジスタ（図１９（ｂ）のＴ_N197）の能力にほ
ぼ等しくなるように設定されており、また、例えば、Ｔ
_N197のゲート長を３００μｍとすると、この実施の形態
におけるＴ_N73のゲート長を２００μｍ、Ｔ_N71のゲート
長を１００μｍに設定してある（ゲート幅は揃える）。
つまり、Ｔ_N71のみ導通するセンスアンプ活性期間ＴＥ
中においては、データ出力信号Ｄ_qをデータ”０”のレ
ベルに下げる能力に関しては、この実施の形態の半導体
装置は従来の半導体装置の３分の１しかないように設定
してある。

【０１２４】従って、この実施の形態では、センスアン
プ活性期間ＴＥ中に従来の半導体装置のおよそ３倍に相
当する時間をかけて徐々に、図８（Ｎ）及び（Ｏ）に示
すように、データ出力信号Ｄ_qが”０”に変化されるこ
ととなる。なお、データ出力信号Ｄ_qを”１”から”
０”に変化させるのに要する時間は、このＮチャンネル
ＭＯＳトランジスタＴ_N73及びＴ_N71の能力の設定によっ
て任意に変更できる。

【０１２５】センスアンプ活性期間ＴＥが経過すると、
出力バッファ制御信号ＣＤ_0qが”１”、信号Ｓ₇₂が”
０”となるので、ＰチャンネルＭＯＳトランジスタＴ
_P70及びＮチャンネルＭＯＳトランジスタＴ_N70がそれぞ
れ導通状態となり、ＮチャンネルＭＯＳトランジスタＴ
_N72が非導通状態となる。

【０１２６】更に、出力バッファ制御信号ＣＤ_1qにはセ
ンスアンプ活性期間ＴＥ中にメモリセルから読み出され
たデータ、すなわちセンスアンプ出力信号ＴＤ_qが出力
されるので、ＮＡＮＤ回路６６の出力信号ＳＰ_q及びＮ
ＯＲ回路６７の出力信号ＳＮ_!qは、図８（Ｈ）〜（Ｋ）
に示すように、それぞれ読み出されたデータ（センスア
ンプ出力信号ＴＤ_q）の逆相信号になる。このとき、Ｔ
_P70とＴ_N70から構成されるトランスファゲートが導通し
ているので、信号ＳＮ_!qはトランスファゲートを通して
信号ＳＮ_0qとして現れるので、信号ＳＮ_0qも図８（Ｌ）
及び（Ｍ）に示すように、読み出されたデータの逆相信
号になる。

【０１２７】従って、読み出されたデータの逆相信号
が”１”のときはトランジスタＴ_P71が非導通、トラン
ジスタＴ_N71及びＴ_N73がそれぞれ導通状態となり、トラ
ンジスタＴ_N71及びＴ_N73にそれぞれ放電電流が流れるた
め、データ出力信号Ｄ_qは”０”となる。一方、読み出
されたデータの逆相信号が”０”のときはトランジスタ
Ｔ_P71が導通、トランジスタＴ_N71及びＴ_N73がそれぞれ
非導通状態となり、トランジスタＴ_P71を通して電源電
圧Ｖ_CCが出力されるため、データ出力信号Ｄ_qは”１”
となる。つまり、センスアンプ非活性期間においては、
データ出力信号Ｄ_qはメモリセルから読み出されたデー
タ（センスアンプ出力信号ＴＤ_q）と同一論理値とな
り、また、出力最終段の能力が従来の半導体装置と等し
くなる。

【０１２８】図８の例ではセンスアンプ活性期間ＴＥ中
に、図８（Ｂ）に示すデータラッチ制御信号ＴＳＡＬ
が”０”から”１”に変化し、データラッチ活性期間と
なったとき、センスアンプ出力信号ＴＤ₀〜ＴＤ₇のうち
ＴＤ₀〜ＴＤ₃は図８（Ｃ）に示すように、”１”のデー
タを保持し、ＴＤ₄〜ＴＤ₇は図８（Ｄ）に示すように”
１”から”０”に変化するものとする。データラッチ制
御信号ＴＳＡＬが”１”から”０”に変化した後にデー
タラッチ活性期間Ｔ_DLが終了する。この時点でラッチさ
れたデータがチップ外部に出力されることになる。

【０１２９】この場合、センスアンプ活性期間ＴＥ中に
データ出力信号Ｄ₀〜Ｄ₃とＤ₄〜Ｄ₇がそれぞれ図８
（Ｎ）、（Ｏ）に示すように、”０”に変化している。
従って、センスアンプ活性期間経過後は、データ出力信
号Ｄ₀〜Ｄ₃は図８（Ｎ）に示すように”０”からＴＤ₀
〜ＴＤ₃と同じ”１”に変化し、データ出力信号Ｄ₄〜Ｄ
₇は図８（Ｏ）に示すように、ＴＤ₄〜ＴＤ₇と同じ”
０”を保持する。以上で読み出し動作が完了する。

【０１３０】なお、出力バッファ非活性状態、すなわち
出力バッファ活性化信号ＢＯＢが”１”の状態では、図
７（ｂ）において信号Ｓ Ｐ_qが”１”、信号ＳＮ_0q及び
ＳＮ_!qがそれぞれ”０”となるため、ＰチャンネルＭＯ
ＳトランジスタＴ_P71とＮチャンネルＭＯＳトランジス
タＴ_N71及びＴ_N73がそれぞれ非導通状態となり、よっ
て、データ出力信号Ｄ_qは中間電位となる。

【０１３１】この本発明の第２の実施の形態の効果は、
第１の実施の形態の効果と同じ次の２点である。本発明
の第２の実施の形態では、センスアンプ活性期間ＴＥ中
にすべてのデータ出力信号Ｄ_qを図８（Ｎ）、（Ｏ）に
示したように、時間をかけて徐々に”０”に変化され
て”０”になった後固定される。このとき、図７（ｂ）
に示すＮチャンネルＭＯＳトランジスタＴ_N71に流れる
放電電流は、図８（Ｑ）に示すように緩やかな変化をす
るため、複数のデータ出力信号Ｄ_qが同時に”１”か
ら”０”に切り替わる場合の放電電流が急激にＧＮＤ電
源に流れ込む状態を回避でき、これによりＧＮＤ電源の
変動を図８（Ｐ）に示すように抑制できる。

【０１３２】すなわち、この第２の実施の形態の効果は
第１に電源ノイズを抑制し、電源ノイズによる誤動作を
防止することである。第２に読み出し速度の遅れを伴わ
ずに電源ノイズによる誤動作を防止できるということで
ある。

【０１３３】（第３の実施の形態）次に、本発明の第３
の実施の形態について説明する。前記第１の実施の形態
はＧＮＤ電源のノイズ耐性が低く、データ値が”１”か
ら”０”に変化した場合を扱ったが、この第３の実施の
形態はＶ_cc電源のノイズ耐性が低く、デ−タ値が”０”
から”１”に変化した場合の誤動作を、出力バッファ制
御信号ＣＤ_qがセンスアンプ活性期間に順次”１”に変
化するように制御回路３３₀〜３３_jを構成することで防
止するようにした、第１の実施の形態の変形例である。

【０１３４】従って、制御回路３３₀〜３３_jの役割、機
能、回路構成が第１の実施の形態とは異なる。本発明の
第３の実施の形態における制御回路３３₀〜３３_jの役割
は、センスアンプ３２₀〜３２_jの活性期間中においては
一定の時間差をもって”１”に変化し、そのまま”１”
に固定され、非活性期間中においてはセンスアンプ３２
₀〜３２_jが読み出したデータ値をもつ出力バッファ制御
信号ＣＤ_qを出力バッファ３４₀〜３４_jに入力すること
である。

【０１３５】また、第３の実施の形態における制御回路
３３₀〜３３_jの機能は、センスアンプ３２₀〜３２_jの活
性期間中においては出力信号ＣＤ_qを一定の時間差をも
たせて”１”に変化させそのまま”１”に固定すること
と、非活性期間中においては出力信号ＣＤ_qとしてセン
スアンプ出力信号ＴＤ_qと同相の信号を出力することで
ある。

【０１３６】本形態における制御回路３３₀〜３３_jの構
成は、図２（ａ）に示した構成とデータ出力切換回路４
４以外は同様であるので、データ出力切換回路４４の回
路構成についてのみ説明する。図９（ａ）はこの実施の
形態に用いる制御回路３３₀〜３３_j内のデータ出力切換
回路の回路図を示す。データ出力切換回路４４は、図９
（ａ）に示すように、信号ＳＩ_qを入力とし信号Ｓ₉₀を
出力とするインバータ７１と、Ｖ_cc電源をソースとし信
号ＳＩ_qをゲート入力とし節点Ｖ₉₀をドレインとするＰ
チャンネルＭＯＳトランジスタＴ_P90と、節点Ｖ₉₀をソ
ースとし信号ＴＤ_qをゲート入力とし信号Ｓ₉₁をドレイ
ン出力とするＰチャンネルＭＯＳトランジスタＴ
_P91と、信号Ｓ₉₁をドレイン入力とし信号ＴＤ_qをゲート
入力とし節点Ｖ₉₁をソースとするＮチャンネルＭＯＳト
ランジスタＴ_N90と、節点Ｖ₉₁をドレインとし信号Ｓ₉₀
をゲート入力としＧＮＤ電源をソースとするＮチャンネ
ルＭＯＳトランジスタＴ_N91と、信号Ｓ₉₁をドレイン入
力とし信号ＳＩ_qをゲート入力としＧＮＤ電源をソース
とするＮチャンネルＭＯＳトランジスタＴ_N92と、信号
Ｓ₉₁を入力とし出力バッファ制御信号ＣＤ_qを出力とす
るインバータ７２から構成される。

【０１３７】次に、本発明の第３の実施の形態における
データ出力切換回路４４の動作について、図９（ｂ）に
示すセンスアンプ活性期間中及び活性期間前後の主要信
号の波形図と共に説明する。読み出し動作が開始されセ
ンスアンプ活性化信号ＴＳＡ２（図９（ｂ））が”０”
から”１”に切り替わると、データ出力切換回路入力信
号ＳＩ_qが１本ずつあるいは複数本ずつ時間差ｔ₀をもっ
て”０”から”１”に変化する。図９では、データ出力
信号Ｄ_qがＤ₀〜Ｄ₇の８本の場合で、信号ＳＩ₀及びＳＩ
₁は図９（ｂ）にＳＩ_0,1で示すように、センスアンプ活
性期間開始からの遅延時間０でデータ”０”から”１”
に変化する。同様に、図９（ｂ）にＳＩ_2,3、ＳＩ_4,5、
ＳＩ_6,7でそれぞれ示すように、ＳＩ₂及びＳＩ₃は遅延
時間ｔ₀、ＳＩ₄及びＳＩ₅は２ｔ₀、ＳＩ₆及びＳＩ₇は３
ｔ₀で”０”から”１”に変化するものとする。

【０１３８】また、図９（ｂ）に示すように、センスア
ンプ出力信号ＴＤ₀〜ＴＤ₇のうち、ＴＤ₀〜ＴＤ₃は”
０”を保持し、ＴＤ₄〜ＴＤ₇はセンスアンプ活性期間Ｔ
Ｅ中に、データラッチ制御信号ＴＳＡＬが”０”から”
１”に変化し、データラッチ活性期間となったとき、”
０”から”１”に切り替わるものとする。

【０１３９】センスアンプ活性化信号ＴＳＡ２が”１”
であるセンスアンプ活性期間ＴＥにおいては、データ入
力切換信号ＳＩ_q（図９（ｂ）の例ではＳＩ₀〜ＳＩ₇）
が上記のように”１”になると、図９（ａ）に示すよう
にこのデータ入力切換信号ＳＩ_qがゲートに印加される
ＰチャンネルＭＯＳトランジスタＴ_P90は非導通状態に
なり、ＮチャンネルＭＯＳトランジスタＴ_N92は導通状
態となる。

【０１４０】また、このときインバータ７１によりデー
タ入力切換信号ＳＩ_qが位相反転され、インバータ７１
の出力信号Ｓ₉₀が”０”となるため、信号Ｓ₉₀がゲート
に印加されるＮチャンネルＭＯＳトランジスタＴ_N91は
非導通状態となる。ＮチャンネルＭＯＳトランジスタＴ
_N92が導通状態であることから、Ｔ_N92のドレイン電位で
ある信号Ｓ₉₁が”０”になり、この信号Ｓ₉₁をインバー
タ７２により位相反転して得られる出力バッファ制御信
号ＣＤ_q（図９（ｂ）の例ではＣＤ₀〜ＣＤ₇）は”１”
となる。

【０１４１】センスアンプ活性期間ＴＥ終了後、データ
出力切換回路入力信号ＳＩ_qが図９（ｂ）に示すよう
に”０”となると、ＰチャンネルＭＯＳトランジスタＴ
_P90は導通状態、 ＮチャンネルＭＯＳトランジスタＴ
_N92は非導通状態、信号Ｓ₉₀が”１”となるため、Ｎチ
ャンネルＭＯＳトランジスタＴ_N91が導通状態になる。
従って、ＰチャンネルＭＯＳトランジスタＴ_P91とＮチ
ャンネルＭＯＳトランジスタＴ_N90はインバータとして
動作するので、信号Ｓ₉₁はセンスアンプ出力信号ＴＤ_q
の逆相信号となり、出力バッファ制御信号ＣＤ_qは図９
（ｂ）に示すようにＴＤ_qと同相の信号になる。

【０１４２】出力バッファ制御信号ＣＤ_qは出力バッフ
ァ３４_qに入力される。信号ＣＤ_qの入力をうけて、出力
バッファ活性化状態では出力バッファ制御信号ＣＤ_qと
同相の信号がデータ出力信号Ｄ_qとして出力される。す
なわち、データ出力信号Ｄ_qは、センスアンプ活性期間
ＴＥ中においては、一定の時間差をもって１本ずつ、あ
るいは複数本ずつ”１”に変化し、そのまま”１”に固
定される信号となり、センスアンプ非活性期間において
はセンスアンプ出力信号ＴＤ_q、つまりメモリセルアレ
イから読み出したデータと同相の信号となる。

【０１４３】次に、この第３の実施の形態の特徴及び効
果を説明する。第３の実施の形態では、センスアンプ活
性期間ＴＥ中のデータ出力信号Ｄ_qを時間差をもたせ
て”１”に変化させるようにしたため、Ｖ_cc電源のノイ
ズ耐性がＧＮＤ電源よりも弱い場合、複数のデータ出力
信号Ｄ_qが”０”から”１”に切り替わるときに発生す
る充電電流を分散させてＶ_cc電源の変動を抑制すること
ができる。従って、この第３の実施の形態の第１の効果
は電源ノイズ（ここではＶ_cc電源の変動）を抑制し、電
源ノイズによる誤動作を防止することである。第２の効
果は読み出し速度の遅れを伴わずに電源ノイズによる誤
動作を防止できることである。

【０１４４】（第４の実施の形態）次に、本発明の第４
の実施の形態について説明する。前記第２の実施の形態
はＧＮＤ電源のノイズ耐性が低く、データ値が”１”か
ら”０”に変化した場合を扱ったが、この第４の実施の
形態はＶ_cc電源のノイズ耐性が低く、デ−タ値が”０”
から”１”に変化した場合の誤動作を、出力バッファ制
御信号ＣＤ_qがセンスアンプ活性期間に徐々に”１”に
変化するように制御回路３３₀〜３３_jを構成することで
防止するようにした、第２の実施の形態の変形例であ
る。

【０１４５】従って、この実施の形態は第２の実施の形
態とは制御回路３３₀〜３３_jの役割、機能、回路構成と
出力バッファ３４₀〜３４_jの機能、回路構成が異なる。

【０１４６】本発明の第４の実施の形態における制御回
路３３₀〜３３_jの役割は、センスアンプ３２₀〜３２_jの
活性期間と非活性期間とで出力バッファ３４₀〜３４_jの
最終段のＰチャンネルＭＯＳトランジスタの容量を変更
する制御信号と、センスアンプ活性期間中は”１”とな
り非活性期間中はセンスアンプ３２₀〜３２_jの読み出し
たデータと同相になる信号を出力バッファ３４₀〜３４_j
に入力することである。

【０１４７】出力バッファ回路３４₀〜３４_jの役割は、
第２の実施の形態と全く同様で、出力バッファ活性化状
態（出力バッファ活性化信号ＢＯＢが”０”の状態）に
おいて、制御回路３３₀〜３３_jから入力されたデータを
チップ外部に出力することである。

【０１４８】次に、制御回路３３₀〜３３_jの機能は、セ
ンスアンプ３２₀〜３２_jの活性期間中は”０”となり非
活性期間中は”１”となる出力バッファ制御信号ＣＤ_0q
（ｑ＝０〜ｊ、各出力バッファ３４₀〜３４_jに対応す
る）と、活性期間中は”１”となり非活性期間中はセン
スアンプ出力信号ＴＤ_qと同相の出力バッファ制御信号
ＣＤ_1qを出力することである。

【０１４９】出力バッファ３４₀〜３４_jの機能は、出力
バッファ非活性化状態においてはデータ出力信号Ｄ_qと
して中間電位を出力し、出力バッファ活性化状態におい
ては、センスアンプ活性期間中に徐々に”１”となりセ
ンスアンプ非活性期間にはセンスアンプ出力信号ＴＤ_q
と同相になるデータ出力信号Ｄ_qを出力することであ
る。

【０１５０】次に、制御回路３３₀〜３３_jと出力バッフ
ァ３４₀〜３４_jの回路構成について説明する。図１０
（ａ）は本発明の第４の実施の形態における制御回路３
３₀〜３３_jの回路図を示す。同図に示すように、制御回
路３３_qはセンスアンプ活性化信号ＴＳＡ２を入力と
し、出力バッファ制御信号ＣＤ_0qを出力とするインバー
タ７４と、信号ＴＳＡ２及びセンスアンプ出力信号ＴＤ
_qを入力とし信号Ｓ₁₀₂を出力とするＮＯＲ回路７５と、
信号Ｓ₁₀₂を入力とし出力バッファ制御信号ＣＤ_1qを出
力とするインバータ７６から構成される。

【０１５１】次に、制御回路３３_qの動作を図１０
（ａ）及び図１１を参照しながら説明する。センスアン
プ活性期間ＴＥ中は図１１（Ａ）に示すセンスアンプ活
性化信号ＴＳＡ２が”１”であるので、図１０（ａ）の
インバータ７４から出力される出力バッファ制御信号Ｃ
Ｄ_0qは図１１（Ｅ）に示すように”０”であり、また図
１０（ａ）のＮＯＲ回路７５の出力信号Ｓ₁₀₂が”０”
であるから出力バッファ制御信号ＣＤ_1qは図１１（Ｆ）
及び（Ｇ）に示すように”１”である。ここでは、出力
バッファ制御信号ＣＤ_1qはＣＤ₁₀〜ＣＤ₁₃の４信号と、
ＣＤ₁₄〜ＣＤ₁₇の４信号からなる。

【０１５２】センスアンプ活性期間ＴＥが経過すると、
図１１（Ａ）に示すセンスアンプ活性化信号ＴＳＡ２
が”０”であるので、出力バッファ制御信号ＣＤ_0qが図
１１（Ｅ）に示すように”１”となる。同時にＮＯＲ回
路７５の出力信号Ｓ₁₀₂は図１１（Ｃ）及び（Ｄ）に示
すセンスアンプ出力信号ＴＤ_qの逆相になり、出力バッ
ファ制御信号ＣＤ_1qは図１１（Ｆ）、（Ｇ）に示すよう
にセンスアンプ出力信号ＴＤ_qと同相の信号になる。

【０１５３】次に、出力バッファ３４_q（３４₀〜３
４_j）の回路構成について説明する。図１０（ｂ）は本
発明の第４の実施の形態の出力バッファ３４_qの回路図
を示す。同図に示すように、出力バッファ３４_qは出力
バッファ活性化信号ＢＯＢを入力とし信号Ｓ₁₀₀を出力
とするインバータ７８と、出力バッファ制御信号ＣＤ_1q
及び信号Ｓ₁₀₀を入力とし信号ＳＰ_1qを出力とするＮＡ
ＮＤ回路７９と、信号ＣＤ_1q及び信号ＢＯＢを入力とす
るＮＯＲ回路８０と、出力バッファ制御信号ＣＤ_0qを入
力とし信号Ｓ₁₀₁を出力とするインバータ８１と、Ｐチ
ャンネルＭＯＳトランジスタＴ_P100、Ｔ_P101、Ｔ_P102及
びＴ_P103と、ＮチャンネルＭＯＳトランジスタＴ_N100及
びＴ_N101から構成されている。

【０１５４】ＰチャンネルＭＯＳトランジスタＴ_P100と
ＮチャンネルＭＯＳトランジスタＴ_N100はそれぞれドレ
イン同士、ソース同士が接続されたトランスファゲート
を構成しており、信号ＳＰ_1qを入力として受け、信号Ｓ
Ｐ_0qを出力する。ＰチャンネルＭＯＳトランジスタＴ
_P102 は、ソースがＶ_cc電源に接続され、信号ＣＤ_0qを
ゲート入力とし、信号ＳＰ_0qをドレイン入力とする。Ｐ
チャンネルＭＯＳトランジスタＴ_p101は、ソースがＶ_cc
電源に接続され、信号ＳＰ_1qをゲート入力としデータ出
力信号Ｄ_qをドレイン出力とする。ＰチャンネルＭＯＳ
トランジスタＴ_P103は、ソースがＶ_cc電源に接続され、
信号ＳＰ_0qをゲート入力としデータ出力信号Ｄ_qをドレ
イン出力とする。更に、ＮチャンネルＭＯＳトランジス
タＴ_N101は、信号ＳＮ_qをゲート入力とし、ソースがＧ
ＮＤ電源に接続され、ドレインがトランジスタＴ_P103及
びＴ_P101の各ドレインにそれぞれ接続されている。ここ
で、ＰチャンネルＭＯＳトランジスタＴ_P103とＴ_P101の
能力の合計が従来の半導体装置のＴ_P197（図１９
（ｂ））の能力にほぼ等しくなるように設定されてい
る。

【０１５５】前記第２の実施の形態では、センスアンプ
活性期間中、すべてのデータ出力信号Ｄ_qを徐々に”
０”に変化させていたのに対し、図１０（ｂ）に示した
第４の実施の形態における出力バッファ３４_qの動作の
特徴は、センスアンプ活性期間中にすべてのデータ出力
信号Ｄ_qを徐々に”１”に変化させ、活性期間終了後に
おいて、活性期間中に読み出したデータを出力すること
にある。ただし、センスアンプ活性期間開始時に出力バ
ッファ３４_qを活性化状態にしておく必要がある点につ
いては第２の実施の形態と同様である。

【０１５６】次に、図１０（ｂ）に示した出力バッファ
３４_qの動作について、図１１に示すセンスアンプ３２_q
の活性期間中及び活性期間前後の主要信号の波形図と共
に説明する。いま、出力バッファ活性化信号ＢＯＢが”
０”で、出力バッファ３４_qが活性化状態であるとす
る。このとき図１０（ｂ）に示すインバータ７８の出力
信号Ｓ₁₀₀は”１”である。センスアンプ活性期間ＴＥ
中は前述したように、出力バッファ制御信号ＣＤ_0qは”
０”（図１１（Ｅ））であり、これをインバータ８１で
位相反転して得られる信号Ｓ₁₀₁は”１”となるので、
ＰチャンネルＭＯＳトランジスタＴ_P100は非導通状態と
され、またゲートに出力バッファ制御信号ＣＤ_0qが入力
されるＮチャンネルＭＯＳトランジスタＴ_N100が非導通
状態とされ、ＰチャンネルＭＯＳトランジスタＴ_P102が
導通状態とされる。従って、ＰチャンネルＭＯＳトラン
ジスタＴ_P102を通してＰチャンネルＭＯＳトランジスタ
Ｔ_P103のゲートがＶｃｃ電源に接続され、信号ＳＰ
_0qが”１”となり、ＰチャンネルＭＯＳトランジスタＴ
_P103が非導通となる。

【０１５７】一方、センスアンプ活性期間ＴＥ中は前述
したように、出力バッファ制御信号ＣＤ_1qが”１”であ
るので、ＮＡＮＤ回路７９の出力信号ＳＰ_1q（図１１の
例ではＳ₁₀〜Ｓ₁₇）は図１１（Ｉ）及び（Ｋ）に示すよ
うに”０”となり、この信号ＳＰ_1qがゲートに入力され
るＰチャンネルＭＯＳトランジスタＴ_P101は導通状態と
なる。同様に、出力バッファ制御信号ＣＤ_1qが”１”で
あることから、ＮＯＲ回路８０の出力信号ＳＮ_q（図１
１の例ではＳＮ₀〜ＳＮ₇）が図１１（Ｈ）及び（Ｊ）に
示すように”０”となり、この信号ＳＮ_qがゲートに印
加されるＮチャンネルＭＯＳトランジスタＴ_N101は非導
通状態となる。

【０１５８】前述したように、ＰチャンネルＭＯＳトラ
ンジスタＴ_P101とＴ_P103はそれぞれの能力を合計すると
従来の半導体装置の出力最終段のＰチャンネルＭＯＳト
ランジスタ（図１９（ｂ）のＴ_P197）の能力に等しくな
るように設定されている。従って、この実施の形態では
Ｔ_P101のみ導通するセンスアンプ活性期間ＴＥにおいて
は、データ出力信号Ｄ_qをデータ”１”のレベルに上げ
る能力は従来の半導体装置よりも小さい。従って、第４
の実施の形態の半導体装置では、センスアンプ活性期間
ＴＥ中は、従来の半導体装置よりも長い時間をかけてデ
ータ出力信号Ｄ_q（図１１の例ではＤ₀〜Ｄ₇）が図１１
（Ｏ）及び（Ｐ）に示すように”１”に変化される。

【０１５９】なお、このデータ出力信号Ｄ_qを”１”に
変化させるのに要する時間は、ＰチャンネルＭＯＳトラ
ンジスタＴ_P101とＴ_P103の能力の設定によって任意に変
更できる。

【０１６０】上記のセンスアンプ活性期間ＴＥが経過す
ると、出力バッファ制御信号ＣＤ_0qが図１１（Ｅ）に示
したように”１”であり、信号Ｓ₁₀₁が”０”となるの
で、ＰチャンネルＭＯＳトランジスタＴ_P100及びＮチャ
ンネルＭＯＳトランジスタＴ_N100が導通状態となり、Ｐ
チャンネルＭＯＳトランジスタＴ_P102が非導通状態とな
る。

【０１６１】更に、出力バッファ制御信号ＣＤ_1qにはセ
ンスアンプ活性期間ＴＥ中にメモリセルから読み出され
たデータ、すなわちセンスアンプ出力信号ＴＤ_qが出力
されるので、ＮＡＮＤ回路７９の出力信号ＳＰ_1q及びＮ
ＯＲ回路８０の出力信号ＳＮ_qは、図１１（Ｈ）〜
（Ｋ）に示すように、それぞれ読み出されたデータ（セ
ンスアンプ出力信号ＴＤ_q）の逆相信号になる。

【０１６２】このとき、Ｔ_P100とＴ_N100から構成される
トランスファゲートが導通しているので、信号ＳＰ_1qは
トランスファゲートを通して信号ＳＰ_0qとして現れるの
で、信号ＳＰ_0qも図１１（Ｍ）及び（Ｎ）に示すよう
に、読み出されたデータ（センスアンプ出力信号Ｔ
Ｄ_q）の逆相信号になる。

【０１６３】従って、読み出されたデータの逆相信号
が”０”のときはトランジスタＴ_N101が非導通、トラン
ジスタＴ_P101及びＴ_P103がそれぞれ導通状態となり、ト
ランジスタＴ_P101及びＴ_P103にそれぞれ充電電流が流れ
るため、データ出力信号Ｄ_qは”１”となる。一方、読
み出されたデータの逆相信号が”１”のときはトランジ
スタＴ_N101が導通、トランジスタＴ_P101及びＴ_P103がそ
れぞれ非導通状態となり、トランジスタＴ_N101を通して
放電電流が流れるため、データ出力信号Ｄ_qは”０”と
なる。つまり、センスアンプ非活性期間においては、デ
ータ出力信号Ｄ_qはメモリセルから読み出されたデータ
（センスアンプ出力信号ＴＤ_q）と同一論理値となり、
また、出力最終段の能力が従来の半導体装置と等しくな
る。

【０１６４】図１１の例ではセンスアンプ活性期間ＴＥ
中に、図１１（Ｂ）に示すデータラッチ制御信号ＴＳＡ
Ｌが”０”から”１”に変化し、データラッチ活性期間
となったとき、センスアンプ出力信号ＴＤ₀〜ＴＤ₇のう
ちＴＤ₀〜ＴＤ₃は図１１（Ｃ）に示すように、”０”の
データを保持し、ＴＤ₄〜ＴＤ₇は図１１（Ｄ）に示すよ
うに”０”から”１”に変化するものとする。データラ
ッチ制御信号ＴＳＡＬが”１”から”０”に変化した後
にデータラッチ活性期間Ｔ_DLが終了する。この時点でラ
ッチされたデータがチップ外部に出力されることにな
る。

【０１６５】この場合、センスアンプ活性期間ＴＥ中に
データ出力信号Ｄ₀〜Ｄ₃とＤ₄〜Ｄ₇がそれぞれ図１１
（Ｏ）、（Ｐ）に示すように、”１”に変化している。
従って、センスアンプ活性期間経過後は、データ出力信
号Ｄ₀〜Ｄ₃は図１１（Ｏ）に示すように”１”からＴＤ
₀〜ＴＤ₃と同じ”０”に変化し、データ出力信号Ｄ₄〜
Ｄ₇は図１１（Ｐ）に示すように、ＴＤ₄〜ＴＤ₇と同
じ”１”を保持する。以上で読み出し動作が完了する。

【０１６６】なお、出力バッファ非活性状態、すなわち
出力バッファ活性化信号ＢＯＢが”１”の状態では、図
１０（ｂ）において信号ＳＰ_0q及びＳＰ_1qがそれぞれ”
１”、信号ＳＮ_qが”０”となり、ＰチャンネルＭＯＳ
トランジスタＴ_P101及びＴ_P103とＮチャンネルトランジ
スタＴ_N101がそれぞれ非導通状態となるため、データ出
力信号Ｄ_qは中間電位となる。

【０１６７】以上のように、本発明の第４の実施の形態
の特徴は、センスアンプ活性期間中にすべてのデータ出
力信号Ｄ_qを徐々に”１”に変化させ、活性期間終了後
において、活性期間中にメモリセルから読み出したデー
タを出力することにある。このセンスアンプ活性期間Ｔ
Ｅ中ではＮチャンネルＭＯＳトランジスタＴ_P101のみ導
通しているので、それに流れる充電電流は図１１（Ｒ）
に示すように緩やかな変化をするため、複数のデータ出
力信号Ｄ_qが同時に”０”から”１”に変化した場合
に、Ｖ_cc電源から流れ出す充電電流のピーク値を抑制で
き、よって図１１（Ｑ）に示すようにＶ_cc電源の変動を
抑制し、Ｖ_cc電源の変動による誤動作を防止することが
できる。

【０１６８】なお、センスアンプ活性期間ＴＥ開始時に
出力バッファ３４_qを活性化状態にしておく必要がある
のは第２の実施の形態と同様である。本発明の第４の実
施の形態の効果は、次の２点である。第１の効果は、電
源ノイズ（ここではＶ_cc電源の変動）を抑制し、電源ノ
イズによる誤動作を防止することである。第２の効果
は、読み出し速度の遅れを伴わずに電源ノイズによる誤
動作を防止することである。

【０１６９】

【実施例】次に、本発明の実施例について説明する。第
１の実施の形態の図５に示したセンスアンプ活性期間Ｔ
Ｅを３０ｎｓ、遅延時間ｔ₀を５ｎｓ、データラッチ待
機時間Ｔ_Sを２０ｎｓ、データラッチ活性期間Ｔ_DLを５
ｎｓとする。センスアンプ活性化信号ＴＳＡ２が”０”
から”１”に変化した時刻を基準として、８個の出力バ
ッファ３４₀〜３４₇のデータ出力信号Ｄ₀〜Ｄ₇がデー
タ”１”（ただし変化前のデータ値が”１”だった場
合）から”０”に変化するまでに要する時間（遅延時
間）は、Ｄ₀及びＤ₁が０、Ｄ₂及びＤ₃がｔ₀、Ｄ₄及びＤ
₅が２ｔ₀、Ｄ₆及びＤ₇が３ｔ₀であるものとする。ここ
で、遅延時間ｔ₀ は、データ出力信号Ｄ₀〜Ｄ₇がすべ
てデータラッチ待機期間（Ｔ_s）中に”０”に変化する
ように設定した。

【０１７０】次に、本発明の実施例の動作について、図
１と図４及び図５を参照して説明する。センスアンプ出
力信号ＴＤ₀〜ＴＤ₃はデータ”１”を保持し、ＴＤ₄〜
ＴＤ₇はデータ”１”から”０”に切り替わるものとす
る（図４（Ｊ）、（Ｋ）参照）。読み出し動作におい
て、センスアンプ３２₀〜３２₇の活性化に伴いセンスア
ンプ活性化信号ＴＳＡ２（図４（Ａ））が”０”から”
１”に変化すると、出力バッファ制御信号ＣＤ₀及びＣ
Ｄ₁が”１”から”０”に変化し、出力バッファ制御信
号ＣＤ₀及びＣＤ₁の変化を受けてデータ出力信号Ｄ₀及
びＤ₁も”１”から”０”に変化する（図４（Ｌ）、図
５（Ｐ））。

【０１７１】更に、５ｎｓ経過後、出力バッファ制御信
号ＣＤ₂及びＣＤ₃が”１”から”０”に変化し、信号Ｃ
Ｄ₂及びＣＤ₃の変化をうけてデータ出力信号Ｄ₂及びＤ₃
が”１”から”０”に変化する（図４（Ｍ）、図５
（Ｑ））。更に、５ｎｓ経過後、すなわちセンスアンプ
活性開始から１０ｎｓ後にＣＤ₄及びＣＤ₅が”１”か
ら”０”に変化し、データ出力信号Ｄ₄及びＤ₅が”１”
から”０”に変化する（図４（Ｎ）、図５（Ｒ））。同
様に、センスアンプ活性開始から１５ｎｓ後にＣＤ₆及
びＣＤ₇が”１”から”０”に変化し、データ出力信号
Ｄ₆及びＤ₇が”１”から”０”に変化し（図４（Ｏ）、
図５（Ｒ））、データ出力信号Ｄ₀〜Ｄ₇がすべて”０”
に変化し、そのまま”０”を保持する。

【０１７２】センスアンプ活性開始してから２０ｎｓ
後、データラッチ制御信号ＴＳＡＬが”０”から”１”
に変化し（図５（Ｔ））、データラッチ活性期間とな
り、センスアンプ出力信号ＴＤ₄〜ＴＤ₇が”１”から”
０”に切り替わる（図４（Ｊ）、（Ｋ））。データラッ
チ制御信号ＴＳＡＬが”１”から”０”に変化した５ｎ
ｓ後にデータラッチ活性期間Ｔ_DLが終了する。この時点
でラッチされたデータがチップ外部に出力されることに
なる。

【０１７３】更に、５ｎｓ後にセンスアンプ活性化信号
ＴＳＡ２が”１”から”０”に変化し、センスアンプ活
性期間ＴＥ が終了すると、出力バッファ制御信号ＣＤ₀
〜ＣＤ₇が”０”からセンスアンプ出力信号ＴＤ₀〜ＴＤ
₇と同相のデータに切り替わる。すなわち、ＣＤ₀〜ＣＤ
₃は”０”から”１”に変化し、ＣＤ₄〜ＣＤ₇は”０”
を保持する。従って、データ出力信号Ｄ₀〜Ｄ₃は”０”
から”１”に変化し、Ｄ₄〜Ｄ₇ は”０”を保持する。
以上で読み出し動作は終了である。データラッチ活性期
間Ｔ_DL 中はデータ出力信号Ｄ₀〜Ｄ₇が固定されている
ためＧＮＤ電源が安定するので、正確なデータのラッチ
が可能となる。

【０１７４】なお、本実施例では、センスアンプ活性期
間ＴＥ 、遅延時間ｔ₀、データラッチ待機時間Ｔ_s及び
データラッチ活性期間Ｔ_DLの設定に関してトランジスタ
特性及び信号配線などに起因する信号の遅延を考慮して
いないが、信号の遅延が無視できない大きさである場合
は信号の遅延分を充分考慮して各時間及び期間を設定す
るのが望ましい。

【０１７５】本実施例の効果を以下に示す。従来の半導
体装置において、データ出力信号Ｄ₄ 〜Ｄ₇が同時に”
１”から”０”に切り替わる場合、ピーク値３０ｍＡの
放電電流がＧＮＤ電源に流れ込むとする。本実施例の半
導体装置ではＤ₄とＤ₅、及びＤ₆とＤ₇が時間差５ｎｓを
おいて”１”から”０”に切り替わるのでピーク値１５
ｍＡの放電電流が時間差５ｎｓをおいて発生し、ＧＮＤ
電源に流れ込む。従って、ＧＮＤ電源の変動が従来の半
導体装置の半分に抑えられる。

【０１７６】データ出力信号Ｄ₀〜Ｄ₇が同時に”１”か
ら”０”に切り替わった場合には、従来の半導体装置で
はピーク値６０ｍＡだった放電電流が本発明ではピーク
値が４分の１の１５ｍＡに抑えられる。放電電流を抑制
した効果として、ＧＮＤ電源の変動が抑えられ、半導体
装置を構成する諸回路の誤動作が防止される。例えば、
読み出し動作中のセンスアンプの誤動作による誤データ
読み出しや誤データラッチ（図２０（ｃ）に示す）が発
生しなくなる。つまり、読み出し動作の信頼性を向上さ
せることができる。

【０１７７】なお、本発明は以上の実施の形態に限定さ
れるものではなく、ＮチャンネルＭＯＳトランジスタと
ＰチャンネルＭＯＳトランジスタ以外のパイポーラトラ
ンジスタを用いることができることは勿論のこと、様々
なブロック、論理回路、素子を用いることができる。

【０１７８】

【発明の効果】以上説明したように、本発明によれば、
複数の読み出しデータが同時に予め定めた論理値に切り
替わる場合に、出力回路の出力最終段から発生する放電
電流（あるいは充電電流）を分散し、あるいは急激な放
電電流（あるいは充電電流）の発生を回避することで、
放電電流（あるいは充電電流）のピーク電流値を抑制
し、更に読み出し回路の活性期間終了後に読み出しデー
タを外部に出力することで、ＧＮＤ電源（あるいはＶ_cc
電源）が安定した状態で読み出しデータを出力できるた
め、複数のデータ出力信号が同時に”１”（＝“Ｈ”レ
ベル）から”０”（＝“Ｌ”レベル）に切り替わる場合
に生ずるＧＮＤ電源の変動（あるいは”０”から”１”
に切り替わる場合に生ずるＶ_cc電源の変動）を抑制し、
誤動作を防止することができ、これにより、読み出し動
作の信頼性を向上させることができる。

【０１７９】また、本発明によれば、データ出力信号の
読み出し速度を遅らせることなく、ＧＮＤ電源（あるい
はＶ_cc電源）の変動による誤動作を防止できる。読み出
し回路の活性期間中、すなわち読み出しデータが確定す
る以前にすべてのデータ出力信号を”０”又は”１”に
切り替え、活性期間中にのみ”０”又は”１”に固定す
るか、徐々に”０”又は”１”にしておくようにしたた
めである。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示すブロック図であ
る。

【図２】本発明の第１の実施の形態の制御回路と、それ
を構成するデータ出力切換回路及び遅延回路の回路図で
ある。

【図３】本発明の第１の実施の形態の出力バッファの回
路図である。

【図４】本発明の第１の実施の形態の動作を示す主要信
号の波形図である。

【図５】本発明の第１の実施の形態の動作を示す主要信
号の波形図である。

【図６】本発明の第１の実施の形態の動作及び効果説明
用の主要信号の波形図である。

【図７】本発明の第２の実施の形態の制御回路及び出力
バッファの回路図である。

【図８】本発明の第２の実施の形態の動作説明用の主要
信号波形図である。

【図９】本発明の第３の実施の形態のデータ出力切換回
路と動作説明用の主要信号波形図である。

【図１０】本発明の第４の実施の形態の制御回路及び出
力バッファの回路図である。

【図１１】本発明の第４の実施の形態の動作説明用の主
要信号波形図である。

【図１２】従来の半導体装置の一例のブロック図であ
る。

【図１３】従来装置におけるＣＥバッファ及びアドレス
バッファの一例の回路図とそれらの動作説明用信号波形
図である。

【図１４】従来のＯＥバッファの一例の回路図と動作説
明用信号波形図である。

【図１５】従来のＸ系デコーダ群とＹ系デコーダ群の一
例の回路図と、メモリセルＸ系選択信号と入力信号の対
応及びメモリセルＹ系選択信号と入力信号の対応を示す
図である。

【図１６】従来のアドレス変化検出回路（ＡＴＤ）の一
例のブロック図と、信号合成回路及びＡＴＤの動作説明
用信号波形図である。

【図１７】従来の１パルス発生回路の一例の回路図とそ
の動作説明用信号波形図、及び従来の遅延回路の一例の
回路図とその動作説明用信号波形図である。

【図１８】従来の信号合成回路の一例の回路図である。

【図１９】従来のセンスアンプ及び出力バッファの一例
の回路図である。

【図２０】従来のセンスアンプ及び出力バッファの動作
説明用信号波形図である。

【符号の説明】

１０ 外部入力信号バッファ部 １１ ＣＥバッファ １２ ＯＥバッファ １３、１４ アドレスバッファ ２０ メモリセル選択部 ２１ Ｘ系デコーダ ２２ Ｙ系デコーダ ２３ メモリセルアレイ ３０ データ出力部 ３１ アドレス変化検出回路（ＡＴＤ） ３２₀〜３２_j センスアンプ ３３₀〜３３_j、３３_q 制御回路 ３４₀〜３４_j、３４_q 出力バッファ ４１ 遅延回路 ４２、５５、６２、６６、７９ ＮＡＮＤ回路 ４３、４４１、４４２、４７、４８、４９、５２、５
４、６１、６３、６５、６８、７１、７２、７４、７
６、７８、８１ インバータ ４４ デ−タ出力切換回路 ５０ 抵抗素子 ５１ 容量素子 Ｔ_P20、Ｔ_P21、Ｔ_P50、Ｔ_P70、Ｔ_P71、Ｔ_P90、Ｔ_P91、
Ｔ_P100〜Ｔ_P103 ＰチャンネルＭＯＳトランジスタ Ｔ_N20、Ｔ_N21、Ｔ_N50、Ｔ_N70〜Ｔ_N73、Ｔ_N90、Ｔ_N91、
Ｔ_N100、Ｔ_N101 ＮチャンネルＭＯＳトランジスタ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力される第１の活性化信号が第１の論
   理値である活性化期間のときにメモリの読み出し動作を
   行い、該活性化期間内において制御信号が入力されるま
   では前回の読み出しデータを出力し該制御信号入力によ
   り今回読み出したデータを出力する複数の読み出し回路
   と、 該複数の読み出し回路のうち対応する読み出し回路から
   の読み出しデータと第２の活性化信号を入力信号として
   受け、該第２の活性化信号が所定論理値である活性化期
   間に入力された前記読み出しデータを外部へ出力する複
   数の出力回路とを有する半導体装置において、 前記読み出し回路からの読み出しデータと前記第１の活
   性化信号とを入力信号として受け、該第１の活性化信号
   の前記第１の論理値への変化時点から前記制御信号が前
   記読み出し回路に入力されるまでの期間内に、前記入力
   読み出しデータをその値に関係なく予め定めた論理値に
   強制的に固定し、前記第１の活性化信号が第２の論理値
   へ変化した時点で入力読み出しデータをそのままの論理
   値で前記出力回路へ出力する制御回路を、前記複数の読
   み出し回路に対応して複数設け、前記複数の制御回路
   を、互いに異なる時間差又は複数のグループ単位で異な
   る時間差をもって、前記入力読み出しデータをその値に
   関係なく予め定めた論理値に強制的に固定する構成とし
   たことを特徴とする半導体装置。
2. 【請求項２】 前記複数の制御回路は、前記第１の活性
   化信号を予め定めた時間遅延又は遅延することなく出力
   する遅延回路と、前記第１の活性化信号と該遅延回路の
   出力信号とから切換信号を生成する切換信号発生回路
   と、前記読み出し回路からの読み出しデータと該切換信
   号とを入力信号として受け、前記遅延回路の遅延時間後
   に前記予め定めた論理値のデータを読み出しデータとし
   て出力し、前記第１の活性化信号が第２の論理値へ変化
   した時点で入力読み出しデータを切換出力するデータ出
   力切換回路とからなることを特徴とする請求項１記載の
   半導体装置。
3. 【請求項３】 入力される第１の活性化信号が第１の論
   理値である活性化期間のときにメモリの読み出し動作を
   行い、該活性化期間内において制御信号が入力されるま
   では前回の読み出しデータを出力し該制御信号入力によ
   り今回読み出したデータを出力する複数の読み出し回路
   と、 該複数の読み出し回路のうち対応する読み出し回路から
   の読み出しデータと第２の活性化信号を入力信号として
   受け、該第２の活性化信号が所定論理値である活性化期
   間に入力された前記読み出しデータを外部へ出力する複
   数の出力回路とを有する半導体装置において、 前記読み出し回路からの読み出しデータと前記第１の活
   性化信号とに基づいて出力回路制御信号を生成して前記
   読み出しデータとして前記出力回路へ出力する制御回路
   を、前記複数の読み出し回路に対応して複数設け、該出
   力回路制御信号により前記出力回路を、前記読み出し回
   路の活性化期間内においては出力データが該読み出し回
   路の活性期間の全期間にわたって、徐々に所定論理値に
   達するように変化させ、該読み出し回路の活性化期間経
   過後は前記読み出し回路からの読み出しデータと同じ論
   理値のデータを出力させるように制御する構成としたこ
   とを特徴とする半導体装置。
4. 【請求項４】 前記制御回路は、前記読み出し回路から
   の読み出しデータと前記第１の活性化信号とを入力信号
   として受け、該第１の活性化信号の前記第１の論理値へ
   の変化時点から第２の論理値に変化するまでの活性化期
   間内において所定論理値とされた第１の出力回路制御信
   号と、該活性期間内は所定論理値で該活性期間経過後は
   入力読み出しデータに関連した論理値とされた第２の出
   力回路制御信号とをそれぞれ前記読み出しデータとして
   前記出力回路へ出力し、 前記出力回路は、前記第１及び第２の出力回路制御信号
   と前記第２の活性化信号を入力信号として受け、前記読
   み出し回路の活性化期間内においては出力読み出しデー
   タを予め定めた所定論理値に徐々に達するように変化さ
   せ、該読み出し回路の活性化期間経過後は前記第２の出
   力回路制御信号により前記読み出し回路からの読み出し
   データを出力する構成としたことを特徴とする請求項３
   記載の半導体装置。
5. 【請求項５】 前記出力回路は、 該第２の活性化信号が所定論理値である活性化期間にお
   いて、前記読み出しデータを外部へ出力するための互い
   に並列に接続されたＭ個（ただしＭは２以上の整数）の
   出力トランジスタと、 前記第１及び第２の出力回路制御信号と前記第２の活性
   化信号により、前記読み出し回路の活性化期間内におい
   ては（Ｍ−１）個以下の予め定めた数の前記出力トラン
   ジスタを導通状態とし、該読み出し回路の活性化期間経
   過後は前記第２の出力回路制御信号に基づき前記読み出
   し回路からの読み出しデータの論理値に応じて前記Ｍ個
   の出力トランジスタをすべて同時に導通状態又は非導通
   状態に制御するトランジスタ制御回路とから構成したこ
   とを特徴とする請求項４記載の半導体装置。