JP2888200B2 - 半導体装置 - Google Patents

半導体装置

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JP2888200B2
JP2888200B2 JP8181934A JP18193496A JP2888200B2 JP 2888200 B2 JP2888200 B2 JP 2888200B2 JP 8181934 A JP8181934 A JP 8181934A JP 18193496 A JP18193496 A JP 18193496A JP 2888200 B2 JP2888200 B2 JP 2888200B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置に係り、
特にメモリセルアレイからセンスアンプにより読み出し
たデ−タ出力時に発生する電源ノイズを低減する半導体
装置に関する。
【0002】
【従来の技術】図12は従来の半導体装置の一例のブロ
ック図を示す。この従来の半導体装置は、外部入力信号
バッファ部10と、メモリセル選択部20と、データ出
力部300から構成され、(m+1)本のアドレス入力
信号と(j+1)本のデータ出力信号を有し、メモリセ
ル選択部20内のメモリセルアレイ23はX系アドレス
信号とY系アドレス信号でメモリセルを選択する。
【0003】外部入力信号バッファ部10は、チップ活
性化信号CEを入力とし、読み出し動作活性化信号TS
A、X系デコーダ活性化信号BXD、Y系デコーダ活性
化信号BYD、出力活性化内部信号TCEを出力とする
CEバッファ回路11と、出力活性化信号OE及び出力
活性化内部信号TCEを入力とし出力バッファ活性化信
号BOBを出力とするOEバッファ回路12と、X系ア
ドレス入力信号A0〜AkとY系アドレス入力信号Ak+1
〜Amを入力とし、X系アドレス選択信号TA0、BA0
〜TAk、BAkと、Y系アドレス選択信号TAk+1、B
k+1〜TAm、BAmと、X系アドレス変化信号AT0
ATlとY系アドレス変化信号ATk+1〜ATm を出力
とする(m+1)個のアドレスバッファ回路160〜1
mから構成される。ここで、信号TA0〜TAmは信号
0〜Amと同相信号、信号BA0〜BAmは信号A0〜Am
と逆相信号である。
【0004】メモリセル選択部20は、X系デコーダ活
性化信号BXDとX系アドレス選択信号TA0、BA0
TAl、BAlを入力とし、メモリセルX系選択信号M0
〜Mnを出力とするX系デコーダ21と、Y系デコーダ
活性化信号BYDとY系アドレス選択信号TAl+1、B
l+1〜TAm、BAmを入力とし、メモリセルY系選択
信号Mn+1〜Moを出力とするY系デコーダ22と、メモ
リセルX系選択信号Mo〜MnとメモリセルY系選択信号
n+1 〜Moを入力とし、データ読み出し信号DI0
DIjを出力とするメモリセルアレイ23とから構成さ
れる。
【0005】データ出力部300は、読み出し動作活性
化信号TSAとX系アドレス変化信号AT0〜ATlとY
系アドレス変化信号ATl+1〜ATmを入力とし、センス
アンプ活性化信号TSA2とデータラッチ制御信号TS
ALを出力とするアドレス変化検出回路(以下、ATD
と表記)31と、センスアンプ活性化信号TSA2とデ
ータラッチ制御信号TSALとデータ読み出し信号DI
0〜DIjを入力とし、センスアンプ出力信号TD0〜T
jを出力とする(j+1)個のセンスアンプ320〜3
jと、センスアンプ出力信号TD0〜TDjと出力バッ
ファ活性化信号BOBを入力とし、出力信号D0〜Dj
出力とする(j+1)個の出力バッファ回路340〜3
jとから構成される。
【0006】次に、この従来装置の読み出し動作におけ
る各部の動作を説明する。読み出し動作の活性・非活性
を制御するのはチップ活性化信号CEである。本明細書
ではCE=0(“L”レベル)で読み出し可能な活性状
態、 CE=1(“H”レベル)で読み出し不可能な非活
性状態(スタンバイ状態)とする。
【0007】まず、外部入力信号バッファ部10につい
て図13及び図14と共に説明する。図13(a)はC
Eバッファ回路11の一例の回路図、図13(b)はア
ドレスバッファ回路160〜16mのうちの任意の一のア
ドレスバッファ回路16の一例の回路図、図13(c)
は図13(a)及び(b)の各信号の波形図を示す。さ
らに図14(a)はOEバッファ回路12の一例の回路
図、図14(b)は同図(a)の各信号の波形図を示
す。
【0008】CEバッファ回路11は図13(a)に示
すように、2段縦続接続されたインバータI130及びI
131と、その出力信号を4分岐してそれぞれ入力される
インバータI132〜I135から構成される。インバータI
130に入力される、読み出し動作を開始するためチップ
活性化信号CEを”1”から”0”にすると、図13
(c)に示すように、インバータI132〜I135からそれ
ぞれ出力される、読み出し動作活性化信号TSA、X系
デコーダ活性化信号BXD、Y系デコーダ活性化信号B
YD、及び出力活性化内部信号TCEは”0”から”
1”になる。図13(c)では期間T1が読み出し動作
活性期間である。
【0009】読み出し動作活性化信号TSAはセンスア
ンプ320〜32jの活性・非活性を制御する信号であ
り、ATD31に入力される。X系デコーダ活性化信号
BXD、 Y系デコーダ活性化信号BYDはそれぞれ指
定されたメモリセルを選択するX系デコーダ21及びY
系デコーダ22の活性・非活性を制御する信号であり、
それぞれX系デコーダ21及びY系デコーダ22に入力
される。出力活性化内部信号TCEは、出力活性化信号
OEと共に出力バッファ回路340〜34jの活性・非活
性を制御する信号であり、 OEバッファ回路12に入
力される。
【0010】一方、OEバッファ回路12は、図14
(a)に示すように、2入力NOR回路86と、そのN
OR回路86の一方の入力端子と出力端子にそれぞれ接
続されたインバータ85及び87から構成される。イン
バータ85には出力活性化内部信号TCEが入力され、
NOR回路86はインバータ85の出力信号と出力活性
化信号OEが入力される。
【0011】ここで、出力バッファ回路340〜34j
活性化させて指定されたメモリセルから読み出されたデ
ータをチップ外部に出力するためにはチップ活性化信号
CEと出力活性化信号OEをいずれも”0”(=“L”
レベル)にする必要がある。図13(c)及び図14
(b)に示すように、出力活性化信号OEを”1”(非
活性)から”0”(活性)にすると、出力活性化内部信
号TCEは”0”から”1”となるため、図14(a)
に示すNOR回路86の出力信号は”1”になり、よっ
てインバータ87から出力される出力バッファ活性化信
号BOBは図14(b)に示すように”1”から”0”
に変化する。出力バッファ活性化信号BOBは出力バッ
ファ回路340〜34jの活性・非活性を直接制御する信
号であり、出力バッファ回路340〜34jに入力され
る。
【0012】アドレスバッファ回路160〜16mは図1
3(b)に示すように、それぞれインバータI136〜I
142から構成される。任意のアドレス入力信号Ak(k=
0〜m)が図13(c)に示すように、ロー状態(0=
“L”レベル)からハイ状態(1=“H”レベル)に変
化した場合、図13(b)のインバータI137、I139
らそれぞれ出力されるアドレス変化信号ATk及びアド
レス選択信号TAkは図13(c)に示すようにそれぞ
れ”0”から”1”に変化し、図13(b)のインバー
タI142から出力されるアドレス選択信号BAkは図13
(c)に示すように”1”から”0”に変化する。
【0013】アドレス変化信号ATkは、アドレス入力
信号Akが選択されたことを検知し伝達する信号であ
り、ATD31に入力される。アドレス選択信号T
k、BAkは外部から指定されたアドレスを選択する信
号であり、X系デコーダ21及びY系デコーダ22に入
力される。
【0014】なお、本明細書では、チップ活性化信号C
Eとアドレス入力信号Akの入力タイミングはどちらが
先でも支障は無いものとする。本明細書ではCEとAk
を同時に変化させた場合を示した。また、CEバッファ
回路11及びアドレスバッファ回路160〜16mを構成
するインバータI130〜I135及びI136 〜I142は出力
信号の配線容量及び次段のトランジスタの寄生容量を充
分ドライブできるように設計される。
【0015】次に、メモリセル選択部20について説明
する。図15(a)はX系デコーダ21の一例の回路
図、図15(b)はY系デコーダ22の一例の回路図、
図15(c)、(d)はそれぞれX系デコーダ21とY
系デコーダ22の入力信号と、選択されるメモリセル選
択信号の対応表を示す。メモリセルの選択方式はメモリ
セルアレイ23の構成により異なるが、図15では、2
本のX系アドレス入力信号A0、A1から生成される4本
のX系アドレス選択信号TA0、BA0、TA1、BA
1と、2本のY系アドレス入力信号A2、A3 から生成
されるY系アドレス選択信号TA2、BA2、TA3、B
3によって選択する方式を示す。
【0016】X系デコーダ21は図15(a)に示すよ
うに、NAND回路91、92及びインバータ93、9
4などから構成される。なお、図15(a)では図示を
省略したが、BA0とTA1とBXDを入力とする第1の
3入力NAND回路と、BA1とTA0とBXDを入力と
する第2の3入力NAND回路と、それらのNAND回
路の出力側に設けられたインバータも存在し、それらよ
り出力X系選択信号M1及びM2を出力する。
【0017】X系デコーダ活性化信号BXD=0の場
合、アドレス選択信号BA0、BA1、TA0、TA1にか
かわらず、図15(a)のNAND回路91、92等の
すべてのNAND回路の出力信号が”1”(=“H”レ
ベル)となり、インバータ93、94等のすべてのイン
バータの出力であるメモリセルX系選択信号M0〜M3
すべて”0”(=“L”レベル)となる。つまり、いず
れのメモリセルX系選択信号も選択されていない。
【0018】X系デコーダ活性化信号BXD=1の場
合、図15(c)に示すようにX系アドレス選択信号B
0 、BA1、TA0、TA1の組み合わせによりメモリ
セルX系選択信号M0〜M3のうち1本のみ”1”
(“H”レベル)、残り3本は”0”(“L”レベル)
となる。このときの”1”となる1本の信号が選択され
た信号である。例えば、X系アドレス選択信号BA0
=1、BA1=1、TA0=0、TA1=0の場合、NA
ND回路91の出力信号のみ”0”(“L”レベル)と
なり、インバータ93から出力されるメモリセルX系選
択信号M0のみ”1”(“H”レベル)で、他のメモリ
セルX系選択信号M1〜M3は”0”(“L”レベル)で
ある。この場合は、メモリセルX系選択信号M0のみ選
択されたことになる。つまり、X系デコーダ活性化信号
BXD=1の場合のみ、メモリセルX系選択信号の選択
が可能である。
【0019】Y系デコーダ22についても同様であり、
図15(b)に示すようにNAND回路95、96など
の4つの3入力NAND回路とインバータ97、98な
どの4つのインバータから構成され、Y系デコーダ活性
化信号BYD=1の場合のみメモリセルY系選択信号の
選択が可能である。図15(d)は、Y系アドレス選択
信号BA2、BA3、TA2、TA3と、選択されるメモリ
セルY系選択信号の対応を示す図である。
【0020】X系デコーダ21とY系デコーダ22によ
り選択されたメモリセル選択信号は、図12のメモリセ
ルアレイ23に入力され、指定されたメモリセルが選択
される。選択されたメモリセルのデータは(j+1)本
のデータ出力信号(図12のD0〜Dj)毎に読み出さ
れ、データ読み出し信号DI0〜DIjとして出力されて
センスアンプ320〜32jに入力される。データ読み出
し信号DI0〜DIjの具体的な生成方法に関しては、メ
モリセルの構造及びメモリセルアレイ23の構成により
異なるので本明細書では詳細な説明を省略する。
【0021】次に、データ出力部300について説明す
る。図16(a)はATD31の一例のブロック図、図
16(b)は主要信号の波形図を示す。同図(a)に示
すように、ATD31は遅延回路101と信号合成回路
102及び103より構成される。 図16(a)の信
号合成回路102及び103は、図18のように構成さ
れる。ただし、説明の簡単化のため、入力されるX系ア
ドレス変化信号はATx0〜ATx3の4本、Y系アドレス
変化信号はATy0〜ATy3の4本であるとする。
【0022】信号合成回路102に関しては、図18の
VIx0〜VIx3はX系アドレス変化信号ATx0〜ATx3
にそれぞれ相当する。同様に、VIy0〜VIy3がY系ア
ドレス変化信号ATy 0〜ATy3に相当し、出力信号V
0がセンスアンプ活性化信号TSA2に相当する。
【0023】信号合成回路103においては、図18の
VIx0〜VIx3及びVIy0 〜VIy3は、図16(a)
の遅延回路101の出力信号DATx0〜DATx3及びD
ATy0〜DATy3 にそれぞれ相当し、出力信号VO0
はデータラッチ制御信号TSALに相当する。
【0024】ここで、遅延回路101の入力信号はX系
アドレス変化信号ATx0〜ATx3及びY系アドレス変化
信号ATy0〜ATy3とし、信号DATx0〜DATx3はX
系アドレス変化信号AT x0〜ATx3と同相で期間TD
け遅れた信号、信号DATy0〜DATy3はY系アドレス
変化信号ATy0〜ATy3と同相で期間TDだけ遅れた信
号とする。
【0025】データラッチ制御信号TSALのパルス幅
はセンスアンプ活性化信号TSA2のパルス幅よりも短
くなるように設計される。図16(c)は、最初に読み
出し動作活性化信号TSAとX系アドレス変化信号AT
x0が同時に”0”から”1”に切り替わり、次にATx1
とY系アドレス変化信号ATy0が順次TDI0ずつずれ
て”0”から”1”に切り替わった場合のセンスアンプ
活性化信号TSA2及びデータラッチ制御信号TSAL
の波形図である。
【0026】センスアンプ活性化信号TSA2は、切り
替わった入力信号のうち、最初に”0”から”1”に切
り替わった信号TSA及びアドレス変化信号ATx0の変
化点を始点とし、パルス幅TW01である0→1→0と変
化する正極性パルス信号である。データラッチ制御信号
TSALは、センスアンプ活性化信号TSA2よりもT
Dだけ遅れて立ち上がり、TW01より短いパルス幅TW02
を有する0→1→0と変化する正極性のパルス信号であ
る。以上のように、ATD31は、信号TSA及びアド
レス変化信号ATSの変化を検知し、信号TSA2とT
SALを発生する回路である。
【0027】信号合成回路102及び103は、図18
に示すように、読み出し動作活性化信号TSAと信号V
x0〜VIx3とVIy0〜VIy3を入力とし、1パルス発
生回路P0〜P8とインバータI180〜I188とAND回路
121〜126、128とNAND回路127から構成
され、信号VO0を出力とする。
【0028】次に、この信号合成回路102及び103
の動作について説明する。図16(b)に示すように、
まず、読み出し動作活性化信号TSAと入力信号VIx0
が同時に”0”(=“L”レベル)から”1”(=“H”
レベル)に切り替わり、次いで入力信号VIx1、VIy0
が時間差TDIだけずれて”0”(=“L”レベル)か
ら”1”(=“H”レベル)に切り替わった場合(ただ
し、入力信号VIx2、VIx3、VIy1〜VIy3は”0”
(=“L”レベル)から動かないものとする)、”0”
から”1”に切り替わった信号VIx0が入力されると、
1パルス発生回路P0からあらかじめ設定されたパルス
幅TWを有する正極性パルスが1つ発生し、インバータ
180で極性反転されてパルス信号PG0とされた後AN
D回路121に入力される。
【0029】TSA,VIx1、VIy0についても同様で
あり、信号が”0”から”1”に切り替わった時点を起
点とし、図16(b)に示すように、パルス幅Twを有
する信号PG8及びPG1及びPG4が図18のインバー
タI188、I181及びI184から出力される。切り替わっ
ていないVIx2、VIx3、VIy1〜VIy3に対応する信
号PG2、PG3、PG5〜PG7は1(=“H”レベル)
である。
【0030】信号PG8とPG0とPG1を入力とするA
ND回路121の出力信号OS0は、図16(b)に示
すように、先に切り替わった読み出し動作活性化信号T
SA及びVIx0の変化開始点を起点とし、期間TD1
に切り替わったVIx1から発生したパルス信号PG
1が”0”から”1”に切り替わるを終点とする負極
性パルス信号になる。また、AND回路122の出力信
号OS1は1、AND回路123の出力信号OS2は信号
PG4と同相であるパルス幅TWの負極性パルス信号、A
ND回路124の出力信号OS3は1である。
【0031】更に、AND回路125の出力信号はAN
D回路121及び122の出力信号OS0及びOS1の論
理積をとった信号であるから、図16(b)にOS4
示すように、信号OS0と同相の負極性パルス信号であ
る。また、AND回路126の出力信号はAND回路1
23及び124の出力信号OS2及びOS3の論理積をと
った信号であるから、図16(b)にOS5で示すよう
に、信号OS2と同相の負極性パルス信号である。
【0032】従って、AND回路125及び126の両
出力信号が入力されるNAND回路127の出力信号O
6は、図16(b)に示すように、”0”から”1”
に切り替わった入力信号VIx0、VIx1、VIy0のうち
最初に切り替わった信号TSA及びVIx0の変化開始点
を起点とし、最後に切り替わったV y0から発生した
パルス信号PG4が”0”から”1”に切り替わった時
点を終点とする正極性パルス信号である。
【0033】このパルス信号OS6はAND回路128
に読み出し動作活性化信号TSAと共に入力される。こ
のとき、読み出し動作活性化信号TSAは”1”である
ため、図16(b)に示すように、AND回路128の
出力信号VO0はOS6と同一の信号になる。
【0034】また、読み出し動作活性化信号TSAが”
0”(=“L”レベル)の場合は、入力信号VIx0〜V
x3、VIy0〜VIy3のデータ値に拘わらず、AND回
路AN6の出力信号VO0は0になる。
【0035】なお、図18の1パルス発生回路P0〜P8
のそれぞれの回路図を図17(a)に示し、図17
(a)の各信号波形図を図17(b)に示す。1パルス
発生回路P0〜P8それぞれは、インバータ111〜11
6とNOR回路117と抵抗素子R170〜R171と容量素
子C170〜C171より構成される。入力信号Vi1が”0”
から”1”に変化すると、インバータ111の出力信号
S1、インバータ113の出力信号S2、インバータ1
15の出力信号S3、インバータ116の出力信号S4
はそれぞれ図17(b)に示すように変化する。この信
号S4と信号S1が入力されるNOR回路117からは
図17(b)に示すように、パルス幅2tの正極性のパ
ルス信号Vo1が出力される。出力信号Vo1のパルス幅2
tは、抵抗素子R170〜R171と容量素子C170〜C171
値により決まる。
【0036】また、図17(c)は図16に示した遅延
回路101の一例の回路図、同図(d)は同図(c)の
各部の信号波形図を示す。遅延回路101は図17
(c)に示すように、インバータ118に入力された信
号Vi2を極性反転した後抵抗R172及び容量素子C172
らなる積分回路により積分し、その積分出力をインバー
タ119に供給して所定のしきい値以上では”0”、し
きい値未満では”1”となる極性反転を行わせ、インバ
ータ119より信号VO2を取り出す構成である。これに
より、図17(d)に示すように、入力信号Vi2に対し
てtD遅延された出力信号VO2が得られる。遅延時間tD
は上記の積分回路の積分時定数により決まる。
【0037】以上説明した動作によりATD31は、読
み出し動作活性化信号TSA及びアドレス変化信号AT
Sの変化を検知し、信号合成回路102からの信号VOo
をセンスアンプ活性化信号TSA2として出力し、信号
合成回路103からの信号VOoをデータラッチ制御信
号TSALとして出力する。これらセンスアンプ活性化
信号TSA2とデータラッチ制御信号TSALは、次に
説明するセンスアンプ320〜32jに入力される。
【0038】センスアンプ320〜32jはそれぞれ同一
回路構成であり、図19(a)に32で示す回路構成と
されている。図19(b)は出力バッファ340〜34j
の一例の回路図を示す。図19(a)に示すように、セ
ンスアンプ32(320〜32j)は、PチャンネルMO
Sトランジスタ(以下、PchTr.と略記)TP190
P191、NチャンネルMOSトランジスタ(以下、Nc
hTr.と略記) TN190〜TN193、インバータI190
191、リファレンス信号発生回路135から構成され
るセンスアンプ部131と、 PchTr.TP192〜T
P194、NchTr.TN194〜TN196、インバータI192
〜I193及びI195から構成されるデータラッチ部132
から構成されている。
【0039】センスアンプ部131は、センスアンプ活
性化信号TSA2が”0”(=“L”レベル)の場合、
NchTr.TN193が非導通となることから非活性状態
になり、インバータI191の出力信号S190は中間電位と
なる。このときNchTr.TN192のゲートに入力され
るインバータI190の出力信号が1になるからNchT
r.TN192が導通し、節点V0とV1が同電位になる。こ
れに対し、センスアンプ活性化信号TSA2が”1”
(=“H”レベル)の場合は、上記とは逆にNchT
r.TN193が導通、 NchTr.TN192が非導通とな
り、センスアンプ部131が活性状態になる。PchT
r.TP190,TP191とNchTr.TN190,TN191は差
動段を形成する。
【0040】リファレンス信号Vrefの発生方法はメモ
リセルアレイの構成などにより異なるので本明細書では
リファレンス信号発生回路135の詳細な構成の説明は
省略する。リファレンス信号発生回路135から出力さ
れるリファレンス信号Vrefのレベルは、図20(a)
に示すように、データ読み出し信号DIqのデータ0に
対応するレベルとデータ1に対応するレベルとの中間に
設定する。
【0041】データ0の場合はデータ読み出し信号DI
qのレベルは、図20(a)に示すように、リファレン
ス信号Vrefのレベルより高いものとする。読み出し信
号DIqは図19(a)のTN190のゲートに印加され、
リファレンス信号VrefはTN191のゲートに印加される
ので、活性状態ではデータ”0”のとき節点V0の電位
(TN190のドレイン電位)より節点V1の電位(TN191
のドレイン電位)方が高くなる。また、データ”1”の
場合はデータ読み出し信号DIqのレベルはリファレン
ス信号Vrefのレベルより低いものとし、このときは活
性状態では節点V0の電位より節点V1の電位の方が低く
なる。
【0042】さらに、インバータI191のしきい値をデ
ータ”0”での節点V1のレベルとデータ”1”での節
点V1のレベルの中間に設定すると、インバータI191
出力信号、すなわちセンスアンプ部131の出力信号S
190は、センスアンプ活性化信号TSA2が”H”レベ
ルである期間TW01において、図20(a)に示すよう
に、データ0では実線で示すように“ L”レベルとな
り、データ1では一点鎖線で示すように“ H”レベル
となる。活性状態において節点V0と節点V1が等電位状
態から動作し始めるため、高速なセンスアンプが実現で
きる構成になっている。
【0043】次にデータラッチ部132について説明す
るに、データラッチ制御信号TSALが”0”(=
“L”レベル)の場合、データラッチ制御信号TSAL
の反転信号がゲートに入力されるPchTr.T
P192と、データラッチ制御信号TSALがゲートに入力
されるNchTr.TN195はそれぞれ非導通になる。従
って、CMOSを構成するTP193及びTN194はオフとな
り、TP193及びTN194の共通ゲートに入力されるセンス
アンプ部出力信号S190は次段に伝わらず、TP193及び
N194の共通ドレインからの信号S191は中間電位とな
る。
【0044】また、このとき、互いにドレイン同士とソ
ース同士が接続されているPchTr.TP194とNch
Tr.TN196は、0レベルのデータラッチ制御信号TS
ALにより導通し、インバータI193の出力がインバー
タI192の入力になり、インバータI192の出力がインバ
ータI193の入力になる。つまり、インバータI192から
出力されるセンスアンプ出力信号TDq(q=0〜j、各
出力バッファ340〜34jに対応する。)には、図20
(a)にDfで示すように、データラッチ部132が活
性化する以前にラッチされたデータが出力される。
【0045】他方、データラッチ制御信号TSALが”
1”(=“ H”レベル)の場合は、上記とは逆にPch
Tr.TP192とNchTr.TN195が導通し、PchT
r.TP194とNchTr.TN196が非導通になる。従っ
て、このときは、TP193及びTN194の共通ゲートに入力
されるセンスアンプ部131の出力信号S190は、T
P193及びTN194により反転されてそれらの共通ドレイン
から信号S191として取り出され、更にインバータI192
により位相反転されてセンスアンプ出力信号TDqとし
て出力される。従って、データラッチ制御信号TSAL
が“ H”レベルの期間TW02では図20(a)に示すよ
うに、センスアンプ出力信号TDqはセンスアンプ部1
31の出力信号S190と同相信号になる。
【0046】次に、出力バッファ340〜34jについて
説明する。出力バッファ340〜34jはそれぞれ同一回
路構成で、図19(b)に34で示すように、PchT
r.TP195、NchTr.TN197、インバータ141、
NAND回路142及びNOR回路143から構成され
る。
【0047】この出力バッファ34(340〜34j)の
動作について説明するに、出力バッファ活性化信号BO
Bが”1”(=“ H”レベル)の場合、インバータ1
41の出力信号S194が”0”(=“ L”レベル)とな
り、 センスアンプ出力信号TDqに関係なくNAND回
路142の出力信号S192が”1”となり、またNOR
回路143の出力信号S193はセンスアンプ出力信号T
qに関係なく”0”となる。従って、このときNAN
D回路142の出力信号S192がゲートに印加されるP
chTr.TP195は非導通になり、同様にNOR回路1
43の出力信号S193がゲートに印加されるNchT
r.TN197も非導通になり、データ出力信号Dqは中間
電位となる。
【0048】出力バッファ活性化信号BOBが”0”
(=“ L”レベル)の場合は、図20(b)に示すよ
うに、信号S192及びS193はセンスアンプ出力信号TD
qの逆相信号になる。すなわち、センスアンプ出力信号
TDqが”H”レベルのときは、信号S192及びS193
いずれも”L”レベルとなり、これによりPchTr.
P195は導通、NchTr.TN197が非導通となり、デ
ータ出力信号Dqは”H”レベルとなる。また、センス
アンプ出力信号TDqが”L”レベルのときは、信号S
192及びS193はいずれも”H”レベルとなり、これによ
りPchTr.TP195は非導通、NchTr.TN197
導通となり、NchTr.TN197を介して放電電流I
N927が流れるため、データ出力信号Dqは”L”レベル
となる。この結果、、図20(a)、(b)に示すよう
に、データ出力信号Dqは、センスアンプ32qの出力信
号TDqの同相信号、つまり読み出されたデータが出力
される。
【0049】以上説明した従来の半導体装置の読み出し
動作をまとめると、次のようになる。チップ活性化信号
CEが”1”から”0”に切り替わった場合、あるいは
信号CE=0において、いずれかのアドレス入力信号A0
〜Amが”0”から”1”に切り替わった場合、センス
アンプ32 のセンスアンプ部による読み出し動作が設定
された期間(図16(c)のTW01)だけ行われる。セ
ンスアンプ部131の動作開始直後から動作が安定する
までの期間は、データラッチ部132にラッチされてい
たデータ、すなわち今回センスアンプ32 が活性化する
以前のデータがセンスアンプ32から出力される。
【0050】所定の期間(図16(c)のTD)が経過
した後に、今回センスアンプ32により読み出されたデ
ータの出力が開始される。センスアンプ32の出力デー
タは出力活性化信号OE=0を入力することによりチッ
プ外部に出力される。データ出力終了後、CE=1、O
E=1に戻すことにより読み出し動作は完了し、半導体
装置はスタンバイ状態に戻る。
【0051】チップ部に出力されるデータ出力信号Dq
(q=0〜j)が”1”(=“ H”レベル)から”0”
(=“ L”レベル”)に切り替わった際のセンスアンプ
出力信号TDq、データ出力信号Dq、GND電源、Nc
hTr.TN197の放電電流(ただし全出力バッファ合
計)の波形図を図20(c)に示す。
【0052】
【発明が解決しようとする課題】しかるに、上記の従来
の半導体装置では、データ出力信号D0〜Djは同時に切
り替わり、同時に出力されるため、複数のデータ出力信
号が同時に”1”から”0”に切り替わると、切り替わ
ったデータ出力信号に対応する複数の出力バッファ内の
前記NchTr.TN197に起因する放電電流(IN197
が同時に、GND電源に流れこむので、図20(c)に
示すようにGND電源が変動する。あるいは”0”か
ら”1”に切り替わる場合に出力最終段のPチャンネル
MOSトランジスタに発生する充電電流が、同時にVcc
電源に流れ出すため、Vcc電源が変動する。
【0053】このため、センスアンプ32qのデータラ
ッチ部内部信号S191(図19(a))の出力レベルが
インバータI192の反転しきい値を越え、誤データ(こ
の場合は”1”(=“ H”レベル))がラッチされて誤
データ読み出し不良が発生する。さらに、GND電源の
変動(あるいはVcc電源の変動)が諸回路に波及するた
め誤動作の原因になる。このように、従来の半導体装置
においてはGND電源の変動(あるいはVcc電源の変
動)による誤動作が読み出し動作の信頼性を損なってい
た。
【0054】そこで、このような電源に乗ったノイズ
(電源ノイズ)による誤動作を防止する手段を有する半
導体装置として、特開平3−54795号公報記載の手
段が従来知られている。この特開平3−54795号公
報記載の半導体装置における誤動作防止手段は、センス
アンプに接続され、センスアンプ活性回路(図12に示
すATD31に相当)の出力信号である活性信号に基づ
いて各センスアンプの活性化タイミングに時間差を与え
る複数の遅延回路を有する構成であり、それぞれのセン
スアンプ(図12の320〜32jに相当)の活性化タイ
ミングに時間差を与えることにより、データ出力信号
(図12のD0〜Djに相当)の出力タイミングに時間差
をもたせるというものである。
【0055】この半導体装置によれば、GND電源に流
れこむ放電電流を分散させることにより、放電電流のピ
ーク値を抑制し、GND電源の変動を抑制することがで
きる。しかし、この公報記載の半導体装置では、各セン
スアンプの活性化タイミングを順次遅らせることになる
ため、各センスアンプの活性化タイミングに与えた時間
差の分だけデータ出力信号の出力タイミング(=読み出
し速度)が遅れるという問題があった。
【0056】本発明は以上の点に鑑みなされたもので、
複数のデータ出力信号が同時に”1”(=“H”レベ
ル)から”0”(=“L”レベル)に切り替わる場合に
生ずるGND電源の変動、あるいは”0”から”1”に
切り替わる場合に生ずるVcc電源の変動を抑制し誤動作
を防止することによって、読み出し動作の信頼性を向上
し得る半導体装置を提供することを目的とする。
【0057】また、本発明の他の目的は、データ出力信
号の出力タイミングを遅らせることなく、GND電源あ
るいはVcc電源の変動を抑制し誤動作を防止し得る半導
体装置を提供することにある。
【0058】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、入力される第1の活性化信号が第1の論
理値である活性化期間のときにメモリの読み出し動作を
行い、活性化期間内において制御信号が入力されるまで
は前回の読み出しデータを出力し制御信号入力により今
回読み出したデータを出力する複数の読み出し回路と、
複数の読み出し回路のうち対応する読み出し回路からの
読み出しデータと第2の活性化信号を入力信号として受
け、第2の活性化信号が所定論理値である活性化期間に
入力された読み出しデータを外部へ出力する複数の出力
回路とを有する半導体装置において、読み出し回路から
の読み出しデータと第1の活性化信号とを入力信号とし
て受け、第1の活性化信号の第1の論理値への変化時点
から制御信号が読み出し回路に入力されるまでの期間内
に、入力読み出しデータをその値に関係なく予め定めた
論理値に強制的に固定し、第1の活性化信号が第2の論
理値へ変化した時点で入力読み出しデータをそのままの
論理値で出力回路へ出力する制御回路を、複数の読み出
し回路に対応して複数設けたことを特徴とする。
【0059】本発明では、制御回路により第1の活性化
信号の第1の論理値への変化時点から制御信号が読み出
し回路に入力されるまでの期間内に、入力読み出しデー
タをその値に関係なく予め定めた論理値に強制的に固定
して出力回路へ出力するようにし、特に互いに異なる時
間差又は複数のグループ単位で異なる時間差をもって、
入力読み出しデータをその値に関係なく予め定めた論理
値に強制的に固定するようにしたため、複数の読み出し
データが同時に上記の予め定めた論理値に切り替わる場
合に、出力回路の出力最終段から発生する放電電流(あ
るいは充電電流)を分散でき、更に読み出し回路の活性
期間終了後に読み出しデータを外部に出力するため、G
ND電源(あるいはVcc電源)が安定した状態での読み
出しデータを出力できる。
【0060】 また、本発明は読み出し回路からの読み
出しデータと第1の活性化信号とに基づいて出力回路制
御信号を生成して読み出しデータとして出力回路へ出力
する制御回路を、複数の読み出し回路に対応して複数設
け、出力回路制御信号により出力回路を、読み出し回路
の活性化期間内においては出力データが読み出し回路の
活性期間の全期間にわたって、徐々に所定論理値に達す
るように変化させ、読み出し回路の活性化期間経過後は
読み出し回路からの読み出しデータと同じ論理値のデー
タを出力させるように制御する構成としたことを特徴と
する。
【0061】本発明では、読み出し回路の活性化期間内
においては出力データが予め定めた所定論理値に徐々に
達するように変化させるため、複数の読み出しデータが
同時に上記の所定論理値に切り替わる場合に、出力回路
の出力最終段から放電電流(あるいは充電電流)が急激
に発生することを回避でき、更に読み出し回路の活性期
間終了後に読み出しデータを外部に出力するため、GN
D電源(あるいはVcc電源)が安定した状態での読み出
しデータを出力できる。
【0062】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【0063】図1は本発明になる半導体装置の一実施の
形態のブロック図を示し、図12と同一構成部分には同
一符号を付してある。図1に示す本発明の最良の実施の
形態は、外部入力信号バッファ部10と、メモリセル選
択部20と、データ出力部30から構成され、(j+
1)本のデータ出力信号を有し、メモリセル選択部20
内のメモリセルアレイ23はX系アドレス信号とY系ア
ドレス信号でメモリセルを選択する。
【0064】外部入力信号バッファ部10及びメモリセ
ル選択部20は、図12に示した従来の半導体装置の外
部入力信号バッファ部10及びメモリセル選択部20と
それぞれ同じ構成である。従って、各部を構成する回路
構成及び回路動作もそれぞれ従来の半導体装置と同じで
ある。なお、図12におけるX系アドレス入力信号A0
〜Akを図1ではAxと記述してある。同様に図12のY
系アドレス入力信号Ak+1+Amは図1ではAyで記述
し、図12のX系アドレス選択信号TA0、BA0〜TA
k、BAkは図1ではADx、図12のY系アドレス選択
信号TAk+1 、BAk+1〜TAm、BAmは図1ではAD
y、図12のX系アドレス変化信号AT0〜ATk は図
1ではATx、図12のY系アドレス変化信号ATk+1
ATmは図1ではATy、図12のメモリセルX系選択信
号M0〜Mnは図1ではMx、図12のメモリセルY系選
択信号Mn+1〜MOは図1ではMyで記述してある。
【0065】本発明の特徴は図1に示すように、データ
出力部30を各出力バッファ340〜34jごとに制御回
路330〜33jを設け、その出力制御信号CD0〜CDj
を出力バッファ340〜34jに入力する構成としたこと
にある。すなわち、データ出力部30はアドレス変化検
出回路(以下ATDと略記)31、センスアンプ320
〜32j、制御回路330〜33j、及び出力バッファ3
0〜34jから構成されている。
【0066】(第1の実施の形態)制御回路330〜3
jは、ATD31の出力信号であるセンスアンプ活性
化信号TSA2とセンスアンプ出力信号TD0〜TDj
入力とし、制御信号CD0〜CDjを出力する。ATD3
1、センスアンプ320〜32jの回路構成及び回路動作
はそれぞれ従来の半導体装置における回路構成及び回路
動作と同じである。
【0067】制御回路330〜33jはそれぞれ同一回路
構成であり、図2(a)はこの制御回路33qの第1の
実施の形態の回路図を示す(ただし、q=0〜j)。制
御回路33qは図2(a)に示すように、遅延回路4
1、2入力NAND回路42、インバータ43及びデー
タ出力切換回路44から構成されている。
【0068】遅延回路41は、センスアンプ活性化信号
TSA2を入力とし、信号DLq(q=0〜j各出力バ
ッファ340〜34jに対応する。)を出力とする。NA
ND回路42は、センスアンプ活性化信号TSA2と遅
延回路出力信号DLqを入力とし、信号SN20を出力と
する。インバータ43は、NAND回路出力信号SN20
を入力とし、データ出力切換回路入力信号SIqを出力
とする。データ出力切換回路44は、データ出力切換回
路入力信号SIqとセンスアンプ出力信号TDqを入力と
し、制御信号CDqを出力とする。制御信号CDqは、出
力バッファ34qに入力される。
【0069】図2(b)はデータ出力切換回路44の第
1の実施の形態の回路図を示す。データ出力切換回路4
4は、センスアンプ出力信号TDqを入力とし信号S21
を出力とするインバータ441と、Vcc電源をソースと
しデータ出力切換回路入力信号SIqをゲート入力とし
節点V20をドレインとするPチャンネルMOSトランジ
スタTP20と、節点V20をソ−スとしインバ−タ出力信
号S21をゲ−ト入力とし、バッファ制御信号CDqをド
レイン出力とするPチャンネルMOSトランジスタT
P21と、バッファ制御信号CDqをドレイン出力としイン
バ−タ出力信号S21をゲ−ト入力とし節点V21をソース
とするNチャンネルMOSトランジスタTN20と、デー
タ出力切換回路入力信号SIqを入力とし信号S20を出
力とするインバータ442と、節点V21をドレインとし
インバータ出力信号S20をゲート入力としGND電源を
ソースとするNチャンネルMOSトランジスタT
N21と、出力バッファ制御信号CDqをドレイン出力とし
データ出力切換回路入力信号SIqをゲート入力としG
ND電源をソースとするNチャンネルMOSトランジス
タTN22から構成される。
【0070】次に、制御回路33qを構成する遅延回路
41とデータ出力切換回路44の役割・機能について説
明する。遅延回路41の役割は、センスアンプ活性化信
号TSA2に対し、設定された遅延時間を与えることで
ある。遅延時間は、出力バッファ340〜34j(すなわ
ちデータ出力信号D0〜Dj)に対しそれぞれ異なった値
が設定される場合と、複数のグループに分割し、それぞ
れに値を設定する場合がある。後者を具体的に説明する
と、例えば8個の出力バッファを2個ずつ4つのグルー
プに分割し、それぞれに対し異なった遅延時間を設定す
るということである。
【0071】遅延回路41の機能は、入力信号であるセ
ンスアンプ活性化信号TSA2を設定された時間だけ遅
延した信号DLqを出力することである。図2(c)は
遅延回路41の第1の実施の形態の回路図を示す。この
実施の形態は8個の出力バッファ340〜347(j=
7)を有する場合で、センスアンプ活性化信号TSA2
を入力信号として受け、遅延しない信号DL0及びD
1、t0だけ遅延した信号DL2及びDL3、2t0だけ
遅延した信号DL4及びDL5、3t0だけ遅延した信号
DL6及びDL7を出力する。
【0072】遅延時間t0を生成するのは図2(c)に
おける回路部である。回路部は信号V23を入力とし
信号V24を出力とするインバータ49と、インバータ4
9の出力端に一端が接続された抵抗素子50と、抵抗素
子50の他端とGNDの間に接続された容量素子51
と、信号V25を入力とし信号V26を出力とするインバー
タ52から構成される。抵抗素子50と容量素子51の
値により定まる積分時定数により遅延時間t0を設定で
きる。
【0073】直列接続する回路部の数を設定すること
により、t0の整数倍の遅延時間を設定できる。図2
(c)ので示された破線枠内はすべて同じ構成をも
つ。DL0及びDL1に対しては遅延時間をもたせない
が、インバータ49と同じ特性をもつインバータ47
と、インバータ52と同じ特性をもつインバータ48を
直列接続し遅延時間がインバータ特性の影響を受けない
ようにするのが望ましい。
【0074】次に、データ出力切換回路44の役割は、
センスアンプ33qの活性期間中においては一定の時間
差をもって”0”に変化した後”0”に固定される信号
を出力し、センスアンプ33qの非活性期間中において
はセンスアンプ出力信号TDqの同相信号を出力するこ
とである。データ出力切換回路44の機能は、信号SI
q=1の場合は出力バッファ制御信号CDqとして”0”
を出力し、信号SIq=0の場合は信号CDqとして、セ
ンスアンプ出力信号TDqの同相信号を出力することで
ある。
【0075】本発明の一実施の形態においては、遅延時
間t0をセンスアンプ活性期間中にすべての出力バッフ
ァ制御信号CDqが”0”に変化するように設定する
が、最も望ましいのは、すべての出力バッファ制御信号
CDqが”0”に変化した後にデータラッチが活性化す
るように遅延時間t0を設定した形態である。本明細書
においては以下、すべての出力バッファ制御信号CDq
が”0”に変化した後にデータラッチが活性化するよう
に遅延時間t0を設定するものとする。
【0076】なお、特開平3−54795号公報記載の
従来の半導体装置では、センスアンプ活性回路(この実
施の形態ではATD31)の出力信号である活性信号
(この実施の形態ではセンスアンプ活性化信号TSA
2)に基づき動作する遅延回路を、各センスアンプ(本
明細書のセンスアンプ320〜32jに相当)に接続する
構成となっている。これに対し、この実施の形態ではA
TD31の出力信号であるセンスアンプ活性化信号TS
A2に基づき動作し、各センスアンプ320〜32jの出
力信号TDqを入力とする制御回路330〜33jを各出
力バッファ340〜34jに接続する構成となっており、
上記の従来の半導体装置とは異なっている。
【0077】次に、出力バッファ340〜34jの回路構
成について説明する。図3は出力バッファ34qの第1
の実施の形態の回路図を示す。同図に示すように、出力
バッファ34qは、出力バッファ活性化信号BOBを入
力とし信号S50を出力とするインバータ54と、出力バ
ッファ制御信号CDqとインバータ出力信号S50を入力
とし、信号S51を出力とするNAND回路55と、出力
バッファ制御信号CDqと出力バッファ活性化信号BO
Bを入力とし信号S52を出力とするNOR回路56と、
cc電源をソースとしNAND回路出力信号S51をゲー
ト入力とし、データ出力信号Dqをドレイン出力とする
PチャンネルMOSトランジスタTP50と、GND電源
をソースとしNOR回路出力信号S52をゲート入力とし
データ出力信号Dqをドレイン出力とするNチャンネル
MOSトランジスタTN50から構成される。
【0078】次に、制御回路330〜33jと出力バッフ
ァ340〜34jの役割について説明する。制御回路33
0〜33jの役割は、センスアンプ320〜32jの活性期
間中においては一定の時間差をもって”0”(=“L”
レベル)に変化しそのまま”0”に固定され、非活性期
間中はセンスアンプ320〜32jの読み出しデータと同
相になる出力バッファ制御信号CDqをそれぞれの出力
バッファ340〜34jに入力することである。センスア
ンプ320〜32jの活性期間中にCDqを0に変化させ
るにあたっては、1本ずつの場合と複数本ずつの場合が
ある。なお、センスアンプ320〜32jが活性化する
以前のデータが”0”の場合は、活性期間中のCD
qは”0”に固定されたままである。
【0079】また、出力バッファ340〜34jの役割
は、出力バッファ活性化状態において、制御回路330
〜33jから伝達された読み出しデータをチップ外部に
出力することである。出力バッファ活性化状態とは出力
活性化信号OE=0、すなわち、出力バッファ活性化信
号BOB=0の状態のことである。
【0080】次に、制御回路330〜33jと出力バッフ
ァ340〜34jの機能について説明する。制御回路33
0〜33jの機能は、センスアンプ320〜32jの活性期
間中において出力信号CDqを一定の時間差をもたせ
て”0”に変化させ、そのまま”0”に固定すること
と、センスアンプ320〜32jの非活性期間中において
は出力信号CDqとしてセンスアンプ出力信号TDqと同
相の信号を出力することである。出力バッファ340
34jの機能は、データ出力信号Dqとして出力バッファ
活性化状態においては制御回路330〜33jの出力信号
CDqと同相の信号を出力し、出力バッファ非活性化状
態においては中間電位を出力することである。
【0081】次に本発明の第1の実施の形態の動作につ
いて、図1のブロック図、図2及び図3の回路構成図を
参照して説明する。
【0082】従来の半導体装置と同様、図1に示したチ
ップ活性化信号CE=0としX系アドレス信号Ax及び
Y系アドレス信号Ayを指定すると、ATD31が出力
するセンスアンプ活性化信号TSA2が”0”(=
“L”レベル)から”1”(=“H”レベル)に変化す
る。信号TSA2の変化をうけて、センスアンプ320
〜32jによるメモリセルデータ読み出し動作が開始さ
れる。
【0083】図4及び図5はセンスアンプ320〜32j
の活性期間中及び活性期間前後の主要信号の波形図を示
す。ここでは、8個の出力バッファ340〜347を2個
ずつ4グループに分けた場合を例として説明するが、出
力バッファ340〜34jの数及び分割するグループの数
は、任意に設定できる。
【0084】図4(A) に示すセンスアンプ活性化信
号TSA2が”1”(=”H”レベル)である期間は、
センスアンプ活性期間TEである。センスアンプ活性化
信号TSA2が時刻tcで”0”から”1”に変化する
と、制御回路330〜337から取り出される出力バッフ
ァ制御信号CD0〜CD7のうち、図4(L)〜(O)に
示すように、出力バッファ制御信号CD0及びCD1は遅
延時間0で、つまり時刻tcで”1”から”0”に変化
し、時刻tcからCD2及びCD3は時間t0後に、CD4
及びCD5は時間2t0後に、CD6及びCD7は時間3t
0後に、それぞれ”1”から”0”(=“L”レベル)
に変化する。
【0085】センスアンプ320〜327の出力信号TD
0〜TD7は制御回路330〜337に入力される。センス
アンプ出力信号TD0〜TD7は、センスアンプ活性期間
TE中にメモリセルから読み出されたデータ信号である
(図4(J) 、(K) 参照)。センスアンプ活性期
間TEが経過し、メモリセルからのデータ読み出しが終
了した後は、制御回路330〜337はメモリセルから読
み出されたデータを出力バッファ制御信号CD0〜CD7
として出力する。すなわち出力バッファ制御信号CD0
〜CD7は、センスアンプ出力信号TD0〜TD7と同相
の信号となる。
【0086】出力バッファ制御信号CD0〜CD7は出力
バッファ340〜347に入力される。出力バッファ34
0〜347はチップ活性化信号OE=0において活性化
し、メモリセルからの読み出しデータをチップ外部に出
力する。チップ活性化信号OE=1では中間電位を出力
する。ここでは、OE=0として説明を行う。入力信号
CD0〜CD7をうけて、出力バッファ340〜347は、
センスアンプ活性期間TEにおいては順次”0”(=
“L”レベル)に変化するデータ出力信号D0〜D7を出
力する(図5(P)〜(S) 参照)。
【0087】センスアンプ活性期間TEが経過しメモリ
セルからの読み出しデータが確定した後は、メモリセル
から読み出されたデータ、すなわちセンスアンプ出力信
号TD0〜TD7と同相の信号をD0〜D7として出力す
る。
【0088】なお、本発明の一実施の形態においては、
従来の半導体装置と同様にデータラッチを設けている。
従って、センスアンプ出力信号TD0〜TD7は、データ
ラッチ活性期間TDLに入る以前は、今回センスアンプ3
0〜327が活性化する以前にラッチされたデータをT
0〜TD7として出力している(図4(J)、(K)参
照)。
【0089】次に、制御回路330〜33jの動作につい
て図2(a)及び図4を参照して更に詳細に説明する。
読み出し動作の開始に伴い、センスアンプ活性化信号T
SA2が図4(A)に示すように時刻tcで”0”か
ら”1”に変化すると、遅延回路41はセンスアンプ活
性化信号TSA2を設定した時間だけ遅延した信号DL
0〜DL7を図4(B)〜(E)に示すように出力する
(なお、ここではj=7とする)。
【0090】NAND回路42は遅延回路41の出力信
号DL0〜DL7及びセンスアンプ活性化信号TSA2を
入力信号として受け、その出力信号SN20をインバータ
43を通してデータ出力切換回路44に供給する。ここ
で、インバータ43から出力される信号SIq(q=0
〜7)は、図4(F)〜(I)に示すように、遅延回路
41の出力信号DLqと同時に”0”から”1”に変化
し、センスアンプ活性化信号TSA2が”1”から”
0”に変化するのと同時に”1”から”0”に変化す
る。この信号SIqはセンスアンプ出力信号TDqと共に
データ出力切換回路44に入力される。
【0091】次に、データ出力切換回路44の動作につ
いて説明する。データ出力切換回路44は前記したよう
に図2(b)に示す構成とされており、センスアンプ活
性化に伴い信号SIqが”1”に変化すると、インバー
タ出力信号S20が”0”になるのでNチャンネルMOS
トランジスタTN21が非導通状態になる。また、この時
信号SIqがゲートに印加されるPチャンネルMOSト
ランジスタTP20とNチャンネルMOSトランジスタT
N22のうち、TP20は非導通状態、TN22は導通状態にな
るので、出力バッファ制御信号CDqは”0”(=
“L”レベル)になる。
【0092】センスアンプ非活性期間においては、信号
SIqが”0”であるのでPチャンネルMOSトランジ
スタTP20及びNチャンネルMOSトランジスタTN21
それぞれ導通状態になり、PチャンネルMOSトランジ
スタTP21とNチャンネルMOSトランジスタTN20はイ
ンバータとして動作する。また、この時NチャンネルM
OSトランジスタTN22は非導通状態となる。
【0093】従って、このときはセンスアンプ出力信号
TDqはインバータ441により位相反転され、更にT
P21及びTN20からなる回路によりもう一度位相反転され
てそれらのドレインより出力バッファ制御信号CDq
して出力されるため、バッファ制御信号CDqはセンス
アンプ出力信号TDqと同相の信号となる。図4(L)
〜(O)に出力バッファ制御信号CD0〜CD7の波形図
を示す。
【0094】図4(J) はセンスアンプ出力信号TD
0〜TD3を示し、データ値を1とする。同様に図4
(K)はセンスアンプ出力信号TD4〜TD7を示し、デ
ータ値がデータラッチ活性期間TDL開始時に”1”か
ら”0”に切り替わるものとする。この場合の出力バッ
ファ制御信号CD0〜CD7は図4(L)〜(O)に示さ
れ、センスアンプ活性化に伴い時間差t0で順次”1”
から”0”に変化し、センスアンプ活性期間TEが経過
してセンスアンプ非活性期間になるとセンスアンプ出力
信号TD0〜TD7のデータ値に変化する。すなわち、出
力バッファ制御信号CD0〜CD3はセンスアンプ非活性
期間になると”0”から”1”に変化し、CD4〜CD7
は”0”のままである。
【0095】図4では、センスアンプ活性期間以前のセ
ンスアンプ出力信号TD0〜TD7がいずれも”1”であ
るので、センスアンプ活性期間開始時にCD0〜CD
7が”1”から”0”に切り替わるが、センスアンプ活
性期間以前のセンスアンプ出力信号TDq(q=0〜
7)のいずれかが”0”であれば、対応するCDq(q
=0〜7)はセンスアンプ活性期間中も”0”に固定さ
れたままである。
【0096】次に、出力バッファ340〜34jの動作に
ついて図3及び図5を参照して詳細に説明する(ただ
し、ここではj=7)。出力バッファ340〜34jの非
活性状態、すなわち出力バッファ活性化信号BOBが”
1”の場合は、図3に示す出力バッファ34q(q=
7)内のインバータ出力信号S50が”0”、NAND回
路出力信号S51が”1”、NOR回路出力信号S52が”
0”となり、PチャンネルMOSトランジスタTP50
びNチャンネルMOSトランジスタTN50はそれぞれ非
導通状態になり出力信号Dqは中間電位となる。
【0097】一方、出力バッファ34qの活性状態すな
わち出力バッファ活性化信号BOBが”0”の場合は、
インバータ出力信号S50が”1”となり、NAND回路
出力信号S51及びNOR回路出力信号S52は出力バッフ
ァ制御信号CDqの逆相信号になる。従って、出力信号
qは出力バッファ制御信号CDqと同相の信号になる。
【0098】図4(L)〜(O)に示した出力バッファ
制御信号CD0〜CD7に対応するデータ出力信号D0
7の波形図を図5(P)〜(S)に示す。なお、図5
は出力バッファ活性化信号BOBが”0”、すなわち出
力バッファ回路活性化状態の波形図である。センスアン
プ活性化以前のデータ値は“1”である。データ出力信
号D0〜D7はセンスアンプ活性化に伴い、時間差t0
順次”1”から”0”に切り替わる。センスアンプ活性
期間TEが経過してセンスアンプ非活性期間になると、
センスアンプ出力信号TD0〜TD7のデータ値が出力さ
れる。すなわち、D0〜D3は図5(P)、(Q)に示す
ように”0”から”1”に変化し、D4〜D7は図5
(R)、(S)に示すように”0”のままである。以上
で読み出し動作は完了である。
【0099】遅延時間t0は、データラッチ待機期間
(図5(T) に示すTs)中にデータ出力信号D0〜D
7がすべて”0”に切り替わるように設定する。また、
この実施の形態の特徴は、センスアンプ活性期間中にデ
ータ出力信号Dqを”0”に変化させることにあるた
め、センスアンプ活性期間開始時には出力バッファ34
qが活性化状態である必要がある。
【0100】次に、本発明の第1の実施の形態の効果に
ついて図6を用いて説明する。本発明の第1の実施の形
態では、図5等と共に説明したように、センスアンプ活
性期間TE中にデータ出力信号Dqを”0”に変化させ
るため、センスアンプ出力信号TDqのデータ値とは無
関係にデータ出力信号Dqがセンスアンプ活性期間TE
において順次”0”になったまま固定される(図6
(A)、(D)参照)。従って、データ出力信号Dq
期待値が”0”の場合はデータ出力信号Dqは”0”の
まま変化しない。
【0101】その後、図6(B)に示すデータラッチ制
御信号TSALが”0”から”1”に変化し、データラ
ッチ活性期間となり、センスアンプ出力信号TDqが図
6(C)に示すように”1”から”0”に切り替わる。
データラッチ制御信号TSALが”1”から”0”に変
化した後にデータラッチ活性期間TDLが終了する。この
時点でラッチされたデータがチップ外部に出力されるこ
とになる。
【0102】ここで、センスアンプ活性期間TE中にセ
ンスアンプ活性化以前のデータ出力信号Dqが”1”の
場合は、この実施の形態ではデータ出力信号Dqを1本
ずつ、あるいは複数のグループに分割して”0”に変化
させるので、GND電源に流れ込む放電電流 N50は、
出力バッファ1回路分では図6(F)に示すようにな
り、全デ−タ出力信号Dqが同時に”1”から”0”に
切り替わった場合の全出力バッファの図3に示したNチ
ャンネルMOSトランジスタTN50に流れる放電電流の
合計値は図6(G)に示すように分散される。これによ
り、IN50のピーク値が従来の半導体装置に比し減少
し、このことから図6(E)に示すようにGND電源の
変動が抑制される。
【0103】図6の例では4グループに分割したのでG
ND電源の変動幅は従来の半導体装置の約4分の1に抑
制される。すなわち、この実施の形態の効果は第1に電
源ノイズ(ここではGND電源の変動)そのものを抑制
し、電源ノイズによる誤動作を防止することにある。
【0104】第2の効果は各データ出力信号Dq(ある
いは各データ出力信号グループ)を時間差を与えながら
順次に”0”に変化させるという動作をセンスアンプ活
性期間TE中、特にデータラッチ待機期間中に行うこと
により、与えた時間差の分だけ読み出し時間が遅れると
いう問題点を解消したことである。第2の効果は、特開
平3−54795号公報に示された、センスアンプの活
性開始時間に時間差を与えることにより放電電流を分散
し電源ノイズを抑制する従来の半導体装置において生じ
ていた問題点を解決するものである。
【0105】なお、データラッチ待機期間中にデータ出
力信号Dqをすべて”0”に固定することにより安定し
た状態でデータをラッチさせることができ、データラッ
チ動作の信頼性が一層向上する。第1及び第2の効果に
よって、複数のデータ値が同時に”1”から”0”に変
化した場合の読み出し動作の信頼性を向上させることが
できる。
【0106】(第2の実施の形態)次に、本発明の第2
の実施の形態について説明する。第2の実施の形態は、
第1の実施の形態と制御回路330〜33j及び出力バッ
ファ340〜34jの役割、機能、回路構成が異なる。
【0107】まず、本発明の第2の実施の形態における
制御回路330〜33j及び出力バッファ340〜34j
役割について説明する。制御回路330〜33jの役割
は、センスアンプ320〜32jの活性期間と非活性期間
とで出力バッファ340〜34jの最終段のNチャンネル
MOSトランジスタの容量を変更する制御信号と、セン
スアンプ活性期間中は0となり非活性期間中はセンスア
ンプ320〜32jの読み出したデータと同相になる信号
を出力バッファ340〜34jに入力することである。
【0108】出力バッファ340〜34jの役割は、出力
バッファ活性化状態において制御回路330〜33jから
入力されたデータを出力することである。出力バッファ
活性化状態とは、出力バッファ活性化信号BOBが”
0”の状態である。
【0109】次に、制御回路330〜33j及び出力バッ
ファ340〜34jの機能について説明する。制御回路3
0〜33jの機能は、センスアンプ320〜32jの活性
期間中は”0”となり非活性期間中は”1”となる出力
バッファ制御信号CD0q(q=0〜j、各出力バッファ
340〜34jに対応する)と、活性期間中は”0”とな
り非活性期間中はセンスアンプ出力信号TDqと同相の
出力バッファ制御信号CD1qを出力することである。
【0110】出力バッファ340〜34jの機能は、出力
バッファ非活性化状態においてはデータ出力信号Dq
して中間電位を出力し、出力バッファ活性化状態におい
ては、センスアンプ活性期間TE中に徐々に”0”とな
り、センスアンプ非活性期間にはセンスアンプ出力信号
TDqと同相になるデータ出力信号Dqを出力することで
ある。
【0111】次に、制御回路330〜33jと出力バッフ
ァ340〜34jの回路構成について説明する。図7
(a)は制御回路33q(q=0〜j)の第2の実施の
形態の回路図を示す。制御回路33qはセンスアンプ活
性化信号TSA2を入力とし出力バッファ制御信号CD
0qを出力とするインバータ61と、信号CD0q及びセン
スアンプ出力信号TDqを入力とし信号S70を出力とす
るNAND回路62と、信号S70を入力とし出力バッフ
ァ制御信号CD1qを出力とするインバータ63から構成
される。
【0112】図7(b)は出力バッファ34qの第2の
実施の形態の回路図を示す。出力バッファ34qは、出
力バッファ活性化信号BOBを入力とし信号S71を出力
とするインバータ65 と、出力バッファ制御信号CD
1q及び信号S71を入力とし信号SPqを出力とするNA
ND回路66と、信号CD1q及び出力バッファ活性化信
号BOBを入力とし信号SN1qを出力とするNOR回路
67と、出力バッファ制御信号CD0qを入力とし信号S
72を出力とするインバータ68と、PチャンネルMOS
トランジスタTP70とNチャンネルMOSトランジスタ
N70から形成され信号SN0qを出力するトランスファ
ー・ゲートと、NチャンネルMOSトランジスタTN72
と、NチャンネルMOSトランジスタTN73と、Pチャ
ンネルMOSトランジスタTP71と、Nチャンネルトラ
ンジスタTN71から構成される。
【0113】NチャンネルMOSトランジスタTN71
N73の能力の合計が従来の半導体装置のTN197(図1
9(b))の能力にほぼ同じになるように設定されてい
る。また、PチャンネルMOSトランジスタTP70とN
チャンネルMOSトランジスタTN70はそれぞれドレイ
ン同士、ソース同士が接続されており、信号SN1q入力
として受け、信号SN0qを出力する。トランジスタT
N72、TN73はそれぞれ信号S72、SN0qをゲート入力と
し、ソースがGND電源に接続されている(接地されて
いる)。トランジスタTN71はゲートに信号SN1qが入
力され、ドレインに信号Dqが入力され、ソースがGN
D電源に接続されている(接地されている)。トランジ
スタTP71はゲートに信号SPqが入力され、VCC電源が
ソースに入力され、ドレインがトランジスタTN73及び
N71のドレインに接続されている。
【0114】次に、本発明の第2の実施の形態の動作の
概要について説明する。図8はセンスアンプ32qの活
性期間中及び活性期間前後の主要信号の波形図を示す。
読み出し動作が開始されセンスアンプ活性化信号TSA
2(図8(A))が”0”から”1”に切り替わると、
制御回路33qから出力されるすべての出力バッファ制
御信号CD0qが”1”から”0”に変化する(図8
(E))。また、これと同時に、制御回路33qから出
力されるすべての出力バッファ制御信号CD1qがセンス
アンプ活性化以前の値から図8(F)、(G)に示すよ
うに、”0”に変化する。ここでは、出力バッファ制御
信号CD1qはCD10〜CD13の4信号と、CD14〜CD
17の4信号からなる。
【0115】このとき出力バッファ34qが活性化状態
(出力バッファ活性化信号BOBが0の状態)であれ
ば、出力バッファ制御信号CD0q及びCD1qを受けてす
べてのデータ出力信号Dqのレベルが、図8(N)、
(O)に示すように徐々に”0”に近付く。
【0116】センスアンプ活性期間TE経過後、センス
アンプ活性化信号TSA2が”1”から”0”に切り替
わると、図8(E)に示すように、すべての出力バッフ
ァ制御信号CD0qが”0”から”1”に変化し、同時に
出力バッファ制御信号CD1qが図8(F)、(G)に示
すように、”0”からセンスアンプ出力信号TDqと同
相の値に変化する。このとき出力バッファ34qが活性
化状態であれば、すべてのデータ出力信号Dqはセンス
アンプ出力信号TDqと同相の値、すなわち、センスア
ンプ32qの活性期間中にメモリセルから読み出したデ
ータ値になる。
【0117】以上のように、この実施の形態の特徴は、
センスアンプ活性期間TE中にすべてのデータ出力信号
qを徐々に”0”に変化させ、活性期間終了後におい
て、活性期間中に読み出したデータを出力することにあ
る。従ってセンスアンプ活性期間開始時には出力バッフ
ァ32qを活性化状態にしておく必要がある。
【0118】次に、図7の回路図及び図8の波形図を参
照して第2の実施の形態の動作を更に詳細に説明する。
図7(a)に示す制御回路33qにおいて、センスアン
プ活性期間TE中はセンスアンプ活性化信号TSA2
が”1”であるので、インバータ61から出力される出
力バッファ制御信号CD0qは図8(E)に示すように”
0”となる。また、この時NAND回路62の出力信号
70は”1”となり、この信号S70をインバータ63で
位相反転して得られる出力バッファ制御信号CD1qは図
8(F)、(G)に示すように”0”となる。
【0119】センスアンプ活性期間TEが経過すると、
センスアンプ活性化信号TSA2が”0”となるため、
出力バッファ制御信号CD0qは図8(E)に示すよう
に”1”となる。このとき信号S70はセンスアンプ出力
信号TDqの逆相であるから、出力バッファ制御信号C
1qはセンスアンプ出力信号TDqと同相の信号にな
る。すなわち、センスアンプ出力信号TDqがTD0〜T
7であり、そのうちセンスアンプ出力信号TD0〜TD
3が図8(C)に示す”1”の信号であり、センスアン
プ出力信号TD4〜TD7が図8(D)に示すような”
1”から”0”へ変化する信号であるときは、出力バッ
ファ制御信号CD1qは図8(F)に示す”1”の出力バ
ッファ制御信号CD10〜CD13、図8(G)に示す”
0”に変化する出力バッファ制御信号CD14〜CD17
なる。
【0120】次に、図7(b)に示す出力バッファ34
qにおいて、出力バッファ活性化信号BOBが”0”
で、出力バッファ34qが活性化状態であるとする。こ
のとき、信号S71はインバータ65により出力バッファ
活性化信号BOBを位相反転した信号であるから”1”
である。センスアンプ活性期間TE中は出力バッファ制
御信号CD0qが図8(E)に示すように、”0”であ
り、また、この信号CD0qをインバータ68で位相反転
して得られる信号S72は”1”となるので、Pチャンネ
ルMOSトランジスタTP70及びNチャンネルMOSト
ランジスタTN70がそれぞれ非導通状態となり、またN
チャンネルMOSトランジスタTN72が導通状態とな
る。
【0121】従って、NチャンネルMOSトランジスタ
N72のドレイン電位(信号SN0q)は、センスアンプ
活性期間TE中は図8(L)及び(M)に示すように”
0”となり、よって、この信号SN0qがゲートに印加さ
れるNチャンネルMOSトランジスタTN73が非導通と
なる。更に、出力バッファ制御信号CD1qは前述したよ
うに”0”であるので、NAND回路66の出力信号S
qは図8(H)及び(J)に示すように”1”とな
り、この信号S qがゲートに印加されるPチャンネル
MOSトランジスタTP71は非導通とされる。
【0122】また、これと同時に、NOR回路67の出
力信号SN1qはセンスアンプ活性期間TE中は図8
(I)及び(K)に示すように”1”であるので、Nチ
ャンネルMOSトランジスタTN71は導通する。この結
果、NチャンネルMOSトランジスタTN71のドレイ
ン、ソースを通して放電電流が流れ、出力バッファ34
qのデータ出力信号Dqは”0”となる。
【0123】ここで、前述の通り、NチャンネルMOS
トランジスタTN71 及びTN73はそれぞれの能力を合計
すると従来の半導体装置の出力最終段のNチャンネルM
OSトランジスタ(図19(b)のTN197)の能力にほ
ぼ等しくなるように設定されており、また、例えば、T
N197のゲート長を300μmとすると、この実施の形態
におけるTN73のゲート長を200μm、TN71のゲート
長を100μmに設定してある(ゲート幅は揃える)。
つまり、TN71のみ導通するセンスアンプ活性期間TE
中においては、データ出力信号Dqをデータ”0”のレ
ベルに下げる能力に関しては、この実施の形態の半導体
装置は従来の半導体装置の3分の1しかないように設定
してある。
【0124】従って、この実施の形態では、センスアン
プ活性期間TE中に従来の半導体装置のおよそ3倍に相
当する時間をかけて徐々に、図8(N)及び(O)に示
すように、データ出力信号Dqが”0”に変化されるこ
ととなる。なお、データ出力信号Dqを”1”から”
0”に変化させるのに要する時間は、このNチャンネル
MOSトランジスタTN73及びTN71の能力の設定によっ
て任意に変更できる。
【0125】センスアンプ活性期間TEが経過すると、
出力バッファ制御信号CD0qが”1”、信号S72が”
0”となるので、PチャンネルMOSトランジスタT
P70及びNチャンネルMOSトランジスタTN70がそれぞ
れ導通状態となり、NチャンネルMOSトランジスタT
N72が非導通状態となる。
【0126】更に、出力バッファ制御信号CD1qにはセ
ンスアンプ活性期間TE中にメモリセルから読み出され
たデータ、すなわちセンスアンプ出力信号TDqが出力
されるので、NAND回路66の出力信号SPq及びN
OR回路67の出力信号SN!qは、図8(H)〜(K)
に示すように、それぞれ読み出されたデータ(センスア
ンプ出力信号TDq)の逆相信号になる。このとき、T
P70とTN70から構成されるトランスファゲートが導通し
ているので、信号SN!qはトランスファゲートを通して
信号SN0qとして現れるので、信号SN0qも図8(L)
及び(M)に示すように、読み出されたデータの逆相信
号になる。
【0127】従って、読み出されたデータの逆相信号
が”1”のときはトランジスタTP71が非導通、トラン
ジスタTN71及びTN73がそれぞれ導通状態となり、トラ
ンジスタTN71及びTN73にそれぞれ放電電流が流れるた
め、データ出力信号Dqは”0”となる。一方、読み出
されたデータの逆相信号が”0”のときはトランジスタ
P71が導通、トランジスタTN71及びTN73がそれぞれ
非導通状態となり、トランジスタTP71を通して電源電
圧VCCが出力されるため、データ出力信号Dqは”1”
となる。つまり、センスアンプ非活性期間においては、
データ出力信号Dqはメモリセルから読み出されたデー
タ(センスアンプ出力信号TDq)と同一論理値とな
り、また、出力最終段の能力が従来の半導体装置と等し
くなる。
【0128】図8の例ではセンスアンプ活性期間TE中
に、図8(B)に示すデータラッチ制御信号TSAL
が”0”から”1”に変化し、データラッチ活性期間と
なったとき、センスアンプ出力信号TD0〜TD7のうち
TD0〜TD3は図8(C)に示すように、”1”のデー
タを保持し、TD4〜TD7は図8(D)に示すように”
1”から”0”に変化するものとする。データラッチ制
御信号TSALが”1”から”0”に変化した後にデー
タラッチ活性期間TDLが終了する。この時点でラッチさ
れたデータがチップ外部に出力されることになる。
【0129】この場合、センスアンプ活性期間TE中に
データ出力信号D0〜D3とD4〜D7がそれぞれ図8
(N)、(O)に示すように、”0”に変化している。
従って、センスアンプ活性期間経過後は、データ出力信
号D0〜D3は図8(N)に示すように”0”からTD0
〜TD3と同じ”1”に変化し、データ出力信号D4〜D
7は図8(O)に示すように、TD4〜TD7と同じ”
0”を保持する。以上で読み出し動作が完了する。
【0130】なお、出力バッファ非活性状態、すなわち
出力バッファ活性化信号BOBが”1”の状態では、図
7(b)において信号S qが”1”、信号SN0q及び
SN!qがそれぞれ”0”となるため、PチャンネルMO
SトランジスタTP71とNチャンネルMOSトランジス
タTN71及びTN73がそれぞれ非導通状態となり、よっ
て、データ出力信号Dqは中間電位となる。
【0131】この本発明の第2の実施の形態の効果は、
第1の実施の形態の効果と同じ次の2点である。本発明
の第2の実施の形態では、センスアンプ活性期間TE中
にすべてのデータ出力信号Dqを図8(N)、(O)に
示したように、時間をかけて徐々に”0”に変化され
て”0”になった後固定される。このとき、図7(b)
に示すNチャンネルMOSトランジスタTN71に流れる
放電電流は、図8(Q)に示すように緩やかな変化をす
るため、複数のデータ出力信号Dqが同時に”1”か
ら”0”に切り替わる場合の放電電流が急激にGND電
源に流れ込む状態を回避でき、これによりGND電源の
変動を図8(P)に示すように抑制できる。
【0132】すなわち、この第2の実施の形態の効果は
第1に電源ノイズを抑制し、電源ノイズによる誤動作を
防止することである。第2に読み出し速度の遅れを伴わ
ずに電源ノイズによる誤動作を防止できるということで
ある。
【0133】(第3の実施の形態)次に、本発明の第3
の実施の形態について説明する。前記第1の実施の形態
はGND電源のノイズ耐性が低く、データ値が”1”か
ら”0”に変化した場合を扱ったが、この第3の実施の
形態はVcc電源のノイズ耐性が低く、デ−タ値が”0”
から”1”に変化した場合の誤動作を、出力バッファ制
御信号CDqがセンスアンプ活性期間に順次”1”に変
化するように制御回路330〜33jを構成することで防
止するようにした、第1の実施の形態の変形例である。
【0134】従って、制御回路330〜33jの役割、機
能、回路構成が第1の実施の形態とは異なる。本発明の
第3の実施の形態における制御回路330〜33jの役割
は、センスアンプ320〜32jの活性期間中においては
一定の時間差をもって”1”に変化し、そのまま”1”
に固定され、非活性期間中においてはセンスアンプ32
0〜32jが読み出したデータ値をもつ出力バッファ制御
信号CDqを出力バッファ340〜34jに入力すること
である。
【0135】また、第3の実施の形態における制御回路
330〜33jの機能は、センスアンプ320〜32jの活
性期間中においては出力信号CDqを一定の時間差をも
たせて”1”に変化させそのまま”1”に固定すること
と、非活性期間中においては出力信号CDqとしてセン
スアンプ出力信号TDqと同相の信号を出力することで
ある。
【0136】本形態における制御回路330〜33jの構
成は、図2(a)に示した構成とデータ出力切換回路4
4以外は同様であるので、データ出力切換回路44の回
路構成についてのみ説明する。図9(a)はこの実施の
形態に用いる制御回路330〜33j内のデータ出力切換
回路の回路図を示す。データ出力切換回路44は、図9
(a)に示すように、信号SIqを入力とし信号S90
出力とするインバータ71と、Vcc電源をソースとし信
号SIqをゲート入力とし節点V90をドレインとするP
チャンネルMOSトランジスタTP90と、節点V90をソ
ースとし信号TDqをゲート入力とし信号S91をドレイ
ン出力とするPチャンネルMOSトランジスタT
P91と、信号S91をドレイン入力とし信号TDqをゲート
入力とし節点V91をソースとするNチャンネルMOSト
ランジスタTN90と、節点V91をドレインとし信号S90
をゲート入力としGND電源をソースとするNチャンネ
ルMOSトランジスタTN91と、信号S91をドレイン入
力とし信号SIqをゲート入力としGND電源をソース
とするNチャンネルMOSトランジスタTN92と、信号
91を入力とし出力バッファ制御信号CDqを出力とす
るインバータ72から構成される。
【0137】次に、本発明の第3の実施の形態における
データ出力切換回路44の動作について、図9(b)に
示すセンスアンプ活性期間中及び活性期間前後の主要信
号の波形図と共に説明する。読み出し動作が開始されセ
ンスアンプ活性化信号TSA2(図9(b))が”0”
から”1”に切り替わると、データ出力切換回路入力信
号SIqが1本ずつあるいは複数本ずつ時間差t0をもっ
て”0”から”1”に変化する。図9では、データ出力
信号DqがD0〜D7の8本の場合で、信号SI0及びSI
1は図9(b)にSI0,1で示すように、センスアンプ活
性期間開始からの遅延時間0でデータ”0”から”1”
に変化する。同様に、図9(b)にSI2,3、SI4,5
SI6,7でそれぞれ示すように、SI2及びSI3は遅延
時間t0、SI4及びSI5は2t0、SI6及びSI7は3
0で”0”から”1”に変化するものとする。
【0138】また、図9(b)に示すように、センスア
ンプ出力信号TD0〜TD7のうち、TD0〜TD3は”
0”を保持し、TD4〜TD7はセンスアンプ活性期間T
E中に、データラッチ制御信号TSALが”0”から”
1”に変化し、データラッチ活性期間となったとき、”
0”から”1”に切り替わるものとする。
【0139】センスアンプ活性化信号TSA2が”1”
であるセンスアンプ活性期間TEにおいては、データ入
力切換信号SIq(図9(b)の例ではSI0〜SI7
が上記のように”1”になると、図9(a)に示すよう
にこのデータ入力切換信号SIqがゲートに印加される
PチャンネルMOSトランジスタTP90は非導通状態に
なり、NチャンネルMOSトランジスタTN92は導通状
態となる。
【0140】また、このときインバータ71によりデー
タ入力切換信号SIqが位相反転され、インバータ71
の出力信号S90が”0”となるため、信号S90がゲート
に印加されるNチャンネルMOSトランジスタTN91
非導通状態となる。NチャンネルMOSトランジスタT
N92が導通状態であることから、TN92のドレイン電位で
ある信号S91が”0”になり、この信号S91をインバー
タ72により位相反転して得られる出力バッファ制御信
号CDq(図9(b)の例ではCD0〜CD7)は”1”
となる。
【0141】センスアンプ活性期間TE終了後、データ
出力切換回路入力信号SIqが図9(b)に示すよう
に”0”となると、PチャンネルMOSトランジスタT
P90は導通状態、 NチャンネルMOSトランジスタT
N92は非導通状態、信号S90が”1”となるため、Nチ
ャンネルMOSトランジスタTN91が導通状態になる。
従って、PチャンネルMOSトランジスタTP91とNチ
ャンネルMOSトランジスタTN90はインバータとして
動作するので、信号S91はセンスアンプ出力信号TDq
の逆相信号となり、出力バッファ制御信号CDqは図9
(b)に示すようにTDqと同相の信号になる。
【0142】出力バッファ制御信号CDqは出力バッフ
ァ34qに入力される。信号CDqの入力をうけて、出力
バッファ活性化状態では出力バッファ制御信号CDq
同相の信号がデータ出力信号Dqとして出力される。す
なわち、データ出力信号Dqは、センスアンプ活性期間
TE中においては、一定の時間差をもって1本ずつ、あ
るいは複数本ずつ”1”に変化し、そのまま”1”に固
定される信号となり、センスアンプ非活性期間において
はセンスアンプ出力信号TDq、つまりメモリセルアレ
イから読み出したデータと同相の信号となる。
【0143】次に、この第3の実施の形態の特徴及び効
果を説明する。第3の実施の形態では、センスアンプ活
性期間TE中のデータ出力信号Dqを時間差をもたせ
て”1”に変化させるようにしたため、Vcc電源のノイ
ズ耐性がGND電源よりも弱い場合、複数のデータ出力
信号Dqが”0”から”1”に切り替わるときに発生す
る充電電流を分散させてVcc電源の変動を抑制すること
ができる。従って、この第3の実施の形態の第1の効果
は電源ノイズ(ここではVcc電源の変動)を抑制し、電
源ノイズによる誤動作を防止することである。第2の効
果は読み出し速度の遅れを伴わずに電源ノイズによる誤
動作を防止できることである。
【0144】(第4の実施の形態)次に、本発明の第4
の実施の形態について説明する。前記第2の実施の形態
はGND電源のノイズ耐性が低く、データ値が”1”か
ら”0”に変化した場合を扱ったが、この第4の実施の
形態はVcc電源のノイズ耐性が低く、デ−タ値が”0”
から”1”に変化した場合の誤動作を、出力バッファ制
御信号CDqがセンスアンプ活性期間に徐々に”1”に
変化するように制御回路330〜33jを構成することで
防止するようにした、第2の実施の形態の変形例であ
る。
【0145】従って、この実施の形態は第2の実施の形
態とは制御回路330〜33jの役割、機能、回路構成と
出力バッファ340〜34jの機能、回路構成が異なる。
【0146】本発明の第4の実施の形態における制御回
路330〜33jの役割は、センスアンプ320〜32j
活性期間と非活性期間とで出力バッファ340〜34j
最終段のPチャンネルMOSトランジスタの容量を変更
する制御信号と、センスアンプ活性期間中は”1”とな
り非活性期間中はセンスアンプ320〜32jの読み出し
たデータと同相になる信号を出力バッファ340〜34j
に入力することである。
【0147】出力バッファ回路340〜34jの役割は、
第2の実施の形態と全く同様で、出力バッファ活性化状
態(出力バッファ活性化信号BOBが”0”の状態)に
おいて、制御回路330〜33jから入力されたデータを
チップ外部に出力することである。
【0148】次に、制御回路330〜33jの機能は、セ
ンスアンプ320〜32jの活性期間中は”0”となり非
活性期間中は”1”となる出力バッファ制御信号CD0q
(q=0〜j、各出力バッファ340〜34jに対応す
る)と、活性期間中は”1”となり非活性期間中はセン
スアンプ出力信号TDqと同相の出力バッファ制御信号
CD1qを出力することである。
【0149】出力バッファ340〜34jの機能は、出力
バッファ非活性化状態においてはデータ出力信号Dq
して中間電位を出力し、出力バッファ活性化状態におい
ては、センスアンプ活性期間中に徐々に”1”となりセ
ンスアンプ非活性期間にはセンスアンプ出力信号TDq
と同相になるデータ出力信号Dqを出力することであ
る。
【0150】次に、制御回路330〜33jと出力バッフ
ァ340〜34jの回路構成について説明する。図10
(a)は本発明の第4の実施の形態における制御回路3
0〜33jの回路図を示す。同図に示すように、制御回
路33qはセンスアンプ活性化信号TSA2を入力と
し、出力バッファ制御信号CD0qを出力とするインバー
タ74と、信号TSA2及びセンスアンプ出力信号TD
qを入力とし信号S102を出力とするNOR回路75と、
信号S102を入力とし出力バッファ制御信号CD1qを出
力とするインバータ76から構成される。
【0151】次に、制御回路33qの動作を図10
(a)及び図11を参照しながら説明する。センスアン
プ活性期間TE中は図11(A)に示すセンスアンプ活
性化信号TSA2が”1”であるので、図10(a)の
インバータ74から出力される出力バッファ制御信号C
0qは図11(E)に示すように”0”であり、また図
10(a)のNOR回路75の出力信号S102が”0”
であるから出力バッファ制御信号CD1qは図11(F)
及び(G)に示すように”1”である。ここでは、出力
バッファ制御信号CD1qはCD10〜CD13の4信号と、
CD14〜CD17の4信号からなる。
【0152】センスアンプ活性期間TEが経過すると、
図11(A)に示すセンスアンプ活性化信号TSA2
が”0”であるので、出力バッファ制御信号CD0qが図
11(E)に示すように”1”となる。同時にNOR回
路75の出力信号S102は図11(C)及び(D)に示
すセンスアンプ出力信号TDqの逆相になり、出力バッ
ファ制御信号CD1qは図11(F)、(G)に示すよう
にセンスアンプ出力信号TDqと同相の信号になる。
【0153】次に、出力バッファ34q(340〜3
j)の回路構成について説明する。図10(b)は本
発明の第4の実施の形態の出力バッファ34qの回路図
を示す。同図に示すように、出力バッファ34qは出力
バッファ活性化信号BOBを入力とし信号S100を出力
とするインバータ78と、出力バッファ制御信号CD1q
及び信号S100を入力とし信号SP1qを出力とするNA
ND回路79と、信号CD1q及び信号BOBを入力とす
るNOR回路80と、出力バッファ制御信号CD0qを入
力とし信号S101を出力とするインバータ81と、Pチ
ャンネルMOSトランジスタTP100、TP101、TP102
びTP103と、NチャンネルMOSトランジスタTN100
びTN101から構成されている。
【0154】PチャンネルMOSトランジスタTP100
NチャンネルMOSトランジスタTN100はそれぞれドレ
イン同士、ソース同士が接続されたトランスファゲート
を構成しており、信号SP1qを入力として受け、信号S
0qを出力する。PチャンネルMOSトランジスタT
P102 は、ソースがVcc電源に接続され、信号CD0q
ゲート入力とし、信号SP0qをドレイン入力とする。P
チャンネルMOSトランジスタTp101は、ソースがVcc
電源に接続され、信号SP1qをゲート入力としデータ出
力信号Dqをドレイン出力とする。PチャンネルMOS
トランジスタTP103は、ソースがVcc電源に接続され、
信号SP0qをゲート入力としデータ出力信号Dqをドレ
イン出力とする。更に、NチャンネルMOSトランジス
タTN101は、信号SNqをゲート入力とし、ソースがG
ND電源に接続され、ドレインがトランジスタTP103
びTP101の各ドレインにそれぞれ接続されている。ここ
で、PチャンネルMOSトランジスタTP103とTP101
能力の合計が従来の半導体装置のTP197(図19
(b))の能力にほぼ等しくなるように設定されてい
る。
【0155】前記第2の実施の形態では、センスアンプ
活性期間中、すべてのデータ出力信号Dqを徐々に”
0”に変化させていたのに対し、図10(b)に示した
第4の実施の形態における出力バッファ34qの動作の
特徴は、センスアンプ活性期間中にすべてのデータ出力
信号Dqを徐々に”1”に変化させ、活性期間終了後に
おいて、活性期間中に読み出したデータを出力すること
にある。ただし、センスアンプ活性期間開始時に出力バ
ッファ34qを活性化状態にしておく必要がある点につ
いては第2の実施の形態と同様である。
【0156】次に、図10(b)に示した出力バッファ
34qの動作について、図11に示すセンスアンプ32q
の活性期間中及び活性期間前後の主要信号の波形図と共
に説明する。いま、出力バッファ活性化信号BOBが”
0”で、出力バッファ34qが活性化状態であるとす
る。このとき図10(b)に示すインバータ78の出力
信号S100は”1”である。センスアンプ活性期間TE
中は前述したように、出力バッファ制御信号CD0qは”
0”(図11(E))であり、これをインバータ81で
位相反転して得られる信号S101は”1”となるので、
PチャンネルMOSトランジスタTP100は非導通状態と
され、またゲートに出力バッファ制御信号CD0qが入力
されるNチャンネルMOSトランジスタTN100が非導通
状態とされ、PチャンネルMOSトランジスタTP102
導通状態とされる。従って、PチャンネルMOSトラン
ジスタTP102を通してPチャンネルMOSトランジスタ
P103のゲートがVcc電源に接続され、信号SP
0qが”1”となり、PチャンネルMOSトランジスタT
P103が非導通となる。
【0157】一方、センスアンプ活性期間TE中は前述
したように、出力バッファ制御信号CD1qが”1”であ
るので、NAND回路79の出力信号SP1q(図11の
例ではS10〜S17)は図11(I)及び(K)に示すよ
うに”0”となり、この信号SP1qがゲートに入力され
るPチャンネルMOSトランジスタTP101は導通状態と
なる。同様に、出力バッファ制御信号CD1qが”1”で
あることから、NOR回路80の出力信号SNq(図1
1の例ではSN0〜SN7)が図11(H)及び(J)に
示すように”0”となり、この信号SNqがゲートに印
加されるNチャンネルMOSトランジスタTN101は非導
通状態となる。
【0158】前述したように、PチャンネルMOSトラ
ンジスタTP101とTP103はそれぞれの能力を合計すると
従来の半導体装置の出力最終段のPチャンネルMOSト
ランジスタ(図19(b)のTP197)の能力に等しくな
るように設定されている。従って、この実施の形態では
P101のみ導通するセンスアンプ活性期間TEにおいて
は、データ出力信号Dqをデータ”1”のレベルに上げ
る能力は従来の半導体装置よりも小さい。従って、第4
の実施の形態の半導体装置では、センスアンプ活性期間
TE中は、従来の半導体装置よりも長い時間をかけてデ
ータ出力信号Dq(図11の例ではD0〜D7)が図11
(O)及び(P)に示すように”1”に変化される。
【0159】なお、このデータ出力信号Dqを”1”に
変化させるのに要する時間は、PチャンネルMOSトラ
ンジスタTP101とTP103の能力の設定によって任意に変
更できる。
【0160】上記のセンスアンプ活性期間TEが経過す
ると、出力バッファ制御信号CD0qが図11(E)に示
したように”1”であり、信号S101が”0”となるの
で、PチャンネルMOSトランジスタTP100及びNチャ
ンネルMOSトランジスタTN100が導通状態となり、P
チャンネルMOSトランジスタTP102が非導通状態とな
る。
【0161】更に、出力バッファ制御信号CD1qにはセ
ンスアンプ活性期間TE中にメモリセルから読み出され
たデータ、すなわちセンスアンプ出力信号TDqが出力
されるので、NAND回路79の出力信号SP1q及びN
OR回路80の出力信号SNqは、図11(H)〜
(K)に示すように、それぞれ読み出されたデータ(セ
ンスアンプ出力信号TDq)の逆相信号になる。
【0162】このとき、TP100とTN100から構成される
トランスファゲートが導通しているので、信号SP1q
トランスファゲートを通して信号SP0qとして現れるの
で、信号SP0qも図11(M)及び(N)に示すよう
に、読み出されたデータ(センスアンプ出力信号T
q)の逆相信号になる。
【0163】従って、読み出されたデータの逆相信号
が”0”のときはトランジスタTN101が非導通、トラン
ジスタTP101及びTP103がそれぞれ導通状態となり、ト
ランジスタTP101及びTP103にそれぞれ充電電流が流れ
るため、データ出力信号Dqは”1”となる。一方、読
み出されたデータの逆相信号が”1”のときはトランジ
スタTN101が導通、トランジスタTP101及びTP103がそ
れぞれ非導通状態となり、トランジスタTN101を通して
放電電流が流れるため、データ出力信号Dqは”0”と
なる。つまり、センスアンプ非活性期間においては、デ
ータ出力信号Dqはメモリセルから読み出されたデータ
(センスアンプ出力信号TDq)と同一論理値となり、
また、出力最終段の能力が従来の半導体装置と等しくな
る。
【0164】図11の例ではセンスアンプ活性期間TE
中に、図11(B)に示すデータラッチ制御信号TSA
Lが”0”から”1”に変化し、データラッチ活性期間
となったとき、センスアンプ出力信号TD0〜TD7のう
ちTD0〜TD3は図11(C)に示すように、”0”の
データを保持し、TD4〜TD7は図11(D)に示すよ
うに”0”から”1”に変化するものとする。データラ
ッチ制御信号TSALが”1”から”0”に変化した後
にデータラッチ活性期間TDLが終了する。この時点でラ
ッチされたデータがチップ外部に出力されることにな
る。
【0165】この場合、センスアンプ活性期間TE中に
データ出力信号D0〜D3とD4〜D7がそれぞれ図11
(O)、(P)に示すように、”1”に変化している。
従って、センスアンプ活性期間経過後は、データ出力信
号D0〜D3は図11(O)に示すように”1”からTD
0〜TD3と同じ”0”に変化し、データ出力信号D4
7は図11(P)に示すように、TD4〜TD7と同
じ”1”を保持する。以上で読み出し動作が完了する。
【0166】なお、出力バッファ非活性状態、すなわち
出力バッファ活性化信号BOBが”1”の状態では、図
10(b)において信号SP0q及びSP1qがそれぞれ”
1”、信号SNqが”0”となり、PチャンネルMOS
トランジスタTP101及びTP103とNチャンネルトランジ
スタTN101がそれぞれ非導通状態となるため、データ出
力信号Dqは中間電位となる。
【0167】以上のように、本発明の第4の実施の形態
の特徴は、センスアンプ活性期間中にすべてのデータ出
力信号Dqを徐々に”1”に変化させ、活性期間終了後
において、活性期間中にメモリセルから読み出したデー
タを出力することにある。このセンスアンプ活性期間T
E中ではNチャンネルMOSトランジスタTP101のみ導
通しているので、それに流れる充電電流は図11(R)
に示すように緩やかな変化をするため、複数のデータ出
力信号Dqが同時に”0”から”1”に変化した場合
に、Vcc電源から流れ出す充電電流のピーク値を抑制で
き、よって図11(Q)に示すようにVcc電源の変動を
抑制し、Vcc電源の変動による誤動作を防止することが
できる。
【0168】なお、センスアンプ活性期間TE開始時に
出力バッファ34qを活性化状態にしておく必要がある
のは第2の実施の形態と同様である。本発明の第4の実
施の形態の効果は、次の2点である。第1の効果は、電
源ノイズ(ここではVcc電源の変動)を抑制し、電源ノ
イズによる誤動作を防止することである。第2の効果
は、読み出し速度の遅れを伴わずに電源ノイズによる誤
動作を防止することである。
【0169】
【実施例】次に、本発明の実施例について説明する。第
1の実施の形態の図5に示したセンスアンプ活性期間T
Eを30ns、遅延時間t0を5ns、データラッチ待
機時間TSを20ns、データラッチ活性期間TDLを5
nsとする。センスアンプ活性化信号TSA2が”0”
から”1”に変化した時刻を基準として、8個の出力バ
ッファ340〜347のデータ出力信号D0〜D7がデー
タ”1”(ただし変化前のデータ値が”1”だった場
合)から”0”に変化するまでに要する時間(遅延時
間)は、D0及びD1が0、D2及びD3がt0、D4及びD
5が2t0、D6及びD7が3t0であるものとする。ここ
で、遅延時間t0 は、データ出力信号D0〜D7がすべ
てデータラッチ待機期間(Ts)中に”0”に変化する
ように設定した。
【0170】次に、本発明の実施例の動作について、図
1と図4及び図5を参照して説明する。センスアンプ出
力信号TD0〜TD3はデータ”1”を保持し、TD4
TD7はデータ”1”から”0”に切り替わるものとす
る(図4(J)、(K)参照)。読み出し動作におい
て、センスアンプ320〜327の活性化に伴いセンスア
ンプ活性化信号TSA2(図4(A))が”0”から”
1”に変化すると、出力バッファ制御信号CD0及びC
1が”1”から”0”に変化し、出力バッファ制御信
号CD0及びCD1の変化を受けてデータ出力信号D0
びD1も”1”から”0”に変化する(図4(L)、図
5(P))。
【0171】更に、5ns経過後、出力バッファ制御信
号CD2及びCD3が”1”から”0”に変化し、信号C
2及びCD3の変化をうけてデータ出力信号D2及びD3
が”1”から”0”に変化する(図4(M)、図5
(Q))。更に、5ns経過後、すなわちセンスアンプ
活性開始から10ns後にCD4及びCD5が”1”か
ら”0”に変化し、データ出力信号D4及びD5が”1”
から”0”に変化する(図4(N)、図5(R))。同
様に、センスアンプ活性開始から15ns後にCD6
びCD7が”1”から”0”に変化し、データ出力信号
6及びD7が”1”から”0”に変化し(図4(O)、
図5(R))、データ出力信号D0〜D7がすべて”0”
に変化し、そのまま”0”を保持する。
【0172】センスアンプ活性開始してから20ns
後、データラッチ制御信号TSALが”0”から”1”
に変化し(図5(T))、データラッチ活性期間とな
り、センスアンプ出力信号TD4〜TD7が”1”から”
0”に切り替わる(図4(J)、(K))。データラッ
チ制御信号TSALが”1”から”0”に変化した5n
s後にデータラッチ活性期間TDLが終了する。この時点
でラッチされたデータがチップ外部に出力されることに
なる。
【0173】更に、5ns後にセンスアンプ活性化信号
TSA2が”1”から”0”に変化し、センスアンプ活
性期間TE が終了すると、出力バッファ制御信号CD0
〜CD7が”0”からセンスアンプ出力信号TD0〜TD
7と同相のデータに切り替わる。すなわち、CD0〜CD
3は”0”から”1”に変化し、CD4〜CD7は”0”
を保持する。従って、データ出力信号D0〜D3は”0”
から”1”に変化し、D4〜D7 は”0”を保持する。
以上で読み出し動作は終了である。データラッチ活性期
間TDL 中はデータ出力信号D0〜D7が固定されている
ためGND電源が安定するので、正確なデータのラッチ
が可能となる。
【0174】なお、本実施例では、センスアンプ活性期
間TE 、遅延時間t0、データラッチ待機時間Ts及び
データラッチ活性期間TDLの設定に関してトランジスタ
特性及び信号配線などに起因する信号の遅延を考慮して
いないが、信号の遅延が無視できない大きさである場合
は信号の遅延分を充分考慮して各時間及び期間を設定す
るのが望ましい。
【0175】本実施例の効果を以下に示す。従来の半導
体装置において、データ出力信号D4 〜D7が同時に”
1”から”0”に切り替わる場合、ピーク値30mAの
放電電流がGND電源に流れ込むとする。本実施例の半
導体装置ではD4とD5、及びD6とD7が時間差5nsを
おいて”1”から”0”に切り替わるのでピーク値15
mAの放電電流が時間差5nsをおいて発生し、GND
電源に流れ込む。従って、GND電源の変動が従来の半
導体装置の半分に抑えられる。
【0176】データ出力信号D0〜D7が同時に”1”か
ら”0”に切り替わった場合には、従来の半導体装置で
はピーク値60mAだった放電電流が本発明ではピーク
値が4分の1の15mAに抑えられる。放電電流を抑制
した効果として、GND電源の変動が抑えられ、半導体
装置を構成する諸回路の誤動作が防止される。例えば、
読み出し動作中のセンスアンプの誤動作による誤データ
読み出しや誤データラッチ(図20(c)に示す)が発
生しなくなる。つまり、読み出し動作の信頼性を向上さ
せることができる。
【0177】なお、本発明は以上の実施の形態に限定さ
れるものではなく、NチャンネルMOSトランジスタと
PチャンネルMOSトランジスタ以外のパイポーラトラ
ンジスタを用いることができることは勿論のこと、様々
なブロック、論理回路、素子を用いることができる。
【0178】
【発明の効果】以上説明したように、本発明によれば、
複数の読み出しデータが同時に予め定めた論理値に切り
替わる場合に、出力回路の出力最終段から発生する放電
電流(あるいは充電電流)を分散し、あるいは急激な放
電電流(あるいは充電電流)の発生を回避することで、
放電電流(あるいは充電電流)のピーク電流値を抑制
し、更に読み出し回路の活性期間終了後に読み出しデー
タを外部に出力することで、GND電源(あるいはVcc
電源)が安定した状態で読み出しデータを出力できるた
め、複数のデータ出力信号が同時に”1”(=“H”レ
ベル)から”0”(=“L”レベル)に切り替わる場合
に生ずるGND電源の変動(あるいは”0”から”1”
に切り替わる場合に生ずるVcc電源の変動)を抑制し、
誤動作を防止することができ、これにより、読み出し動
作の信頼性を向上させることができる。
【0179】また、本発明によれば、データ出力信号の
読み出し速度を遅らせることなく、GND電源(あるい
はVcc電源)の変動による誤動作を防止できる。読み出
し回路の活性期間中、すなわち読み出しデータが確定す
る以前にすべてのデータ出力信号を”0”又は”1”に
切り替え、活性期間中にのみ”0”又は”1”に固定す
るか、徐々に”0”又は”1”にしておくようにしたた
めである。
【図面の簡単な説明】
【図1】本発明の一実施の形態を示すブロック図であ
る。
【図2】本発明の第1の実施の形態の制御回路と、それ
を構成するデータ出力切換回路及び遅延回路の回路図で
ある。
【図3】本発明の第1の実施の形態の出力バッファの回
路図である。
【図4】本発明の第1の実施の形態の動作を示す主要信
号の波形図である。
【図5】本発明の第1の実施の形態の動作を示す主要信
号の波形図である。
【図6】本発明の第1の実施の形態の動作及び効果説明
用の主要信号の波形図である。
【図7】本発明の第2の実施の形態の制御回路及び出力
バッファの回路図である。
【図8】本発明の第2の実施の形態の動作説明用の主要
信号波形図である。
【図9】本発明の第3の実施の形態のデータ出力切換回
路と動作説明用の主要信号波形図である。
【図10】本発明の第4の実施の形態の制御回路及び出
力バッファの回路図である。
【図11】本発明の第4の実施の形態の動作説明用の主
要信号波形図である。
【図12】従来の半導体装置の一例のブロック図であ
る。
【図13】従来装置におけるCEバッファ及びアドレス
バッファの一例の回路図とそれらの動作説明用信号波形
図である。
【図14】従来のOEバッファの一例の回路図と動作説
明用信号波形図である。
【図15】従来のX系デコーダ群とY系デコーダ群の一
例の回路図と、メモリセルX系選択信号と入力信号の対
応及びメモリセルY系選択信号と入力信号の対応を示す
図である。
【図16】従来のアドレス変化検出回路(ATD)の一
例のブロック図と、信号合成回路及びATDの動作説明
用信号波形図である。
【図17】従来の1パルス発生回路の一例の回路図とそ
の動作説明用信号波形図、及び従来の遅延回路の一例の
回路図とその動作説明用信号波形図である。
【図18】従来の信号合成回路の一例の回路図である。
【図19】従来のセンスアンプ及び出力バッファの一例
の回路図である。
【図20】従来のセンスアンプ及び出力バッファの動作
説明用信号波形図である。
【符号の説明】
10 外部入力信号バッファ部 11 CEバッファ 12 OEバッファ 13、14 アドレスバッファ 20 メモリセル選択部 21 X系デコーダ 22 Y系デコーダ 23 メモリセルアレイ 30 データ出力部 31 アドレス変化検出回路(ATD) 320〜32j センスアンプ 330〜33j、33q 制御回路 340〜34j、34q 出力バッファ 41 遅延回路 42、55、62、66、79 NAND回路 43、441、442、47、48、49、52、5
4、61、63、65、68、71、72、74、7
6、78、81 インバータ 44 デ−タ出力切換回路 50 抵抗素子 51 容量素子 TP20、TP21、TP50、TP70、TP71、TP90、TP91
P100〜TP103 PチャンネルMOSトランジスタ TN20、TN21、TN50、TN70〜TN73、TN90、TN91
N100、TN101 NチャンネルMOSトランジスタ

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 入力される第1の活性化信号が第1の論
    理値である活性化期間のときにメモリの読み出し動作を
    行い、該活性化期間内において制御信号が入力されるま
    では前回の読み出しデータを出力し該制御信号入力によ
    り今回読み出したデータを出力する複数の読み出し回路
    と、 該複数の読み出し回路のうち対応する読み出し回路から
    の読み出しデータと第2の活性化信号を入力信号として
    受け、該第2の活性化信号が所定論理値である活性化期
    間に入力された前記読み出しデータを外部へ出力する複
    数の出力回路とを有する半導体装置において、 前記読み出し回路からの読み出しデータと前記第1の活
    性化信号とを入力信号として受け、該第1の活性化信号
    の前記第1の論理値への変化時点から前記制御信号が前
    記読み出し回路に入力されるまでの期間内に、前記入力
    読み出しデータをその値に関係なく予め定めた論理値に
    強制的に固定し、前記第1の活性化信号が第2の論理値
    へ変化した時点で入力読み出しデータをそのままの論理
    値で前記出力回路へ出力する制御回路を、前記複数の読
    み出し回路に対応して複数設け、前記複数の制御回路
    を、互いに異なる時間差又は複数のグループ単位で異な
    る時間差をもって、前記入力読み出しデータをその値に
    関係なく予め定めた論理値に強制的に固定する構成とし
    ことを特徴とする半導体装置。
  2. 【請求項2】 前記複数の制御回路は、前記第1の活性
    化信号を予め定めた時間遅延又は遅延することなく出力
    する遅延回路と、前記第1の活性化信号と該遅延回路の
    出力信号とから切換信号を生成する切換信号発生回路
    と、前記読み出し回路からの読み出しデータと該切換信
    号とを入力信号として受け、前記遅延回路の遅延時間後
    に前記予め定めた論理値のデータを読み出しデータとし
    て出力し、前記第1の活性化信号が第2の論理値へ変化
    した時点で入力読み出しデータを切換出力するデータ出
    力切換回路とからなることを特徴とする請求項1記載の
    半導体装置。
  3. 【請求項3】 入力される第1の活性化信号が第1の論
    理値である活性化期間のときにメモリの読み出し動作を
    行い、該活性化期間内において制御信号が入力されるま
    では前回の読み出しデータを出力し該制御信号入力によ
    り今回読み出したデータを出力する複数の読み出し回路
    と、 該複数の読み出し回路のうち対応する読み出し回路から
    の読み出しデータと第2の活性化信号を入力信号として
    受け、該第2の活性化信号が所定論理値である活性化期
    間に入力された前記読み出しデータを外部へ出力する複
    数の出力回路とを有する半導体装置において、 前記読み出し回路からの読み出しデータと前記第1の活
    性化信号とに基づいて出力回路制御信号を生成して前記
    読み出しデータとして前記出力回路へ出力する制御回路
    を、前記複数の読み出し回路に対応して複数設け、該出
    力回路制御信号により前記出力回路を、前記読み出し回
    路の活性化期間内においては出力データが該読み出し回
    路の活性期間の全期間にわたって、徐々に所定論理値に
    達するように変化させ、該読み出し回路の活性化期間経
    過後は前記読み出し回路からの読み出しデータと同じ論
    理値のデータを出力させるように制御する構成としたこ
    とを特徴とする半導体装置。
  4. 【請求項4】 前記制御回路は、前記読み出し回路から
    の読み出しデータと前記第1の活性化信号とを入力信号
    として受け、該第1の活性化信号の前記第1の論理値へ
    の変化時点から第2の論理値に変化するまでの活性化期
    間内において所定論理値とされた第1の出力回路制御信
    号と、該活性期間内は所定論理値で該活性期間経過後は
    入力読み出しデータに関連した論理値とされた第2の出
    力回路制御信号とをそれぞれ前記読み出しデータとして
    前記出力回路へ出力し、 前記出力回路は、前記第1及び第2の出力回路制御信号
    と前記第2の活性化信号を入力信号として受け、前記読
    み出し回路の活性化期間内においては出力読み出しデー
    タを予め定めた所定論理値に徐々に達するように変化さ
    せ、該読み出し回路の活性化期間経過後は前記第2の出
    力回路制御信号により前記読み出し回路からの読み出し
    データを出力する構成としたことを特徴とする請求項
    記載の半導体装置。
  5. 【請求項5】 前記出力回路は、 該第2の活性化信号が所定論理値である活性化期間にお
    いて、前記読み出しデータを外部へ出力するための互い
    に並列に接続されたM個(ただしMは2以上の整数)の
    出力トランジスタと、 前記第1及び第2の出力回路制御信号と前記第2の活性
    化信号により、前記読み出し回路の活性化期間内におい
    ては(M−1)個以下の予め定めた数の前記出力トラン
    ジスタを導通状態とし、該読み出し回路の活性化期間経
    過後は前記第2の出力回路制御信号に基づき前記読み出
    し回路からの読み出しデータの論理値に応じて前記M個
    の出力トランジスタをすべて同時に導通状態又は非導通
    状態に制御するトランジスタ制御回路とから構成したこ
    とを特徴とする請求項記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1294367B1 (it) * 1997-08-29 1999-03-24 Sgs Thomson Microelectronics Circuiteria atd immune nei confronti di impulsi spuri
KR100615573B1 (ko) * 1999-11-10 2006-08-25 삼성전자주식회사 반도체 메모리 장치
KR100380025B1 (ko) * 2001-04-18 2003-04-18 삼성전자주식회사 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치
US6434057B1 (en) * 2001-08-16 2002-08-13 United Microelectronics Corp. Memory device with a sense amplifier detection circuit to control an output buffer amplifier
JP2007174236A (ja) * 2005-12-21 2007-07-05 Fujitsu Ltd 半導体集積回路及びデータ出力方法
KR100865829B1 (ko) * 2007-03-29 2008-10-28 주식회사 하이닉스반도체 메모리 소자의 신호 처리장치 및 노이즈 제거 회로

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0194939B1 (en) * 1985-03-14 1992-02-05 Fujitsu Limited Semiconductor memory device
JPH0354795A (ja) * 1989-07-21 1991-03-08 Nec Ic Microcomput Syst Ltd 半導体記憶回路

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