JP2007174236A - 半導体集積回路及びデータ出力方法 - Google Patents

Abstract

【課題】出力回路における低消費電力化と同時スイッチングノイズの低減とを図ることのできる半導体集積回路を提供する。
【解決手段】比較回路１１は、前回元データＤＹからの次元データＤＸのビットの変化数を所定ビット数と比較し、その比較結果を判定信号ＪＤとして出力する。選択回路１４は、この判定信号ＪＤを入力し、ビットの変化数に基づいて、次元データＤＸに判定ビットを付加した第１表現形式のデータ及び次元データＤＸの反転データとして生成された補数データ／ＤＸに判定ビットを付加した第２表現形式のデータのうち何れか一方を選択出力する。出力回路１５は、選択回路１４より選択出力された出力データＤＯを次出力データとしてメモリ２に出力する。
【選択図】図１

Description

本発明は、半導体集積回路及びデータ出力方法にかかり、詳しくは、半導体出力回路における低消費電力化と同時スイッチングノイズの低減とを図る技術に関する。
近年、携帯型電子機器の普及が進み、半導体集積回路（ＬＳＩ）における低消費電力化は、地球環境問題に対する取り組みの観点からも重要な課題の一つとなっている。しかし、半導体プロセス技術の発展に伴い動作電圧の低電圧化が進むに従ってノイズ耐性が低下し、ＬＳＩがノイズの影響を受けて誤動作を起こしたり仕様通りの性能で動作しないといった障害が発生する頻度が高くなっている。このため、ノイズを考慮した設計の重要性も増している。

ＬＳＩには、外部とのインタフェース部分として動作する入出力回路（Ｉ／Ｏ）が設けられている。Ｉ／Ｏには信号回路と電源回路があり、信号回路には、外部への信号の出力を行う出力回路、外部からの信号の入力を行う入力回路、外部への信号の出力と外部からの信号の入力との両方が可能な双方向回路がある。一方、電源回路には、高電位の電源電圧（ＶＤＤ）を入力するための電源回路や低電位の電源電圧（ＧＮＤ）を入力するための電源回路などがある。このようなＩ／Ｏは一般にはＣＭＯＳを用いて構成され、ＣＭＯＳのオン／オフにより信号の入出力を行う。

電源回路はＬＳＩに一定電圧を供給しなければならないが、現実には電源配線に存在する電気的寄生素子により必ずしも一定電圧とはならない。およそ、電源配線には、抵抗、容量、インダクタンスの電気的寄生素子が存在する。このため、双方向回路を含む複数の出力回路で同時に出力がスイッチングすると、電気的寄生素子の影響により、電源配線に流れる電流の値が短時間に大きく変化し、電源電圧に変動が生じるようになる。この種のノイズは一般に同時スイッチングノイズ（ＳＳＮ：Simultaneous Switching Noise）或いは同時スイッチング出力（ＳＳＯ：Simultaneous Switching Outputs）ノイズと呼ばれている。

同時スイッチングノイズは、出力信号の波形や遅延に影響を与え、誤動作や動作速度の低下の原因となる。殊に近年、ＬＳＩの高速化、高機能化に伴ってデータ転送量が増加しデータ転送速度が向上する中で、こうした同時スイッチングノイズの影響は無視できない程度に大きくなっている。従って、同時スイッチングノイズに対するノイズ設計の重要性が増している。

同時スイッチングノイズを低減する設計手法には、従来より、ノイズ耐性を向上させるべく電源数（電源回路数）を増やしたり、ノイズ発生の要因となるインダクタンス（ボンディングワイヤやリードフレームのインダクタンス）を小さくするよう実装技術を改善したり、ノイズ抑制対策としてボード上に容量を付加したりするなどの方法がある。このようなノイズ設計は一般には、そのノイズの影響が最も大きくなるワーストケースを想定して行われる。

例えば図３に示すように、ＬＳＩが８ビットのデータ転送を行う場合には、そのビットパターンが１０進数で「０」を表す「００００００００」から１０進数で「２５５」を表す「１１１１１１１１」に変化するケース、即ち各ビットそれぞれに対応した出力回路（ＣＭＯＳ）が全て同時にスイッチングし、前回ビット値からそれぞれ反転した値に変化する場合を想定してノイズ設計が行われる。このようなワーストケースを考慮することで、同時スイッチングノイズに対するＬＳＩの動作信頼性を確保している。

ところで、ワーストケースを考慮してノイズ設計を行う際には、それで考慮すべき同時スイッチング数に応じた数だけ、ノイズ対策用の部品が必要となる。ゆえに、考慮すべき同時スイッチング数が多くなると、その分ノイズ対策用の部品点数（チップ上の電源回路数やボード上の容量数など）が増加することとなる。又、同時スイッチング数が多くなると、それに応じてノイズマージンを多く取る必要があるため、データ転送速度が制限され高速化に対応できなくなる場合や、設計が困難になる場合が発生する。又、上記したように信号のビット値はＣＭＯＳのオン／オフにより表現される。このため、同時スイッチング数（ビットの同時変化数）が多くなると、その分ＣＭＯＳのオン／オフが頻繁に繰り返されることとなり消費電力が大きくなる。従って、同時スイッチング数は可及的に少なくすることが求められる。

このような要請に応えるべく、例えば特許文献１，２に開示された構成では、ＰＣＭ（Pulse Code Modulation）等の音声データやＭＰＥＧ（Moving Picture Experts Group）等の色成分データのように、ビット変化が０付近で頻繁に繰り返される信号（即ちビットの遷移確率が正規分布となる信号）について、上記出力回路における同時スイッチング数を極力少なくするよう工夫した符号化方式が提案されている。
特開２００３−１０１４１５号公報 特開平７−１３７４３号公報

しかしながら、同時スイッチングノイズを考慮した設計を行う際には、たとえ、上記のようにビットの遷移確率が正規分布となる信号についてもやはりワーストケースを考慮する必要がある。このため、全ビットの同時変化という、実際には滅多に起こらない現象のために、それに対応した数だけ、ノイズ対策用の部品点数が結果的に必要となっていた。もとより、上記特許文献１，２に開示された構成では、ビットの遷移確率が必ずしも正規分布とならない信号（ビット変化が必ずしも０付近に集中しないランダムに変化する信号）の場合には、消費電力や同時スイッチングノイズの低減を図ることができず、本質的な問題の解決に至るものではなかった。

本発明は、このような従来の実情に鑑みてなされたものであり、その目的は、出力回路における低消費電力化と同時スイッチングノイズの低減とを図ることのできる半導体集積回路及びデータ出力方法を提供することにある。

上記の目的を達成するため、請求項１，５に記載の発明では、複数ビットよりなるデータを出力する出力回路と、前記出力回路から次に出力する次出力データの元データと前記次出力データの一つ前に出力した前出力データの元データとの間のビットの変化数を所定ビット数と比較し、比較結果に基づいて判定信号を出力する比較回路と、前記次出力データの元データに関する補数データを発生する補数発生回路と、前記比較回路から前記判定信号を入力し、前記ビットの変化数に基づいて、前記次出力データの元データを用いて表される第１表現形式のデータ及び前記補数データを用いて表される第２表現形式のデータのうち何れか一方を前記次出力データとして選択出力する選択回路と、を備える半導体集積回路であることを要旨とする。

この構成によれば、第１表現形式のデータ及び第２表現形式のデータのうち出力回路における同時スイッチング数が少なくなる方のデータを、データ出力時にその都度選択して出力することができる。このため、ビットの遷移確率が必ずしも正規分布とならない信号についても消費電力や同時スイッチングノイズの低減を図ることができる。又、この構成によれば、ノイズ設計で考慮すべきワーストケースでの同時スイッチング数を減らすことができるため、ノイズ対策用の部品点数を削減することができる。

請求項２に記載の発明では、請求項１に記載の半導体集積回路において、前記補数発生回路は、前記次出力データの元データを構成する各ビット値を各々反転したビット値を持つ反転データを前記補数データとして発生することを要旨とする。

この構成によれば、次出力データの元データを用いて表現される第１表現形式のデータ、及び、次出力データの元データを反転したデータ（補数データ）を用いて表現される第２表現形式のデータの何れかが出力回路から出力される。

請求項３に記載の発明では、請求項１又は２に記載の半導体集積回路において、前記選択回路は、前記ビットの変化数に基づいて、前記次出力データの元データ及び前記補数データのうち何れか一方を選択し、選択結果を示す判定ビットを当該選択したデータに付加して前記第１表現形式のデータ又は前記第２表現形式のデータを生成することを要旨とする。

この構成によれば、次出力データは、次出力データの元データ又はその補数データにそのデータの種類を示す判定ビットが付加された態様で表現される。判定ビットのビット数は特に限定しないが、少なくともデータの種類が判定できればよく１ビットで構成するのがよい。従って、例えば次出力データの元データが８ビットで構成されている場合には、次出力データは、その元データに判定ビットを付加した９ビットの第１表現形式のデータ、又は、補数データに判定ビットを付加した９ビットの第２表現形式のデータで表され、そのうちの何れか一方がビットの変化数に応じて選択的に出力される。即ち、この場合には、９ビットの出力に対して、出力回路での同時スイッチング数を１ビットの判定ビットを含めても最大で５ビット分とすることができる。

請求項４に記載の発明では、請求項３に記載の半導体集積回路において、前記第１表現形式及び前記第２表現形式のうち何れか一方の表現形式により表現されたデータを入力する入力回路と、前記入力回路を通じて入力した入力データが前記第１表現形式及び前記第２表現形式のうちいずれの表現形式で表現されたデータであるかを前記判定ビットに基づいて判定し、その判定結果に基づいて前記入力データの元データを生成する判定回路と、をさらに備えることを要旨とする。

この構成によれば、判定ビットに基づき入力データの表現形式を判定して、入力データの元データを生成することができる。
請求項６に記載の発明では、複数ビットよりなるデータを出力回路から出力するデータ出力方法であって、前記出力回路から次に出力する次出力データの元データと前記次出力データの一つ前に出力した前出力データの元データとの間のビットの変化数を所定ビット数と比較し、ビットの変化数に基づいて、前記次出力データの元データを用いて表される第１表現形式のデータ及び前記次出力データの元データを反転して生成される補数データを用いて表される第２表現形式のデータのうち何れか一方を前記次出力データとして前記出力回路から出力する、データ出力方法であることを要旨とする。この方法によれば、請求項１に記載の発明により奏する作用と同様の作用を奏することができる。

上記発明によれば、出力回路における低消費電力化と同時スイッチングノイズの低減とを図ることのできる半導体集積回路及びデータ出力方法を提供することができる。

以下、本発明を具体化した一実施の形態を図１及び図２に従って説明する。
図１は、本実施の形態の半導体集積回路を示すブロック図である。
この半導体集積回路１は、一例として、メモリ２との間でデータ転送を行うＬＳＩであって、データ出力パスに、比較回路１１、データ保持回路１２、補数発生回路１３、選択回路１４及び出力回路１５を備えるとともに、データ入力パスに、入力回路１６及び判定回路１７を備えている。

まず、データ出力パスについて説明する。
比較回路１１には、メモリ２に次に出力する次出力データの元データＤ（以下、次元データＤＸという）が入力されるとともに、その一つ前にメモリ２に出力した前出力データの元データＤ（以下、前回元データＤＹという）がデータ保持回路１２を通じて入力される。尚、元データＤは、そのビットパターンがランダムに変化する信号であって、例えばライトデータ等が相当する。本実施の形態では一例として元データＤ（次元データＤＸ、前回元データＤＹ）は８ビットで構成されている。

比較回路１１は、次元データＤＸと前回元データＤＹとの間のビットの変化数を所定ビット数と比較し、比較結果を判定信号ＪＤとして出力する。ここで、元データＤが８ビットの場合、所定ビット数は５ビットとなり、比較回路１１は、両データＤＸ，ＤＹ間でのビットの変化数が５ビット以上であるか否かを、判定信号ＪＤとして出力する。

補数発生回路１３は、次元データＤＸ（元データＤ）の各ビット値を各々反転して補数データ／ＤＸ（／は反転の意味）を発生し、発生した補数データ／ＤＸを選択回路１４に出力する。例えば次元データＤＸが「００００００００」の場合、補数発生回路１３は、「１１１１１１１１」を補数データ／ＤＸとして発生する。即ち、補数データ／ＤＸは、次元データＤＸの反転データとして発生される。

選択回路１４は、比較回路１１から判定信号ＪＤを入力し、判定信号ＪＤに基づいて、次元データＤＸ（元データＤ）及び補数データ／ＤＸの何れか一方を選択するとともに、その選択したデータの先頭に当該選択したデータの種類を示す１ビットの判定ビットＡを付加して９ビットの出力データＤＯを生成する。

詳細には、選択回路１４は、比較回路１１からビットの変化数が５ビット以上である旨の判定信号ＪＤを入力した場合には、次元データＤＸの反転データである補数データ／ＤＸのビットパターンを選択し、その補数データ／ＤＸの先頭に当該選択したデータが補数データ／ＤＸである旨を示すビット値「１」の判定ビットＡを付加して出力データＤＯを生成する。本実施の形態では、この出力データＤＯの表現形式が「第１表現形式」に相当する（図２参照）。

例えば、前回元データＤＹが「００００００００」、次元データＤＸが「１１１１１１１１」の場合には、前回元データＤＹからの次元データＤＸのビットの変化数が８ビットであるので、選択回路１４は、次元データＤＸの反転データである補数データ／ＤＸの「００００００００」を選択する。そして、この補数データ／ＤＸの先頭にビット値「１」の判定ビットＡを付加して９ビットよりなる「１００００００００」の出力データＤＯを生成する。

一方、選択回路１４は、比較回路１１からビットの変化数が４ビット以下である旨の判定信号ＪＤを入力した場合には、次元データＤＸ（つまり元データＤそのもの）のビットパターンを選択し、その次元データＤＸの先頭に当該選択したデータが次元データＤＸである旨を示すビット値「０」の判定ビットＡを付加して出力データＤＯを生成する。本実施の形態では、この出力データＤＯの表現形式が「第２表現形式」に相当する（図２参照）。

例えば、前回元データＤＹが「００００００００」、次元データＤＸが「０００００００１」の場合には、前回元データＤＹからの次元データＤＸのビットの変化数が１ビットであるので、選択回路１４は、次元データＤＸの「０００００００１」を選択する。そして、この次元データＤＸの先頭にビット値「０」の判定ビットＡを付加して９ビットよりなる「００００００００１」の出力データＤＯを生成する。

出力回路１５は、選択回路１４から選択出力された出力データＤＯ（第１表現形式のデータ又は第２表現形式のデータ）を次出力データとしてメモリ２へ出力する。この出力回路１５は、出力データＤＯのデータ幅（本実施の形態においては９ビット）に対応した数のＣＭＯＳを備えて構成されている。従って、出力データＤＯのビット値は、ＣＭＯＳのオン／オフにより表現される。以上までが、データ出力パスにおける構成である。

次に、データ入力パスについて説明する。
入力回路１６は、メモリ２からのリードデータ等の入力データＤＩを半導体集積回路１に入力する回路である。この入力データＤＩは上述した第１表現形式及び第２表現形式のうち何れか一方の表現形式により表現されたデータであり、８ビットのデータに１ビットの判定ビットＡが先頭に付加された９ビットのデータである。入力回路１６は、出力回路１５と同様、入力データＤＩのデータ幅（本実施の形態においては９ビット）に対応した数のＣＭＯＳを備えて構成されている。

判定回路１７は、入力回路１６を通じて入力した入力データＤＩの先頭に付加されている判定ビットＡを読み取り、そのビット値が「１」であるか「０」であるかを判定する。そして、先頭ビット値が「０」である場合は、入力データＤＩが第１表現形式で表現されたデータであると判断し、それに続く８ビットのデータをそのまま入力データＤｉｎとして内部回路（図示略）に供給する。一方、先頭ビット値が「１」である場合は、入力データＤＩが第２表現形式で表現されたデータであると判断し、それに続く８ビットのデータの各ビット値を各々反転したビット値を持つ反転データを入力データＤｉｎとして供給する。以上までがデータ入力パスにおける構成であり、メモリ２からの入力データＤＩは、判定回路１７により判定ビットＡに基づき元データに復元されて入力データＤｉｎとして内部回路に供給される。

次に、上記構成の半導体集積回路１の作用を説明する。
図２は、８ビットよりなる元データＤのビットパターンを数値表現とみて「００００００００」から「１１１１１１１１」までに、１０進数で「０」から「２５５」までの数値を順次割り当てた際に、出力データＤＯ（９ビット）の取り得る全ビットパターンを示す表である。同図に示すように、本実施の形態では、ある一つの数値に対応した元データＤをメモリ２に転送（出力）する場合、その出力データＤＯとしては、第１表現形式と第２表現形式との２種類のビットパターンを取り得る。そして、出力時には、これら２種類のビットパターンのうち、出力回路１５における同時スイッチング数（ビットの同時変化数）がより少なくなる方のパターンが比較回路１１から出力される判定信号ＪＤ（実際のビットの変化数）に基づいて選択回路１４により選択される。即ち、前回元データＤＹからの次元データＤＸのビットの変化数が５ビット以上である場合には、補数データ／ＤＸを用いた第２表現形式のビットパターンで出力データＤＯが出力され、４ビット以下である場合には、次元データＤＸ（元データＤそのもの）を用いた第１表現形式のビットパターンで出力データＤＯが出力される。

かかる出力方式によれば、ビットの遷移確率が必ずしも正規分布とならない信号についても出力回路１５の同時スイッチング数を可及的に少なくすることができ、出力回路１５における同時スイッチング数を最大で５つとすることができる。言い換えれば、ビットの変化数を１ビットの判定ビットＡを含めても最大で５ビットとすることができる。

これにより、同時スイッチングに伴うノイズ（同時スイッチングノイズ）の発生を抑制することができるだけでなく、ＣＭＯＳのオン／オフが繰り返されることによる消費電力の増加を抑制することができる。因みに、本方式を用いてデータ出力する場合（同時スイッチング数が最大で５つの場合）と、上述した従来方式を用いてデータ出力する場合（同時スイッチング数が最大で８つの場合）とを比べると、本方式では従来方式に比べて信号遷移量を約１８％削減することができ、その分での低消費電力化を図ることができる。又、本方式では、ノイズ設計時に考慮すべきワーストケースでの同時スイッチング数を５つにできるため、従来方式に比べてノイズ対策用の部品点数（チップ上の電源回路数やボード上の容量数など）を削減することができる。従って、同時スイッチングノイズを考慮したＬＳＩの設計を容易化することができるとともに、コストの低減も図ることができる。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）前回元データＤＹからの次元データＤＸのビットの変化数に応じて、次元データＤＸを用いて表される第１表現形式及び補数データ／ＤＸを用いて表される第２表現形式のうち、出力回路１５における同時スイッチング数がより少なくなる方の表現形式で表された出力データＤＯが次出力データとして出力される。これにより、ビットの遷移確率が必ずしも正規分布とならない信号についても出力回路１５での同時スイッチング数を可及的に少なくすることができる。即ち、本実施の形態の場合には９ビットの出力データＤＯに対して同時スイッチング数を１ビットの判定ビットＡを含めても最大で５ビット分とすることができる。これにより、同時スイッチングノイズの低減を図ることができる。

（２）同時スイッチングノイズを低減することができるため、データ転送速度が制限され、高速化が阻害されたり設計が困難化したりすることを好適に回避することができる。
（３）出力回路１５での同時スイッチング数を最大で５つ（１ビットの判定ビットＡを含む９ビットの出力データＤＯの場合）とすることができるため、出力回路１５における低消費電力化も同時に図ることができる。

（４）ノイズ設計において考慮すべきワーストケースでの同時スイッチング数を５つ（１ビットの判定ビットＡを含む９ビットの出力データＤＯの場合）とすることができるため、ノイズ対策用の部品点数を削減することができる。

尚、上記実施の形態は、以下に記載する変形例の態様で実施してもよい。
・メモリ２との間でデータ転送を行う半導体集積回路１に限定されない。
・元データＤは８ビットに限定されない。

・判定ビットＡは少なくともデータの種類が判定できればよいため１ビットで構成するのがよいが必ずしも１ビットに限定されない。
・補数データ／ＤＸは必ずしも次元データＤＸ（元データＤ）の反転データに限らず、その他の補数表現形式により表現されたデータでもよい。

・メモリ２からの入力データＤＩを第１表現形式及び第２表現形式の何れかの表現形式で受け取る態様としたが、メモリ２内部に出力データＤＯを元データＤに変換する手段（判定ビットＡに基づいて元データＤを取り込む機構）を備え、同メモリ２から直接８ビットのデータを受け取る態様としてもよい。

一実施の形態の半導体集積回路を示すブロック図。 一実施の形態のデータ表現形式を示す概念図。 従来のデータ表現形式を示す概念図。

符号の説明

１ 半導体集積回路
２ メモリ
１１ 比較回路
１３ 補数発生回路
１４ 選択回路
１５ 出力回路
１６ 入力回路
１７ 判定回路
Ａ 判定ビット
Ｄ 元データ
ＪＤ 判定信号
ＤＸ 次元データ（元データ）
ＤＹ 前回元データ（元データ）
／ＤＸ 補数データ
ＤＯ 出力データ（次出力データ、前出力データ）
ＤＩ 入力データ
Ｄｉｎ 入力データ（元データ）

Claims (6)

1. 複数ビットよりなるデータを出力する出力回路と、
   前記出力回路から次に出力する次出力データの元データと前記次出力データの一つ前に出力した前出力データの元データとの間のビットの変化数を所定ビット数と比較し、比較結果に基づいて判定信号を出力する比較回路と、
   前記次出力データの元データに関する補数データを発生する補数発生回路と、
   前記比較回路から前記判定信号を入力し、前記ビットの変化数に基づいて、前記次出力データの元データを用いて表される第１表現形式のデータ及び前記補数データを用いて表される第２表現形式のデータのうち何れか一方を、前記次出力データとして選択出力する選択回路と、
   を備える半導体集積回路。
2. 前記補数発生回路は、前記次出力データの元データを構成する各ビット値を各々反転したビット値を持つ反転データを前記補数データとして発生する、
   請求項１記載の半導体集積回路。
3. 前記選択回路は、前記ビットの変化数に基づいて前記次出力データの元データ及び前記補数データのうち何れか一方を選択し、選択結果を示す判定ビットを当該選択したデータに付加して前記第１表現形式のデータ又は前記第２表現形式のデータを生成する、
   請求項１又は２記載の半導体集積回路。
4. 前記第１表現形式及び前記第２表現形式のうち何れか一方の表現形式により表現されたデータを入力する入力回路と、
   前記入力回路を通じて入力した入力データが前記第１表現形式及び前記第２表現形式のうちいずれの表現形式で表現されたデータであるかを前記判定ビットに基づいて判定し、その判定結果に基づいて前記入力データの元データを生成する判定回路と、
   をさらに備える、
   請求項３記載の半導体集積回路。
5. 複数ビットよりなるデータを出力する出力回路と、
   前記出力回路から次に出力する次出力データの元データと、前記次出力データの一つ前に出力した前出力データの元データとの間のビットの変化数を所定のビット数と比較し、その比較結果に基づいて判定信号を出力する比較回路と、
   前記次出力データの元データに関する補数データを発生する補数発生回路と、
   前記比較回路から前記判定信号を入力し、前記ビットの変化数に基づいて、前記次出力データの元データに前記次出力データのデータ種類を示す判定ビットを付加した第１表現形式のデータ及び前記補数データに前記判定ビットを付加した第２表現形式のデータのうち何れか一方を、前記次出力データとして選択出力する選択回路と、
   前記第１表現形式及び前記第２表現形式のうち何れか一方の表現形式により表現されたデータを入力する入力回路と、
   前記入力回路を通じて入力した入力データが前記第１表現形式及び前記第２表現形式のうち何れの表現形式で表現されたデータであるかを前記判定ビットに基づいて判定し、その判定結果に基づいて前記入力データの元データを生成する判定回路と、
   を備える半導体集積回路。
6. 複数ビットよりなるデータを出力回路から出力するデータ出力方法であって、
   前記出力回路から次に出力する次出力データの元データと前記次出力データの一つ前に出力した前出力データの元データとの間のビットの変化数を所定ビット数と比較し、前記ビットの変化数に基づいて、前記次出力データの元データを用いて表される第１表現形式のデータ及び前記次出力データの元データを反転して生成される補数データを用いて表される第２表現形式のデータのうち何れか一方を前記次出力データとして前記出力回路から出力する、データ出力方法。

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