JP5260193B2 - 半導体集積回路及びそのスイッチングノイズ平準化方法 - Google Patents

Description

本発明は、半導体集積回路に関する。特に、出力バッファなど電源にスイッチングノイズを与える回路を有する半導体集積回路及びそのスイッチングノイズを平準化する方法に関する。

近年、プロセスの微細化、電源電圧の低電圧化、アナログ回路・デジタル回路の混載、高速インタフェース、パッケージ・実装基板の高密度化などにより、出力バッファによる同時動作ノイズ、サブストレートノイズ、ＥＭＩといった電源ノイズに起因するＰｏｗｅｒ・Ｉｎｔｅｇｒｉｔｙ問題（以下、ＰＩ）、及び反射、クロストークといった信号波形に起因するＳｉｇｎａｌ・Ｉｎｔｅｇｒｉｔｙ問題（以下、ＳＩ）が顕著になってきている。特に、ＤＤＲ、ＰＣＩといった高速インタフェースを半導体基板上に実装する際には、ＰＩやＳＩによって引き起こされる信号品質劣化、その中でもジッタ増大が問題となっており、ｐｓオーダでのタイミング設計に苦慮している。高速インタフェースにおけるジッタ増大の主な原因は、信号の高速化、多ｂｉｔ化による出力バッファの同時動作ノイズであり、それらのノイズ低減が望まれている。

図８は、特許文献１に記載されている従来の電源ラインあるいはグランドライン上のノイズを低減した半導体装置のブロック図である。

この従来の半導体装置では、回路ブロック（Ａ）１０１と回路ブロック（Ｂ）１０２は同一基板上の半導体デバイス１０３上に存在し、配線により電源ライン１０９とグランドライン１１０が端子１０５〜１０８を経由して電圧源１０４に接続されている。配線の長さや引き回しの方法により寄生素子Ｒ１０１〜Ｒ１１２が発生する。さらに不揮発性記憶装置１１１を備え、電源ライン１０９とグランドライン１１０間には、複数のコンデンサ（バイパスコンデンサ）Ｃ１０１〜Ｃ１０４と、不揮発性記憶装置１１１と接続した複数のスイッチ素子Ｓ１０１〜Ｓ１０４が接続されている。

図８に記載の従来の半導体装置は、不揮発性記憶装置１１１と接続した複数のスイッチ素子Ｓ１０１〜Ｓ１０４を動作させ、電源ライン１０９とグランドライン１１０との間に設けた複数のコンデンサＣ１０１〜Ｃ１０４の接続状態を変えることにより、ノイズや漏れ信号が最小となる最適な接続状態の情報を得て、該情報を不揮発性記憶装置１１１に記憶する。

特許文献１には、このようにして、バイパスコンデンサとしての複数のコンデンサＣ１０１〜Ｃ１０４の接続状態を、不揮発性記憶装置１１１に記憶された情報に基づいて適宜切り替え、バイパスコンデンサの容量値を変化させることにより、回路動作周波数あるいは周辺環境などの変化に対応して最適な容量値に設定することができると記載されている。

また、特許文献２には、ノイズ測定回路を設け、測定したノイズ量に基づいて事後的にデカップリング容量の容量値を制御することが記載されている。
特開２００６−２９５０２７号公報 特開２００８−０８５３２１号公報

発明者らの検討によれば、半導体集積回路には、多数のスイッチング回路が存在し、それらのスイッチング回路のスイッチング動作により電源ノイズが生ずる。また、スイッチング電流の大きな複数のスイッチング回路が同時にハイレベルからローレベル、または、ローレベルからハイレベルに変化する場合等、それらのスイッチング動作の条件、タイミングによって大きな電源ノイズが出るタイミングとそうでないタイミングが存在する。電源系にデカップリング容量を接続することにより、電源ノイズの絶対的な大きさは抑制できるが、大きな電源ノイズが出るタイミング、条件とそうでないタイミング、条件があることには変わりはない。特許文献１や特許文献２のように静的にデカップリング容量の容量値を切り替えたとしても同じである。

その様な場合、大きな電源ノイズの発生するタイミング、条件と回路動作が重なるとジッタが悪化するワーストケースの特異点が存在する場合がある。また、そのようなワーストケースは再現性もないことが多い。従って、特定のタイミング、条件で電源ノイズが大きくなることは回路動作の信頼性の観点からも望ましくない。電源ノイズは存在するとしても、大きなスイッチングノイズを抑制し、スイッチングノイズの大きい時と小さい時のばらつきを平準化することが望ましい。

本発明の１つの側面に係る半導体集積回路は、スイッチング回路と、デカップリング容量を前記スイッチング回路の電源系に接続するか否か切り替えるスイッチと、前記スイッチング回路をスイッチングさせる制御信号を検出し前記スイッチング回路がスイッチングする前後の一定期間前記スイッチをオンさせて前記スイッチング回路の電源系に前記デカップリング容量を接続させるスイッチ制御回路と、を備えたことを特徴とする。

また、本発明の別な側面に係る半導体集積回路は、複数のスイッチング回路と、前記複数のスイッチング回路にそれぞれ対応して設けられ、デカップリング容量を前記対応するスイッチング回路の電源系に接続するか否かを切り替える複数のスイッチと、前記複数のスイッチング回路にそれぞれ対応して設けられ、対応するスイッチング回路をスイッチングさせる制御信号を検出し、前記対応するスイッチング回路がスイッチングする前後の一定期間、前記対応するスイッチをオンさせる複数のスイッチ制御回路と、を備えたことを特徴とする。

本発明のさらに別な側面に係る半導体集積回路のスイッチングノイズ平準化方法は、複数のスイッチング回路を備えた半導体集積回路において、スイッチングノイズを平準化させる方法であって、前記複数のスイッチング回路のうち、スイッチングノイズの大きいスイッチング回路に対応してデカップリング容量を当該スイッチング回路の電源系に接続するか否か切り替えるスイッチと前記スイッチのオンオフを制御するスイッチ制御回路とを前記半導体集積回路に設け、前記スイッチを当該スイッチング回路がスイッチングする前後の一定期間にオンさせることにより、前記デカップリング容量を前記電源系に接続し、当該スイッチング回路によるスイッチングノイズを抑制する。

本発明によれば、スイッチング回路がスイッチングする前後の一定期間にデカップリング容量を当該スイッチング回路の電源系に接続し、当該スイッチング回路のスイッチングノイズを抑制し、スイッチングノイズの大きい時と小さい時のばらつきを平準化することができる。

本発明の実施形態について、必要に応じて図面を参照して説明する。

本発明の一実施形態の半導体集積回路は、例えば、図１、図４〜７に示すように、スイッチング回路（１、２４）と、デカップリング容量（１４、３４）をスイッチング回路（１、２４）の電源系（１１、３３）に接続するか否か切り替えるスイッチ１５と、スイッチング回路（１、２４）をスイッチングさせる制御信号１６を検出しスイッチング回路（１、２４）がスイッチングする前後の一定期間（図２のＴ０〜Ｔ１、Ｔ２〜Ｔ３）スイッチ１５をオンさせてスイッチング回路（１、２４）の電源系（１１、３３）にデカップリング容量（１４、３４）を接続させるスイッチ制御回路１２と、を備える。なお、図６において、上記各符号の後に〜Ａ、〜Ｂ、〜Ｃを付加した符号が存在する場合は、符号の後に、〜Ａ、〜Ｂ、〜Ｃを付加し読み替えるものとする。例えば、「スイッチング回路１」は、図６において、「スイッチング回路（１Ａ、１Ｂ、1Ｃ）」と読み替える。以下、同じ。

上記半導体集積回路によれば、スイッチング回路がスイッチングする前後の一定期間にスイッチング回路の電源系にデカップリング容量を接続することができるので、そのスイッチング回路のスイッチングにより生ずるスイッチングノイズを抑制することができ、電源ノイズの大きさを平準化することができる。

また、本発明の一実施形態の半導体集積回路は、図１、図４、図６、図７に示すようにデカップリング容量１４を内蔵してもよい。

さらに、本発明の一実施形態の半導体集積回路は、図１、図４〜７に示すように、スイッチング回路（１、２４）がバッファ回路（１、２４）であって、スイッチ制御回路１２は、バッファ回路（１、２４）に対する入力信号１６のエッジを検出してスイッチ１５をオンさせるものであってもよい。

さらに、本発明の一実施形態の半導体集積回路は、図１、図６、図７に示すように、制御信号１６を受けてスイッチング回路（１、２４）がスイッチングするタイミングと、スイッチをオンさせるタイミングを調整するタイミング調整回路１３をさらに備えてもよい。

スイッチング回路（１、２４）がスイッチングする前後の一定期間（図２のＴ０〜Ｔ１、Ｔ２〜Ｔ３）にスイッチ１５をオンさせればよいので、スイッチ１５がオンするまでスイッチング回路（１、２４）がスイッチングするタイミングを遅らせる必要がある場合に、タイミング調整回路１３を設ければよい。スイッチ制御回路１２が、制御信号１６を受けて、スイッチング回路（１、２４）がスイッチングするより早くスイッチ１５をオンさせることができる場合は、タイミング調整回路１３は設けなくともよい。

また、本発明の一実施形態の半導体集積回路は、図６に示すように、複数のスイッチング回路（１Ａ〜Ｃ）と、複数のスイッチング回路（１Ａ〜Ｃ）にそれぞれ対応して設けられデカップリング容量（１４Ａ〜Ｃ）を対応するスイッチング回路（１Ａ〜Ｃ）の電源系１１に接続するか否かを切り替える複数のスイッチ（１５Ａ〜Ｃ）と、複数のスイッチング回路（１Ａ〜Ｃ）にそれぞれ対応して設けられ対応するスイッチング回路（１Ａ〜Ｃ）をスイッチングさせる制御信号（１６Ａ〜Ｃ）を検出し、対応するスイッチング回路（１Ａ〜Ｃ）がスイッチングする前後の一定期間（図２のＴ０〜Ｔ１、Ｔ２〜Ｔ３）、対応するスイッチ（１５Ａ〜Ｃ）をオンさせる複数のスイッチ制御回路（１２Ａ〜Ｃ）と、を備える。

複合的な機能を有する半導体集積回路において、それぞれ別個の機能を有するスイッチング回路がスイッチングするタイミングまで全体で管理することは困難である。上記構成によれば、複数のスイッチング回路毎にそれぞれ独立して、スイッチング回路がスイッチングする前後の一定期間デカップリング容量を電源系に接続させることができる。従って、当該スイッチング回路以外のスイッチング回路の動作タイミングを考慮する必要がない。言い換えるならば、当該スイッチング回路と別個の機能を有する他のスイッチング回路が、同時にスイッチングをするか否かを考慮する必要がない。また、ＣＭＯＳ構成の半導体集積回路では、論理回路は全てスイッチング回路となるが、この全てのスイッチング回路全部に、デカップリング容量を設ける必要はなく、スイッチング回路の内でも、スイッチング電流の大きな出力バッファ回路や、同時に多数のスイッチング回路が動作するクロックツリーのスイッチング動作に合わせて、デカップリング容量をスイッチングする前後の一定期間、スイッチチング回路の電源系に接続することにより、電源ノイズの平準化を図ることができる。

また、本発明の一実施形態の半導体集積回路は、図６に示すように、複数のスイッチ（１５Ａ〜Ｃ）にそれぞれ接続される複数のデカップリング容量（１４Ａ〜Ｃ）を内蔵してもよい。

複数のデカップリング容量（１４Ａ〜Ｃ）を内蔵することにより、半導体集積回路に外付けする部品数や、半導体集積回路の外部容量接続端子の数を減らすことができる。

また、本発明の一実施形態の半導体集積回路は、図６に示すように、複数のスイッチング回路（１Ａ〜Ｃ）が、それぞれ半導体集積回路の対応する外部出力端子（４３Ａ〜Ｃ）に接続された出力バッファ回路（１Ａ〜Ｃ）であって、複数のスイッチ制御回路（１２Ａ〜Ｃ）は、それぞれ対応する出力バッファ回路（１Ａ〜Ｃ）に対する入力信号（１６Ａ〜Ｃ）のエッジを検出して対応するスイッチ（１５Ａ〜Ｃ）をオンさせるものであってもよい。

また、本発明の一実施形態の半導体集積回路は、図６に示すように、制御信号（１６Ａ〜Ｃ）を受けてスイッチング回路（１Ａ〜Ｃ）がスイッチングするタイミングと、スイッチ（１５Ａ〜Ｃ）をオンさせるタイミングを調整するタイミング調整回路（１３Ａ〜Ｃ）を複数のスイッチング回路（１Ａ〜Ｃ）毎に設けたものであってもよい。

さらに、本発明の一実施形態の半導体集積回路のスイッチングノイズ平準化方法は、図１、図３、図４〜７に示すように、複数のスイッチング回路を備えた半導体集積回路２において、スイッチングノイズを平準化させる（図３の（ａ）と（ｃ）参照）方法であって、複数のスイッチング回路のうち、スイッチングノイズの大きいスイッチング回路（１、２４）に対応して、デカップリング容量１４を当該スイッチング回路の電源系（１１、３３）に接続するか否か切り替えるスイッチ１５と、スイッチのオンオフを制御するスイッチ制御回路１２と、を半導体集積回路２に設け、スイッチ１５を当該スイッチング回路１がスイッチングする前後の一定期間（図２のＴ０〜Ｔ１、Ｔ２〜Ｔ３参照）にオンさせることにより、デカップリング容量１４を電源系（１１、３３）に接続し、当該スイッチング回路１によるスイッチングノイズを抑制する（図３の（ａ）と（ｃ）参照）ものであってもよい。

上記方法によれば、スイッチング回路１がスイッチングする前後の一定期間にデカップリング容量１４をスイッチング回路の電源系（１１、３３）に接続するので、当該スイッチング回路１によるスイッチングノイズ（図３の（ａ）のＴ１１〜Ｔ１２、Ｔ１３〜Ｔ１４参照）を抑制し（図３の（ｃ）のＴ１１〜Ｔ１２、Ｔ１３〜Ｔ１４参照）、電源ノイズを平準化することができる。すなわち、図３（ａ）のタイミングＴ１１〜Ｔ１２やＴ１３〜Ｔ１４のような大きな電源ノイズの発生を抑制し、電源ノイズが平準化できる。従って、図３（ａ）のタイミングＴ１１〜Ｔ１２やタイミングＴ１３〜Ｔ１４のような大きな電源ノイズが発生するタイミングと、別な回路の動作タイミングが一致した場合でも、特にジッタがそのタイミングで悪化することがない。すなわち、上記方法によれば、たまたま、回路の動作タイミングが大きな電源ノイズと重なった場合だけ、ジッタ等の特性が悪化したり、誤動作したりすることを防ぐことができる。

さらに、本発明の一実施形態の半導体集積回路のスイッチングノイズ平準化方法は、図６に示すように、スイッチングノイズの大きいスイッチング回路が複数の出力バッファ回路（１Ａ〜Ｃ）であって、複数の出力バッファ回路（１Ａ〜Ｃ）それぞれに対応して複数のデカップリング容量（１４Ａ〜Ｃ）と、複数のスイッチ（１５Ａ〜Ｃ）と、複数のスイッチ制御回路（１２Ａ〜Ｃ）と、を半導体集積回路２内に設け、複数の出力バッファ回路（１Ａ〜Ｃ）の出力がそれぞれ反転する時に、それぞれ対応するスイッチ（１５Ａ〜Ｃ）をオンさせて複数の出力バッファ回路（１Ａ〜Ｃ）によるスイッチングノイズ（図３（ａ）のタイミングＴ１１〜Ｔ１２、タイミングＴ１３〜Ｔ１４参照）の影響を平準化させる方法でもあってよい。

以下、本発明について、実施例に即し、図面を参照してさらに詳しく説明する。

図１は、実施例１の半導体集積回路のブロック図である。図１において、半導体集積回路２には、電圧源１１から、電源ライン３とグランドライン４を介して電源が供給される。電源ライン３は、半導体集積回路２の電源端子５、６に接続され、グランドライン４は、半導体集積回路２のグランド端子７、８に接続されている。また、電圧源１１から供給される電源ラインには、パッケージやプリント基板等の寄生素子成分である電源インダクタンス９が存在する。同様に、グランドラインにも、グラントインダクタンス１０が存在する。

半導体集積回路２の内部には、出力バッファ回路１が設けられ、電源端子６とグランド端子８に接続されている。また、デカップリング容量１４とスイッチ１５とが直列接続され、電源端子５とグランド端子７との間に接続されている。スイッチ１５は、ＮＭＯＳトランジスタで構成され、そのゲートには、スイッチ制御回路１２の出力信号であるスイッチ制御信号１９が接続されている。また、スイッチ制御回路１２の入力には出力バッファ回路１のオンオフを制御する制御信号１６が接続され、スイッチ制御回路１２は、出力バッファ回路１がスイッチングする前後の一定期間、スイッチ１５をオンさせる。具体的には、スイッチ制御回路１２は、制御信号１６の立ち上がりエッジまたは立ち下がりエッジを捉え、一定期間ハイレベルとなるスイッチ制御信号１９を出力する。スイッチ制御信号１９は、制御信号１６の論理レベルに変化がなく、ハイレベルまたはローレベルのままである場合は、ローレベルに固定される。

さらに、制御信号１６はタイミング調整回路１３を介して出力バッファ回路１のゲートに接続されている。タイミング調整回路１３は、制御信号１６を遅延させて、出力バッファ回路１がスイッチングするタイミングを遅延させており、出力バッファ回路１がスイッチングする前に、スイッチ制御回路１２がスイッチ１５をオンさせてデカップリング容量１４を電圧源１１から供給される半導体集積回路２の電源系に接続されるようにしている。

次に、図１の半導体集積回路２の動作タイミングチャートである図２も参照して、実施例１の半導体集積回路の動作について、説明する。図２において、「１６」は図１の制御信号１６を、「１７」はタイミング制御回路１３の出力信号である遅延された制御信号１７を、「１８」は、出力バッファ回路１の出力信号１８を、「１９」は、スイッチ制御信号１９をそれぞれ示している。

図２において、タイミングＴ０において、制御信号１６がローレベルからハイレベルに立ち上がる。すると、スイッチ制御回路１２は制御信号１６の立ち上がりエッジを捉えてスイッチ１５のゲートにハイレベルのスイッチ制御信号１９を印加する。ハイレベルのスイッチ制御信号１９が印加されると、スイッチ１５はオンし、デカップリング容量１４が、電圧源１１から供給される半導体集積回路２の電源に接続される。また、制御信号１６が立ち上がってからタイミング調整回路１３により遅延された時間Ｄ０が経過するとタイミング調整回路１３の出力信号である遅延された制御信号１７がローレベルからハイレベルに立ち上がる。さらに、出力バッファ回路１は、遅延された制御信号１７を受けて遅延時間Ｄ２だけ遅れて出力信号１８をローレベルからハイレベルに立ち上げる。この出力信号１８がローレベルからハイレベルに立ち上がる際に、電源ライン３から電源端子６に大電流が流れる。しかし、このとき、スイッチ１５がオンしているので、半導体集積回路２の電圧源１１から供給される電源系には、デカップリング容量１４が接続されている。したがって、出力バッファ回路１へはデカップリング容量１４からも電流が供給され、出力バッファ回路１のスイッチングによる電源系の電圧変動、電源ノイズの影響が抑制される。

次に、タイミングＴ１になるとタイミングＴ０で制御信号１６が立ち上がってから一定期間が経過するので、スイッチ制御回路１２はスイッチ制御信号１９をハイレベルからローレベルに立ち下げる。このＴ１のタイミングでは、バッファ回路１の電圧がローレベルからハイレベルに変化したときから時間が経過しているので、出力バッファ回路１がローレベルからハイレベルに変化したときに流れた大電流はすでに収まっている。タイミングＴ１でスイッチ制御信号１９が立ち下がると、スイッチ１５はオフし、電圧源１１から半導体集積回路２に供給される電源系からデカップリング容量１４は切り離される。

次に、タイミングＴ２になると、制御信号１６がハイレベルからローレベルに立ち下がる。すると、スイッチ制御回路１２は制御信号１６の立ち下がりエッジを捕らえてスイッチ１５のゲートにハイレベルのスイッチ制御信号１９を印加する。ハイレベルのスイッチ制御信号１９が印加されると、スイッチ１５は再びオンし、デカップリング容量１４が、電圧源１１から供給される半導体集積回路２の電源に接続される。また、制御信号１６が立ち下がってからタイミング調整回路１３により遅延された時間Ｄ１が経過するとタイミング調整回路１３の出力信号である遅延された制御信号１７がハイレベルからローレベルに立ち下がる。さらに、出力バッファ回路１は、遅延された制御信号１７を受けて遅延時間Ｄ３だけ遅れて出力信号１８をハイレベルからローレベルに立ち下げる。この出力信号１８がハイレベルからローレベルに立ち下がる際に、出力バッファ回路１からグランド端子８を経由してグランドライン４へ大電流が流れる。しかし、このとき、スイッチ１５がオンしているので、半導体集積回路２の電圧源１１から供給される電源系には、デカップリング容量１４が接続されている。したがって、出力バッファ回路１へはデカップリング容量１４からも電流が供給され、出力バッファ回路１のスイッチングによる電源系の電圧変動、電源ノイズが抑制される。

次に、タイミングＴ３になるとタイミングＴ２で制御信号１６が立ち下がってから一定期間が経過するので、スイッチ制御回路１２はスイッチ制御信号１９をハイレベルからローレベルに立ち下げる。このＴ３のタイミングでは、バッファ回路１の出力信号１８がハイレベルからローレベルに変化したときから時間が経過しているので、出力信号１８がハイレベルからローレベルに変化したときに流れた大電流はすでに収まっている。従って、タイミングＴ３でスイッチ制御信号１９が立ち下がると、スイッチ１５はオフし、電圧源１１から半導体集積回路２に供給される電源系からデカップリング容量は切り離される。

このように、スイッチ制御回路１２は、制御信号１６を受けて、出力バッファ回路１の論理が反転し、出力バッファ回路１に大きなスイッチング電流が流れるときだけスイッチ１５をオンさせて、出力バッファ回路１のスイッチング動作に起因する電源ノイズ、グランドノイズである電圧源１１の電源系に生じる電源ノイズ、グランドノイズを抑制している。また、上記実施例によれば、従来の回路で発生するジッタと同等のジッタ特性を、従来の回路より少ない容量値のコンデンサで実現できるため、搭載容量を削減できる効果がある。

ここで、本発明の動作原理について、図３を参照して説明する。図３において、（ａ）は、デカップリング容量を設けない場合を想定した電源ライン３の電圧波形である。タイミングＴ１１からＴ１２の間、出力バッファ回路１がローレベルからハイレベルに立ち上がり、電源ライン３から出力バッファ回路１に電流が流れ込むことにより、電源ライン３の電源電圧が低下し、大きな電源ノイズが発生している。同様にタイミングＴ１３からＴ１４の間でも、出力バッファ回路１がローレベルからハイレベルに立ち上がり、電源ノイズが発生している。なお、出力バッファ回路１がハイレベルからローレベルに立ち下がる場合には、グランドライン４にグランドノイズが生じる。また、電源ノイズの波形は、電源インダクタンス９の値にも依存するが、図３では、電源インダクタンスは比較的小さい場合を想定している。

図３（ｂ）は、スイッチ制御信号１９によりデカップリング容量１４を電源系に接続するタイミングを示している。タイミングＴ１１からＴ１２の間、及びタイミングＴ１３からＴ１４の間、スイッチ制御信号１９がハイレベルとなり、スイッチ１５をオンさせ、デカップリング容量１４を電源系に接続している。

図３（ｃ）は、スイッチ制御信号１９により、デカップリング容量１４の電源系への接続、切り離しを制御した結果による電源ライン３の電圧波形を示す。タイミングＴ１１からＴ１２の間、及びタイミングＴ１３からＴ１４の間、デカップリング容量１４を電源系に接続することにより出力バッファ回路１のスイッチングによる電源ノイズを抑制し、電源ノイズを平準化することができる。

図４は、本発明の実施例２による半導体集積回路のブロック図である。実施例２では、実施例１の図１と対比させると、図１からタイミング調整回路１３を省略している点が異なる。それ以外は、実施例１と構成、動作はほぼ同一であるので、図４の各構成要素には、図１と同じ番号を付し、詳細な説明は省略する。実施例１では、制御信号１６の立ち上がりエッジまたは立下りエッジをスイッチ制御回路１２が検出してスイッチ１５をオンしてから、出力バッファ回路１をスイッチングさせるため、制御信号１６をタイミング調整回路１３によって遅延させて出力バッファ回路１に与えていた。しかし、出力バッファ回路１の動作が遅く、制御信号１６のエッジが変化してからスイッチ制御回路１２がスイッチ１５をオンさせるまでの時間が、出力バッファ回路１がスイッチング動作を開始するまでの時間より短ければ、タイミング調整回路１３は設ける必要がない。その場合は、図４のようにタイミング調整回路１３を設けなくとも実施例１と同様の効果が得られる。

図５は、本発明の実施例３による半導体集積回路のブロック図である。実施例３では、実施例１では半導体集積回路２内に内蔵していたデカップリング容量を半導体集積回路２の外部に設けている。半導体集積回路２内に大容量のデカップリング容量を設けることは製造上難しいので、大容量のデカップリング容量を設ける必要がある場合は、図５のようにデカップリング容量を半導体集積回路の外部に外付けすることもできる。その場合には、電源端子５、６以外にデカップリング容量接続端子３５を設ける必要がある。なお、電源端子５と、グランド端子７との間には、内部回路３６が接続される。グランド端子７は、スイッチ１５と内部回路３６で共通にしてもよいし、図５のように別々にグランド端子を設けてもよい。また、実施例３では、実施例２と同様に、タイミング調整回路１３を省略している。

図６は、本発明の実施例４による半導体集積回路のブロック図である。図６では、複数の出力バッファ回路ブロック５１Ａ、５１Ｂ、５1Ｃが設けられている。各出力回路ブロックには、出力バッファ回路１Ａ、１Ｂ、１Ｃと、スイッチ１５Ａ、１５Ｂ、１５Ｃと、デカップリング容量１４Ａ、１４Ｂ、１４Ｃと、スイッチ制御回路１２Ａ、１２Ｂ、１２Ｃと、タイミング調整回路１３Ａ、１３Ｂ、１３Ｃと、が設けられている。

個々の出力バッファ回路ブロック５１Ａ、５１Ｂ、５1Ｃは、実施例１の半導体集積回路２の内部の構成とほぼ同一である。スイッチ制御回路１２Ａ、１２Ｂ、１２Ｃ及びタイミング調整回路１３Ａ、１３Ｂ、１３Ｃについては、破線内に内部構成の一例を示している。スイッチ制御回路１２Ａ、１２Ｂ、１２Ｃは、初段の入力を制御信号１６Ａ〜Ｃとする４段の縦続接続されたインバータ４１と、制御信号１６Ａ〜Ｃと４段縦続接続されたインバータの最終段の出力信号とを入力とするエクスクルーシブオア（ＸＯＲ）ゲート４２により構成されている。ＸＯＲゲート４２の出力には、制御信号１６Ａ〜Ｃの立ち上がり、または立下りエッジからインバータ４個分の遅延時間だけ、ハイレベルが出力されることになる。タイミング調整回路１３Ａ、１３Ｂ、１３Ｃは、２段縦続接続されたインバータ４１により、制御信号１６Ａ〜Ｃをインバータ２個分遅延させた制御信号１７Ａ〜Ｃを生成している。仮にスイッチ１５Ａ〜Ｃと出力バッファ回路1Ａ〜Ｃのスイッチング時間をゼロであると仮定すると、制御信号１６Ａ〜Ｃのエッジを検出してスイッチ１５Ａ〜Ｃがオンしてデカップリング容量１４Ａ〜Ｃが電源系に接続されるから、タイミング調整回路１３Ａ〜Ｃによりインバータ２段分遅延して出力バッファ回路１がスイッチングすることになる。さらに、スイッチ制御回路１２Ａ〜Ｃにより、制御信号１６Ａ〜Ｃのエッジからインバータ４段分遅延すると、スイッチ１５Ａ〜Ｃがオフしてデカップリング容量１４Ａ〜Ｃが電源系から切り離されることになる。

また、図６では、３つの出力バッファ回路ブロック５１Ａ、５１Ｂ、５１Ｃで電源端子６とグランド端子８を共有しているが、電源端子６とグランド端子８は、各出力バッファ回路ブロック毎に別々に設けてもよい。また、図６では、各出力バッファ１Ａ〜Ｃの出力信号１８Ａ〜Ｃは、それぞれ外部出力端子４３Ａ〜Ｃに接続されており、半導体集積回路２の外部に引き出されている。さらに、図６では、電源インダクタンス９、グランドインダクタンス１０について、半導体集積回路２の外部だけでなく、半導体集積回路２の内部にも電源配線、グランド配線の電源インダクタンス９、グランドインダクタンス１０が存在することを示している。

上記図６に示す実施例４では、各出力バッファ回路毎に独立してデカップリング容量が設けられ、デカップリング容量を電源系に接続するタイミングも各出力バッファ回路毎に独立して制御している。この様に出力バッファ毎に独立してデカップリング容量を電源系に接続するタイミングを制御しているので、各出力バッファ回路がスイッチングするタイミングは同時であっても別々にばらばらであってもかまわない。他の出力バッファ回路がオンオフするタイミングを考慮する必要がないので、半導体集積回路の回路規模が複合化して増大したとしても、スイッチをオンオフするタイミングの制御が難しくなることはない。

図７は、本発明の実施例５による半導体集積回路のブロック図である。実施例１〜実施例４は、いずれも外部出力端子を駆動する出力バッファ回路にデカップリング容量とデカップリング容量を電源系に接続するスイッチとスイッチ制御回路とを設けた実施例であったが、スイッチングノイズの大きなバッファ回路は外部出力端子を駆動する出力バッファ回路に限られない。実施例５は、クロックツリーシンセシス（以下、単にＣＴＳという）バッファ回路の最終段のバッファの電源系にデカップリング容量をスイッチを介して接続する実施例である。

図７では、内部回路へは、第二電圧源３３から電源が供給されており、外部出力バッファである出力バッファ回路６１の電源７１とは別電源としている。図７では、初段のＣＴＳバッファ２１はＰＬＬ２０で生成したクロックをバッファリングしている。初段ＣＴＳバッファ２１がドライブするクロック信号は、タイミング調整回路１３を経由して最終段ＣＴＳバッファに入力する。この最終段ＣＴＳバッファのスイッチングノイズの影響を抑制するために、スイッチ１５とデカップリング容量１４とスイッチ制御回路１２が設けられている。なお、初段ＣＴＳバッファ２１、最終段ＣＴＳバッファの電源はそれぞれ電源端子２８、２９を介して第二電圧源３３から電源が供給されているので、デカップリング回路１４とスイッチ１５も、外部出力バッファである出力バッファ回路６１に電源を供給する電源７１ではなく、内部回路に電源を供給する第二電圧源３３に接続されている。また、第二電圧源３３の電源端子２８、２９、３７への第二電源ライン２７にも、パッケージやプリント基板の寄生素子成分である電源インダクタンス３２が存在する。

また、スイッチ制御回路１２が制御信号１６のエッジを検出してスイッチ１５のオンオフを制御する点は、実施例１乃至実施例４と同様である。上記構成により、外部出力バッファのスイッチングにより生じるスイッチングノイズに限られることなく、実施例５のように内部回路の動作により生じるスイッチングノイズの影響についても低減することができる。

なお、上述した各実施例において、デカップリング容量を接続する位置は、ノイズ源となるスイッチング回路の直近に接続してもよいし、スイッチング回路と電源系が共通であり、スイッチング回路による電源ノイズの影響を受ける回路の直近に接続してもよい。

以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施例１による半導体集積回路のブロック図である。 本発明の実施例１による半導体集積回路のタイミングチャートである。 本発明の動作原理を説明する図面である。 本発明の実施例２による半導体集積回路のブロック図である。 本発明の実施例３による半導体集積回路のブロック図である。 本発明の実施例４による半導体集積回路のブロック図である。 本発明の実施例５による半導体集積回路のブロック図である。 特許文献１に記載されている従来の半導体装置のブロック図である。

符号の説明

１、１Ａ、１Ｂ、１Ｃ、６１：出力バッファ回路
２：半導体集積回路
３、６３：電源ライン
４：グランドライン
５、６、６６：電源端子
７、８、３０、３１：グランド端子
９、３２、６９：電源インダクタンス
１０：グランドインダクタンス
１１、７１：電圧源
１２、１２Ａ、１２Ｂ、１２Ｃ：スイッチ制御回路（エッジ検出回路）
１３、１３Ａ、１３Ｂ、１３Ｃ：タイミング調整回路（ディレイ回路）
１４、１４Ａ、１４Ｂ、１４Ｃ：デカップリング容量（内蔵バイパスコンデンサ）
１５、１５Ａ、１５Ｂ、１５Ｃ：スイッチ（ＮＭＯＳトランジスタ）
１６、１６Ａ、１６Ｂ、１６Ｃ：制御信号
１７、１７Ａ、１７Ｂ、１７Ｃ、２３：遅延された制御信号
１８、１８Ａ、１８Ｂ、１８Ｃ、２５：出力信号
１９、１９Ａ、１９Ｂ、１９Ｃ：スイッチ制御信号
２０：ＰＬＬ
２１：初段ＣＴＳバッファ
２２：ＣＴＳ配線
２４：最終段ＣＴＳバッファ
２６：フリップフロップ
２７：第二電源ライン
２８、２９、３７：第二電源端子
３２：第二電源インダクタンス
３３：第二電圧源
３４：デカップリング容量（外部接続バイパスコンデンサ）
３５：デカップリング容量接続端子
３６：内部回路
４１：インバータ
４２：ＸＯＲゲート
４３Ａ、４３Ｂ、４３Ｃ：外部出力端子
５１Ａ、５１Ｂ、５１Ｃ：出力バッファ回路ブロック

Claims (10)

1. スイッチング回路と、
   デカップリング容量を前記スイッチング回路の電源系に接続するか否か切り替えるスイッチと、
   前記スイッチング回路をスイッチングさせる制御信号を検出し、前記スイッチング回路がスイッチングする前後の一定期間、前記スイッチをオンさせて前記スイッチング回路の電源系に前記デカップリング容量を接続させるスイッチ制御回路と、
   を備えたことを特徴とする半導体集積回路。
2. 前記デカップリング容量を内蔵したことを特徴とする請求項１記載の半導体集積回路。
3. 前記スイッチング回路がバッファ回路であって、
   前記スイッチ制御回路は、前記バッファ回路に対する入力信号のエッジを検出して前記スイッチをオンさせることを特徴とする請求項１又は２記載の半導体集積回路。
4. 前記制御信号を受けて前記スイッチング回路がスイッチングするタイミングと、前記スイッチをオンさせるタイミングを調整するタイミング調整回路をさらに備えたことを特徴とする請求項１乃至３いずれか１項記載の半導体集積回路。
5. 複数のスイッチング回路と、
   前記複数のスイッチング回路にそれぞれ対応して設けられ、デカップリング容量を前記対応するスイッチング回路の電源系に接続するか否かを切り替える複数のスイッチと、
   前記複数のスイッチング回路にそれぞれ対応して設けられ、対応するスイッチング回路をスイッチングさせる制御信号を検出し、前記対応するスイッチング回路がスイッチングする前後の一定期間、前記対応するスイッチをオンさせる複数のスイッチ制御回路と、
   を備えたことを特徴とする半導体集積回路。
6. 前記複数のスイッチにそれぞれ接続される前記複数のデカップリング容量を内蔵したことを特徴とする請求項５記載の半導体集積回路。
7. 前記複数のスイッチング回路が、それぞれ前記半導体集積回路の対応する外部出力端子に接続された出力バッファ回路であって、
   前記複数のスイッチ制御回路は、それぞれ前記対応する出力バッファ回路に対する入力信号のエッジを検出して前記対応するスイッチをオンさせることを特徴とする請求項５又は６記載の半導体集積回路。
8. 前記制御信号を受けて前記スイッチング回路がスイッチングするタイミングと、前記スイッチをオンさせるタイミングを調整するタイミング調整回路を前記複数のスイッチング回路毎に設けたことを特徴とする請求項５乃至７いずれか１項記載の半導体集積回路。
9. 複数のスイッチング回路を備えた半導体集積回路において、スイッチングノイズを平準化させる方法であって、
   前記複数のスイッチング回路のうち、スイッチングノイズの大きいスイッチング回路に対応して、
   デカップリング容量を当該スイッチング回路の電源系に接続するか否か切り替えるスイッチと、
   前記スイッチのオンオフを制御するスイッチ制御回路と、
   を前記半導体集積回路に設け、
   前記スイッチを当該スイッチング回路がスイッチングする前後の一定期間にオンさせることにより、前記デカップリング容量を前記電源系に接続し、当該スイッチング回路によるスイッチングノイズを抑制する半導体集積回路のスイッチングノイズ平準化方法。
10. 前記スイッチングノイズの大きいスイッチング回路が複数の出力バッファ回路であって、前記複数の出力バッファ回路それぞれに対応して複数の前記デカップリング容量と、複数の前記スイッチと、複数の前記スイッチ制御回路と、を前記半導体集積回路内に設け、
    前記複数の出力バッファ回路の出力がそれぞれ反転する時に、それぞれ対応するスイッチをオンさせて前記複数の出力バッファ回路によるスイッチングノイズの影響を平準化させる請求項９記載の半導体集積回路のスイッチングノイズ平準化方法。

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