KR20080098857A

KR20080098857A - 반도체메모리소자의 입력장치

Info

Publication number: KR20080098857A
Application number: KR1020070044222A
Authority: KR
Inventors: 전준현
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-05-07
Filing date: 2007-05-07
Publication date: 2008-11-12

Abstract

본 발명은 고주파 동작에서도 안정적으로 인가되는 입력신호를 내부클럭에 동기시켜 인식할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로, 다수의 어드레스 패드; 상기 다수의 어드레스 패드에 인가된 어드레스 신호를 버퍼링하기 위한 다수의 어드레스 버퍼; 상기 어드레스 버퍼의 출력 신호의 셋업/홀드 마진을 조절하기 위한 다수의 딜레이; 및 내부클럭에 따라 상기 딜레이의 출력 신호를 래치하여 내부 어드레스 신호로서 출력하기 위한 다수의 어드레스 래치를 구비하며, 상기 다수의 어드레스 버퍼가 그 각각에 대응하는 어드레스 패드와 독립적으로 할당된 일정 영역 내에 배치되며, 각 어드레스 패드와 그에 대응하는 어드레스 버퍼 사이의 배치 이격 거리는 서로 다르고 연결 배선의 전기적 길이는 동일한 것을 특징으로 하는 반도체 메모리 소자를 제공한다.

패드, 버퍼, 이격 거리, 독립적 배치, 전원 노이즈

Description

반도체메모리소자의 입력장치{INPUT DEVICE OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 반도체메모리소자 내 외부에서 인가되는 신호를 처리하기 위한 블록의 구성도.

도 2는 다른 종래기술에 따른 반도체메모리소자 내 입력블록의 구성도.

도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자 내 입력블록의 회로도.

도 4는 도 3의 어드레스 래치의 내부 회로도.

도 5는 도 3 및 도 4에 도시된 본 발명의의 동작 파형도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 어드레스 패드

200 : 어드레스 버퍼

800 : 제2 딜레이

본 발명은 반도체 설계 기술에 관한 것으로, 특히 고주파 동작에서도 안정적으로 인가되는 입력신호를 내부클럭에 동기시켜 인식할 수 있는 반도체메모리소자에 관한 것이다.

일반적으로, 동기식 반도체메모리소자(Synchronous Semiconductor Memory Device)는 외부에서 입력되는 클럭, 어드레스, 커맨드, 및 데이터를 기반으로 주어진 규칙에 따라 신호처리를 하여, 메모리셀 어레이에 데이터를 저장하거나 저장된 데이터를 읽을 수 있도록 하는 메모리 장치이다.

이렇게, 외부로부터 동기식 메모리 장치에 인가되는 클럭, 어드레스, 커맨드, 데이터를 메모리소자 내부에서 사용하기 위해 신호특성을 변환하여야 하는데, 이러한 변환을 위한 회로구성 요소를 입력 버퍼(input buffer)라고 한다.

그리고 입력 버퍼의 출력신호를 내부 클럭에 동기시키기 위한 블록이 더 포함된다. 그런데, 입력신호가 내부클럭(ICLK)에 정상적으로 동기되기 위해서는, 내부클럭(ICLK)을 기준으로 셋업타임과 홀드타임이 만족되어야 한다. 이러한 셋업 타임과 홀드타임의 최적화를 위해 입력되는 신호의 경로에는 지연회로가 사용된다.

이와 같이, 내부 클럭에 동기된 커맨드와 어드레스는 규칙에 따라 처리되어, 반도체메모리소자가 사용자의 의도대로 동작될 수 있도록 해준다.

도 1은 종래기술에 따른 반도체메모리소자 내 외부에서 인가되는 신호를 처리하기 위한 블록의 구성도이다.

도 1을 참조하면, 종래기술에 따른 반도체메모리소자의 입력블록은 복수의 어드레스를 인가받기 위한 복수의 어드레스 패드(10)와, 각 어드레스 패드(10)에 인접하여 위치하며, 어드레스 패드(10)의 출력을 입력받기 위한 복수의 어드레스 버퍼(20)와, 클럭(CK)과 반전된 클럭(/CK)을 인가받기 위한 복수의 클럭 패드(40)와, 각 클럭 패드(40)의 출력을 차동 입력으로 인가받아 내부 전압 레벨로 변환하기 위한 클럭 버퍼(50)와, 클럭 버퍼(50)의 출력신호를 내부클럭(ICLK)으로 드라이빙하기 위한 클럭 드라이버(60)와, 해당 어드레스 버퍼(20)에 지연을 부여하여 내부클럭(ICLK)에 대한 셋업 / 홀드타임을 확보하기 위한 복수의 딜레이(30)와, 내부클럭(ICLK)에 복수의 딜레이의 출력신호를 동기시켜 해당 내부 어드레스(ISA<0:13>, ISBA1, ISBA0)로 출력하기 위한 복수의 어드레스 래치(70)를 포함한다.

참고적으로, 패드(10 및 40)들은 메모리 제품의 국제 규격에 맞는 패키지가 가능하도록, 그 순서가 고려되어 배치된다.

또한, 복수의 딜레이(30)는 인버터, 저항 또는 커패시터의 조합으로 구현되어, 입력신호를 지연시킨다. 이때, 각 어드레스 단위로 지연량을 조절할 수 있어, 지연소자는 서로 다른 지연량을 가질 수 있다.

한편, 도 1에 도시된 종래기술에 따른 입력블록에 의해 복수의 어드레스가 내부 어드레스로 인가되는 과정을 살펴보도록 한다.

복수의 어드레스 패드(10)는 외부에서 인가되는 해당 어드레스 비트를 인가받는다. 이어, 복수의 어드레스 버퍼(20)는 해당 어드레스 패드(10)에 인접하여 위 치하기 때문에, 동일한 지연을 갖는 각 어드레스 패드(10)의 출력을 입력받는다.

또한, 복수의 클럭 패드(40)는 클럭(CK)과 반전된 클럭(/CK)을 인가받으며, 클럭 버퍼(50)는 각 클럭 패드(40)의 출력을 차동 입력으로 인가받아 내부 전압 레벨로 변환하여 출력한다. 이어, 클럭 드라이버(60)는 클럭 버퍼(50)의 출력신호를 내부클럭(ICLK)으로 드라이빙한다.

이어, 복수의 딜레이(30)는 해당 어드레스 버퍼(20)에 지연을 부여함으로써, 내부클럭(ICLK)에 대한 셋업 / 홀드타임을 확보하여 출력한다.

이어, 복수의 어드레스 래치(70)는 내부클럭(ICLK)에 복수의 딜레이(30)의 출력신호를 동기시켜 해당 내부 어드레스(ISA<0:13>, ISBA1, ISBA0)로 출력한다.

이때, 해당 어드레스 래치의 물리적 배치로 인해, 내부클럭이 각 어드레스 래치까지 도달하는데 걸리는 지연시간이 모두 다르다. 따라서, 복수의 딜레이는 이러한 지연시간을 보상해 준다.

한편, 이러한 종래기술을 사용하는 경우, 내부클럭에 동기시켜 내부 어드레스를 생성하기 위한 어드레스 래치가 각 패드에 인접하여 배치되기 때문에, 래치를 제어를 위한 내부클럭의 배선이 길어진다. 따라서, 이러한 배선으로 인한 지연을 보상하기 위해 딜레이블록이 요구되는데, 딜레이블록은 동작 전류의 소모를 증가시킬 뿐 아니라, 레이아웃 면적을 증가시키는 단점이 있다.

뿐만 아니라, 어드레스 래치를 각 패드에 인접하여 배치하기 때문에, 도면에 도시된 바와 같이 직렬로 나열되어 있다. 따라서, 각 소자 내 여러 블록의 구동에 의해 발생되는 전원 노이즈가 각 어드레스 비트 단위로 달라지게 되어, 동작 모드 에 따라 정밀한 셋업 홀드 타임의 제어가 어렵다.

한편, 도 2는 다른 종래기술에 따른 반도체메모리소자 내 입력블록의 구성도로서, 미국특허 US6570812B2에 제안된 구성이다.

도 2를 참조하면, 다른 종래기술에 따른 입력블록은 복수의 어드레스를 인가받기 위한 복수의 어드레스 패드(80A, 80B)와, 각 어드레스 패드(80A, 80B)에 인접하여 위치하며, 어드레스 패드(80A, 80B)의 출력을 입력받아 내부클럭(ICLK)에 대한 셋업 / 홀드타임을 확보하기 위한 복수의 어드레스 버퍼와 복수의 딜레이(85A, 85B)와, 클럭(CLK)을 인가받기 위한 클럭 패드(90A)와, 클럭 패드(90A)을 내부 전압 레벨로 변환하여 내부클럭(ZCLKF)으로 드라이빙하기 위한 클럭 드라이버(90B)와, 복수의 어드레스 버퍼 및 복수의 딜레이(85A, 85B)의 출력에 지연을 내부클럭(ZCLKF)에 동기시켜 해당 내부 어드레스로 출력하기 위한 복수의 어드레스 래치(90C)를 포함한다.

도 2를 도 1의 입력블록과 비교하여 보면, 도 2에 도시된 입력블록은 복수의 어드레스 래치(90C)를 클럭 드라이버(90B)에 인접하여 배치한 것을 볼 수 있다.

이와 같이, 다른 종래기술에 따른 입력 블록은 어드레스 래치를 클럭 드라이버에 인접하여 배치함으로써, 내부클럭을 위한 배선이 줄어들어 이를 위한 지연량 역시 줄어든다. 따라서, 지연블록에 의한 동작 전류소모 및 레이아웃 면적을 줄일 수 있다.

그러나, 도 2에 도시된 종래기술을 사용하는 경우에도, 어드레스 래치가 각 패드에 인접하여 배치되기 때문에, 각 소자 내 여러 블록의 구동에 의해 발생되는 전원 노이즈에 의한 영향이 위치에 따라 달라, 동작 모드에 따라 정밀한 셋업 홀드 타임의 제어가 여전히 어렵다.

더욱이, 반도체메모리소자의 고속화 경향에 따라 클럭의 주파수가 급격히 증가함으로, 클럭 대비 신호의 셋업 / 홀드타임 마진이 줄어들어 신호를 인식하는 것에 큰 어려움이 있다.

본 발명은 고주파 동작에서도 안정적으로 인가되는 입력신호를 내부클럭에 동기시켜 인식할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 다수의 어드레스 패드; 상기 다수의 어드레스 패드에 인가된 어드레스 신호를 버퍼링하기 위한 다수의 어드레스 버퍼; 상기 어드레스 버퍼의 출력 신호의 셋업/홀드 마진을 조절하기 위한 다수의 딜레이; 및 내부클럭에 따라 상기 딜레이의 출력 신호를 래치하여 내부 어드레스 신호로서 출력하기 위한 다수의 어드레스 래치를 구비하며, 상기 다수의 어드레스 버퍼가 그 각각에 대응하는 어드레스 패드와 독립적으로 할당된 일정 영역 내에 배치되며, 각 어드레스 패드와 그에 대응하는 어드레스 버퍼 사이의 배치 이격 거리는 서로 다르고 연결 배선의 전기적 길이는 동일한 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자 내 입력블록의 회로도이다.

도 3을 참조하면, 본 발명에 따른 반도체메모리소자의 입력블록은 다수의 어드레스 패드(100)와, 다수의 어드레스 패드(100)에 인가된 어드레스 신호를 버퍼링하기 위한 다수의 어드레스 버퍼(200)와, 어드레스 버퍼(200)의 출력 신호의 셋업/홀드 마진을 조절하기 위한 다수의 제1 딜레이(300)와, 클럭(CK)과 반전된 클럭(/CK)을 인가받기 위한 복수의 클럭 패드(400)와, 각 클럭 패드(400)의 출력을 차동 입력으로 인가받아 내부 전압 레벨로 변환하기 위한 클럭 버퍼(500)와, 클럭 버퍼(500)의 출력신호를 내부클럭(ICLK)으로 드라이빙하기 위한 클럭 드라이버(600)와, 내부클럭(ICLK)에 따라 제1 딜레이(300)의 출력 신호를 래치하여 내부 어드레스로서 출력하기 위한 다수의 어드레스 래치(700)와, 다수의 어드레스 버퍼(200)가 그 각각에 대응하는 어드레스 패드(100)와 독립적으로 할당된 일정 영역 내에 배치되며, 각 어드레스 패드와 그에 대응하는 어드레스 버퍼 사이의 배치 이격 거리는 서로 다르고 연결 배선의 전기적 길이는 동일하도록 하기 위한 제2 딜레이(800)을 구비한다.

여기서, 복수의 어드레스 버퍼(200)는 직렬 배치된 복수의 어드레스 패 드(100)의 중앙 위치에서 클럭 패드(400) 쪽으로 치우쳐 배치된다. 어드레스 패드(100)는 스펙의 규격에 따라 일정 크기로 구현되어야 하기 때문에, 어드레스 버퍼(200)에 비해 큰 싸이즈를 갖는다. 따라서, 본 발명에서와 같이 다수의 어드레스 버퍼(200)를 해당 어드레스 패드(100)와 인접되지 않은 독립적인, 위치에 모여 배치할 수 있다. 이때, 해당 어드레스 패드(100)로부터 해당 버퍼(200)까지 가장 긴 이격거리를 기준으로, 서로 다른 이격거리를 갖는 배선의 전기적 길이가 같아지도록 한다. 즉, 제2 딜레이(800)는 이를 위해 메탈라인 또는 저항 등을 사용하여 구현한다.

또한, 도면에 도시된 바와 같이, 어드레스 래치(700)는 클럭 드라이버(600)와 접하여 일괄적으로 배치된다. 따라서, 본 발명의 경우, 내부클럭(ICLK)이 해당 어드레스 래치(700)에 도달하기까지 갖는 지연량이 종래에 비해 짧다.

도 4는 도 3의 복수의 어드레스 래치(700) 중 하나(720)의 내부 회로도이다. 참고적으로, 다수의 어드레스 래치는 동일한 회로적 구현을 가지므로, 하나만을 예시적으로 살펴본다.

도 4를 참조하면, 어드레스 래치(720)는 내부클럭(ICLK)을 반전시키기 위한 인버터(I1)와, 내부클럭(ICLK)의 논리레벨 'L'에 응답하여 입력신호(IN)를 반전시켜 전달하기 위한 인버터(722)와, 내부클럭(ICLK)의 논리레벨 'H'에 응답하여 인버터(722)의 출력신호를 래치하고, 반전하여 출력신호(OUT)로 전달하기 위한 크로스-커플드-인버터(724)를 포함한다.

도 5는 도 3 및 도 4에 도시된 본 발명의의 동작 파형도로서, 이를 참조하여 구동을 살펴보도록 한다.

도 5에 도시된 바와 같이, 먼저 복수의 어드레스 패드(100)는 외부에서 인가되는 해당 어드레스 비트를 인가받는다. 이어, 복수의 어드레스 버퍼(200)는 해당 어드레스 패드(100)의 출력이 동일하게 도착하도록 지연을 부여한 제2 딜레이(800)를 거친 해당 신호를 입력받는다.

이어, 복수의 제1 딜레이(300)는 해당 어드레스 버퍼(200)의 출력에 지연을 부여함으로써, 내부클럭(ICLK)에 대한 셋업 / 홀드타임을 확보하여 출력(AI<0:13>, BA0I, BA1I)한다.

또한, 클럭(/CK) 및 반전된 클럭(도면에 도시되지 않음, /CK)이 클럭 패드(400)와, 클럭 버퍼(500)와, 클럭 드라이버(600)를 거쳐 내부전압 레벨의 내부클럭(ICLK)으로 출력된다.

이어, 어드레스 래치(700)는 내부클럭(ICLK)의 라이징 에지를 기준으로 입력신호(IN)인 해당 어드레스(AI<0:13>, BA0I, BA1I)가 셋업 타임과 홀드타임을 만족하는 경우, 이를 출력신호(OUT)인 내부 어드레스(ISA<0:13>, ISBA0, ISBA1)로 출력한다.

한편, 전술한 본 발명은 어드레스 버퍼를 어드레스 패드와는 독립적으로 클럭의 드라이버에 가까운 곳에, 일괄적으로 배치한다. 그리고 이를 위해 어드레스 패드로부터 해당 어드레스 버퍼까지의 배선에 있어, 동일한 전기적 길이를 갖도록 한다. 이때, 사용되지 않는 메탈라인 등의 사용을 통해, 동일한 전기적 길이는 갖되, 추가적인 면적의 증가되지 않는다.

또한, 어드레스 버퍼가 일괄적으로 배치됨으로, 각 비트의 어드레스신호는 주변회로의 구동에 의한 전원 노이즈의 영향을 동일하게 받는다. 또한, 어드레스 버퍼의 물리적인 배치를 동일하게 구현함으로써, 종래 복수의 어드레스 신호가 동작 모드에 따라 셋업 / 홀드타임의 스큐를 최소화할 수 있다. 따라서, 테스트모드 또는 퓨즈 옵션을 통해, 셋업/홀드 타임의 조정이 용이하다. 또한, 어드레스 버퍼가 일괄적으로 배치됨으로, 이를 위한 전원라인의 강화가 용이하다.

한편, 내부클럭이 해당 래치까지 갖는 경로를 최소화함으로써, 내부클럭이 갖는 지연을 보상하여 셋업/ 홀드타임을 조정하기 위한 지연량을 최소화할 수 있다. 따라서, 딜레이의 면적을 줄일 수 있어, 적은 구동 전력소모를 갖는다.

한편, 전술한 본 발명에서는 복수의 어드레스를 인가받는 경우만을 예시하였으나, 이는 커맨드 또는 데이터를 인가받기 위한 패드와 버퍼의 배치에도 적용될 수 있으며, 동일한 효과를 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 어드레스 버퍼를 패드와는 독립적으로 배치하되, 클럭 드라이버에 근접하여 배치함으로써, 각 어드레스 비트들 사이에서 발생하는 셋업/홀 드타임의 스큐가 줄어들어 보다 미세한 조정이 가능하다. 따라서, 고주파 구동 시에도 안정적으로 신호를 입력받을 수 있다. 또한, 딜레이의 면적을 줄일 수 있으며, 이로 인한 전력소모를 줄일 수 있다.

Claims

다수의 어드레스 패드;

상기 다수의 어드레스 패드에 인가된 어드레스 신호를 버퍼링하기 위한 다수의 어드레스 버퍼;

상기 어드레스 버퍼의 출력 신호의 셋업/홀드 마진을 조절하기 위한 다수의 딜레이; 및

내부클럭에 따라 상기 딜레이의 출력 신호를 래치하여 내부 어드레스 신호로서 출력하기 위한 다수의 어드레스 래치를 구비하며,

상기 다수의 어드레스 버퍼가 그 각각에 대응하는 어드레스 패드와 독립적으로 할당된 일정 영역 내에 배치되며, 각 어드레스 패드와 그에 대응하는 어드레스 버퍼 사이의 배치 이격 거리는 서로 다르고 연결 배선의 전기적 길이는 동일한 것을 특징으로 하는 반도체메모리소자.
다수의 커맨드 패드;

상기 다수의 커맨드 패드에 인가된 커맨드 신호를 버퍼링하기 위한 다수의 커맨드 버퍼;

상기 커맨드 버퍼의 출력 신호의 셋업/홀드 마진을 조절하기 위한 다수의 딜레이; 및

내부클럭에 따라 상기 딜레이의 출력 신호를 래치하여 내부 커맨드 신호로서 출력하기 위한 다수의 커맨드 래치를 구비하며,

상기 다수의 커맨드 버퍼가 그 각각에 대응하는 커맨드 패드와 독립적으로 할당된 일정 영역 내에 배치되며, 각 커맨드 패드와 그에 대응하는 커맨드 버퍼 사이의 배치 이격 거리는 서로 다르고 연결 배선의 전기적 길이는 동일한 것을 특징으로 하는 반도체메모리소자.
다수의 데이터 패드;

상기 다수의 데이터 패드에 인가된 데이터 신호를 버퍼링하기 위한 다수의 데이터 버퍼;

상기 데이터 버퍼의 출력 신호의 셋업/홀드 마진을 조절하기 위한 다수의 딜레이; 및

내부클럭에 따라 상기 딜레이의 출력 신호를 래치하여 내부 데이터 신호로서 출력하기 위한 다수의 데이터 래치를 구비하며,

상기 다수의 데이터 버퍼가 그 각각에 대응하는 데이터 패드와 독립적으로 할당된 일정 영역 내에 배치되며, 각 데이터 패드와 그에 대응하는 데이터 버퍼 사이의 배치 이격 거리는 서로 다르고 연결 배선의 전기적 길이는 동일한 것을 특징으로 하는 반도체메모리소자.
제1항 내지 제3항 중 어느 한 항에 있어서,

클럭과 반전된 클럭을 인가받기 위한 다수의 클럭 패드와,

상기 다수 클럭 패드의 출력을 차동 입력으로 인가받아 내부 전압 레벨로 변환하기 위한 클럭 버퍼와,

상기 클럭 버퍼의 출력신호를 상기 내부클럭으로 드라이빙하기 위한 클럭 드라이버를 더 포함하는 것

을 특징으로 하는 반도체메모리소자.
제4항에 있어서,

상기 다수의 어드레스 버퍼와 상기 다수의 어드레스 래치는 상기 클럭 드라이버에 인접하여 배치되는 것

을 특징으로 하는 반도체메모리소자.
제5항에 있어서,

상기 딜레이는 커패시터와 인버터와 저항 등의 액티브 소자를 포함하여 구현되는 것

을 특징으로 하는 반도체메모리소자.
제6항에 있어서,

상기 어드레스 래치는

상기 내부클럭을 반전시키기 위한 제1 인버터와,

상기 내부클럭의 논리레벨 'L'에 응답하여 자신의 입력신호를 반전시켜 전달하기 위한 제2 인버터와,

상기 내부클럭의 논리레벨 'H'에 응답하여 상기 제2 인버터의 출력신호를 래치하고, 반전하여 출력신호로 전달하기 위한 크로스-커플드-인버터를 포함하는 것

을 특징으로 하는 반도체메모리소자.