CN101859598A - 采用补偿时钟抖动的数据传送电路和方法 - Google Patents

采用补偿时钟抖动的数据传送电路和方法 Download PDF

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CN101859598A CN201010141283A CN201010141283A CN101859598A CN 101859598 A CN101859598 A CN 101859598A CN 201010141283 A CN201010141283 A CN 201010141283A CN 201010141283 A CN201010141283 A CN 201010141283A CN 101859598 A CN101859598 A CN 101859598A
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朴光一
金荣植
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Abstract

一种采用补偿时钟抖动的数据传送电路和方法。本发明提供了一种集成电路设备的数据I/O接口，包括：噪声检测器，接收电源电压，检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号。数据I/O接口包括：时钟延迟电路，响应于时钟延迟控制信号来提供延迟时钟信号；以及数据传送电路，由电源电压来供电，并与延迟时钟信号同步地提供输出数据。

Description

采用补偿时钟抖动的数据传送电路和方法
相关申请的交叉引用
该美国非临时专利申请要求在35U.S.C§119下的于2009年4月8日提交的韩国专利申请的优先权，其主题并入在此作为参考。
技术领域
本发明构思总体涉及数据传送电路、并入了数据传送电路的集成电路设备以及对数据传送电路的操作加以控制的方法，所述数据传送电路的操作对根据电源电压变化而发生的时钟信号抖动加以补偿。
背景技术
随着更大的数据带宽和增强的功能性越来越需要集成电路设备，由这样的设备接收数据以及从这样的设备发送数据的传输频率提高了。提高数据输入/输出(I/O)频率导致了许多问题，因为传统的电路通常不适于在这样的频率下工作。例如，随着数据以越来越高的速度经过特定的数据传送电路，数据传送电路对所应用的控制信号和控制电压的容限降低。
图1是一般数据传送电路100的框图。数据传送电路100可以在多种集成电路设备内采用许多不同形式，如半导体存储设备的数据I/O接口。在该示例情况下，随着半导体存储设备的工作频率提高，在读取/写入操作期间数据经过I/O接口的速率也提高。
如图1所示，数据传送电路100主要接收时钟信号(CLK)、电源电压(Vp)和数据输入信号(Din)作为输入。在数据传送电路100的操作中，数据传送电路100与时钟信号(CLK)同步地提供输出数据(Dout)，所述输出数据(Dout)具有与输入数据(Din)相同的信息内容。输出数据(Dout)的信息内容应当与输入数据(Din)的内容精确地相同，即使存在将数据传送电路100的输出进行重新计时的可能性，也要将数据传送电路100的输出与时钟信号(CLK)同步地相关。
数据传送电路100的任何具体设计都针对所施加的电源电压(Vp)而采取固定值(即，恒定电平)。根据数据传送电路100的特性和应用，电源电压(Vp)可以采用许多不同形式之一并且可以被设置在任何合理的电平。例如，通常在现代集成电路设备内产生或施加到现代集成电路设备的电压(如，VDD、VSS、VDDQ、VSSQ、VDDL和VDDH)可以被用作施加到数据传送电路100的电源电压(Vp)。
然而如详细说明的一样，期望电源电压(Vp)以特定电平为数据传送电路100的内部电路供电。因此，实现数据传送电路100的组件(例如，晶体管)和电路是在以下假定下设计的：将稳定地施加固定值电源电压。当然，本领域技术人员将理解，在产生和应用电源电压的理想方法与提供稳定电源电压的实际困难之间存在很大差异。将理解，例如，施加到数据传送电路的电源电压的电平将响应于瞬态噪声、负载效应等而上下波动。电源电压电平的这种微小波动在过去是被容忍的，至少关于数据传送电路是这样。不幸的是，提高数据通过特定数据传送电路的速率极大地降低了这样的电路对波动电源电压的容限。
考虑图2所示的示例，图2包括图2a、2b、2c和2d。
图2a以比较的方式示出了理想电源电压与有噪电源电压之间的差异，所述理想电源电压在限定的时间段上被稳定地设置在中间(或额定)值VpM，所述有噪电源电压从额定值VpM向上到VpH或向下到VpL变化而作为限定的时间段内在随机出现的时间段处的噪声的函数。
图2b示出了时钟信号(CLK)、所施加的电源电压(Vp)以及合成的抖动时钟信号(抖动CLK)之间的关系，所述抖动时钟信号是在关于图1而先前描述的数据传送电路100的传统实现方式中产生的。图2c和2d进一步示出了向图1的数据传送电路100施加图2a的有噪电源电压的情况的相应波形计时图。从这些相关的图中可以理解，时钟信号(CLK)与数据输入信号(Din)和电源电压(Vp)一起被施加到图2a的数据传送电路100。理想地，电源电压可以在图2所示的多个时钟周期上固定在额定电平(即，可以不变地稳定在VpM的电平处)。而图2所示的有噪电源电压(Vp)是一种不好的情况，在该情况下，在将电源电压(Vp)的电平施加到数据传送电路100时，在该电源电压(Vp)的电平中存在很大波动。在这一点上，噪声可以被耦合到向数据传送电路100提供电源电压(Vp)的信号线上。在该“Vp噪声”的影响下，电源电压(Vp)的实际电平(例如)在VpM与VpL电平之间上升和下降。
如图2b和2c概念性地示出的，已被延迟但没有被改变的时钟信号(CLK)的变体应当工作在数据传送电路100内，以对通过数据传送电路100的输入数据(Din)进行门控得到输出数据(Dout)。然而，实现数据传送电路100的电路内的特定组件(例如，晶体管)通过在升高的电源电压的时间段期间相对更快地运行，并在降低的电源电压的时间段内相对更慢地运行，来对有噪电源电压作出响应。在图2c中示出了这种关系的一些附加细节。
参考图2c，由直接在时钟信号(CLK)波形下方的第二计时信号波形来示出理想的延迟时钟信号。该理想的延迟时钟信号以与理想电源电压(Vp)的额定电平(VpM)相对应的额定延迟时间段(TdM)为特征。在理想的工作假设下，延迟时钟信号的每个时间段应当具有统一的持续时间，然而这在实际情况下(如果曾有过的话)是很少见的。图2c所示的第三信号波形示出了以下情况：在该情况下，电源电压(Vp)的升高电平(VpH)导致数据传送电路100内的构成组件的更快速操作以及延迟时钟信号中的加速转变(TdH和TdM)。类似地，图2c所示的第四信号波形示出了以下情况：在该情况下，电源电压(Vp)的降低电平(VpL)导致数据传送电路100内的构成组件的更缓慢操作以及延迟时钟信号中的进一步延迟转变(TdL和TdM)。延迟的时钟信号转变的相应加速度和进一步延迟导致了数据传送电路100内“抖动”时钟信号的发展和有效应用。
现在参考图2d，当在时间段(3)、(5)、(8)和(10)期间电源电压(Vp)的电平减小时，以及当在(例如)时间段(2)、(4)、(7)和(12)期间电源电压(Vp)的电平升高时，产生错误时钟沿(即，错误或瞬态时钟信号转变)。所施加的电源电压(Vp)的电平的变化所导致的这些错误时钟沿(包括例如加速的(+TdH)或进一步延迟的(+tdL)时钟信号转变)的存在有效地产生了图2d所示的抖动时钟信号。
图2d还示出了抖动时钟信号对于通过数据传送电路100传送输入数据(Din)造成的灾难性影响。理想地，输出数据(Dout)应当是输入数据(Din)所定义的“0”，“1”，“0”，“1”...比特序列的略微且一致的延迟(+TdM)变体变体。然而，抖动时钟信号的错误时钟沿和不均匀的时钟周期导致了多个错误的输入数据(Din)门控操作以及导致提供数据内容错误的输出数据(Dout)。
图3概念性地示出了如何利用Vp噪声的存在将数据传送电路100内规则施加到其操作应用的输入时钟信号(CLK)转换成“抖动”时钟信号(抖动CLK)。由于来自数据传送电路100的输出数据信号(Dout)的提供与实际施加到构成电路的时钟信号(即，抖动时钟信号)是同步的，所以改变了相对于输入数据信号(Din)的输出数据(Dout)的信息内容。
在最终结果中，在时间窗期间必须从数据传递100结合地传递每比特输入数据(Din)，因为随着数据通过数据传送电路100的传送速率提高，相应的输出数据(Dout)收缩。这种收缩数据传送窗对控制从数据传送电路同步输出数据的时钟信号中的瞬态或错误沿具有较小的容限。相应地，可以应用在高速集成电路中的数据传送电路对于有噪或可变电源电压所引起的输出数据错误不可接受地敏感。随着现代集成电路的集成密度越来越高，电源电压噪声(例如，管壳电感噪声、印刷电路板噪声源耦合、芯片上IR降、信号线至电源线交叉耦合等)增大。
图2的输出数据(Dout)和输入数据(Din)之间信息内容的差异是电源电压噪声导致数据相干性显著损失的最差情况的示例。
发明内容
本发明构思的一个实施例提供了一种集成电路设备，包括：噪声检测器电路，被配置为接收电源电压，从电源电压中检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号；时钟延迟电路，被配置为接收时钟信号以及响应于时钟延迟控制信号对时钟信号进行延迟，以产生延迟时钟信号；以及数据传送电路，被配置为接收输入数据以及提供与输入数据相对应的输出数据，其中所述数据传送电路由电源电压来供电并且与延迟时钟信号同步地提供输出数据。
本发明的另一实施例提供了一种计算系统，所述计算系统包括：处理器，经由系统总线连接至存储器，其中所述处理器和存储器中的至少一个包括与系统总线中的数据通道相连的数据输入/输出(I/O)接口。I/O接口包括：噪声检测器电路，被配置为接收电源电压，从电源电压中检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号；时钟延迟电路，被配置为接收时钟信号，并响应于时钟延迟控制信号来对所述时钟信号进行延迟，以产生延迟时钟信号；以及数据传送电路，被配置为接收输入数据并提供与所述输入数据相对应的输出数据，其中，所述数据传送电路是由电源电压来供电的并且与所述延迟时钟信号同步地提供所述输出数据。
另一实施例提供了一种操作数据传送电路的方法，包括：接收为数据传送电路供电的电源电压，并从所述电源电压中检测电源电压噪声分量；响应于检测到的电源电压噪声分量来产生时钟延迟控制信号；接收时钟信号，并响应于所述时钟延迟控制信号来对所述时钟信号进行延迟，以产生延迟时钟信号；以及接收数据传送电路中的输入数据，并与所述延迟时钟信号同步地提供与所述输入数据相对应的输出数据。
另一实施例提供了一种存储设备，包括：由存储单元组成的存储单元阵列，被配置为存储写数据并提供读数据；噪声检测器电路，被配置为接收电源电压，从电源电压中检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号；时钟延迟电路，被配置为接收时钟信号，并响应于时钟延迟控制信号来对所述时钟信号进行延迟，以产生延迟时钟信号；以及数据传送电路，被配置为从存储单元阵列接收读数据，并提供与所述读数据相对应的输出数据，其中所述数据传送电路是由电源电压来供电的并且与所述延迟时钟信号同步地提供所述输出数据。
附图说明
图1是传统数据传送电路的框图。
图2总体包括图2a、2b、2c和2d，其中，图2a是示出了理想电源电压(Vp)与有噪电源电压之间的差异的波形图，图2b是示出了与抖动时钟信号相关向数据传送电路施加有噪电源电压的模型电路图，图2c和2d是进一步示出了响应于有源电源电压的、图1的数据传送电路的操作的波形图。
图3进一步示出了对图1和图2的数据传送电路的操作加以控制的抖动时钟信号的发展的概念图。
图4总体包括图4a和3b，其中，图4a是并入了数据传送电路的集成电路的输入/输出(I/O)接口的框图，所述数据传送电路的操作是根据本发明构思的实施例来控制的，图4b是进一步示出了根据本发明构思的图4a的电源噪声检测器和时钟延迟电路的电路图。
图5总体包括图5a、5b、5c和5d，其中，图5a是示出了理想电源电压(Vp)与有噪电源电压之间的差异的波形图，图5b是示出了与抖动延迟时钟信号相关向数据传送电路施加有噪电源电压的模型电路图，图2c和2d是进一步示出了响应于有源电源电压的、图4a和4b的数据传送电路的操作的波形图。
图6进一步示出了对图4和5的数据传送电路的操作加以控制的抖动延迟时钟信号的的发展的概念图。
图7是并入了数据传送电路的集成电路的输入/输出(I/O)接口的框图，所述数据传送电路的操作是根据本发明构思的另一实施例来控制的。
图8是并入了多个数据传送电路的集成电路的输入/输出(I/O)接口的框图，所述多个数据传送电路的操作是根据本发明构思的实施例来控制的。
图9是并入了多个数据传送电路的集成电路的输入/输出(I/O)接口的框图，所述多个数据传送电路的操作是根据本发明构思的另一实施例来控制的。
图10是并入了数据传送电路的集成电路的输入/输出(I/O)接口的框图，所述数据传送电路的操作是根据本发明构思的另一实施例来控制的。
图11是并入了数据传送电路的集成电路的输入/输出(I/O)接口的框图，所述数据传送电路的操作是根据本发明构思的另一实施例来控制的。
图12是并入了数据传送电路的集成电路的输入/输出(I/O)接口的框图，所述数据传送电路的操作是根据本发明构思的另一实施例来控制的。
图13示出了可以并入本发明构思的实施例内的、电源电压噪声检测器和相关的电压控制延迟线的组合的电路图。
图14总体包括图14a和14b，其中，图14a示出了图11和12的电源电压噪声频率检测器的一种可能实现方式的电路图，图14b是相应的信号波形图集合。
图15示出了可以并入本发明构思的实施例内的电压控制延迟线(VCDL)的电路图。
图16概括了根据本发明构思的实施例的对数据传送电路的操作加以控制的方法的流程图。
图17是并入了至少一个集成电路的计算系统，所述至少一个集成电路并入了数据传送电路，所述数据传送电路的操作是根据本发明构思的实施例来控制的。
图18是并入了至少一个数据传送电路的半导体存储设备，所述数据传送电路的操作时根据本发明构思的实施例来控制的。
具体实施方式
现在将参考附图中所示的本发明构思的特定实施例。在整个附图和所撰写的说明书中，相同的参考数字和标记用于指示相同或相似的元件、信号和特征。
应注意，可以以许多不同方式来体现本发明构思。相应地，本发明构思不应被理解为仅限于所说明的实施例。相反，这些实施例仅仅是作为说明示例而存在的。
本领域技术人员将意识到，列举术语(例如，第一、第二等等)仅用于区分不同的元件。这些术语不应对这样的元件定义某一数值限制。
如这里所使用的，术语“和/或”包括一个或多个相关列出项目的任意和所有组合。还应理解，当元件被称为“连接到”或“耦合到”另一元件时，它可以直接连接到或耦合到另一元件，或者也可以存在中间元件。相反，当一个元件被称为“直接连接到”或“直接耦合到”另一元件时，不存在中间元件。应当以同样方式来解释用于描述元件关系的其他词语(例如，“在……之间”和“直接在……之间”、“相邻”和“直接相邻”等)。
除非另外限定，此处使用的所有术语(包括技术和科学术语)与本领域技术人员通常理解的意思相同。还应理解，例如在常用字典中定义的术语之类的术语应该解释为具有与相关技术的范围内的含义相一致的意思，且不应该解释为理想化或过于形式化的意思，除非在此明确限定。
意识到对于新兴集成电路设备而言将不断需要提高工作速度，因此需要一种对电源电压噪声表现出更好抗扰性的数据传送电路。即，意识到尝试消除对电源电压造成不利影响的所有可能的噪声事件是不可能的，此外还意识到高速运行的数据传送电路程序地引入的数据输出错误是不可接受的，需要一种改进的方法来操作集成电路设备中的数据传送电路。
图4示出了根据本发明构思的特定实施例的数据传送电路和方法的框图。与传统的数据传送电路和方法相比，本发明构思的数据传送电路和方法对于有噪电源电压表现出显著提高的抗扰性。
应注意，可以使用与许多传统数据传送电路相类似的内部电路来以不同方式实现图4a的数据传送电路230。已经注意到，有多种不同类型的数据传送电路适于用在不同类型的集成电路设备(例如，半导体存储设备、控制器、数据开关、接收机和发射机等)中。本发明构思的实施例可以应用于任何或所有现有的数据传送电路和方法。
图1的传统数据传送电路与图4a的本发明构思的实施例相比，注意到改变了至少一个所施加的控制信号(即，所施加的时钟信号)。在图4a中，数据传送电路230接收电源电压(Vp)和输入数据信号(Din)。与前述传统示例相类似，数据传送电路230与所施加的时钟信号同步地提供输出数据信号(Dout)，所述输出数据信号(Dout)具有与输入数据信号(Din)相对应的信息内容。然而，在所述施加的时钟信号的定义(或修整)方面，所说明的本发明构思实施例与传统示例不同。
也就是说，电源电压(Vp)除了被直接施加到数据传送电路230之外，还被施加到电源电压噪声检测器210。可以是使用现有的电路以不同方式将电源电压检测器210配置为检测电源电压信号(Vp)的电源电压噪声分量(Vp噪声)。检测到的电源电压噪声分量(Vp噪声)可以是电源电压(Vp)的电平相对于额定电平的变化。这种类型的电源电压噪声分量以下将总称为“幅度抖动”。备选地或此外，检测到的电源电压噪声分量(Vp噪声)可以是电源电压的频率相对于额定频率的变化。这种类型的电源电压噪声分量以下将总称为“频率抖动”。例如，电源电压检测器210可以检测耦合到额定DC电源电压上的一个或更多个高频噪声分量作为频率抖动。
在图4a的所示示例中，电源电压检测器210检测到的电源电压噪声分量(Vp噪声)用于产生被施加到时钟延迟电路220的时钟延迟控制信号(VCDC)。时钟延迟电路220还接收输入时钟信号(CLK)并通常提供时钟信号的延迟变体变体(以下称作“延迟时钟信号”或D_CLK)。输入时钟信号(CLK)可以是施加到传统数据传送电路(如，关于图1所描述的数据传送电路)的相同时钟信号。时钟延迟电路220应用到输入时钟信号(CLK)的延迟量是时钟延迟控制信号(VCDC)的函数。
如以上注意到的，本领域技术人员将理解，在本发明构思的实施例内可以使用许多不同类型的现有的幅度(和频率)噪声检测器和时钟延迟电路。图4b中示出了电源电压幅度噪声检测器210和相应的时钟延迟电路的一种可能且更具体的布置。电源电压幅度噪声检测器210接收电源电压(Vp)，并通过作为源跟随器而连接的晶体管921与恒定电流源922的串联将该电源电压(Vp)连接至地。因此，晶体管921所提供的电源电压(Vs)的电平等于电源电压(Vp)减去晶体管921的阈值电压(VTH)，或(Vs＝Vp-VTH)。将源电压(Vs)直接施加到差分放大器924的正(+)输入端子，并且还通过低通(RC)滤波器923施加到差分放大器924的负(-)输入端子，所述低通(RC)滤波器923由电容器C2和电阻器R2的传统布置构成。相应地，仅将电源电压(Vs)的低频部分施加到差分放大器924的负(-)输入端子。差分放大器924对源电压(Vs)与源电压(Vs)的低频部分之间的电压差进行放大，并作为时钟延迟控制信号(VCDC)输出。
然后将时钟延迟控制信号(VCDC)应用到电压控制延迟线(VCDL)中“k”个晶体管(T1-Tk)的相应栅极，所述电压控制延迟线(VCDL)形成时钟延迟电路220。将时钟延迟电路220的VCDL中的每个晶体管连接在相应的电容器(C1-Ck)与相应反相器(B1-Bk)的输出之间。此外，多个晶体管(T1-Tk)中的单独晶体管大小不同，使得每一个晶体管由不同的(即，增大的)栅极电压电平来导通。将多个反相器(B1-Bk)串联在接收输入时钟信号(CLK)的输入端子与提供延迟时钟信号(D_CLK)的输出端子之间。每一个电容器(C1-Ck)都接地。
在这种配置下，导通阈值电压小于或等于电压控制信号(VCTL)的当前电平的每一个晶体管(T1-Tk)。每一个导通的晶体管(T1-Tk)分别将相应的一个电容器(C1-Ck)与一个反相器(B1-Bk)相连。对传送输入时钟信号(CLK)的信号线的延迟是时钟信号线负载的所连接的电容器的数目的函数。因此，当时钟延迟控制信号(VCDC)为低时，将连接很少的(如果有的话)电容器(C1-Ck)，并且得到的延迟也小，但是随着时钟延迟控制信号(VCDC)的增大，将连接更多的电容器并且得到的延迟也增大。
从上文可以看出，通过将差分放大器924设置到等于Vp的电平，在Vp以上/以下的变化将产生相应地更高/更低的时钟更延迟控制信号(VCDC)和更大/更小的时钟信号延迟。以这种方式，可以根据电源电压(Vp)的幅度的变化来有效地调节最终施加到图4a中的数据传送电路230的延迟时钟信号(D_CLK)的计时。
将根据图5和6来进一步描述图4a和4b所示的实施例。包括图5a、5b、5c和5d的图5是相关的信号波形和电路图，并且还示出了图4a和4b的实施例中所阐述的各种关系。图6是进一步概念性地示出了图4a和4b的实施例的相应框图。
出于进一步描述的目的，假定图4a和4b的电源电压检测器210检测与电源电压(Vp)相关联的幅度抖动。与图2所描述的传统示例相类似，假定图5a的电源电压(Vp)相对于额定电平(VpM)显著地向上(VpH)和向下(VpL)变化。因此，在图5a中上方的图示示例中假设了电源电压(Vp)的动态范围(Va)。
如上所述，然而，应用于本发明构思的实施例中的电源电压(Vp)的动态范围导致例如差分放大器924产生可变且补偿的时钟延迟控制信号(VCDC)。因此，如图5中下方的图示所示，响应于电源电压(Vp)的动态范围(Va)，电源电压噪声检测器210和时钟延迟电路220的组合产生了具有同等控制范围(aVa)的时钟延迟控制信号(VCDC)。
类似于图2b，图5b是示出了时钟信号(CLK)、所施加的电源电压(Vp)和得到的延迟时钟信号(D_CLK)之间的关系的模型电路。然而，与产生抖动时钟信号的前述传统实现方式不同，图4a和4b的时钟延迟电路220还从电源电压噪声检测器210接收补偿时钟延迟控制信号(VCDC)。
由于对时钟延迟控制信号(VCDC)的存在进行补偿，本发明构思的所示实施例主要产生抖动延迟时钟信号，而不是传统上提供的抖动时钟信号(抖动CLK)。应注意，该抖动时钟信号是由延迟时钟信号和电源电压(Vp)的噪声分量的组合产生的虚拟时钟信号。
图5c包括进一步示出了时钟信号(CLK)与本发明构思的实施例所提供的延迟时钟信号(D_CLK)之间的特定信号计时关系的相应波形计时图。可以在图5c和图2c之间进行信息比较。图5c的波形图同样与图2c中采取的电源电压(Vp)的三(3)种可能情况相对应。图5c中上方的图示示出了电源电压(VpM)的理想情况，图5a中间的图示示出了电源电压为高(VpH)的情况，图5中下方的图示示出了电源电压为低(VpL)的情况。特别要注意，每种所示情况导致延迟时钟信号(D_CLK)的不同延迟变体。然而，电源电压(Vp)的不同电平还导致不同的补偿时钟延迟控制信号(VCDC)，这些时钟延迟控制信号(VCDC)有效地产生延迟时钟信号(D_CLK)作为适当抖动补偿的延迟时钟信号。在后续应用中，适当抖动补偿的延迟时钟信号(D_CLK)是由保持的额定延迟(TdM)而定义的稳定时间段所描述的，尽管当电源电压处于升高电平(VpH)和降低电平(VpL)时由于可变时间段延迟(例如，Th1、Th2)的效应而时钟沿变化会常规地上升。
参考图5d并将图5d所示的结果与图2d所示的结果进行比较，可以清楚地理解，本发明构思的实施例所考虑的将抖动补偿的延迟时钟信号(D_CLK)有效应用于数据传送电路具有重大优点。即，即使采取先前针对图2d的示例而采取的同样差的电源电压(Vp)，然而前述实施例也不提供稳定的门控时钟信号(抖动D_CLC)来控制作为输出数据(Dout)的输入数据(Din)的传递。
在前述传统示例中，在所施加的电源电压(Vp)中的幅度抖动水平导致了相对于输入数据(Din)的输出数据(Dout)相干性的损失。但是对于如图4a和4b所示的本发明构思的实施例而言，情况并不如此。
如施加到时钟延迟电路220的时钟延迟控制信号(VCDC)的电平所指示的(参见图5a)，在电源电压(Vp)的电平升高到额定电平(VpM)以上(VpH)的时间段期间，时钟延迟电路220将产生相对长的延迟并将该延迟应用到输入时钟信号(CLK)。如同样由施加到时钟延迟电路220的时钟延迟控制信号(VCDC)指示的(同样参见图5)，在电源电压(Vp)的电平降低到额定电平(VpM)以下的时间段期间，时钟延迟电路220将产生相对短的延迟并将该延迟应用到输入时钟信号(CLK)。可以对时钟延迟电路220施加到输入时钟信号(CLK)的一部分上的较短或较长延迟进行限定，以相对于电源电压(Vp)的升高(VpH)或降低(VpL)电平对数据传送电路230内任何较慢或较快运行的组件(例如，晶体管)进行补偿。在本申请的上下文中，短语“较快或较慢运行”相对参考当施加额定电源电压(VpM)数据传送电路230中组件的额定工作速度(TdM)。可以经验地确定或通过对电源电压(Vp)的预期范围进行数学建模来推导出要应用到输入时钟信号(CLK)的必要补偿延迟。
因此，如图5所示，可以响应于时钟延迟控制信号(VCDC)来(例如，逐周期地)调节输入时钟信号(CLK)的频率，以便产生补偿的(或预先修整过的)延迟时钟信号(D_CLK)。然后可以将得到的延迟时钟信号(D_CLK)作为控制时钟信号应用到数据传送电路230，以控制通过数据传送电路230对输入数据(Din)的传送从而提供输出数据(Dout)。
然而，如关于图1和2的传统示例所说明的，将理解，应用到数据传送电路以对通过数据传送电路对数据的传送加以控制的任何时钟信号都将被与电源电压(Vp)相关联的噪声所改变。因此，图5和图6总体示出了抖动补偿延迟时钟信号(D_CLK)的产生，而不是先前描述的抖动时钟信号(抖动CLK)的产生。正是该预先修整过的时钟信号(被修改以补偿与电源电压Vp相关联的噪声)实际控制通过数据传送电路230对数据的传送。由于延迟时钟信号(D_CLK)是在数据传送电路230上的电源电压噪声分量(Vp噪声)的影响的预期中预先修整(或补偿)的输入时钟信号(CLK)的变体，所以得到的抖动补偿延迟时钟信号(D_CLK)在效果上可以被看作是原始输入时钟信号(CLK)的重建的变体，尽管变体是随时延迟的。如图5的各个波形图所建议的，输入时钟信号(CLK)的该重建的变体可以相对于输入时钟信号(CLK)而相移，然而这不包括以传统地施加的抖动时钟信号(抖动CLK)所描述的错误或瞬态时钟转变或时钟信号变化。从图2与图5和图3与图6的比较中可以看出，将预先修整的时钟信号(即，延迟时钟信号D_CLK)应用到数据传送电路防止了输出数据(Dout)与输入数据(Din)之间相干性的损失。
图7示出了在与图4a和4b相关的一些附加细节方面的本发明构思的另一实施例。图7的数据传送电路340与图4a的数据传送电路230直接相似。该数据传送电路340接收输入数据(Din)、电源电压(Vp)以及延迟时钟信号(D_CLK)，并向例如与集成电路设备的I/O接口相关联的数据输出点(DQ点)提供输出数据(Dout)。然而，图7所示的实施例说明了电压控制延迟线(VCDL)320的特定使用，作为接收输入时钟信号(CLK)和时钟延迟控制信号(VCDC)并提供延迟时钟信号(D-CLK)的时钟延迟电路的一种实现方式。本领域技术人员将意识到，许多不同的和现有的电压控制延迟线(VCDL)可以用在这种情况中。
图7所示的本发明构思的实施例还说明了噪声通过滤波器311和噪声放大器312的可能组合使用，以实现电源电压噪声检测器310。使用这种特定方法，可以从施加到电源电压噪声检测器310的电源电压(Vp)中检测到幅度抖动和/或频率抖动。例如，噪声通过滤波器311可以从限定的额定电平(例如VDD)或从限定的额定频率中检测幅度变化或频率变化，并提供相应的“抖动噪声响应”。然后噪声放大器312可以对滤波后的噪声响应(即，检测到的幅度抖动和/或频率抖动)进行适当放大，以产生施加到时钟延迟电路(例如VCDL)320的时钟延迟控制信号(VCDC)。在此再次说明，本领域技术人员应当理解，许多不同的现有的噪声通过滤波器和噪声放大器可以用在所示实施例的情况下。
图8所示的本发明构思的实施例将前述教导扩展到包括多个数据传送电路的集成电路设备，其中每个数据传送电路分别与(例如)数据输出端口(例如，DQ点)相关联，所述数据输出端口形成了集成电路设备的I/O接口的一部分。这是一种非常常见的布置，因为许多现代集成电路设备经由相应的多个数据点或类似结构从I/O接口同时并行地传送多个数据。例如，许多半导体存储设备和相关控制器经由数据总线所提供的多个数据通道来交换数据。根据本发明构思的实施例，每个数据通道的相对端可以经由与数据传送电路相关联的数据端口分别连接至半导体存储设备和控制器。因此，图8的实施例采取“N”个数据端口与“N”个数据传送电路之间的一对一关系。此外，情况并不需要一定如此，本发明构思的其他实施例预期使用能够在多于一个数据同道和相关数据点之间传送数据的数据传送电路。
如图8的实施例所示，可以使用单个电源电压检测器310和单个时钟延迟电路320的组合产生有关电源电压噪声分量(Vp噪声)的适当地预先修整过的延迟时钟信号(D_CLK)，以产生适当的抖动延迟时钟信号(抖动D_CLK)，该抖动延迟时钟信号(抖动D_CLK)最终用于经由“n”个数据传送电路341至34n中的每一个来控制数据的传送。从而，第一数据传送电路341(数据传送电路1)接收第一输入数据(Din1)、电源电压(Vp)和延迟时钟信号(D_CLK)。响应于这些输入控制信号，第一数据传送电路341(数据传送电路1)与延迟时钟信号(D_CLK)同步地向第一数据输出端口提供无误的第一输出数据(Dout 1)，存在所施加的电源电压(Vp)相关联的噪声。第二至“第n”数据传送电路342-34n以类似的方式操作。根据这种布置，向连接至多个输出数据端口之一的相应的多个数据通道之一提供的每一个输出数据(Dout 1-Dout n)流将不包括由所施加的电源电压(Vp)的幅度和/或频率变化而导致的数据错误(即，相对于相应的输入数据Din1-Din N的数据信息差异)。
图8的实施例预先假定与单个时钟延迟电路320相结合使用单个(或，仅一个)电源电压噪声检测器310。然而，多于一个电源电压噪声检测器310和/或多于一个时钟延迟电路320可以用在本发明构思的其他实施例中。
例如，图9的实施例将多个时钟延迟电路421-42n并入在相应的电压控制延迟线(VCDL 1-VCDLn)中。与多个数据传送电路441-44n(数据传送电路1-数据传送电路n)成一对一关系的多个VCDL的使用提供了特定优点。例如，一个或多个数据传送电路441-44n可以与另一个数据传送电路441-44n、电源电压检测器410或电源电压源(未示出)实际相距某一相当远的距离。在这种情况下，术语“相当远的距离”意思是指施加延迟时钟信号(D_CLK)或电源电压(Vp)的相应信号线的任何长度，使得信号飞行时间变成相应数据传送电路的总体操作中的相关因素。例如，如果同第一组数据输出点相关联的第一组数据传送电路位于与同第二组数据输出点相关联的第二组数据传送电路相距非常远的位置，则用于对施加到每一个相应的数据传送电路441-44n的时钟信号加以控制的不同飞行时间可能变成与适当的多个延迟时钟信号(D_CLK 1-D_CLK n)有关，这多个延迟时钟信号(D_CLK1-D_CLK n)中的一些可以与其他不同。为多个数据传送电路441-44n中的每一个提供非常接近的且唯一相关的时钟延迟电路421-42n使得可以适当地关于每一个延迟时钟信号(D_CLK 1-D-CLK n)相对于相关电路和信号线的物理位置来限定该延迟时钟信号。例如，本发明构思的一个实施例预期由不同的时钟延迟电路412-42n向输入时钟信号(CLK)应用不同延迟。假定类似的相应信号线长度(可以较长)，前述能力可以用于进一步补偿由于经由所涉及的信号线来传送电源电压而引起的电源电压的可能幅度/频率变化。
图10的实施例备选地处理使用长(或可变)信号线向数据传送电路传送电源电压(Vp)、输入时钟信号(CLK)和、或延迟时钟信号(D_CLK)的可能性。即，图10所示实施例针对产生要应用到输入时钟信号(CLK)的相对长的延迟以产生适当延迟时钟信号(D_CLK)的问题，提供了一种解决方案。例如，本发明构思的特定示例可以需要快速且高效地产生要应用到输入时钟信号(CLK)的相当大的延迟。在这样的实施例中，可以使用串联VCDL(VDL 1-VCDLm)的集合来实现合适的时钟延迟电路620。
如上所述，图10的实施例包括：电源电压噪声检测器610，产生时钟延迟控制信号(VCDC)；以及数据传送电路640，接收输入数据(Din)、电源电压(Vp)和延迟时钟信号(D_CLK)，并向相应的数据输出点(DQ点)提供输出数据(Dout)。
图10的实施例还包括时钟延迟电路620。时钟延迟电路620被实现为“m”个VCDL(VCDL 1-VCDL m)的集合，这“m”个VCDL(VCDL 1-VCDL m)是串联的，并且分别被相应的时钟线段(CLK线1-CLK线m)所分开。因此，第一VCDL 1接收输入时钟信号(CLK)并经由第一时钟线段CLK线1将其(以所限定的第一延迟)传送至第二VCDL(未示出)，以此类推，直到最终“m”VCDL应用所限定的最终“m”延迟为止。可以使用现有的技术来以不同方式选择该串联VCDL序列，以产生高达“m”个不同延迟信号(D_CLK 1-D_CLK m)。在图10所示的实施例中，数据传送电路640被示为接收最终延迟时钟信号(D_CLK m)，其中所述最终延迟时钟信号(D_CLK m)是由经过“m”个VCDL的延迟以及经过相应“M”个时钟线段(CLK线1-CLK线m)的延迟时钟信号(D_CLK)飞行时间的累积应用来产生的。
本领域技术人员将意识到，尽管图10的实施例仅示出了一个数据传送电路640，然而多个数据传送电路(如关于图8和9而描述的多个数据传送电路)可以使用由时钟延迟电路620提供的一个或更多个延迟时钟信号(D_CLK 1-D_CLK m)。因此，如果与使得提供多个延迟时钟信号的时钟延迟电路的尺寸最小化相比，在设计上更少考虑各个信号飞行时间，则图10的实施例可以优于图9的实施例。
图11所示的本发明构思的实施例将前述教导扩展为更具体实施例，该实施例能够检测幅度抖动和频率抖动，并根据这两个电源电压噪声分量对应用到输入时钟信号(CLK)的延迟进行调节。即，图11的实施例包括均接收电源电压(Vp)的电源电压幅度噪声检测器710和电源电压频率噪声检测器740。出于本说明的目的假定图11的时钟延迟电路720和数据传送电路730与图2的时钟延迟电路220和数据传送电路230直接类似。相应地，将不再重复对它们的描述。
如之前注意到的，本领域技术人员将意识到，与电源电压(Vp)有关的幅度和频率噪声分量都可以对通过数据传送电路的数据传送造成不利影响。因此，图11所示的本发明构思的实施例包括：电源电压幅度噪声检测器710，提供幅度噪声时钟延迟控制信号(VCDC_A)；以及电源电压频率噪声检测器740，提供频率噪声时钟延迟控制xin号(VCDC_F)。因此，图11所示的本发明构思的实施例起到一个示例的作用，在该示例中，当对补偿延迟时钟信号(D_CLK)进行预先修整以避免输入数据(Din)与输出数据(Dout)之间数据相干性的损失时，可以考虑从对数据传送电路进行供电的电源电压(Vp)中检测到的多个相关噪声分量。
关于前述配置，图11的实施例不仅补偿电源电压(Vp)的电平的幅度变化，还补偿与电源电压(Vp)相关联的噪声分量的频率。例如，相对高频率的电源电压噪声将使得电源电压噪声频率检测器740产生使应用到输入时钟信号(CLK)的延迟减小的频率噪声时钟延迟控制信号(VCDC_F)，而相对低频率的电源电压噪声将使得电源电压噪声频率检测器740产生使应用于输入时钟信号(CLK)的延迟增大的频率噪声时钟延迟控制信号(VCDC_F)。以这种方式，当对输入时钟信号(CLK)进行预先修整以形成随后应用到数据传送电路730的适当延迟时钟信号(D_CLK)时，可以考虑电源电压噪声频率的范围。
图12的电路图示出了本发明构思的另一实施例，该实施例包括均接收电源电压(Vp)的电源电压幅度噪声检测器810和电源电压频率噪声检测器840。图12所示的实施例还包括：多个时钟延迟电路(例如，第一VCDL 820和第二VCDL 870)以及时钟延迟控制器(例如，VCDL控制器)850。如前述的，电源电压幅度噪声检测器810提供幅度噪声时钟延迟控制信号(VCDC_A)，电源电压频率噪声检测器840提供频率噪声时钟延迟控制信号(VCDC_F)。然而，将幅度噪声时钟延迟控制信号(VCDC_A)应用到第一和第二VCDL 820和870两者。
VCDL控制器850被配置为确定与电源电压相关联的频率抖动的频率是否超过所限定的阈值。合理地假设在电源电压(Vp)中较低频率的噪声分量对于数据传送电路830的操作的有害影响较小的情况下，仅较高频率的噪声分量导致对应用到输入时钟信号(CLK)的延迟进行进一步的调节(即，该调节超出电源电压中的幅度抖动所引起的那些调节)。因此，当与电源电压(Vp)相关联的噪声频率小于阈值频率时，VCDL控制器850激活第一VCDL 820并例如将第二VCDL 870去激活，然后，第一VCDL820以与图4的时钟延迟电路相类似的方式进行操作，第二VCDL 870仅将从第一VCDL 820接收到的延迟时钟信号(D_CLK)传送至数据传送电路。然而，当与电源电压(Vp)相关联的噪声频率大于或等于阈值频率时，VCDL控制器850将第一VCDL820去激活并激活第二VCDL 870，然后，第一VCDL 820仅将输入时钟信号(CLK)传送至第二VCDL 870，第二VCDL 870以与图11的时钟延迟电路相类似的方式进行操作。
备选地，第一VCDL 820可以恒定地用于对与幅度抖动(和得到的VCDC_A)相关的应用到输入时钟信号(CLK)的延迟进行调节，而第二VCDL 870可选地用于在频率抖动的频率超过所限定的阈值频率的情况下，对与在电源电压上检测到的频率抖动相关的延迟时钟信号(D_CLK)的延迟进行调节(即，通过VCDL控制器850的操作来切换输入/输出)。
在以上关于图12所描述的任一配置选项中，可以将第一和第二VCDL与数据传送电路830关联地来实际布置以达到良好的效果。例如，第二VCDL 870可以位于与数据传送电路830相对接近的位置，以根据电源电压(Vp)中明显的高频噪声分量来最小化或减小延迟时钟信号(D_CLK)的飞行时间。在与数据传送电路830相隔较近的电路(或印刷电路板)布局空间较小时，至少第一VCDL 820(或上一级VCDL，其中使用两个VCDL)可以在没有噪声补偿能力的材料损失的情况下位于数据传送电路830的远程处。
包括图13a、13b和13c的图13示出了包括电源电压幅度噪声检测器1210和电源电压频率噪声检测器1220在内的本发明构思的另一实施例。如上所述，电源电压幅度噪声检测器1210接收电源电压(Vp)并产生幅度噪声时钟延迟控制信号(VCDC_A)。然而，并非如图11的示例所示并联地配置电源电压幅度噪声检测器1210和电源电压频率噪声检测器1220，图13的实施例将噪声频率检测功能应用到电源电压幅度噪声检测器1210所提供的幅度噪声时钟延迟控制信号(VCDC_A)，而不是将噪声频率检测功能直接应用到电源电压(Vp)。以这种方式，可以产生并入了幅度噪声和频率噪声检测分量两者的单个时钟延迟控制信号(VCDC)，以控制接收了时钟信号(CLK)的VCDL 1230的操作并产生随后应用到数据传送电路1240的适当抖动(预先修整的)延迟时钟信号(D_CLK)。
如图13b中的附加细节所示的，电源电压幅度噪声检测器1210和VCDL 1230分别与图4b所示实施例的电源电压噪声检测器210和时钟延迟电路220相类似。然而，在这两个组件之间添加电源电压频率噪声检测器1220。根据这种配置，可以将电源电压幅度噪声检测器1210所提供的幅度噪声时钟延迟控制信号(VCDC_A)转换成被应用到VCDL1230的有效时钟延迟控制信号(VCDC)。
例如，在图13b中，使用由电阻器R3和电容器C3构成的低通滤波器(LPF)来简单地实现电源电压频率噪声检测器1220。在这种具体配置下，如图13中上方的图示所进一步示出的，当从电源电压幅度噪声检测器1210接收到的幅度噪声时钟延迟控制信号(VCDC_A)的频率(Freq)小于2πR2C3分之一时，可以将幅度噪声时钟延迟控制信号(VCDC_A)作为时钟延迟控制信号(VCDC)有效地应用到VCDL 1230的晶体管(T1...Tk)的栅极。换言之，当从电源电压幅度噪声检测器1210接收到的幅度噪声时钟延迟控制信号(VCDC_A)的频率(Freq)小于2πR2C3分之一时，启用VCDL 1230的操作。然而，如图13c中下方的图示所示的，当幅度噪声时钟延迟控制信号(VCDC_A)的频率(Freq)大于或等于2πR2C3分之一时，得到的时钟延迟控制信号(VCDC)实质上是平坦的(DC)，并且VCDL 1230的晶体管(T1...Tk)的栅极电压是固定的。在该第二条件下，当幅度噪声时钟延迟控制信号(VCDC_A)的频率(Freq)大于或等于2πR2C3分之一时，禁用VCDL1230。
图14包括电路图14a和图14b的相应信号波形图，进一步示出了图11和12的电源电压频率噪声检测器740、840的一种可能实现方式。图14a所示的电源电压频率噪声检测器740、840通常向双高通滤波器(HPF)841a和841b施加电源电压(Vp)。本领域技术人员将意识到，有许多不同电路可以用于实现高通滤波器841a和841b，然而在图13a的示例中仅示出了RC布置。双HPF841a和841b中的每一个分别向相应的差分放大器842a和842b提供所电源电压(Vp)的合成的高频分量(VIN)。第一HPF 841a将高频分量(VIN)作为正输入应用到第一差分放大器842a，第二HPF 841b将高频分量(VIN)作为负输入应用到第二差分放大器842b。采用这种配置，将电源电压频率噪声检测器740、840设计为在电源电压(Vp)噪声分量的频率高于所限定的截止频率时禁用(例如)图11的VCDL 720。例如，如所示的，截止频率等于1/2πRC。
如图14b中上方的图示所进一步示出的，当电源电压(Vp)的频率(Freq)小于1/2πRC分之一时，高频分量(VIN)的值将在所限定的上限和下限VIL和VIH之间。在这种情况下，由逻辑门843提供的合成的频率噪声时钟延迟控制信号(VCDC_A)将是“低”，并且将启用VCDL 720的操作。然而，如图14b中下方的图示所进一步示出的，当电源电压(Vp)的频率(Freq)大于或等于1/2πRC分之一时，高频分量(VIN)的值将在所限定的上限和下限VIL和VIH之外。在这种情况下，由逻辑门843提供的合成的频率噪声时钟延迟控制信号(VCDC_A)将是“高”，并且将禁用VCDL 720的操作。本领域技术人员将意识到，上限和下限VIL和VIH所建立的范围是设计选择的问题，然而在本发明构思的特定实施例中，在上限和下限VIL和VIH之间的范围将非常窄以减小VCDL720的启用范围。
图15示出了可以并入本发明构思的实施例内的VCDL的另一备选实施例。本领域技术人员将意识到，例如，图15的实施例不需要图4b和13b的实施例所需的多个电容器。该特征通常允许VCDL电路的更密集集成。
图16是概括了本发明构思的示例性方法实施例的流程图。针对每任一前述电路实施例该方法首先接收电源电压(Vp)(S110)，然后检测与电源电压关联的噪声分量(例如，频率和/或幅度)(S120)。然后使用检测到的电源电压噪声分量来限定被应用到输入时钟信号(CLK)的延迟，以产生补偿的(预先修整的)延迟时钟信号(D_CLK)(S130)。将延迟时钟信号(D_CLK)与电源电压(Vp)和数据输入信号(Din)一起应用到数据传送电路，以控制提供与输入数据(Din)具有相同信息内容的输出数据(Dout)。
本发明构思的方法和电路实施例可以易于并入各种集成电路设备和系统内。图17示出了根据本发明构思的实施例的包括一个或更多个集成电路设备在内的计算系统1100的一个一般示例，所述集成电路设备包括至少一个数据传送电路。图17的计算系统包括经由系统总线1160而连接的处理器1110、主存储器1120、输入设备1140(例如，键盘)、非易失性存储器1130以及输出设备(例如，显示器)1150。主存储器1120和非易失性存储1130之一或两者是可以使用多个存储设备来实现的。在特定系统中，这多个存储设备可以被功能性地布置在存储卡(例如，物理贴装并操作连接多个存储设备的印刷电路板)上。
在系统总线1160内可以包括多个数据通道(例如，信号线)，连接至数据通道的一个或更多个组件(例如，处理器1110、主存储器1120、输入设备1140、非易失性存储1130和输出设备1150)可以合并，以有益于根据本发明构思的实施例的数据传送电路。实际上，数据传送电路的并联可以用作至少处理器1110、主存储器1120和非易失性存储1130的数据I/O接口的一部分，以便于经由多个数据通道交换数据。
图18示出了被配置为半导体存储设备1800的本发明构思的实施例。如现有技术已知的，存储设备1800包括经由接收/发送电路1850/1860可访问的存储单元阵列1870。接收电路(Rx)1850使用现有的技术提供要存储在存储单元阵列1870中的“写数据”。发送电路(Tx)1860通常使用现有的技术向外部数据通道提供(例如)“读数据”形式的输出数据(Dout)，除了根据本发明构思的实施例使用与发送电路(Tx)1860协同操作的电源电压噪声检测器1810、时钟延迟电路1820和数据传送电路1830来提供读数据以外。
实际上，数据传送电路1830对从存储单元阵列1870搜索到的“读数据1”进行重新定时(潜在地在其他信号处理功能当中)并作为“读数据2”输出至发送电路1860。然而，应注意，读数据1和读数据2具有相同的数据内容，然而根据本发明构思的实施例，数据的定时被数据传送电路1830根据需要所改变。
尽管以上具体示出并描述了本发明构思的示例实施例，然而将理解，在不脱离权利要求的范围的前提下，可以对本发明的构思进行形式和细节上的各种改变。此外，本领域技术人员将意识到，上述说明性实施例可以扩展到数据I/O接口的输入部分。即，关于数据输出电路而使用了上述数据传送电路。然而，以类似的方式，施加到构成数据输入电路的电路的电源电压的变化可以引起数据错误。相应地，本发明构思的特定实施例可以应用于数据输入电路和数据输出电路。本发明构思的其他实施例还可以包括保护数据I/O接口免受静电放电(ESD)和/或静电干扰(EMI)的现有电路。

Claims (36)

1.一种集成电路设备，包括：
噪声检测器电路，用于接收电源电压，并从电源电压中检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号；
时钟延迟电路，用于接收时钟信号，并响应于时钟延迟控制信号来对所述时钟信号进行延迟，以产生延迟时钟信号；以及
数据传送电路，用于接收输入数据并提供与所述输入数据相对应的输出数据，其中，所述数据传送电路是由电源电压来供电的并且与所述延迟时钟信号同步地提供所述输出数据。
2.根据权利要求1所述的集成电路设备，其中，电源电压噪声分量是与电源电压的幅度变化相对应的幅度抖动。
3.根据权利要求2所述的集成电路设备，其中，噪声检测器包括：
噪声通过滤波器，用于接收电源电压并提供电源电压滤波噪声响应；以及
噪声放大器，用于接收电源电压滤波噪声响应并响应于电源电压滤波噪声响应来提供时钟延迟控制信号。
4.根据权利要求2所述的集成电路设备，其中，时钟延迟电路是电压控制的延迟线，所述电压控制的延迟线接收时钟信号并响应于时钟延迟控制信号来提供延迟时钟信号。
5.根据权利要求4所述的集成电路设备，其中，电压控制延迟线包括：
多个串联的反相器，被布置在接收时钟信号的输入与提供延迟时钟信号的输出之间；以及
具有不同阈值电压的多个晶体管，每个晶体管具有连接至控制电压的栅极，以响应于所述控制电压将相应的电容器与多个反相器中的反相器相连/断开。
6.根据权利要求5所述的集成电路设备，其中，噪声检测器包括：
作为源跟随器而连接的晶体管，用于接收电源电压并提供源电压；
电流源，连接在源电压与地之间；
差分放大器，具有接收源电压的第一端子以及接收源电压的低通滤波变体的第二端子，并产生时钟延迟控制信号作为被施加到电压控制延迟线中的多个晶体管的控制电压。
7.根据权利要求1所述的集成电路设备，其中，数据传送电路是多个数据传送电路，所述多个数据传送电路中的每一个接收相应的输入数据并提供相应的输出数据，每一个数据传送电路是由电源电压来供电的，并且每一个数据传送电路与所述延迟时钟信号同步地提供相应的输出数据。
8.根据权利要求7所述的集成电路设备，其中，时钟延迟电路是多个时钟延迟电路，所述多个时钟延迟电路中的每一个与所述多个数据传送电路之一操作相关联，以为一个数据传送电路提供相应的延迟时钟信号，使得所述多个数据传送电路中的每一个所提供的输出数据是与相应的延迟时钟信号同步地提供的。
9.根据权利要求8所述的集成电路设备，其中，所述多个时钟延迟电路中的每一个是电压控制延迟线，所述电压控制延迟线接收时钟信号并响应于时钟延迟控制信号来提供相应的延迟时钟信号。
10.根据权利要求1所述的集成电路设备，其中，时钟延迟电路包括多个串联的电压控制延迟线，所述电压控制延迟线接收时钟信号并响应于时钟延迟控制信号来提供延迟时钟信号。
11.根据权利要求10所述的集成电路设备，其中，数据传送电路是多个数据传送电路，所述多个数据传送电路中的每一个接收相应的输入数据并提供相应的输出数据，每一个数据传送电路是由电源电压来供电的，并且每一个数据传送电路与延迟时钟信号同步地提供相应的输出数据。
12.根据权利要求11所述的集成电路设备，其中，所述多个串联的电压控制延迟线中的每一个向所述多个数据传送电路之一提供相应的延迟时钟信号，使得所述多个数据传送电路中的每一个所提供的输出数据是与相应的延迟时钟信号同步地提供的。
13.根据权利要求1所述的集成电路设备，其中，电源电压噪声分量是与同电源电压相关联的噪声的频率变化相对应的频率分量。
14.根据权利要求1所述的集成电路设备，其中，噪声检测器包括：
电源电压幅度噪声检测器，用于接收电源电压，并提供与电源电压的幅度变化相对应的第一时钟延迟控制信号；以及
电源电压频率噪声检测器，用于接收电源电压，并提供与同电源电压相关联的噪声的频率变化相对应的第二时钟延迟控制信号，
其中，时钟延迟电路接收时钟信号，并响应于第一和第二时钟延迟控制信号中的至少一个时钟延迟控制信号来对所述时钟信号进行延迟，以产生延迟时钟信号。
15.根据权利要求14所述的集成电路设备，其中，时钟延迟电路包括：
第一电压控制延迟线，用于接收时钟信号和第一时钟延迟控制信号，以及响应于第一电源电压信号来提供第一延迟时钟信号，以及
第二电压控制延迟电路，被配置为接收第一延迟时钟信号和第二时钟延迟控制信号，以及响应于第二电源电压信号来提供第二延迟时钟信号，其中所述第二延迟时钟信号是应用到数据传送电路的延迟时钟信号。
16.根据权利要求15所述的集成电路设备，其中，时钟延迟电路还包括：控制器，当与电源电压相关联的噪声的频率变化上升到所限定的阈值时，将第二电压控制延迟线接通。
17.一种计算系统，包括：
处理器，经由系统总线连接至存储器，其中所述处理器和存储器中的至少一个包括与系统总线中的数据通道相连的数据输入/输出I/O接口，
所述I/O接口包括：
噪声检测器电路，用于接收电源电压，并从电源电压中检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号；
时钟延迟电路，用于接收时钟信号，并响应于时钟延迟控制信号来对所述时钟信号进行延迟，以产生延迟时钟信号；以及
数据传送电路，用于接收输入数据并提供与所述输入数据相对应的输出数据，其中，所述数据传送电路是由电源电压供电并且与所述延迟时钟信号同步地提供所述输出数据。
18.根据权利要求17所述的计算系统，其中，电源电压噪声分量是以下项目中的至少一项：与电源电压的幅度变化相对应的幅度噪声分量，以及与电源电压的频率变化相对应的频率噪声分量。
19.根据权利要求17所述的计算系统，其中，时钟延迟电路包括至少一个电压控制延迟线。
20.一种操作数据传送电路的方法，包括：
接收为数据传送电路供电的电源电压，并检测所述电源电压的电源电压噪声分量；
响应于检测到的电源电压噪声分量来产生时钟延迟控制信号；
接收时钟信号，并响应于所述时钟延迟控制信号来对所述时钟信号进行延迟，以产生延迟时钟信号；以及
接收数据传送电路中的输入数据，并与所述延迟时钟信号同步地提供与所述输入数据相对应的输出数据。
21.根据权利要求20所述的方法，其中，电源电压噪声分量是以下项目中的至少一项：与电源电压的幅度变化相对应的幅度噪声分量，以及与电源电压相关联的噪声的频率相对应的频率噪声分量。
22.根据权利要求21所述的方法，其中，产生时钟延迟控制信号包括：
对电源电压进行滤波，以得到电源电压滤波噪声响应；以及
对所述电源电压滤波噪声响应进行放大，以产生时钟延迟控制信号。
23.根据权利要求21所述的方法，其中，对时钟信号进行延迟包括：使接收到的时钟信号通过电压控制延迟线，所述电压控制延迟线应用响应于时钟延迟控制信号而确定的延迟。
24.根据权利要求23所述的方法，其中，电压控制延迟线包括：多个串联的反相器，布置在接收时钟信号的输入与提供延迟时钟信号的输出之间；以及具有不同阈值电压的多个晶体管，每个晶体管具有与控制电压相连的栅极，以响应于控制电压将电容器与所述多个反相器中的一个反相器相连/断开，以及
电源电压延迟信号是控制电压。
25.根据权利要求24所述的方法，其中，噪声检测器包括：
作为源跟随器而连接的晶体管，用于接收电源电压并提供源电压；
电流源，连接在源电压与地之间；
差分放大器，具有接收源电压的第一端子以及接收源电压的低通滤波变体的第二端子，并且
产生时钟延迟控制信号包括：产生被施加到所述多个晶体管的控制电压。
26.根据权利要求20所述的方法，其中，数据传送电路是多个数据传送电路，所述多个数据传送电路中的每一个接收相应的输入数据并提供相应的输出数据，每一个数据传送电路是由电源电压来供电的，并且每一个数据传送电路与所述延迟时钟信号同步地提供相应的输出数据。
27.根据权利要求26所述的方法，其中，时钟延迟电路是多个时钟延迟电路，所述多个时钟延迟电路中的每一个与所述多个数据传送电路之一操作相关联，以为一个数据传送电路提供相应的延迟时钟信号，使得所述多个数据传送电路中的每一个所提供的输出数据是与相应的延迟时钟信号同步地提供的。
28.根据权利要求27所述的方法，其中，所述多个时钟延迟电路中的每一个是电压控制延迟线，所述电压控制延迟线接收时钟信号并响应于时钟延迟控制信号来提供相应的延迟时钟信号。
29.根据权利要求20所述的方法，其中，时钟延迟电路包括多个串联的电压控制延迟线，所述电压控制延迟线接收时钟信号并响应于时钟延迟控制信号来提供延迟时钟信号。
30.根据权利要求29所述的方法，其中，数据传送电路是多个数据传送电路，所述多个数据传送电路中的每一个接收相应的输入数据并提供相应的输出数据，每一个数据传送电路是由电源电压来供电的，并且每一个数据传送电路与延迟时钟信号同步地提供相应的输出数据。
31.根据权利要求30所述的方法，其中，所述多个串联的电压控制延迟线中的每一个向所述多个数据传送电路之一提供相应的延迟时钟信号，使得所述多个数据传送电路中的每一个所提供的输出数据是与相应的延迟时钟信号同步地提供的。
32.根据权利要求20所述的方法，其中，电源电压噪声分量是与电源电压的频率变化相对应的频率分量。
33.根据权利要求20所述的方法，其中，检测电源电压噪声包括：在提供与电源电压的幅度变化相对应的第一时钟延迟控制信号的电源电压幅度噪声检测器中，接收电源电压，以及在提供与电源电压的频率变化相对应的第二时钟延迟控制信号的电源电压频率噪声检测器中，接收电源电压；以及
对时钟信号进行延迟包括：响应于第一和第二时钟延迟控制信号中的至少一个时钟延迟控制信号来对所述时钟信号进行延迟，以产生延迟时钟信号。
34.根据权利要求33所述的方法，其中，对时钟信号进行延迟还包括：在第一电压控制延迟电路中接收时钟信号和第一时钟延迟控制信号，并响应于第一电源电压信号来提供第一延迟时钟信号，以及在第二电压控制延迟电路中接收第一延迟时钟信号和第二时钟延迟控制信号，并响应于第二电源电压信号来提供第二延迟时钟信号，其中所述第二延迟时钟信号是应用到数据传送电路的延迟时钟信号。
35.根据权利要求34所述的方法，其中，对时钟信号进行延迟还包括：当电源电压的频率变化上升到所限定的阈值时，将第二电压控制延迟线接通。
36.一种存储设备，包括：
由存储单元组成的存储单元阵列，用于存储写数据并提供读数据；
噪声检测器电路，用于接收电源电压，并从电源电压中检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号；
时钟延迟电路，用于接收时钟信号，并响应于时钟延迟控制信号来对所述时钟信号进行延迟，以产生延迟时钟信号；以及
数据传送电路，用于从存储单元阵列接收读数据，并提供与所述读数据相对应的输出数据，其中所述数据传送电路是由电源电压来供电的并且与所述延迟时钟信号同步地提供所述输出数据。
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