KR20220153964A - 전원 전압 변화를 보상하는 인터페이스 회로 및 이의 동작 방법 - Google Patents

전원 전압 변화를 보상하는 인터페이스 회로 및 이의 동작 방법 Download PDF

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성유창
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Abstract

본 개시에 따른 인터페이스 회로는 입력 신호를 수신하고, 바이어스 전류의 전류 레벨 및 전원 전압의 전압 레벨을 기초로 결정되는 지연 시간을 갖는 출력 신호를 생성하는 버퍼 회로 및 전원 전압의 전압 레벨을 기초로 바이어스 전류의 전류 레벨을 제어하는 바이어스 제어 전압의 전압 레벨을 결정하고, 바이어스 제어 전압을 버퍼 회로에 제공하도록 구성된 바이어스 생성 회로를 포함하는 것을 특징으로 한다.

Description

전원 전압 변화를 보상하는 인터페이스 회로 및 이의 동작 방법{INTERFACE CIRCUIT AND OPERATING METHOD THEREOF TO COMPENSATE FOR SUPPLY VOLTAGE VARIATIONS}
본 개시는 인터페이스 회로에 관한 것으로, 상세하게는 아날로그 버퍼의 전원 전압 변화를 보상하는 인터페이스 회로 및 이의 동작 방법에 관한 것이다.
멀티 미디어가 발달함에 따라, 컴퓨터 또는 모바일 장치 등에 사용되는 반도체 장치의 집적도가 증가하고 있다. 반도체 장치의 일 예로서, 메모리를 포함하는 메모리 장치는 그 용량 및 속도가 증가하고 있으며, 더 작은 반도체 장치 안에 더 많은 용량의 메모리를 포함하고, 반도체 장치를 더 빠르게 동작시키기 위해 다양한 시도들이 이루어지고 있다.
반도체 집적 회로의 집적도가 증가하면서, 반도체 집적 회로를 구현한 반도체 다이(die)의 단위 면적당 소자의 수가 급격히 늘어나고, 클럭 신호가 소자들에게 전달될 때까지 클럭 신호에 더 많은 노이즈가 발생하게 된다. 자세하게는, 소자에 전달된 클럭 신호에 더 많은 지터가 발생할 수 있다. 반도체 장치 내의 다양한 클럭 신호들을 발생시키는 클럭 발생 회로들은 고속으로 갈수록 지터(jitter) 특성이 중요해지므로, 지터를 감소시키기 위해 동작 전압의 전원 노이즈(power noise)를 감소시킬 필요가 있다.
본 개시의 기술적 사상은 전원 전압의 변화로 인한 지터(PSIJ, Power Supply Induced Jitter)를 개선하여 아날로그 버퍼의 노이즈를 개선할 수 있는 인터페이스 회로 및 이의 동작 방법을 제공한다.
본 개시에 따른 인터페이스 회로는 입력 신호를 수신하고, 바이어스 전류의 전류 레벨 및 전원 전압의 전압 레벨을 기초로 결정되는 지연 시간을 갖는 출력 신호를 생성하는 버퍼 회로 및 전원 전압의 전압 레벨을 기초로 바이어스 전류의 전류 레벨을 제어하는 바이어스 제어 전압의 전압 레벨을 결정하고, 바이어스 제어 전압을 버퍼 회로에 제공하도록 구성된 바이어스 생성 회로를 포함하는 것을 특징으로 한다.
본 개시에 따른 반도체 장치는 입력 신호를 수신하고, 바이어스 전류의 전류 레벨 및 전원 전압의 전원 레벨을 기초로 결정되는 지연 시간을 갖는 출력 신호를 생성하는 버퍼 회로, 제1 저항 및 제1 저항과 직렬로 연결되는 제1 트랜지스터 그룹을 포함하고, 제1 트랜지스터 그룹을 기초로 바이어스 공급 전압을 분배하여 바이어스 전류의 전류 레벨을 제어하는 바이어스 제어 전압의 전압 레벨을 결정하고, 바이어스 제어 전압을 버퍼 회로에 제공하는 바이어스 생성 회로를 포함하고, 제1 트랜지스터 그룹은, 제1 저항과 직렬로 연결되고, 전원 전압이 게이트에 인가되는 제1 트랜지스터, 제1 트랜지스터와 직렬로 연결되고, 바이어스 제어 전압이 게이트에 인가되는 제2 트랜지스터 및 제2 트랜지스터와 직렬로 연결되고, 바이어스 인에이블 신호를 수신하는 제3 트랜지스터를 포함하는 것을 특징으로 한다.
본 개시에 따른 반도체 장치는 입력 신호를 수신하고, 바이어스 전류의 전류 레벨 및 전원 전압의 전원 레벨을 기초로 결정되는 지연 시간을 갖는 출력 신호를 생성하고, 복수의 버퍼들 및 복수의 버퍼 트랜지스터들을 포함하는 버퍼 회로 및 전원 전압의 전압 레벨을 기초로 바이어스 전류의 전류 레벨을 제어하는 바이어스 제어 전압의 전압 레벨을 결정하고, 바이어스 제어 전압을 버퍼 회로에 제공하도록 구성된 바이어스 생성 회로를 포함하고, 바이어스 생성 회로는 가변 저항 및 가변 저항과 직렬로 연결되는 제1 트랜지스터 그룹을 포함하는 것을 특징으로 한다.
본 개시에 따르면, 전원 전압의 변화로 인해 발생하는 딜레이가 일정하게 보상되므로, 전원 전압의 변화로 인해 발생하는 지터(PSIJ, Power Supply Induced Jitter)를 개선할 수 있다.
본 개시에 따르면, 지터를 개선함으로써, 반도체 장치의 노이즈 특성을 개선하고 센싱 특성을 향상시킬 수 있다.
도 1은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 2a 및 도 2b는 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 지터 감소 효과를 나타내는 그래프이다.
도 3은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 동작을 설명하기 위한 그래프이다.
도 4는 본 개시의 예시적인 실시 예에 따른 버퍼의 회로도이다.
도 5는 본 개시의 예시적인 실시 예에 따른 버퍼의 회로도이다.
도 6은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 7은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 8은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 9는 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 10은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 11은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 12는 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 13은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 14는 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다.
도 15는 본 개시의 예시적인 실시 예에 따른 데이터 처리 시스템을 나타낸다.
도 16은 본 개시의 일 실시예에 따른 시스템-온-칩을 나타내는 블록도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면 부호를 부여하고 이에 대해 중복되는 설명은 생략하기로 한다.
도 1은 본 개시의 예시적 실시예에 따른 인터페이스 회로를 나타내는 회로도이다. 구체적으로, 도 1의 회로도는 반도체 장치에 포함되는 인터페이스 회로(1)를 나타낸다.
일부 실시예들에서, 반도체 장치는 메모리 장치 및 비메모리 장치를 포함할 수 있고, 메모리 장치는 내장형(embedded) 메모리 장치일 수도 있다. 일부 실시예들에서 메모리 장치는 인터페이스 회로를 포함할 수 있다. 인터페이스 회로는 인터페이스 회로의 외부에서 제공되는 커맨드 및 어드레스에 기초하여 데이터를 저장할 수 있다. 일부 실시예들에서, 도 15에서 후술하는 바와 같이, 인터페이스 회로는 메모리 장치에 데이터를 기입하거나 메모리 장치로부터 데이터를 독출하는 구성요소들을 포함할 수 있다. 인터페이스 회로는 어드레스 버퍼, 데이터 버퍼 및 데이터 입출력 회로 등을 포함할 수 있다.
도 1을 참조하면, 인터페이스 회로(1)는 버퍼 회로(BF) 및 바이어스 생성 회로(BG1)를 포함할 수 있다.
버퍼 회로(BF)는 입력 신호(IN) 및 입력 신호(IN)를 반전시킨 반전 입력 신호(INB)를 수신하고, 바이어스 전류(IB)의 전류 레벨 및 전원 전압(VDD)의 전압 레벨을 기초로 결정되는 지연 시간을 갖는 출력 신호(OUT) 및 출력 신호(OUT)를 반전시킨 반전 출력 신호(OUTB)를 생성할 수 있다. 일부 실시 예들에서, 입력 신호(IN)는 인터페이스 회로를 포함하는 집적 회로의 외부로부터 수신되는 신호일 수 있다. 일부 실시 예들에서, 버퍼 회로(BF)는 반전 입력 신호(INB) 대신 일정한 신호 레벨을 갖는 기준 신호를 수신할 수도 있다.
버퍼 회로(BF)는 제1 버퍼(B1) 및 제1 버퍼 트랜지스터(TB1)를 포함할 수 있다. 본 실시예는 하나의 제1 버퍼(B1) 및 하나의 버퍼 트랜지스터(BT1)가 도시되어 있으나, 이에 제한되는 것은 아니며, 버퍼 회로(BF)는 복수의 버퍼들 및 복수의 버퍼 트랜지스터들을 포함할 수 있다. 버퍼 회로(BF)가 복수의 버퍼들 및 복수의 버퍼 트랜지스터들을 포함하는 경우, 복수의 버퍼들은 서로 연결될 수 있다. 버퍼 회로(BF)가 복수의 버퍼들 및 버퍼 트랜지스터들을 포함하는 경우에 대하여는 도 9에서 상세히 설명한다.
제1 버퍼(B1)는 아날로그 버퍼일 수 있다. 제1 버퍼(B1)에 전원 전압(VDD)이 인가될 수 있다. 제1 버퍼(B1)는 입력 신호(IN) 및 입력 신호가 반전된 반전 입력 신호(INB)를 수신하고, 출력 신호(OUT) 및 반전 출력 신호(OUTB)를 출력할 수 있다. 반전 출력 신호(OUTB)는 출력 신호(OUT)에 상보적인 신호로서 출력 신호(OUT)와 함께 출력되나, 이하 설명의 편의상 생략한다.
제1 버퍼(B1)는 지연 시간을 갖는 출력 신호(OUT)를 생성할 수 있다. 지연 시간은 전원 전압(VDD)에 따라 달라질 수 있다. 예를 들어, 전원 전압(VDD)이 증가할수록 출력 신호(OUT)의 지연 시간은 감소하고, 전원 전압(VDD)이 감소할수록 출력 신호(OUT)의 지연 시간은 증가할 수 있다. 제1 버퍼(B1)는 전류 경로를 통해 디스차지되는 바이어스 전류(IB)를 기초로 입력 신호(IN) 및 반전 입력 신호(INB)의 신호 레벨 차이를 증폭함으로써 출력 신호(OUT) 및 반전 출력 신호(OUTB)를 생성할 수 있다. 따라서, 바이어스 전류(IB)가 증가할수록 출력 신호(OUT)의 지연 시간은 감소하고, 바이어스 전류(IB)가 감소할수록 출력 신호(OUT)의 지연 시간은 증가할 수 있다.
제1 버퍼 트랜지스터(TB1)는 제1 버퍼(B1)에 대응될 수 있다. 제1 버퍼 트랜지스터(TB1)는 제1 버퍼(B1)에 전류 경로를 제공할 수 있다. 제1 버퍼 트랜지스터(TB1)에 바이어스 전류(IB)가 흐를 수 있다. 제1 버퍼 트랜지스터(TB1)의 게이트에 입력되는 전압의 전압 레벨에 따라 바이어스 전류(IB)의 전류 레벨을 제어할 수 있다. 예를 들어, 제1 버퍼 트랜지스터(TB1)의 게이트에 입력되는 전압이 증가하면, 바이어스 전류(IB)가 증가할 수 있다.
본 명세서에서, 트랜지스터들은 임의의 구조들을 가질 수 있다. 예를 들면, 트랜지스터들은, 핀(fin) 형태로 연장되는 활성 패턴 및 게이트 전극에 의해서 형성되는 FinFET(fin field effect transistor)을 포함할 수 있다. 트랜지스터들은, 상호 평행하게 연장되는 복수의 나노시트들(nanosheets) 및 게이트 전극에 의해서 형성되는 MBCFET(multi-bridge channel FET)을 포함할 수도 있다. 트랜지스터들은, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET를 포함할 수도 있다. 트랜지스터들은, CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)뿐만 아니라, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다. 제1 버퍼 트랜지스터(TB1)는 N 타입 트랜지스터 또는 P 타입 트랜지스터일 수 있다. 본 실시예에서, 제1 버퍼 트랜지스터(TB1)는 N 타입 트랜지스터로 도시되나, 이에 한정되는 것은 아니며 다양하게 구성될 수 있다.
본 실시예에서, 제1 버퍼 트랜지스터(TB1)의 드레인은 제1 버퍼(B1)와 연결되고, 제1 버퍼 트랜지스터(TB1)의 소스는 접지 단자에 연결되고, 게이트는 바이어스 노드(NB)를 통해 후술하는 바이어스 생성 회로(BG1)와 연결될 수 있다.
바이어스 생성 회로(BG1)는 바이어스 노드(NB)를 통해 버퍼 회로(BF)와 연결될 수 있다. 바이어스 생성 회로(BG1)는 전원 전압(VDD)의 전압 레벨을 기초로 바이어스 전류(IB)의 전류 레벨을 제어하는 바이어스 제어 전압(VC)의 전압 레벨을 결정하고, 바이어스 제어 전압(VC)을 버퍼 회로(BF)에 제공할 수 있다. 구체적으로, 제1 버퍼 트랜지스터(TB1)의 게이트에 바이어스 제어 전압(VC)이 인가될 수 있다.
바이어스 생성 회로(BG1)에 바이어스 공급 전압(VDD')이 인가될 수 있다. 바이어스 생성 회로(BG1)는 바이어스 공급 전압(VDD')을 이용하여 바이어스 제어 전압(VC)을 생성할 수 있다. 바이어스 생성 회로(BG1)는 바이어스 공급 전압(VDD')을 분배하여 바이어스 제어 전압(VC)을 생성할 수 있다. 따라서, 바이어스 공급 전압(VDD')은 바이어스 제어 전압(VC)보다 큰 전압 레벨을 가질 수 있다. 바이어스 공급 전압(VDD')의 전압 레벨은 전원 전압(VDD)의 전압 레벨과 같거나 다를 수 있다. 예를 들어, 바이어스 공급 전압(VDD')의 전압 레벨은 전원 전압(VDD)의 전압 레벨보다 클 수 있다.
바이어스 생성 회로(BG1)는 제1 저항(R1) 및 제1 트랜지스터(T1)를 포함할 수 있다. 제1 저항(R1)의 일 단은 바이어스 노드(NB)와 연결되고, 타 단으로부터 바이어스 공급 전압(VDD')이 인가될 수 있다. 제1 저항(R1)의 저항 값은 제1 버퍼(B1)의 전원 전압(VDD)에 의한 출력 신호(OUT)의 지연 시간에 따라 미리 결정될 수 있다. 예를 들어, 출력 신호(OUT)의 지연 시간이 상대적으로 긴 경우, 제1 저항(R1)은 상대적으로 작은 저항 값을 가질 수 있다.
제1 트랜지스터(T1)는 제1 저항(R1)과 직렬로 연결될 수 있다. 제1 트랜지스터(T1)의 일 단은 제1 저항(R1)과 연결되고, 타 단으로부터 접지 전압이 인가될 수 있다. 즉, 제1 저항(R1) 및 제1 트랜지스터(T1)는 바이어스 노드(NB)를 공유할 수 있다. 제1 트랜지스터(T1)의 게이트에 전원 전압(VDD)이 인가될 수 있다. 제1 트랜지스터(T1)에 인가되는 전원 전압(VDD)은 제1 버퍼(B1)에 인가되는 전원 전압(VDD)과 같은 전압 레벨일 수 있다. 제1 트랜지스터(T1)의 저항 값(RT1)은 전원 전압(VDD)의 전압 레벨에 따라, 실시간으로 가변될 수 있다. 제1 트랜지스터(T1)의 게이트에 인가되는 전원 전압(VDD)의 전압 레벨이 높을수록, 제1 트랜지스터(T1)의 저항 값(RT1)이 감소할 수 있다. 제1 트랜지스터(T1)의 게이트에 전원 전압(VDD)이 인가됨으로써, 전원 전압(VDD)의 전압 레벨을 기초로 바이어스 제어 전압(VC)의 전압 레벨을 제어될 수 있다. 그에 따라, 바이어스 전류(IB)의 전류 레벨이 제어될 수 있다.
예를 들어, 전원 전압(VDD)이 상대적으로 낮은 전압 레벨을 가지는 경우, 전원 전압(VDD)에 의한 출력 신호(OUT)의 지연 시간이 상대적으로 길어질 수 있다. 아울러, 상대적으로 낮은 전압 레벨을 갖는 전원 전압(VDD)이 제1 트랜지스터(T1)의 게이트에 인가되면 제1 트랜지스터(T1)의 저항 값(RT1)이 높아질 수 있다. 바이어스 공급 전압(VDD’)은 직렬로 연결된 제1 저항(R1)의 저항 값과 제1 트랜지스터(T1)의 저항 값(RT1)을 기초로 분배될 수 있다. 바이어스 공급 전압(VDD')이 제1 트랜지스터(T1)에 분배된 전압이 바이어스 제어 전압(VC)으로서 버퍼 회로(BF)에 제공될 수 있다. 바이어스 제어 전압(VC)은 [수학식 1]과 같이 계산될 수 있다.
Figure pat00001
수학식 1에 따르면, 제1 트랜지스터(T1)의 저항 값(RT1)이 클수록 바이어스 제어 전압(VC)의 전압 레벨이 높아질 수 있다. 따라서, 높은 전압 레벨을 갖는 바이어스 제어 전압(VC)이 제1 버퍼 트랜지스터(TB1)에 제공될 수 있다. 제1 버퍼 트랜지스터(TB1)의 게이트에 높은 전압 레벨을 갖는 바이어스 제어 전압(VC)이 인가되므로, 바이어스 전류(IB)의 전류 레벨이 높아질 수 있고, 제1 버퍼(B1)의 출력 신호(OUT)가 갖는 지연 시간이 감소할 수 있다. 즉, 버퍼(B1)와 연결된 전원 전압(VDD)에 의해 증가하는 지연 시간을 바이어스 생성 회로(BG1)에 의해 감소하는 지연 시간으로 보상하여 일정한 지연시간을 갖는 출력 신호(OUT)가 생성될 수 있다.
다시 말하면, 제1 버퍼 트랜지스터(TB1)에 흐르는 바이어스 전류(IB)를 제어하여 제1 버퍼(B1)의 출력 신호(OUT)가 갖는 지연 시간이 제어될 수 있다. 바이어스 생성 회로(BG1)에 의해 제어할 수 있는 지연 시간은 바이어스 전류(IB)의 전류 레벨이 높을수록 증가될 수 있다. 따라서, 버퍼(B1)와 연결된 전원 전압(VDD)에 의해 발생하는 지연 시간을 바이어스 생성 회로(BG1)에 의해 발생하는 지연 시간으로 보상하여 일정한 지연 시간을 갖는 출력 신호(OUT)를 제공할 수 있다.
본 실시예에 따르면, 일정한 지연 시간을 갖는 출력 신호(OUT)를 생성하는 인터페이스 회로(1)가 제공될 수 있다. 그에 따라, 신호의 노이즈를 개선할 수 있고, 인터페이스 회로의 센싱 특성이 향상될 수 있다. 본 실시예에 따른 효과를 도 2 및 도 3에서 상세히 설명한다.
도 2a 및 도 2b는 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 지터 감소 효과를 나타내는 그래프이다. 구체적으로, 도 2a는 바이어스 생성 회로(BG1)를 포함하지 않는 인터페이스 회로의 신호들을 나타내고, 도 2b는 바이어스 생성 회로(BG1)를 포함하는 인터페이스 회로의 신호들을 나타낸다.
도 2a를 참조하면, 바이어스 생성 회로(BG1)를 포함하지 않는 인터페이스 회로는 전원 전압(VDD)의 전압 레벨에 따른 출력 신호가 서로 상이한 지연 시간을 포함할 수 있다. 출력 신호는 아날로그 신호, 데이터, 클럭 신호 등을 포함할 수 있다.
제1 버퍼(B1)에 높은 레벨의 전원 전압(VDDH)이 인가된 경우, 제1 지연 시간을 갖는 출력 신호가 생성 될 수 있고, 제1 버퍼(B1)에 중간 레벨의 전원 전압(VDDM)이 인가된 경우, 제2 지연 시간을 갖는 출력 신호가 생성 될 수 있고, 제1 버퍼(B1)에 낮은 레벨의 전원 전압(VDDL)이 인가된 경우, 제3 지연 시간을 갖는 출력 신호가 생성 될 수 있다. 제1 지연 시간은 제2 지연 시간보다 제1 시간(D1)만큼 짧을 수 있고, 제3 지연 시간은 제2 지연 시간보다 제2 시간(D2)만큼 길 수 있다. 이와 같이, 전원 전압(VDD)의 레벨에 따라 서로 다른 지연 시간을 갖는 출력 신호들이 생성될 수 있고, 지연 시간의 차이를 '지터(JT)'라고 지칭할 수 있다. 도 2a와 같이 지터(JT)가 발생하는 경우, 정확하게 신호를 감지할 수 있는 시간 마진이 감소될 수 있다. 또한, 지터(JT)가 노이즈로 작용하여 인터페이스 회로의 센싱 특성이 열화될 수 있다.
도 1 및 도 2b를 참조하면, 바이어스 생성 회로(BG1)를 포함하는 인터페이스 회로(1)는 전원 전압(VDD)의 전압 레벨이 달라지더라도 동일한 지연 시간을 갖는 출력 신호를 생성할 수 있다.
제1 버퍼(B1)에 상대적으로 높은 레벨의 전원 전압(VDDH)이 인가된 경우, 제1 버퍼(B1)에 중간 레벨의 전원 전압(VDDM)이 인가된 경우, 제1 버퍼(B1)에 상대적으로 낮은 레벨의 전원 전압(VDDL)이 인가된 경우 모두 동일한 지연 시간을 갖는 출력 신호가 생성 될 수 있다. 지연 시간의 차이가 발생하지 않으므로 '지터(JT)'가 개선될 수 있다. 따라서, 정확하게 신호를 감지할 수 있는 시간 마진이 증가하고, 신호의 노이즈가 감소하여 인터페이스 회로의 센싱 특성이 개선될 수 있다.
본 실시예는 클럭 신호와 같은 디지털 신호뿐만 아니라, 전원 전압의 전압레벨이 시간에 따라 변화하는 아날로그 신호인 경우에도 일정한 지연 시간을 갖도록 적용될 수 있다.
도 3은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 동작을 설명하는 그래프이다. 구체적으로, 도 3은 도 1의 인터페이스 회로(1)의 동작을 나타내며, 제1 버퍼(B1)의 전원 전압(VDD)의 전압 레벨에 따른 지연 시간(Delay)을 나타낸다.
도 1 및 도 3을 참조하면, 제1 그래프(①)는 제1 버퍼(B1)의 전원 전압(VDD)에 따라 생성되는 지연 시간을 나타낼 수 있다. 제1 그래프(①)는 제1 버퍼(B1)가 갖는 특성일 수 있다. 제1 버퍼(B1)의 전원 전압(VDD)에 의해 생성되는 지연 시간은 제1 그래프(①)와 같이 전원 전압(VDD)이 증가할수록 감소될 수 있다. 따라서, 버퍼(B1)에 상대적으로 높은 레벨을 갖는 전원 전압(VDD)이 인가되는 경우, 전원 전압(VDD)에 의해 생성되는 지연 시간은 상대적으로 감소될 수 있다.
제2 그래프(②)는 이상적인 경우로서, 제1 버퍼(B1)의 전원 전압(VDD)에 따라 생성되는 지연 시간이 일정할 수 있다. 즉, 전원 전압(VDD)이 변화하더라도 출력 신호(OUT)가 갖는 지연 시간은 일정할 수 있다.
제3 그래프(③)는 바이어스 생성 회로(BG1)에 의해 보상되는 지연 시간을 나타낸다. 제3 그래프(③)는 전원 전압(VDD)의 전압 레벨을 기초로 바이어스 제어 전압(VC)을 제어함으로써 제공되는 지연 시간을 나타낼 수 있다. 바이어스 생성 회로(BG1)에 의해 보상되는 지연 시간은 전원 전압(VDD)이 증가할수록 증가될 수 있다.
본 실시 예에서, 제1 버퍼(B1)에 상대적으로 높은 레벨을 갖는 전원 전압(VDD)이 인가되는 경우, 제1 트랜지스터(T1)에도 상대적으로 높은 레벨을 갖는 전원 전압(VDD)이 인가되고, 제1 트랜지스터(T1)의 저항 값이 감소하므로, 바이어스 제어 전압(VC)이 감소될 수 있다. 바이어스 제어 전압(VC)이 감소함에 따라, 제1 버퍼 트랜지스터(TB1)에 흐르는 바이어스 전류(IB)의 전류 레벨이 감소할 수 있고, 지연 시간이 상대적으로 증가된 출력 신호가 제공될 수 있다. 따라서, 제1 버퍼(B1)의 전원 전압(VDD)에 의해 생성되는 지연 시간은 감소하고, 바이어스 생성 회로(BG1)에 의해 생성되는 지연 시간은 증가하므로 지연 시간의 차이가 보상되어 일정한 지연 시간을 가질 수 있다.
다시 말하면, 제1 그래프(①)로 대변되는 제1 버퍼(B1) 자체 특성으로 발생하는 지연 시간 변화를 제3 그래프(③)로 대변되는 바이어스 생성 회로에 의해 발생하는 지연 시간 변화로 보상하여 제2 그래프(②)와 같이 일정한 지연 시간을 갖는 출력 신호가 생성될 수 있다. 예를 들어, 제1 버퍼(B1) 자체 특성으로 발생하는 지연 시간이 감소하면, 바이어스 생성 회로에 의해 발생하는 지연 시간을 증가시켜 일정한 지연 시간을 갖는 출력 신호를 제공할 수 있다.
도 4는 본 개시의 예시적인 실시 예에 따른 버퍼의 회로도이다. 구체적으로, 도 4는 도 1의 제1 버퍼(B1)의 회로도를 나타낸다.
도 1 및 도 4를 참조하면, 제1 버퍼(B1)는 제1 내지 제4 N타입 트랜지스터(N1~N4) 및 제1 내지 제4 P타입 트랜지스터(P1~P4)를 포함할 수 있다.
제1 및 제2 P타입 트랜지스터(P1, P2)는 각각 소스 단자로 전원 전압(VDD)이 인가되고, 서로 게이트 단자를 공유할 수 있다. 제1 P타입 트랜지스터(P1)의 드레인 단자는 제1 N타입 트랜지스터(N1)의 드레인 단자와 연결될 수 있다. 제2 P타입 트랜지스터(P2)의 드레인 단자는 제2 N타입 트랜지스터(N2)의 드레인 단자와 연결될 수 있고, 제1 및 제2 P타입 트랜지스터(P1, P2)의 게이트 단자에 연결되어 전압을 공급할 수 있다. 제1 N타입 트랜지스터(N1)의 게이트 단자에 입력 신호(IN)가 인가되고, 제2 N타입 트랜지스터(N2)의 게이트 단자에 입력 신호가 반전된 반전 입력 신호(INB)가 인가될 수 있다. 제1 및 제2 N타입 트랜지스터(N1, N2)의 소스는 제1 버퍼 트랜지스터(TB1)와 연결될 수 있다.
제3 및 제4 P타입 트랜지스터(P3, P4)는 각각 소스 단자로 전원 전압(VDD)이 인가되고, 서로 게이트 단자를 공유할 수 있다. 제3 P타입 트랜지스터(P3)의 드레인 단자는 제3 N타입 트랜지스터(N3)의 드레인 단자와 연결될 수 있다. 제4 P타입 트랜지스터(P4)의 드레인 단자는 제4 N타입 트랜지스터(N4)의 드레인 단자와 연결될 수 있고, 제3 및 제4 P타입 트랜지스터(P3, P4)의 게이트 단자에 연결되어 전압을 공급할 수 있다. 제3 N타입 트랜지스터(N3)의 게이트 단자에 입력 신호가 반전된 반전 입력 신호(INB)가 인가되고, 제4 N타입 트랜지스터(N4)의 게이트 단자에 입력 신호(IN)가 인가될 수 있다. 제3 및 제4 N타입 트랜지스터(N3, N4)의 소스는 제1 버퍼 트랜지스터(TB1)와 연결될 수 있다.
제1 P타입 트랜지스터(P1)의 드레인 단자로부터 출력 신호(OUT)를 출력하고, 제3 P타입 트랜지스터(P3)의 드레인 단자로부터 출력 신호가 반전된 반전 출력 신호(OUTB)가 출력될 수 있다.
본 실시예는 예시에 불과하며, 도 1의 제1 버퍼(B1)는 이에 제한됨 없이 다양하게 구현될 수 있다.
도 5는 본 개시의 예시적인 실시 예에 따른 버퍼의 회로도이다. 구체적으로, 도 5는 도 4의 다른 실시예를 나타낸다.
도 5를 참조하면, 제1 버퍼(B1)는 고정 바이어스 트랜지스터(TD)를 더 포함할 수 있다. 고정 바이어스 트랜지스터(TD)는 일정한 바이어스 전류를 생성하여 버퍼(B1)에 제공할 수 있다. 고정 바이어스 트랜지스터(TD)는 제1 내지 제4 N타입 트랜지스터(N1~N4)의 소스 단자에 연결될 수 있다. 그에 따라, 제1 내지 제4 N타입 트랜지스터(N1~N4)는 제1 버퍼 트랜지스터(T1) 및 고정 바이어스 트랜지스터(TD)를 동시에 이용하여 바이어스 전류를 생성할 수 있다. 제1 버퍼 트랜지스터(T1)로 전원 전압(VDD)에 기초하여 가변할 수 있는 바이어스 전류를 생성하고, 고정 바이어스 트랜지스터(TD)로 일정한 바이어스 전류를 생성하여, 버퍼(B1)에 안정적인 전류를 공급할 수 있다. 제1 버퍼 트랜지스터(T1) 및 고정 바이어스 트랜지스터(TD)는 다양한 방법으로 이용될 수 있다.
도 6은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다. 구체적으로, 도 6은 도 1의 다른 실시예로서, 제2 트랜지스터를 더 포함할 수 있다.
도 6을 참조하면, 인터페이스 회로(2)의 바이어스 생성 회로(BG2)는 제2 트랜지스터(T2)를 더 포함할 수 있다. 제2 트랜지스터(T2)의 일 단은 제1 트랜지스터(T1)에 연결되고, 타 단은 접지 단자와 연결될 수 있다. 제2 트랜지스터(T2)의 게이트에 바이어스 제어 전압(VC)이 인가될 수 있다.
제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트에 인가되는 전원 전압(VDD)에 따라 변화하는 바이어스 제어 전압(VC)을 피드백 받아 동작함으로써 바이어스 생성 회로(BG2)가 안정적으로 동작하도록 할 수 있다. 제2 트랜지스터(T2)의 게이트에 바이어스 제어 전압(VC)이 입력됨에 따라, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)가 단락되거나 개방되는 상황을 방지할 수 있다.
예를 들어, 아주 낮은 전압 레벨을 갖는 전원 전압(VDD)이 제1 트랜지스터(T1)의 게이트에 인가되는 경우, 제1 트랜지스터(T1)가 갖는 저항 값은 증가하게 되므로 바이어스 제어 전압(VC)의 전압 레벨이 증가할 수 있다. 전압 레벨이 증가한 바이어스 제어 전압(VC)이 제2 트랜지스터(T2)의 게이트에 피드백 되어 인가될 수 있다. 그에 따라, 제2 트랜지스터(T2)의 드레인 전압이 감소할 수 있고, 제1 트랜지스터(T1)의 소스 전압이 감소할 수 있다. 제1 트랜지스터(T1)의 소스 전압이 감소함에 따라, 제1 트랜지스터(T1)의 게이트와 소스의 전위차가 증가하여 제1 트랜지스터(T1)에 더 많은 전류가 흐를 수 있으므로, 아주 작은 전원 전압(VDD)이 인가되더라도 제1 트랜지스터(T1)는 턴-온되어 동작할 수 있다. 상술한 아주 작은 전원 전압(VDD)은 접지 전압의 전압 레벨에 가까운 전압 레벨을 갖는 전압을 의미할 수 있다. 이와 같이, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)가 안정적으로 동작할 수 있도록 바이어스 제어 전압(VC)을 피드백할 수 있다.
도 7은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다. 구체적으로, 도 7은 도 1의 다른 실시예를 나타내는 회로도이다.
도 7을 참조하면, 인터페이스 회로(3)의 바이어스 생성 회로(BG3)는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 더 포함할 수 있다. 제1 트랜지스터(T1) 내지 제3 트랜지스터(T3)는 제1 트랜지스터 그룹(G1)을 구성할 수 있다.
제2 트랜지스터(T2)의 일 단은 제1 트랜지스터(T1)에 연결되고, 타 단은 제3 트랜지스터(T3)와 연결될 수 있다. 제2 트랜지스터(T2)의 게이트에 바이어스 제어 전압(VC)이 인가될 수 있다. 제3 트랜지스터(T3)의 일 단은 제2 트랜지스터(T2)에 연결되고, 타 단은 접지 단자와 연결될 수 있다. 제3 트랜지스터(T3)는 게이트로 바이어스 인에이블 신호(BEN)를 수신할 수 있다.
제3 트랜지스터(T3)는 바이어스 생성 회로(BG3)의 동작 여부를 결정할 수 있다. 바이어스 인에이블 신호(BEN)가 하이 레벨 신호인 경우, 바이어스 생성 회로(BG3)가 동작할 수 있다. 따라서, 바이어스 공급 전압(VDD')을 분배하여 바이어스 제어 전압(VC)을 결정하고, 결정된 바이어스 제어 전압(VC)을 버퍼 회로(BF)에 제공할 수 있다. 바이어스 인에이블 신호(BEN)가 로우 레벨 신호인 경우, 바이어스 생성 회로(BG3)가 동작하지 않을 수 있다. 즉, 제3 트랜지스터(T3)는 바이어스 생성 회로(BG3)를 작동시키는 스위치로 동작할 수 있다.
실시 예에 따라, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3) 중 적어도 어느 하나를 포함한 회로를 구현할 수 있다. 예를 들어, 제2 트랜지스터(T2)가 생략된 회로가 구현될 수 있다. 이 경우, 제3 트랜지스터(T3)의 일 단은 제1 트랜지스터(T1)에 연결되고, 타 단은 접지 단자와 연결될 수 있다.
도 8은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다. 구체적으로, 도 8은 도 1의 다른 실시예를 나타내는 회로도이다.
도 8을 참조하면, 인터페이스 회로(4)는 LDO 회로(LDO, Low-Dropout circuit)를 더 포함할 수 있다. LDO 회로(LDO)를 통해 바이어스 생성 회로(BG3)에 바이어스 공급 전압(VDD')을 제공할 수 있다. LDO 회로(LDO)는 에러 앰프(EA), 패스 트랜지스터(P1), 제2 저항(R2) 및 제3 저항(R3)을 포함할 수 있다.
에러 앰프(EA)는 두 개의 입력 단자와 하나의 출력 단자를 포함할 수 있다. 두 개의 입력 단자 각각에 기준 전압(Vref) 및 피드백 전압(Vfb)이 인가될 수 있다. 출력 단자는 패스 트랜지스터(P1)의 게이트에 연결될 수 있다. 에러 앰프(EA)는 기준 전압(Vref)과 피드백 전압(Vfb)을 비교하여 전압 차이가 발생하지 않도록 패스 트랜지스터(P1)를 조정할 수 있다. 따라서, 안정적인 바이어스 공급 전압(VDD')을 바이어스 생성 회로(BG3)에 제공할 수 있다.
패스 트랜지스터(P1)의 일 단으로부터 바이어스 공급 전압(VDD')이 인가되고, 타 단은 바이어스 생성 회로(BG3)의 제1 저항(R1)과 직렬로 연결될 수 있다. 패스 트랜지스터(P1)의 게이트는 에러 앰프(EA)의 출력 단자에 연결될 수 있다. 제2 저항(R2)의 일 단은 패스 트랜지스터(P1)에 연결되고, 타 단은 에러 앰프(EA)에 피드백 전압(Vfd)을 공급하는 단자에 연결될 수 있다. 제3 저항(R3)의 일 단은 에러 앰프(EA)에 피드백 전압(Vfd)을 공급하는 단자에 연결되고, 타 단은 접지 단자에 연결될 수 있다.
LDO 회로(LDO)를 통해 바이어스 생성 회로(BG3)에 제공되는 바이어스 공급 전압은 패스 트랜지스터(P1)의 일 단에 인가되는 바이어스 공급 전압(VDD')보다 작은 전압 레벨을 가질 수 있다. LDO 회로(LDO)를 통해 바이어스 생성 회로(BG3)에 제공되는 바이어스 공급 전압은 패스 트랜지스터(P1)의 일 단에 인가되는 바이어스 공급 전압(VDD')이 일정하지 않은 경우에도 일정하게 유지될 수 있다. 즉, 바이어스 공급 전압(VDD')이 변하는 경우에도, 바이어스 생성 회로(BG3)로 출력되는 전압은 일정한 레벨을 가질 수 있다. 그에 따라, 바이어스 생성 회로(BG3)를 이용하여 버퍼 회로(BF)에 제공되는 바이어스 제어 전압(VC)이 안정적으로 제공될 수 있다.
도 9는 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다. 구체적으로, 도 9는 도 1의 다른 실시예로서, 복수의 버퍼들 및 복수의 버퍼 트랜지스터들을 포함할 수 있다.
도 9를 참조하면, 인터페이스 회로(5)의 버퍼 회로(BF)는 복수의 버퍼들(B1~B3) 및 복수의 버퍼 트랜지스터들(TB1~TB3)을 포함할 수 있다. 복수의 버퍼들(B1~B3)은 각각 복수의 버퍼 트랜지스터들(TB1~TB3)에 대응될 수 있다. 예를 들어, 제1 버퍼(B1)는 제1 버퍼 트랜지스터(TB1)에 대응되고, 제2 버퍼(B2)는 제2 버퍼 트랜지스터(TB2)에 대응될 수 있다. 도 9에서, 복수의 버퍼들(B1~B3) 및 복수의 버퍼 트랜지스터들(TB1~TB3)은 세개씩 도시되어 있으나, 이는 설명의 편의를 위한 예시로서 이에 한정되지 않는다.
복수의 버퍼들(B1~B3)은 아날로그 버퍼일 수 있다. 복수의 버퍼들(B1~B3) 각각에 전원 전압(VDD)이 인가될 수 있다. 복수의 버퍼들(B1~B3)은 서로 연결될 수 있다. 예를 들어, 제1 버퍼(B1)는 입력 신호(IN) 및 입력 신호(IN)가 반전된 반전 입력 신호(INB)를 수신하여, 제1 출력 신호(S1) 및 제1 출력 신호(S1)가 반전된 신호(S1B)를 출력할 수 있다. 제2 버퍼(B2)는 제1 출력 신호(S1) 및 제1 출력 신호(S1)가 반전된 신호(S1B)를 수신하여, 제2 출력 신호(S2) 및 제2 출력 신호(S2)가 반전된 신호(S2B)를 출력할 수 있다. 제3 버퍼(B3)는 제2 출력 신호(S2) 및 제2 출력 신호(S2)가 반전된 신호(S2B)를 수신하여 출력 신호(OUT) 및 출력 신호(OUT)가 반전된 반전 출력 신호(OUTB)를 출력할 수 있다.
복수의 버퍼 트랜지스터들(TB1~TB3)은 각각에 대응되는 복수의 버퍼들(B1~B3)에 전류 경로를 제공할 수 있다. 복수의 버퍼 트랜지스터들(TB1~TB3)의 일 단은 각각에 대응되는 복수의 버퍼들(B1~B3)에 연결되고, 타 단은 접지 단자에 연결될 수 있다. 복수의 버퍼 트랜지스터들(TB1~TB3)의 게이트는 바이어스 생성 회로(BG1)에 연결될 수 있다. 따라서, 복수의 버퍼 트랜지스터들(TB1~TB3) 각각의 게이트에 바이어스 제어 전압(VC)이 인가될 수 있다.
본 실시예에서, 도 1에 도시한 바이어스 생성 회로(BG1)가 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 인터페이스 회로(5)는 도 6 내지 도 7에서 도시된 바이어스 생성 회로(BG2, BG3)를 포함할 수 있고, 도 8에 도시된 LDO 회로(LDO)를 더 포함할 수도 있다.
다른 실시예에서, 복수의 버퍼 트랜지스터들(TB1~TB3) 중 적어도 하나가 바이어스 생성 회로(BG1)와 연결되도록 구성될 수 있다. 즉, 복수의 버퍼 트랜지스터들(TB1~TB3) 중 일부는 바이어스 생성 회로(BG1)와 연결되고, 나머지는 고정된 바이어스 전류를 제공하는 회로에 연결될 수 있다. 예를 들어, 제1 버퍼 트랜지스터(TB1)는 고정된 바이어스 전류를 제공하는 회로에 연결되어 제1 버퍼(B1)에 일정한 전류 레벨을 갖는 전류를 제공하고, 제2 버퍼 트랜지스터(TB2) 및 제3 버퍼 트랜지스터(TB3)는 바이어스 생성 회로(BG1)에 연결되어 제2 버퍼(B2) 및 제3 버퍼(B3)에 전류 레벨이 가변되는 바이어스 전류를 제공할 수 있다.
다른 실시예에서, 복수의 버퍼 트랜지스터들(TB1~TB3)은 복수의 바이어스 생성 회로(BG1)들에 각각 연결될 수도 있다. 예를 들어, 제1 버퍼 트랜지스터(TB1)는 바이어스 생성 회로(BG1)와 동일한 구성을 포함하는 제1 바이어스 생성 회로에 연결되고, 제2 버퍼 트랜지스터(TB1)는 바이어스 생성 회로(BG1)와 동일한 구성을 포함하는 제2 바이어스 생성 회로에 연결되고, 제3 버퍼 트랜지스터(TB3)는 바이어스 생성 회로(BG1)와 동일한 구성을 포함하는 제3 바이어스 생성 회로에 연결될 수 있다. 다른 실시예에서, 복수의 버퍼 트랜지스터들(TB1~TB3) 중 일부는 바이어스 생성 회로(BG1)를 공유하여 동일한 바이어스 제어 전압(VC)이 인가되고, 나머지는 각각 바이어스 생성 회로(BG1)와 동일한 구성을 포함하는 다른 바이어스 생성 회로에 연결될 수도 있다.
상술한 바와 같이, 인터페이스 회로(5)는 다양하게 구성될 수 있으며, 도면 및 설명에 제한되지 않는다.
도 10은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다. 구체적으로, 도 10은 도 1의 다른 실시예이다. 도 10에는 도 1에 도시한 바이어스 생성 회로(BG1)가 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 인터페이스 회로(6)는 도 6 내지 도 7에서 도시된 바이어스 생성 회로(BG2, BG3)를 포함할 수 있고, 도 8에 도시된 LDO 회로(LDO)를 더 포함할 수도 있다. 또한, 도 9에 도시된 바와 같이 복수의 버퍼들 및 복수의 버퍼 트랜지스터들을 포함할 수 있고, 복수의 버퍼트랜지스터들 중 적어도 하나는 바이어스 생성 회로와 연결될 수 있다. 이하 후속 도면 역시 마찬가지이다.
도 10을 참조하면, 인터페이스 회로(6)는 인버터부(IV)를 더 포함할 수 있다. 인버터부(IV)는 제1 인버터(I1)를 포함할 수 있다. 설명의 편의를 위하여 제1 인버터(I1)만 도시하였으나, 이에 제한되는 것은 아니며, 인버터부(IV)는 서로 연결된 복수의 인버터들을 포함할 수 있다.
제1 인버터(I1)에 전원 전압(VDD)이 인가될 수 있다. 다른 실시예에서, 제1 인버터(I1)인가되는 전원 전압(VDD)은 제1 버퍼(B1)에 인가되는 전원 전압과 다른 전압 레벨을 가질 수도 있다. 제1 인버터(I1)는 버퍼 회로(BF)에 포함된 제1 버퍼(B1)의 출력 신호(OUT) 및 출력 신호가 반전된 반전 출력 신호(OUTB)를 수신하여, 지연 시간을 갖는 최종 출력 신호(FOUT)를 출력할 수 있다. 최종 출력 신호(FOUT)의 지연 시간은 제1 인버터(I1)의 특성에 기인한 것일 수 있다. 최종 출력 신호(FOUT)의 지연 시간은 인버터부(IV)에 포함되는 인버터들의 개수가 증가할수록 길어질 수 있다.
본 실시예에서, 바이어스 생성 회로(BG1)를 이용하여, 버퍼 회로(BF)에 의해 발생하는 지연시간 및 인버터부(IV)에 의해 발생하는 지연시간을 보상할 수 있다. 예를 들어, 제1 버퍼(B1)에 낮은 레벨을 갖는 전원 전압(VDD)이 인가되면 제1 버퍼(B1)에 의해 발생하는 지연 시간이 제1 시간만큼 증가할 수 있고, 제1 인버터(I1)가 갖는 특성으로 인해 최종 출력 신호(FOUT)의 지연 시간이 제2 시간만큼 증가할 수 있다. 바이어스 생성 회로(BG1)를 이용하여, 제1 시간 및 제2 시간에 기초하여 바이어스 공급 전압(VDD')을 분배할 수 있다. 분배된 바이어스 공급 전압(VDD')은 바이어스 제어 전압(VC)으로 버퍼 회로(BF)에 제공될 수 있다. 이때, 바이어스 제어 전압(VC)은 제1 시간 및 제2 시간을 합한 제3 시간만큼 지연 시간을 감소시킬 수 있는 전압일 수 있다. 제3 시간은, 예를 들어, 제1 저항(R1)의 저항 값을 가변하거나, 바이어스 공급 전압(VDD')의 전압 레벨을 조정하거나, 도 6의 제2 트랜지스터(T2)를 추가하는 등의 방법으로 제어될 수 있다. 즉, 바이어스 생성 회로(BG1)를 이용하여 버퍼 회로(BF)에 의해 발생하는 지연시간 및 인버터부(IV)에 의해 발생하는 지연시간을 보상할 수 있는 바이어스 제어 전압(VC)을 생성할 수 있고, 바이어스 제어 전압(VC)을 버퍼 회로(BF)에 제공함으로써 일정한 지연 시간을 갖는 최종 출력 신호(FOUT)를 제공할 수 있다.
도 3을 참조하여 설명하면, 버퍼 회로(BF)와 인버터부(IV)에 의해 발생하는 지연 시간의 합은 제1 그래프(①)와 같은 경향을 가질 수 있다. 이를 계산하여 바이어스 생성 회로(BG1)로 제3 그래프(③)와 같은 경향을 갖는 지연 시간을 버퍼 회로(BF)에 제공할 수 있다. 그에 따라, 인버터부(IV)는 제2 그래프(②)와 같이 일정한 지연 시간을 갖는 최종 출력 신호(FOUT)를 출력할 수 있다.
도 11은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다. 구체적으로, 도 11은 도 10의 다른 실시예이다.
도 11을 참조하면, 인터페이스 회로(7)의 인버터부(IV)는 제1 인버터 트랜지스터(TI1)를 더 포함할 수 있고, 인버터 바이어스 생성 회로(IBG)를 더 포함할 수 있다.
제1 인버터 트랜지스터(TI1)는 제1 인버터(I1)에 대응될 수 있다. 제1 인버터 트랜지스터(TI1)는 제1 인버터(I1)에 전류 경로를 제공할 수 있다. 제1 인버터 트랜지스터(TI1)의 일 단은 제1 인버터(I1)에 연결되고, 타 단은 접지 단자에 연결될 수 있다. 제1 인버터 트랜지스터(TI1)에 인버터 바이어스 전류(IBV)가 흐를 수 있다. 제1 인버터 트랜지스터(TI1)의 게이트에 입력되는 전압의 전압 레벨에 따라 인버터 바이어스 전류(IBV)의 전류 레벨을 제어할 수 있다. 예를 들어, 제1 인버터 트랜지스터(TI1)의 게이트에 입력되는 전압이 증가하면, 인버터 바이어스 전류(IBV)가 증가할 수 있다. 제1 인버터 트랜지스터(TI1)는 N타입 트랜지스터 또는 P타입 트랜지스터일 수 있다.
제1 인버터 트랜지스터(TI1)의 게이트는 인버터 바이어스 생성 회로(IBG)와 연결될 수 있다. 인버터부(IV)는 인버터 바이어스 노드(NI)를 통해 인버터 바이어스 생성 회로(IBG)와 연결될 수 있다. 인버터 바이어스 생성 회로(IBG)는 전원 전압(VDD)의 전압 레벨을 기초로 인버터 바이어스 전류(IBV)의 전류 레벨을 제어하는 인버터 바이어스 제어 전압(VCI)의 전압 레벨을 결정하고, 인버터 바이어스 제어 전압(VCI)을 인버터부(IV)에 제공할 수 있다. 구체적으로, 제1 인버터 트랜지스터(TI1)의 게이트에 인버터 바이어스 제어 전압(VCI)이 인가될 수 있다. 제1 인버터 트랜지스터(TI1)의 저항 값은 전원 전압(VDD)의 전압 레벨에 따라, 실시간으로 가변될 수 있다.
인버터 바이어스 생성 회로(IBG)에 인버터 바이어스 공급 전압(VDD'')이 인가될 수 있다. 인버터 바이어스 생성 회로(IBG)는 인버터 바이어스 공급 전압(VDD'')을 이용하여 인버터 바이어스 제어 전압(VCI)을 생성할 수 있다. 인버터 바이어스 생성 회로(IBG)는 인버터 바이어스 공급 전압(VDD'')을 분배하여 인버터 바이어스 제어 전압(VCI)을 생성할 수 있다. 인버터 바이어스 공급 전압(VDD'')은 바이어스 공급 전압(VDD')과 같거나 다를 수 있다. 인버터 바이어스 공급 전압(VDD'')의 전압 레벨은 전원 전압(VDD)의 전압 레벨과 같거나 다를 수 있다. 예를 들어, 바이어스 공급 전압(VDD')의 전압 레벨은 전원 전압(VDD)의 전압 레벨보다 클 수 있다. 인버터 바이어스 공급 전압(VDD'')은 인버터 바이어스 전류(IBV)를 제어하기 위해 가변될 수 있다.
인버터 바이어스 생성 회로(IBG)는 제1 인버터 저항(R11) 및 제1 인버터 트랜지스터(T11)를 포함할 수 있다. 제1 인버터 저항(R11)은 바이어스 생성 회로(BG)의 제1 저항(R1)과 같은 특징을 갖고, 제1 인버터 트랜지스터(T1)는 바이어스 생성 회로(BG)의 제1 트랜지스터(T1)와 같은 특징을 가질 수 있다. 제1 인버터 저항(R11)의 일 단은 인버터 바이어스 노드(NI)와 연결되고, 타 단으로부터 인버터 바이어스 공급 전압(VDD'')이 인가될 수 있다.
제1 인버터 트랜지스터(T11)는 제1 인버터 저항(R11)과 직렬로 연결될 수 있다. 제1 인버터 트랜지스터(T11)의 일 단은 제1 인버터 저항(R11)과 연결되고, 타 단으로부터 접지 전압이 인가될 수 있다. 즉, 제1 인버터 저항(R11) 및 제1 인버터 트랜지스터(T11)는 인버터 바이어스 노드(NI)를 공유할 수 있다. 제1 인버터 트랜지스터(T11)의 게이트에 전원 전압(VDD)이 인가될 수 있다. 제1 인버터 트랜지스터(T11)에 인가되는 전원 전압(VDD)은 제1 인버터(I1)에 인가되는 전원 전압(VDD)과 같은 전압 레벨을 가질 수 있다. 제1 인버터 트랜지스터(T11)의 게이트에 인가되는 전원 전압(VDD)의 전압 레벨이 높을수록, 제1 인버터 트랜지스터(T11)의 저항 값(RT1)이 감소할 수 있다. 제1 인버터 트랜지스터(T11)의 게이트에 전원 전압(VDD)이 인가됨으로써, 전원 전압(VDD)의 전압 레벨을 기초로 인버터 바이어스 제어 전압(VCI)의 전압 레벨을 제어할 수 있다. 그에 따라, 인버터 바이어스 전류(IBV)의 전류 레벨을 제어할 수 있다.
인버터 바이어스 생성 회로(IBG)는 전술한 바이어스 생성 회로(BG1~BG3)와 같이 다양하게 구현될 수 있다. 인버터 바이어스 생성 회로(IBG)는 도 7 및 도 8에 도시된 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)와 같이, 제1 인버터 트랜지스터(T11)와 직렬로 연결되는 제2 인버터 트랜지스터 및 제3 인버터 트랜지스터를 더 포함할 수 있다. 제2 인버터 트랜지스터는 도 6에 도시된 제2 트랜지스터(T2)와 같은 특징을 가질 수 있고, 제3 인버터 트랜지스터는 도 7에 도시된 제3 트랜지스터(T3)와 같은 특징을 가질 수 있다. 제2 인버터 트랜지스터 및 제3 인버터 트랜지스터 중 적어도 어느 하나를 포함하는 인버터 바이어스 생성 회로(IBG)를 구현할 수 있다. 다시 말하면, 실시 예에 따라, 제1 인버터 트랜지스터(T11) 및 인버터 트랜지스터(T11)와 직렬로 연결된 제2 인버터 트랜지스터를 포함하는 인버터 바이어스 생성 회로(IBG) 또는 제1 인버터 트랜지스터(T11) 및 인버터 트랜지스터(T11)와 직렬로 연결된 제3 인버터 트랜지스터를 포함하는 인버터 바이어스 생성 회로(IBG)를 구현할 수 있다. 다른 실시예에서, 제1 인버터 트랜지스터(T11) 및 인버터 트랜지스터(T11)와 직렬로 연결된 제2 인버터 트랜지스터, 제2 인버터 트랜지스터와 직렬로 연결된 제3 인버터 트랜지스터를 포함하는 인버터 바이어스 생성 회로(IBG)를 구현할 수도 있다.
다른 실시예에서, 인버터부(IV)는 복수의 인버터들 및 복수의 인버터 트랜지스터들을 포함할 수 있다. 복수의 인버터들 각각은 복수의 인버터 트랜지스터들에 대응될 수 있다. 복수의 인버터 트랜지스터들 중 적어도 하나는 인버터 바이어스 생성 회로(IBG)에 연결될 수 있다. 예를 들어, 복수의 인버터 트랜지스터들 모두 인버터 바이어스 생성 회로(IBG)의 인버터 바이어스 노드(NI)에 연결되거나, 복수의 인버터 트랜지스터들 중 일부만 연결될 수도 있다.
또 다른 실시예에서, 인터페이스 회로(7)는 복수의 인버터 트랜지스터들 각각에 대응되는 복수의 인버터 바이어스 생성 회로(IBG)를 포함할 수 있다. 이 경우, 복수의 인버터 트랜지스터들은 각각은 서로 다른 인버터 바이어스 생성 회로(IBG)에 연결될 수 있다. 다른 실시예에서, 복수의 인버터 트랜지스터들 중 일부는 동일한 인버터 바이어스 생성 회로에 연결되고, 일부는 다른 인버터 바이어스 생성 회로(IBG)에 연결될 수도 있다.
본 실시예에서, 인터페이스 회로(7)가 인버터 바이어스 생성 회로(IBG)를 더 포함함으로써, 인버터부(IV)의 동작을 안정적으로 제어하고, 지연 시간을 갖는 최종 출력 신호(FOUT)에 대하여 인버터부(IV)의 자체 특성으로 인한 지연 시간을 보상할 수 있다. 그에 따라, 최종 출력 신호(FOUT)가 일정한 지연시간을 가질 수 있으므로, 인터페이스 회로(7)의 센싱 특성이 개선될 수 있다.
도 12는 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다. 구체적으로, 도 12은 도 1의 다른 실시예로서, 바이어스 제어 전압(VC)을 제어할 수 있는 방법을 제시한다. 본 실시예는 도 12에 도시된 바이어스 생성 회로(BG4) 및 버퍼 회로(BF)에 제한되지 않으며 전술한 다양한 구성들을 더 포함할 수 있다.
도 12를 참조하면, 인터페이스 회로(8)의 바이어스 생성 회로(BG4)는 제1 가변저항(R1') 및 제1 트랜지스터(T1)를 포함할 수 있다. 제1 가변저항(R1')의 일 단은 제1 트랜지스터(T1)와 직렬로 연결되고, 타 단으로부터 바이어스 공급 전압(VDD')이 인가될 수 있다.
제1 가변 저항(R1')의 저항 값은 전원 전압(VDD)의 전압 레벨에 따라 가변될 수 있다. 제1 가변 저항(R1')의 저항 값은 출력 신호(OUT)가 갖는 지연 시간이 일정하도록 가변될 수 있다. 예를 들어, 출력 신호(OUT)가 갖는 지연 시간이 제1 시간만큼 증가한 경우, 제1 가변 저항(R1')의 저항 값을 감소시킬 수 있다. 제1 가변 저항(R1')의 저항 값이 감소하면 바이어스 제어 전압(VC)의 전압 레벨이 증가하여, 출력 신호(OUT)가 갖는 지연 시간을 제2 시간만큼 감소시킬 수 있다. 제2 시간이 제1 시간과 같아질 때까지 제1 가변 저항(R1')의 저항 값을 가변할 수 있다. 제2 시간이 제1 시간과 같을 경우, 일정한 지연 시간을 갖는 출력 신호(OUT)를 제공할 수 있다.
본 실시예에서, 제1 가변 저항(R1')을 가변하여 바이어스 제어 전압(VC)을 미세 조정할 수 있으므로, 출력 신호(OUT)를 안정적으로 제공할 수 있고, 출력 신호(OUT)의 시간 마진을 확보할 수 있다.
다른 실시예에서, 제1 가변 저항(R1')의 저항 값은 전원 전압(VDD)의 전압 레벨에 따라 실시간으로 가변될 수 있다. 제1 가변 저항(R1')의 저항 값은 출력 신호(OUT)가 갖는 지연 시간이 일정하도록 자동으로 가변될 수 있다. 이 경우, 바이어스 생성 회로(BG4)는 출력 신호(OUT)의 지연 시간을 측정하여 바이어스 생성 회로(BG1)에 피드백하는 별도의 회로를 더 포함할 수 있다.
도 13은 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다. 구체적으로, 도 13은 도 1의 다른 실시예로서, 바이어스 제어 전압(VC)을 제어할 수 있는 방법을 제시한다. 본 실시예는 도 13에 도시된 바이어스 생성 회로(BG5) 및 버퍼 회로(BF)에 제한되지 않으며, 전술한 다양한 구성들을 더 포함할 수 있다.
도 13을 참조하면, 인터페이스 회로(9)의 바이어스 생성 회로(BG5)는 제1 트랜지스터 그룹(G1) 및 제2 트랜지스터 그룹(G2)을 포함할 수 있다. 제1 트랜지스터 그룹(G1) 및 제2 트랜지스터 그룹(G2)은 서로 병렬로 연결되고, 각각은 제1 저항(R1)과 직렬로 연결될 수 있다. 즉, 제1 트랜지스터 그룹(G1), 제2 트랜지스터 그룹(G2) 및 제1 저항(R1)은 바이어스 노드(NB)를 공유할 수 있다.
제1 트랜지스터 그룹(G1) 및 제2 트랜지스터 그룹(G2)은 각각 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 도 1내지 도 7에서 전술한 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)와 동일한 특징을 가질 수 있다.
제1 트랜지스터 그룹(G1)의 제3 트랜지스터(T3)는 제1 바이어스 인에이블 신호(BEN1)가 인가되고, 제2 트랜지스터 그룹(G2)의 제3 트랜지스터(T3)에는 제2 바이어스 인에이블 신호(BEN2)가 인가될 수 있다. 제1 바이어스 인에이블 신호(BEN1) 및 제2 바이어스 인에이블 신호(BEN2)에 따라 제1 트랜지스터 그룹(G1) 또는 제2 트랜지스터 그룹(G2)을 사용할 수 있다. 예를 들어, 제1 바이어스 인에이블 신호(BEN1)가 하이 레벨이고, 제2 바이어스 인에이블 신호(BEN2)가 로우 레벨인 경우 제1 트랜지스터 그룹(G1)을 이용하여 바이어스 공급 전압(VDD')을 분배하고, 제2 트랜지스터 그룹(G2)은 이용하지 않을 수 있다.
제1 트랜지스터 그룹(G1) 및 제2 트랜지스터 그룹(G2)을 이용하여 바이어스 제어 전압(VC)을 조정할 수 있다. 제1 바이어스 인에이블 신호(BEN1) 및 제2 바이어스 인에이블 신호(BEN2)는 전원 전압(VDD)의 전압 레벨에 따라 다르게 인가될 수 있다. 제1 바이어스 인에이블 신호(BEN1) 및 제2 바이어스 인에이블 신호(BEN2)는 출력 신호(OUT)가 갖는 지연 시간이 일정하도록 가변될 수 있다. 예를 들어, 제1 바이어스 인에이블 신호(BEN1) 및 제2 바이어스 인에이블 신호(BEN2)가 하이 레벨 신호인 경우, 제1 트랜지스터 그룹(G1) 및 제2 트랜지스터 그룹(G2)에 연결된 트랜지스터들이 모두 턴-온될 수 있다. 따라서, 바이어스 제어 전압(VC)을 결정하는 저항 값이 작아지므로, 바이어스 제어 전압(VC)의 전압 레벨이 감소될 수 있다.
본 실시예에서, 제1 트랜지스터 그룹(G1) 및 제2 트랜지스터 그룹(G2)이 도시되어 있으나, 이에 제한되지 않으며, 바이어스 생성 회로(BG5)는 복수의 트랜지스터 그룹들을 포함할 수 있다. 복수의 트랜지스터 그룹들을 포함하는 경우, 복수의 트랜지스터 그룹들은 각각은 각각에 포함된 제3 트랜지스터(T3)를 이용하여 트랜지스터들을 턴-온시킬 수 있다.
본 실시예에서, 바이어스 생성 회로(BG5)는 복수의 트랜지스터 그룹들을 이용하여 바이어스 제어 전압(VC)을 결정하는 저항 값을 가변함으로써 출력 신호(OUT)의 지연 시간이 일정하도록 보상할 수 있다. 그에 따라, 제1 저항(R1)을 가변하여 바이어스 제어 전압(VC)을 미세 조정할 수 있고, 출력 신호(OUT)를 안정적으로 제공할 수 있으며, 출력 신호(OUT)의 시간 마진을 확보할 수 있다.
본 실시예에서 제1 저항은 고정된 저항값을 갖는 저항으로 도시되어 있으나, 이에 제한되는 것은 아니며, 제 12에 도시된 바와 같이 가변 저항이 사용될 수 있다. 또한, 도 11에 도시된 바와 같이 인버터부(IV) 및 인버터 바이어스 생성 회로(IBG)를 더 포함할 수 있고, 인버터 바이어스 생성 회로(IBG)는 전술한 바와 같이, 복수의 트랜지스터 그룹을 포함하도록 구현될 수 있다.
도 14는 본 개시의 예시적인 실시 예에 따른 인터페이스 회로의 회로도이다. 구체적으로, 도 14은 도 8의 다른 실시예로서, 바이어스 제어 전압(VC)을 제어할 수 있는 방법을 제시한다. 본 실시 예는 도 14에 제한되지 않으며, 바이어스 생성 회로(BG3) 및 버퍼 회로(BF)는 전술한 다양한 구성들을 더 포함할 수 있다.
도 14를 참조하면, 인터페이스 회로(10)는 가변 저항(R2')을 포함하는 LDO회로(LDO)를 포함할 수 있다. 즉, 도 8의 LDO회로(LDO)의 제2 저항(R2)은 가변 저항(R2')으로 구현될 수 있다. 가변 저항(R2')을 이용하여 저항 값을 가변함으로써, 제1 저항(R1)에 인가되는 전압의 전압 레벨이 가변될 수 있다. 바이어스 생성 회로(BG3)에서 분배되는 전압의 전압 레벨을 가변함으로써, 버퍼 회로(BF)에 제공되는 바이어스 제어 전압(VC)의 전압 레벨을 조정할 수 있다. 바이어스 제어 전압(VC)을 조정함으로써 출력 신호(OUT)의 지연 시간을 일정하게 제어할 수 있고, 인터페이스 회로(10)의 센싱 특성을 개선할 수 있다.
다른 실시예에서, LDO회로(LDO)의 기준 전압(Vref)을 변경하여 바이어스 제어 전압(VC)을 제어할 수도 있다. 또 다른 실시예에서, LDO회로(LDO)의 기준 전압(Vref)을 변경함과 동시에 가변저항(R2')을 사용하여 바이어스 제어 전압(VC)을 조정할 수 있다.
도 15는 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(100)을 나타낸다. 구체적으로, 전술한 인터페이스 회로(1~10)를 포함하는 데이터 처리 시스템(100)을 나타낸다.
데이터 처리 시스템(100)은 호스트(110) 및 메모리 시스템(120)을 포함할 수 있고, 메모리 시스템(120)은 메모리 컨트롤러(130) 및 메모리 장치(140)를 포함할 수 있다. 데이터 처리 시스템(100)은 UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 태블릿(web tablet), 무선전화기(wireless phone), 모바일 폰(mobile phone), 스마트 폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙 박스(black box) 및 디지털 카메라(digital camera) 등과 같은 다양한 컴퓨텅 시스템들 중 하나에 적용될 수 있다.
호스트(110), 메모리 컨트롤러(130) 및 메모리 장치(140) 각각은 하나의 칩, 하나의 패키지 또는 하나의 모듈 등으로 제공될 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 메모리 컨트롤러(130)는 메모리 장치(140)와 함께 메모리 시스템(120) 또는 저장 장치로서 제공될 수 있다.
또한, 메모리 시스템(120)은 PC 카드, 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억 장치(UFS) 등을 구성할 수 있다. 다른 예로, 메모리 시스템(120)은 SSD(Solid State Disk/Drive)를 구성할 수도 있다.
호스트(110)는 인터페이스 회로(111)를 포함할 수 있다. 인터페이스 회로(111)는 도 1 내지 도 14에서 전술한 인터페이스 회로(1~10)를 포함할 수 있다. 인터페이스 회로(111)는 호스트(110)로부터 입력 또는 출력되는 적어도 하나의 신호를 버퍼링할 수 있다. 인터페이스 회로(111)는 버퍼 칩(buffer chip) 또는 버퍼 회로(buffer circuit)이라 칭해질 수도 있다. 여기서, 버퍼 칩은 호스트(110)의 외부로부터 입력되는 신호들을 버퍼링 하도록 구성될 수 있다.
호스트(110)는 인터페이스 회로(111)를 통해 메모리 컨트롤러(130)에 데이터 동작 요청(REQ) 및 어드레스(ADDR)를 송신할 수 있으며, 메모리 컨트롤러(130)와 데이터(DATA)를 주고 받을 수 있다. 예시적으로, 호스트(110)는 메모리 컨트롤러(130)와 USB(Universal Serial Bus) 프로토콜, MMC(Multi Media Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜, MIPI(Mobile Industry Processor Interface) 프로토콜 및 UFS(Universal Flash Storage) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나에 기반하여 데이터(DATA)를 교환할 수 있다.
메모리 컨트롤러(130)는 인터페이스 회로(131)를 포함할 수 있다. 인터페이스 회로(131)는 도 1 내지 도 14에서 전술한 인터페이스 회로(1~10)를 포함할 수 있다. 인터페이스 회로(131)는 메모리 컨트롤러(130)로부터 입력 또는 출력되는 적어도 하나의 신호를 버퍼링할 수 있다.
메모리 컨트롤러(130)는 인터페이스 회로(131)를 통해 메모리 장치(140)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(130)는 인터페이스 회로(131)를 통해 호스트(110)로부터 수신된 데이터 동작 요청(REQ)에 응답하여 메모리 장치(140)에 저장된 데이터(DATA)를 독출(read)하거나, 메모리 장치(140)에 데이터(DATA)를 기입(write)하도록 메모리 장치(140)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(130)는 메모리 장치(140)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호 등을 제공함으로써 메모리 장치(140)의 기입 동작, 독출 동작 및 소거 동작 등을 제어할 수 있다. 또한, 상기 동작들을 위한 데이터(DATA)가 인터페이스 회로(131)를 통해 메모리 컨트롤러(130)와 메모리 장치(140) 사이에서 송수신될 수 있다. 일 실시 예에서, 메모리 컨트롤러(130)는 인터페이스 회로(131)를 통해 메모리 장치(140)에 리드 인에이블 신호(Read Enable Signal)를 제공할 수 있다.
메모리 장치(140)는 적어도 하나의 메모리 다이(die)를 포함할 수 있으며, 예를 들어, 메모리 장치(140)는 복수의 메모리 다이들을 포함할 수 있다. 예를 들어, 메모리 장치(140)는 제1 메모리 다이(141_1) 내지 제N 메모리 다이(141_N)(단, N은 2 이상의 자연수)를 포함할 수 있다. 제1 메모리 다이(141_1) 내지 제N 메모리 다이(141_N) 각각은 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 휘발성 메모리 셀 또는 비휘발성 메모리 셀일 수 있다. 각각의 메모리 셀은 2비트 이상의 데이터를 저장하는 멀티 레벨 셀일 수 있다. 본 개시는 이에 한정되지 않으며, 예를 들어, 일부 메모리 셀들은 1비트 데이터를 저장하는 싱글 레벨 셀(SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀일 수 있다. 메모리 장치(140)는 디램(DRAM), 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Random Access Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory; STT-RAM) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다.
메모리 장치(140)는 인터페이스 회로(142)를 포함할 수 있다. 인터페이스 회로(142)는 도 1 내지 도 14에서 전술한 인터페이스 회로(1~10)를 포함할 수 있다. 인터페이스 회로(142)는 메모리 장치(140) 외부로부터 입력되는 적어도 하나의 신호를 버퍼링할 수 있다. 예를 들어, 인터페이스 회로(142)는 메모리 컨트롤러(130)로부터 제공되는 커맨드(CMD) 및/또는 커맨드(CMD)를 기초로 생성되는 데이터 동작 제어 신호를 저장할 수 있다. 인터페이스 회로(142)는 버퍼 칩(buffer chip) 또는 버퍼 회로(buffer circuit)이라 칭해질 수도 있다. 여기서, 버퍼 칩은 메모리 장치(140)의 외부로부터 입력되는 신호들을 버퍼링 하도록 구성될 수 있다.
메모리 장치(140)는 인터페이스 회로(142)를 통해 메모리 컨트롤러(130)로부터 수신된 신호들에 응답하여 데이터(DATA)의 기입 동작, 독출 동작 및 소거 동작 등의 동작들을 수행할 수 있다. 일 실시 예에서, 메모리 장치(140)는 리드 인에이블 신호를 기초로 생성된 데이터 신호를 인터페이스 회로(142)를 통해 메모리 컨트롤러(130)에 제공할 수 있다.
일 실시 예에서, 인터페이스 회로(142)는 복수의 레지스터들을 포함할 수 있다. 복수의 레지스터들은 복수의 메모리 다이들에 대한 커맨드 정보를 저장할 수 있다. 여기서, 커맨드 정보(command information)는 커맨드(CMD) 및/또는 커맨드(CMD)를 기초로 메모리 장치(140) 내부에서 생성되는 데이터 동작 제어 신호를 포함할 수 있다. 데이터 동작 제어 신호는, 메모리 장치(140)의 기입 동작, 독출 동작 및 소거 동작과 같은 데이터 동작에 필요한 제어 신호들을 포함할 수 있다. 예를 들어, 인터페이스 회로(142)는 제1 레지스터 내지 제N 레지스터를 포함할 수 있고, 제1 레지스터는 제1 메모리 다이(141_1)에 대응되는 커맨드 정보를 저장할 수 있고, 제N 레지스터는 제N 메모리 다이(141_N)에 대응되는 커맨드 정보를 저장할 수 있다.
도 16은 본 개시의 일 실시예에 따른 시스템-온-칩을 나타내는 블록도이다. 구체적으로, 시스템-온-칩(System on Chip; SoC)(200)은 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. 시스템-온-칩(200)은 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따라 배치된 활성영역들, 표준 셀들 및 파워레일들이 시스템-온-칩(200)의 각 기능 블록들에 포함될 수 있다. 시스템-온-칩(200)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다.
도 16을 참조하면, 시스템-온-칩(200)은 코어(201), DSP(Digital Signal Processor)(202), GPU(Graphic Processing Unit)(203), 내장 메모리(204), 통신 인터페이스(205) 및 메모리 인터페이스(206)를 포함할 수 있다. 시스템-온-칩(200)의 구성요소들은 버스(207)를 통해서 상호 통신할 수 있다.
코어(201)는 명령어들을 처리하고, 시스템-온-칩(200)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(201)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다.
DSP(202)는 디지털 신호, 예컨대 통신 인터페이스(205)로부터 제공되는 디지털 신호를 처리하여 유용한 데이터를 생성할 수 있다.
GPU(103)는 내장 메모리(204) 또는 메모리 인터페이스(206)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다.
내장 메모리(204)는 코어(201), DSP(202) 및 GPU(103)가 동작하는데 필요한 데이터를 저장할 수 있다.
통신 인터페이스(205)는 통신 네트워크 또는 일대일 통신을 위한 인터페이스를 제공할 수 있다. 메모리 인터페이스(206)는 시스템-온-칩(200)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다. 통신 인터페이스(205) 및 메모리 인터페이스(206) 중에서 적어도 하나는 전술한 인터페이스 회로(1~10)를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (10)

  1. 입력 신호를 수신하고, 바이어스 전류의 전류 레벨 및 전원 전압의 전압 레벨을 기초로 결정되는 지연 시간을 갖는 출력 신호를 생성하는 버퍼 회로; 및
    상기 전원 전압의 전압 레벨을 기초로 상기 바이어스 전류의 전류 레벨을 제어하는 바이어스 제어 전압의 전압 레벨을 결정하고, 상기 바이어스 제어 전압을 상기 버퍼 회로에 제공하도록 구성된 바이어스 생성 회로를 포함하는 인터페이스 회로.
  2. 제1항에 있어서,
    상기 바이어스 생성 회로는,
    저항 및 상기 저항과 직렬로 연결되고 상기 전원 전압이 게이트에 인가되는 제1 트랜지스터를 기초로 바이어스 공급 전압을 분배하고,
    상기 바이어스 제어 전압은,
    상기 제1 트랜지스터에 분배되는 상기 바이어스 공급 전압을 기초로 결정되는 것을 특징으로 하는 인터페이스 회로.
  3. 제2항에 있어서,
    상기 바이어스 생성 회로는,
    상기 제1 트랜지스터와 직렬로 연결되고, 상기 바이어스 제어 전압이 게이트에 인가되는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 인터페이스 회로.
  4. 제2항에 있어서,
    상기 바이어스 생성 회로는,
    상기 제1 트랜지스터와 직렬로 연결되고, 바이어스 인에이블 신호를 게이트로 수신하여 상기 바이어스 생성 회로의 동작을 제어하는 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 인터페이스 회로.
  5. 제2항에 있어서,
    상기 저항은 가변 저항인 것을 특징으로 하는 인터페이스 회로.
  6. 입력 신호를 수신하고, 바이어스 전류의 전류 레벨 및 전원 전압의 전원 레벨을 기초로 결정되는 지연 시간을 갖는 출력 신호를 생성하는 버퍼 회로;
    제1 저항 및 상기 제1 저항과 직렬로 연결되는 제1 트랜지스터 그룹을 포함하고, 상기 제1 트랜지스터 그룹을 기초로 바이어스 공급 전압을 분배하여 상기 바이어스 전류의 전류 레벨을 제어하는 바이어스 제어 전압의 전압 레벨을 결정하고, 상기 바이어스 제어 전압을 상기 버퍼 회로에 제공하는 바이어스 생성 회로를 포함하고,
    상기 제1 트랜지스터 그룹은,
    상기 제1 저항과 직렬로 연결되고, 상기 전원 전압이 게이트에 인가되는 제1 트랜지스터;
    상기 제1 트랜지스터와 직렬로 연결되고, 상기 바이어스 제어 전압이 게이트에 인가되는 제2 트랜지스터; 및
    상기 제2 트랜지스터와 직렬로 연결되고, 바이어스 인에이블 신호를 수신하는 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 저항은 가변 저항인 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 바이어스 생성 회로는,
    상기 제1 저항과 직렬로 연결되고, 상기 제1 트랜지스터 그룹과 병렬로 연결되며, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 포함하는 제2 트랜지스터 그룹을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    기준 전압이 인가되는 에러 앰프;
    상기 에러 앰프의 출력 신호를 게이트로 수신하고, 일 단은 상기 제1 저항에 연결되고, 타 단으로부터 상기 바이어스 공급 전압이 인가되는 패스 트랜지스터;
    일 단은 상기 패스 트랜지스터와 상기 제1 저항 사이의 노드에 연결되고, 타 단은 상기 에러 앰프에 피드백 전압을 공급하는 피드백 단자에 연결되는 제2 저항; 및
    일 단은 상기 피드백 단자에 연결되고 타 단으로부터 접지 전압이 인가되는 제3 저항을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    상기 출력 신호를 수신하고, 인버터 바이어스 전류의 전류 레벨 및 전원 전압의 전원 레벨을 기초로 결정되는 지연 시간을 갖는 최종 출력 신호를 생성하는 인버터;
    상기 인버터에 상기 인버터 바이어스 전류를 제공하는 인버터 트랜지스터; 및
    상기 전원 전압의 전압 레벨을 기초로 인버터 바이어스 전류의 전류 레벨을 제어하는 인버터 바이어스 제어 전압의 전압 레벨을 결정하고, 상기 인버터 바이어스 제어 전압을 상기 인버터 트랜지스터에 제공하도록 구성된 인버터 바이어스 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.


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