TW202349393A - 靜態隨機存取記憶體胞元以及記憶體裝置 - Google Patents

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李京鎬
金絃峻
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南韓商三星電子股份有限公司
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Abstract

一種靜態隨機存取記憶體胞元包括：第一通道閘極電晶體，與第一字元線及局部位元線連接；第一反相器，包括與第一通道閘極電晶體連接的輸出端子及輸入端子；第二反相器，包括與第一通道閘極電晶體連接的輸入端子及輸出端子；第二通道閘極電晶體，與第二字元線、第一反相器的輸入端子及第二反相器的輸出端子、以及互補局部位元線連接；第一電晶體，與第二通道閘極電晶體、局部計算線及接地電極連接；以及第二電晶體，與第三字元線、局部計算線及接地電極連接。

Description

配置為基於電荷共享對多位數據執行乘法累加（MAC）運算的SRAM單元及其運算方法
本文中闡述的本揭露的實施例是有關於一種儲存裝置，且更具體而言，是有關於一種包括靜態隨機存取記憶體（static random access memory，SRAM）胞元的儲存裝置。 [相關申請案的交叉參考]
本美國非臨時專利申請案基於35 U.S.C. §119主張於2022年6月3日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0068464號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
在馮·諾依曼架構的裝置中，記憶體與處理器在實體上分離。由於儲存資料的位置與執行操作的位置是不同的，因此當在記憶體與處理器之間交換資料時需要大量的能量（即，大量的功率）。具有記憶體內計算（computing-in-memory）架構的裝置可用於減少由於交換資料而引起的過多能量消耗。
舉例而言，具有記憶體內計算架構的裝置可基於電流或使用例如電容器等單獨的儲存元件來執行乘法累加（multiply-accumulate，MAC）運算。然而，基於電流執行MAC運算的裝置具有低線性特性（即，是非線性）。此外，該些裝置可能製造昂貴，佔用大量面積，且不能執行精確的多位元運算。
因此，需要開發一種能夠以高精度及良好的線性度執行多位元運算的裝置。
本文中闡述的本揭露的實施例是有關於一種記憶體裝置，且更具體而言，是有關於一種對多位元資料及權重執行乘法累加（MAC）運算的靜態隨機存取記憶體（SRAM）胞元。
本揭露的實施例提供一種被配置為基於電荷共享執行MAC運算的SRAM胞元。
本揭露的實施例提供一種配置為在不具有例如電容器等單獨的儲存元件的情況下執行MAC運算的SRAM胞元。
根據實施例，一種靜態隨機存取記憶體（SRAM）胞元包括：第一通道閘極電晶體，包括與第一字元線連接的閘極電極、與局部位元線連接的第一端及第二端；第一反相器，包括與所述第一通道閘極電晶體的所述第二端連接的輸出端子及輸入端子；第二反相器，包括與所述第一通道閘極電晶體的所述第二端連接的輸入端子及輸出端子；第二通道閘極電晶體，包括與第二字元線連接的閘極電極、與所述第一反相器的所述輸入端子及所述第二反相器的所述輸出端子連接的第一端、以及與互補局部位元線連接的第二端；第一電晶體，包括與所述第二通道閘極電晶體的所述第一端連接的閘極電極、與局部計算線連接的第一端及與接地電極連接的第二端；以及第二電晶體，包括與第三字元線連接的閘極電極、與所述局部計算線連接的第一端及與所述接地電極連接的第二端。
根據實施例，一種記憶體裝置包括：交叉耦合反相器（cross-coupled inverter）；第一通道閘極電晶體，因應於輸入資料的最低有效位元（least significant bit，LSB）將儲存於所述交叉耦合反相器的第一節點上的權重傳輸至局部位元線；第二通道閘極電晶體，將儲存於所述交叉耦合反相器的第二節點上的互補權重傳輸至互補局部位元線；第一電晶體，因應於所述互補權重將儲存於局部計算線上的電荷輸出至接地計算線；第二電晶體，因應於所述輸入資料的最高有效位元（most significant bit，MSB）的反轉值（inverted value），使儲存於所述局部計算線上的所述電荷放電；以及讀出電路。因應於所述互補局部位元線的電壓，所述讀出電路可使輸出至所述接地計算線的所述電荷放電，並將所述局部計算線與所述局部位元線電性連接。
根據實施例，一種記憶體裝置可包括：第一SRAM胞元，儲存第一節點上的第一權重及第二節點上的第一互補權重，所述第一SRAM胞元包括：第一通道閘極電晶體，因應於第一輸入資料的LSB將所述第一權重輸出至第一局部位元線，第一電晶體，因應於所述第一互補權重將第一局部計算線與接地電極連接，以及第二電晶體，因應於所述第一輸入資料的MSB的反轉值，將所述第一局部計算線與所述接地電極連接；第一讀出電路，將所述第一局部計算線及所述第一局部位元線與全域位元線電性連接；第二SRAM胞元，儲存第三節點上的第二權重及第四節點上的第二互補權重，所述第二SRAM胞元包括：第三通道閘極電晶體，因應於第二輸入資料的LSB將所述第二權重輸出至第二局部位元線，第三電晶體，因應於所述第二互補權重將第二局部計算線與所述接地電極連接，以及第四電晶體，因應於所述第二輸入資料的MSB的反轉值，將所述第二局部計算線與所述接地電極連接；以及第二讀出電路，將所述第二局部計算線及所述第二局部位元線與所述全域位元線電性連接。
下面，將詳細且清楚地闡述本揭露的實施例，以達到此項技術中具有通常知識者可實施本發明的程度。
在詳細說明中，參考用語「單元」、「模組」、「區塊」、「～件或～器」等闡述的組件及圖中所示功能區塊可藉由軟體、硬體或其組合來實施。舉例而言，軟體可為機器代碼、韌體、嵌入式代碼及應用軟體。舉例而言，硬體可包括電氣電路、電子電路、處理器、電腦、積體電路、積體電路核心、壓力感測器、慣性感測器、微機電系統（microelectromechanical system，MEMS）、被動元件或其組合。
圖1是示出根據本揭露實施例的記憶體裝置100的配置的圖。記憶體裝置100可包括記憶體胞元陣列110、控制邏輯電路120、列解碼器130（例如，解碼器電路）、行解碼器140（例如，解碼器電路）、預充電電路150及處理電路160。
記憶體胞元陣列110可包括沿著多個列及多個行佈置的記憶體胞元。舉例而言，記憶體胞元可為靜態隨機存取記憶體（SRAM），但是本揭露的實施例不限於此。構成記憶體胞元陣列110的記憶體胞元可與字元線WL及全域位元線GBL連接。詳細而言，每一記憶體胞元可藉由局部計算線LCL及局部位元線LBL與全域位元線GBL連接。每一記憶體胞元可儲存藉由字元線WL中的一或多條輸入的至少一個位元（例如，權重）。每一記憶體胞元可藉由其他字元線WL接收輸入資料的最高有效位元（MSB）的反轉值及輸入資料的最低有效位元（LSB）。
根據本揭露實施例的記憶體胞元可對權重及由MSB及LSB構成的多位元輸入資料執行乘法運算。將MSB與權重相乘的結果（在下文中被稱為MSB與權重的乘法結果）可被輸出至局部計算線LCL，且將LSB與權重相乘的結果（在下文中被稱為LSB與權重的乘法結果）可被輸出至局部位元線LBL。MSB與權重的乘法結果（詳細而言，對應於乘法結果的電荷）可儲存於局部計算線LCL上，所述局部計算線LCL具有由局部計算線LCL與構成記憶體胞元的電晶體中的至少一者之間的接面形成的接面電容分量（junction capacitance component）。LSB與權重的乘法結果（詳細而言，對應於乘法結果的電荷）可儲存於局部位元線LBL上，所述局部位元線LBL具有由局部位元線LBL與構成記憶體胞元的電晶體中的至少另一者之間的接面形成的接面電容分量。
之後，當局部計算線LCL與局部位元線LBL電性連接在一起時，可發生電荷共享，使得儲存於局部計算線LCL及局部位元線LBL上的電荷的總和可與將權重和由MSB及LSB構成的多位元輸入資料相乘的結果對應。儲存於局部計算線LCL及局部位元線LBL上的電荷可藉由全域位元線GBL輸出。
控制邏輯電路120可接收命令CMD、位址ADDR及控制訊號CTRL。控制邏輯電路120可基於命令CMD、位址ADDR及控制訊號CTRL中的至少一者產生列位址及行位址。控制邏輯電路120可向列解碼器130提供列位址，且可向行解碼器140提供行位址。另外，控制邏輯電路120可控制預充電電路150及處理電路160。
列解碼器130可藉由字元線WL與記憶體胞元陣列110連接。列解碼器130可對自控制邏輯電路120接收的列位址進行解碼，以選擇及驅動字元線WL中的一或多條。
行解碼器140可對自控制邏輯電路120接收的行位址進行解碼，且可選擇全域位元線GBL，使得由局部計算線LCL與局部位元線LBL共享的電荷被輸出。
預充電電路150利用預設電壓位準對局部計算線LCL及局部位元線LBL預充電，或者可對局部計算線LCL及局部位元線LBL放電以設定為接地電壓。
處理電路160可對自被行解碼器140選擇的行中的記憶體胞元之中由列解碼器130選擇並驅動的記憶體胞元執行讀取操作或寫入操作。處理電路160可接收將被程式化於所選擇記憶體胞元中的資料。舉例而言，處理電路160可包括用於執行寫入操作的寫入驅動器（例如，驅動器電路）。
處理電路160可對記憶體胞元陣列110執行讀取操作。在讀取操作中，處理電路160可感測被行解碼器140選擇的全域位元線GBL的電壓位準，且可將感測的電壓位準（即，類比訊號）轉換成數位訊號。舉例而言，所轉換的數位訊號可包括2位元資料（即，權重與由MSB及LSB構成的輸入資料的乘法結果）。處理電路160可對所轉換的數位訊號執行移位相加，且可藉由移位相加輸出完整形式的讀取資料「DATA」。
處理電路160可對記憶體胞元陣列110執行寫入操作。在寫入操作中，處理電路160可將自外部接收的資料「DATA」寫入至由列解碼器130及行解碼器140選擇的記憶體胞元。舉例而言，處理電路160的寫入驅動器可執行寫入操作。
根據本揭露實施例的SRAM胞元可藉由使用電荷共享對多位元資料與權重執行乘法運算。具體而言，SRAM胞元中可儲存乘法結果，而不需要例如電容器等單獨的儲存元件。如此一來，可省略對資料執行演算的處理器與儲存資料的記憶體裝置之間的資料傳輸，且因此，可顯著降低資料傳輸期間使用的能量（即，功率）。另外，由於不需要例如電容器等單獨的儲存元件，因此可提高SRAM胞元的積體度。此外，由於使用電荷共享，因此可確保MAC結果的線性度。
圖2是根據本揭露實施例的SRAM胞元的電路圖。
SRAM胞元可包括第一電晶體T1、第二電晶體T2、第一通道閘極電晶體PG1、第二通道閘極電晶體PG2、以及兩個P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）電晶體（即上拉電晶體）及兩個N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）電晶體（即下拉電晶體）。一個PMOS電晶體與一個NMOS電晶體可構成反相器INV1，且另一PMOS電晶體與另一NMOS電晶體可構成反相器INV2。亦即，本揭露的SRAM胞元可為8電晶體（8 transistor，8T）SRAM胞元。舉例而言，反相器INV1可由兩個電晶體實施，且反相器INV2可由另外兩個電晶體實施。反相器INV1及INV2可被稱為交叉耦合反相器。
第一通道閘極電晶體PG1可包括與字元線WL W連接的閘極電極、與局部位元線LBL連接的第一端（即，節點N1）、以及與第一反相器INV1的輸出端子及第二反相器INV2的輸入端子連接的第二端（即，節點N2）。第二通道閘極電晶體PG2可包括與字元線WL Wb連接的閘極電極、與互補局部位元線LBL_b連接的第一端（即，節點N4）、以及與第一反相器INV1的輸入端子及第二反相器INV2的輸出端子連接的第二端（即，節點N3）。第一電晶體T1可包括與節點N3連接的閘極電極、與局部計算線LCL連接的第一端及與接地計算線CSS連接的第二端。在實施例中，接地計算線CSS與接地電極連接或者接收接地電壓。第二電晶體T2可包括與字元線WL C連接的閘極電極、與局部計算線LCL連接的第一端及與接地電極連接的第二端。接地電極可接收接地電壓。
在實施例中，局部位元線LBL可藉由與第一通道閘極電晶體PG1的接面而具有接面電容分量。因此，當第一通道閘極電晶體PG1導通時，局部位元線LBL可儲存儲存於節點N2上的值（即，電荷）。局部計算線LCL可藉由與第一電晶體T1及第二電晶體T2的接面而具有接面電容分量。因此，當電晶體T1及T2並未被導通時，局部計算線LCL可儲存儲存於節點N5上的值（即，電荷）。
在實施例中，由局部計算線LCL與電晶體T1及T2的接面形成的接面電容是由局部位元線LBL與電晶體PG1的接面形成的接面電容的兩倍。在製造SRAM胞元的製程中，可慮及電晶體的大小以及局部位元線LBL及局部計算線LCL中的每一者的寬度及厚度，使得局部計算線LCL的接面電容是局部位元線LBL的接面電容的兩倍。舉例而言，電晶體的大小以及局部位元線LBL及局部計算線LCL中的每一者的寬度及厚度可具有使得局部計算線LCL的接面電容能夠是局部位元線LBL的接面電容的兩倍的值。
在實施例中，用於在SRAM胞元中儲存權重「W」的程式運算可在執行使用本揭露的SRAM胞元的多位元乘法累加（MAC）運算之前執行。參照圖1及圖2，行解碼器140可選擇全域位元線GBL，列解碼器130可選擇字元線WL Wb及WL w，且用於導通通道閘極電晶體PG1及PG2的電壓值可分別施加至字元線WL Wb及WL w。為了將位元「1」儲存於節點N2上，位元「1」可被輸入至與所選擇全域位元線GBL連接的局部位元線LBL，且位元「0」可被輸入至與所選擇互補全域位元線GBL_b連接的互補局部位元線LBL_b。相反，為了將位元「0」儲存於節點N2上，位元「0」可被輸入至與所選擇全域位元線GBL連接的局部位元線LBL，且位元「1」可被輸入至與所選擇互補全域位元線GBL_b連接的互補局部位元線LBL_b。
在實施例中，為了使用根據本揭露實施例的SRAM胞元執行多位元MAC運算，多位元輸入資料的MSB的反轉值（即Inv[X1]）及多位元輸入資料的LSB（即[X0]）可分別輸入至字元線WL C及WL W。舉例而言，記憶體胞元陣列110或列解碼器130可包括用於對多位元輸入資料的MSB進行反相的反相器。
節點N5的邏輯值可端視局部計算線LCL的電壓的初始值及多位元輸入資料的MSB的反轉值Inv[X1]而定。另外，節點N5的邏輯值可端視局部計算線LCL的電壓的初始值及節點N3的邏輯值（即，互補權重W_b）而定。原因在於，局部計算線LCL藉由導通第一電晶體T1或第二電晶體T2而放電，且局部計算線LCL的電壓的初始值確定局部計算線LCL的電壓。換言之，與儲存於局部計算線LCL上的電荷對應的電壓值可指示對多位元輸入資料的MSB與權重「W」執行乘法運算的結果。在實施例中，在藉由使用局部計算線LCL執行乘法運算之前，局部計算線LCL可藉由預充電電路150進行預充電。
節點N1的邏輯值可端視節點N2的邏輯值（即權重「W」）及多位元輸入資料的LSB（即[X0]）而定。換言之，與儲存於局部位元線LBL上的電荷對應的電壓值可指示對多位元輸入資料的LSB與權重「W」執行乘法運算的結果。在實施例中，在藉由使用局部位元線LBL執行乘法運算之前，局部位元線LBL可藉由預充電電路150進行預充電。
根據以上說明，由SRAM胞元執行的2位元輸入資料與權重的乘法運算可由下面等式1表示。此處，iAct[1:0]表示2位元輸入資料，iAct[1]表示2位元輸入資料的MSB，iAct[0]表示2位元輸入資料的LSB，且W[n]表示權重。 [等式1]
在以上等式1中， 表示在局部計算線LCL上執行的MSB乘法運算（或演算），且 表示在局部位元線LBL上執行的LSB乘法運算（或演算）。另外，「2」乘以 表示由局部計算線LCL與電晶體T1及T2的接面形成的接面電容是由局部位元線LBL與電晶體PG1的接面形成的接面電容的兩倍。舉例而言，對輸入資料「01」與權重「1」執行的乘法運算可如下般演算： 。
在藉由使用局部計算線LCL及局部位元線LBL執行乘法運算之後，局部計算線LCL與局部位元線LBL彼此電性連接，且因此，在局部計算線LCL與局部位元線LBL之間發生電荷共享。多位元輸入資料的MSB與權重的乘法結果和多位元輸入資料的LSB與權重的乘法結果之和可藉由電荷共享來獲得。此將在下面更全面地闡述。
圖3A是示出圖2所示局部位元線LBL與局部計算線LCL之間的電荷共享的圖。
參照圖3A，示出以下實例：其中局部計算線LCL的電壓值是「0」（即VSS），此乃因局部計算線LCL不存在電荷，且局部位元線LBL的電壓值是「1」（即VDD），此乃因電荷在局部位元線LBL上被完全充電。當開關SW導通時，在局部計算線LCL與局部位元線LBL之間發生電荷共享。根據參照圖2闡述的假設，當局部計算線LCL的電容是局部位元線LBL的電容的兩倍時，電荷共享後的電壓值可為「1/3×VDD」，對應於位元「01」。
儘管圖中未示出，但是當局部計算線LCL的電壓值為「0」（即VSS）且局部位元線LBL的電壓值亦為「0」（即VSS）時，電荷共享後的電壓值可為「0」，對應於位元「00」。當局部計算線LCL的電壓值為「1」（即VDD）且局部位元線LBL的電壓值亦為「0」（即VSS）時，電荷共享後的電壓值可為「2/3×VDD」，對應於位元「10」。當局部計算線LCL的電壓值為「1」（即VDD）且局部位元線LBL的電壓值亦為「1」（即VDD）時，電荷共享後的電壓值可為「VDD」，對應於位元「11」。
圖3B是示出由圖2所示SRAM胞元執行的多位元MAC運算的表。
輸入資料iAct[1:0]可由2位元構成，輸入資料的MSB的反轉值Inv[X1]可被輸入至字元線WL C，且輸入資料的LSB（即[X0]）可被輸入至字元線WL W。權重「W」可由一個位元構成；如參照圖2所述，權重「W」可在MAC運算之前預先儲存於SRAM胞元中。
情況1顯示當權重「W」為「0」時，與使用局部計算線LCL的MSB乘法運算和使用局部位元線LBL的LSB乘法運算相關聯的值及電壓。
參照使用局部計算線LCL的MSB乘法運算，由於第一電晶體T1由儲存於節點N3上的值（即，「1」）導通，因此儲存於具有接面電容分量的局部計算線LCL上的電荷可藉由接地計算線CSS放電（即，局部計算線LCL可被設定為「VSS」）。作為另外一種選擇，當輸入資料的MSB為「0」時，第二電晶體T2可由輸入資料的MSB的反轉值Inv[X1]導通，且因此，儲存於局部計算線LCL上的電荷可藉由第二電晶體T2放電（即，局部計算線LCL可被設定為「VSS」）。
參照使用局部位元線LBL的LSB乘法運算，局部位元線LBL的電壓值可為「VSS」），而無論輸入資料的LSB的值（即[X0]）如何。原因如下。藉由預充電電路150的放電操作（參照圖1），局部位元線LBL的初始值可為「0」；即使第一通道閘極電晶體PG1被輸入至字元線WL W的LSB導通，且儲存於節點N2上的「0」被輸出至局部位元線LBL。
之後，當局部計算線LCL與局部位元線LBL之間發生電荷共享時，局部計算線LCL及局部位元線LBL的電壓值可為「VSS」。
情況2顯示當權重「W」為「1」且輸入資料為「00」時，與使用局部計算線LCL的MSB乘法運算及使用局部位元線LBL的LSB乘法運算相關聯的值及電壓。
參照使用局部計算線LCL的MSB乘法運算，由於「1」作為輸入資料的MSB的反轉值Inv[X1]藉由字元線WL C被輸入至第二電晶體T2，因此第二電晶體T2被導通。因此，局部計算線LCL可被放電至「VSS」（例如，接地電壓）。參照使用局部位元線LBL的LSB乘法運算，由於「0」作為輸入資料的LSB的值藉由字元線WL W被輸入至第一通道閘極電晶體PG1，因此第一通道閘極電晶體PG1被關斷。因此，局部位元線LBL可將「VSS」維持在初始值。之後，當局部計算線LCL與局部位元線LBL之間發生電荷共享時，局部計算線LCL及局部位元線LBL的電壓值可為「VSS」。
情況3顯示當權重「W」為「1」且輸入資料為「01」時，與使用局部計算線LCL的MSB乘法運算及使用局部位元線LBL的LSB乘法運算相關聯的值及電壓。
參照使用局部計算線LCL的MSB乘法運算，由於「1」作為輸入資料的MSB的反轉值Inv[X1]藉由字元線WL C被輸入至第二電晶體T2，因此第二電晶體T2被導通。因此，局部計算線LCL可被放電至「VSS」。參照使用局部位元線LBL的LSB乘法運算，由於「1」作為輸入資料的LSB的值藉由字元線WL W被輸入至第一通道閘極電晶體PG1，因此第一通道閘極電晶體PG1被導通。因此，儲存於節點N2上的「1」被輸出至局部位元線LBL，且因此，局部位元線LBL的電壓是「VDD」。之後，當局部計算線LCL與局部位元線LBL之間發生電荷共享時，由於局部計算線LCL的電容是局部位元線LBL的電容的兩倍，因此局部計算線LCL及局部位元線LBL的電壓可為「1/3×VDD」。
情況4顯示當權重「W」為「1」且輸入資料為「10」時，與使用局部計算線LCL的MSB乘法運算及使用局部位元線LBL的LSB乘法運算相關聯的值及電壓。
參照使用局部計算線LCL的MSB乘法運算，由於「0」作為輸入資料的MSB的反轉值Inv[X1]藉由字元線WL C被輸入至第二電晶體T2，因此第二電晶體T2被關斷。此外，第一電晶體T1被儲存於節點N3上的互補權重W_b關斷。因此，局部計算線LCL可將「VDD」維持在初始值。參照使用局部位元線LBL的LSB乘法運算，由於「0」作為輸入資料的LSB的值藉由字元線WL W被輸入至第一通道閘極電晶體PG1，因此第一通道閘極電晶體PG1被關斷。因此，局部位元線LBL可將「VSS」維持在初始值。之後，當局部計算線LCL與局部位元線LBL之間發生電荷共享時，局部計算線LCL及局部位元線LBL的電壓值可為「2/3×VDD」。
情況5顯示當權重「W」為「1」且輸入資料為「11」時，與使用局部計算線LCL的MSB乘法運算及使用局部位元線LBL的LSB乘法運算相關聯的值及電壓。
參照使用局部計算線LCL的MSB乘法運算，由於「0」作為輸入資料的MSB的反轉值Inv[X1]藉由字元線WL C被輸入至第二電晶體T2，因此第二電晶體T2被關斷。此外，第一電晶體T1被儲存於節點N3上的互補權重W_b關斷。因此，局部計算線LCL可將「VDD」維持在初始值。參照使用局部位元線LBL的LSB乘法運算，由於「1」作為輸入資料的LSB的值藉由字元線WL W被輸入至第一通道閘極電晶體PG1，因此第一通道閘極電晶體PG1被導通。因此，儲存於節點N2上的「1」被輸出至局部位元線LBL，且因此，局部位元線LBL的電壓是「VDD」。之後，當在局部計算線LCL與局部位元線LBL之間進行電荷共享時，局部計算線LCL及局部位元線LBL的電壓可為「VDD」。
圖4是根據本揭露實施例的SRAM胞元及讀出電路的電路圖。圖4的SRAM胞元可與圖2的SRAM胞元相同，且讀出電路可輸出由SRAM胞元執行的MAC運算的結果。
讀出電路可包括電晶體T3及T4以及開關SW1、SW2及SW3。電晶體T3可因應於節點N4的電壓操作，且電晶體T3的第一端可與接地計算線CSS連接。電晶體T4可因應於電壓CSSE操作，且可包括與電晶體T3的第二端連接的第一端及與接地電極連接的第二端。
開關SW1因應於訊號eLOP將局部計算線LCL與局部位元線LBL電性連接。舉例而言，當開關SW1由電晶體實施時，訊號eLOP可被供應至其閘極電極。在此種情況下，在局部計算線LCL與局部位元線LBL之間可發生電荷共享，且因此，可將MSB與權重的乘法結果和LSB與權重的乘法結果相加。
開關SW2可因應於訊號eLBL向全域位元線GBL輸出電荷共享結果（即，MSB與權重的乘法結果和LSB與權重的乘法結果之和）。舉例而言，當開關SW2由電晶體實施時，訊號eLBL可被供應至其閘極電極。
開關SW3可因應於訊號eLBL_b將互補局部位元線LBL_b與互補全域位元線GBL_b電性連接，且可將儲存於節點N3上的互補權重W_b輸出至互補全域位元線GBL_b。舉例而言，當開關SW3由電晶體實施時，訊號eLBL_b可被供應至其閘極電極。
舉例而言，開關SW1、SW2及SW3中的每一者可由至少一個PMOS電晶體及/或至少一個NMOS電晶體構成。舉例而言，對開關SW1、SW2及SW3進行控制的訊號eLOP、eLBL及eLBL_b可由控制邏輯電路120（參照圖1）及/或列解碼器130（參照圖1）產生。開關SW1及SW2在圖4中被示出為讀出電路的組件，但是亦可被視為SRAM胞元的組件。
圖5A及圖5B是用於闡述圖4所示SRAM胞元及讀出電路的操作的時序圖。詳細而言，圖5A顯示與輸入資料為「00」且權重為「1」的情況相關聯的時序圖，且圖5B顯示與輸入資料為「00」且權重為「0」的情況相關聯的時序圖。
參照圖1、圖4及圖5A，在自t0至t3的時間段期間，可執行SRAM胞元的初始化；在自t3至t5的時間段期間，可執行乘法運算，且乘法運算的結果可藉由t5之後的電荷共享來相加。
首先，為了使局部計算線LCL、局部位元線LBL及互補局部位元線LBL_b初始化，在自t0至t1的時間段期間，訊號eLOP及eLBL_b可被啟用，使得開關SW1及SW3被導通。在自t0至t3的時間段期間，訊號eLBL可被啟用，使得開關SW2被導通。
在自t1至t3的時間段期間，局部計算線LCL可被預充電電路150預充電，且局部位元線LBL可被預充電電路150放電。根據以上說明，使用局部計算線LCL的MSB乘法運算的初始值（即，「1」）可儲存於局部計算線LCL上，且使用局部位元線LBL的LSB乘法運算的初始值（即，「0」）可儲存於局部位元線LBL上。
在自t2至t3的時間段期間，當「1」被輸入至字元線WL Wb時，第二通道閘極電晶體PG2可被導通，且因此，儲存於節點N3上的互補權重W_b（即，「0」）可被輸出至互補局部位元線LBL_b。在此種情況下，電晶體T3可被互補權重W_b（即，「0」）關斷。
在自t3至t4的時間段期間，當輸入資料的MSB的反轉值（即Inv[X1]=「1」）藉由字元線WL C被輸入至第二電晶體T2時，第二電晶體T2可被導通。在此種情況下，當局部計算線LCL放電時，局部計算線LCL的電壓可自「1」轉變為「0」。如參照圖2及圖3B所闡述，在自t3至t4的時間段期間執行的MSB乘法運算的結果可儲存於局部計算線LCL上，且LSB乘法運算的結果可儲存於局部位元線LBL上。
在自t4至t5的時間段期間，由於訊號eLOP被啟用，開關SW1被導通，且因此，在局部計算線LCL與局部位元線LBL之間發生電荷共享。由於由局部計算線LCL與電晶體T1及T2的接面形成的接面電容是由局部位元線LBL與第一通道閘極電晶體PG1的接面形成的接面電容的兩倍，因此共享電荷的量可為MSB與權重的乘法結果和LSB與權重的乘法結果之和。
之後，在t5之後的時間段中，訊號eLBL可被啟用，且因此，共享電荷可被輸出至全域位元線GBL。
除了互補局部位元線LBL_b的波形之外，圖5B的時序圖與圖5A的時序圖相同，且因此，將省略附加的說明以避免冗餘。
參照互補局部位元線LBL_b的波形（其不同於圖5A所示波形），由於儲存於節點N3上的互補權重W_b是「1」，因此互補局部位元線LBL_b的電壓可在t0之後的整個時間段內維持「1」。因此，在自t2至t3的時間段期間，第二通道閘極電晶體PG2被輸入至字元線WL Wb的訊號導通；當訊號CSSE在t3處被啟用時，電晶體T4被導通，且因此，局部計算線LCL自t3放電。在此種情況下，局部計算線LCL的電壓可自「1」轉變為「0」。
圖6A及圖6B是用於闡述圖4所示SRAM胞元及讀出電路的操作的時序圖。詳細而言，圖6A顯示與輸入資料為「01」且權重為「1」的情況相關聯的時序圖，且圖6B顯示與輸入資料為「01」且權重為「0」的情況相關聯的時序圖。
首先，參照圖6A，由於輸入資料的MSB為「0」且權重「W」為「1」，因此使用局部計算線LCL的MSB乘法運算與參照圖5A闡述的內容相同，且因此，將省略附加的說明以避免冗餘。
在自t3至t4的時間段期間，「1」作為輸入資料的LSB（即，X[0]）藉由字元線WL W被輸入至第一通道閘極電晶體PG1。在此種情況下，「1」作為儲存於節點N2上的權重「W」可被輸出至局部位元線LBL，且因此，局部位元線LBL的電壓位準可被設定為「1」。
之後，在訊號eLOP被啟用的t4處，局部計算線LCL與局部位元線LBL彼此電性連接，且因此，局部計算線LCL及局部位元線LBL的電壓位準可為「1/3×VDD」。
參照圖6B，由於儲存於節點N3上的互補權重W_b是「1」，因此互補局部位元線LBL_b的電壓可在t0之後的整個時間段內維持「1」。因此，當第二通道閘極電晶體PG2及電晶體T4被導通時，局部計算線LCL自t3放電，且因此，局部計算線LCL的電壓可自「1」轉變為「0」。
在自t3至t4的時間段期間，「1」作為輸入資料的LSB（即，X[0]）藉由字元線WL W被輸入至第一通道閘極電晶體PG1。在此種情況下，「0」作為儲存於節點N2上的權重「W」可被輸出至局部位元線LBL，且因此，局部位元線LBL的電壓位準可被設定為「0」。因此，即使在t4處在局部計算線LCL與局部位元線LBL之間發生電荷共享，局部計算線LCL及局部位元線LBL的電壓值亦可維持「0」。
圖7A及圖7B是用於闡述圖4所示SRAM胞元及讀出電路的操作的時序圖。詳細而言，圖7A顯示與輸入資料為「10」且權重為「1」的情況相關聯的時序圖，且圖7B顯示與輸入資料為「10」且權重為「0」的情況相關聯的時序圖。圖7A及圖7B的波形部分地相似於參照圖5A、圖5B、圖6A及圖6B闡述的波形，且因此，將省略附加的說明以避免冗餘。
由於輸入資料的MSB的反轉值（即Inv[X1]）是「0」，因此第二電晶體T2在整個時間段內被關斷。此外，由於儲存於節點N3上的互補權重W_b是「0」，因此即使第二通道閘極電晶體PG2在自t2至t3的時間段被導通，電晶體T3亦不被導通。在此種情況下，在自t1至t4的時間段期間，局部計算線LCL的電壓位準可維持作為初始值的「1」。由於在整個時間段內「0」作為輸入資料的LSB（即[X0]）被輸入至字元線WL W，因此第一通道閘極電晶體PG1被關斷，且因此，局部位元線LBL的電壓位準維持作為初始值的「0」。
之後，在訊號eLOP被啟用的t4處，局部計算線LCL與局部位元線LBL被電性連接在一起，且因此，局部計算線LCL及局部位元線LBL的電壓位準可為「2/3×VDD」。
參照圖7B，在自t3至t4的時間段期間，由於輸入資料的MSB的反轉值（即Inv[X1]）為「0」，因此第二電晶體T2在整個時間段內被關斷。此外，由於儲存於節點N3上的互補權重W_b為「0」，因此即使第二通道閘極電晶體PG2在自t2至t3的時間段期間被導通，電晶體T3亦不被導通。在此種情況下，在自t1至t4的時間段期間，局部計算線LCL的電壓位準可維持作為初始值的「1」。
在自t2至t3的時間段期間，第二通道閘極電晶體PG2由被輸入至字元線WL Wb的訊號導通，且第一電晶體T1由作為儲存於節點N3上的互補權重W_b的「1」導通。在自t3至t4的時間段期間，電晶體T4可被訊號CSSE導通，且因此，局部計算線LCL的電壓位準可被設定為「0」。
在局部位元線LBL的情況下，由於輸入資料的LSB（即[X0]）為「0」，因此第一通道閘極電晶體PG1可在整個時間段內被關斷，且因此，局部位元線LBL的電壓位準可維持「0」。
因此，即使在t4時在局部計算線LCL與局部位元線LBL之間發生電荷共享，局部計算線LCL及局部位元線LBL的電壓值亦可維持「0」。
圖8A及圖8B是用於闡述圖4所示SRAM胞元及讀出電路的操作的時序圖。詳細而言，圖8A顯示與輸入資料為「11」且權重為「1」的情況相關聯的時序圖，且圖8B顯示與輸入資料為「11」且權重為「0」的情況相關聯的時序圖。
參照圖8A，由於輸入資料的MSB的反轉值（即Inv[X1]）為「0」，因此第二電晶體T2在整個時間段內被關斷。此外，由於儲存於節點N3上的互補權重W_b為「0」，因此即使第二通道閘極電晶體PG2在自t2至t3的時間段期間被導通，電晶體T3亦不被導通。在此種情況下，在自t1至t4的時間段期間，局部計算線LCL的電壓位準可維持作為初始值的「1」。
在自t3至t4的時間段期間，「1」作為輸入資料的LSB（即[X0]）被輸入至字元線WL W，且因此，第一通道閘極電晶體PG1被導通。在此種情況下，「1」作為儲存於節點N1上的權重「W」被輸出至局部位元線LBL，且因此，局部位元線LBL的電壓位準可自「0」轉變為「1」。
之後，在訊號eLOP被啟用的t4處，當局部計算線LCL與局部位元線LBL之間發生電荷共享時，局部計算線LCL及局部位元線LBL的電壓值可維持「1」。
參照圖8B，即使局部計算線LCL的電壓值在自t1至t4的時間段期間維持在「1」，在t3處，由於「1」是儲存於節點N3上的互補權重W_b以及訊號CSSE的啟用，局部計算線LCL的電壓值自「1」轉變為「0」。在自t3至t4的時間段期間，由於輸入資料的LSB（即[X0]）被輸入至字元線WL W，因此作為儲存於節點N3上的權重「W」的「0」被輸出至局部位元線LBL。因此，局部位元線LBL的電壓值可維持「0」。之後，在訊號eLOP被啟用的t4處，當局部計算線LCL與局部位元線LBL之間發生電荷共享時，局部計算線LCL及局部位元線LBL的電壓值可維持「0」。
圖9是示出根據本揭露實施例的記憶體裝置200的配置的圖。圖10是示出圖9所示局部陣列的配置的圖。
參照圖9及圖10，記憶體裝置200可包括記憶體胞元陣列210、控制邏輯電路220、列解碼器230、行解碼器240、預充電電路250及處理電路260。圖9所示記憶體裝置200與圖1所示記憶體裝置100非常相似，且因此，將省略附加的說明以避免冗餘。
記憶體胞元陣列210可包括多個局部陣列。在實施例中，局部陣列被佈置成矩陣的形狀（例如，尺寸為16×8）。每一局部陣列可包括多個SRAM胞元及讀出電路。圖10所示的每一SRAM胞元可與參照圖2闡述的SRAM胞元相同，且讀出電路可與圖4所示讀出電路相同。在實施例中，局部陣列可包括16個SRAM胞元，且一個局部陣列中所包括的SRAM胞元可共享局部位元線LBL、局部計算線LCL、互補局部位元線LBL_b、全域位元線GBL及互補全域位元線GBL_b。然而，一個局部陣列中所包括的SRAM胞元不需要共享字元線。亦即，字元線WL C、WL Wb及WBw可與一個局部陣列中所包括的SRAM胞元中的每一者連接。
列解碼器230可包括多個局部列解碼器。在實施例中，如圖9所示，存在16個局部列解碼器230_1至230_16。每一局部列解碼器可選擇並驅動為每一列設置的局部陣列的SRAM胞元。舉例而言，第一局部列解碼器230_1可選擇並驅動與第一字元線WLs[1]連接的SRAM胞元。如圖2所示，第一字元線WLs[1]可包括字元線WL C、WL Wb及WBw。第一局部列解碼器230_1可藉由字元線WL C及WBw向局部陣列提供2位元輸入資料iAct_01[1:0]。
行解碼器240可選擇包括所選擇SRAM胞元的局部陣列的全域位元線對GBL及GBL_b。局部陣列中所包括的SRAM胞元可共享全域位元線對GBL及GBL_b。
圖11是示出如何使用圖9所示記憶體裝置執行MAC運算的圖。為了圖式的簡潔起見，僅示出構成記憶體胞元陣列210的局部陣列，且將參照圖9至圖11給出說明。
記憶體裝置200可作為對輸入資料與權重執行乘法運算的人工神經網路來操作。舉例而言，權重可與人工神經網路的節點相關聯，且乘法運算可為節點的運算。在執行MAC運算之前，可執行用於將權重儲存於SRAM胞元中的程式操作。舉例而言，局部陣列[1]的SRAM胞元之中執行MAC運算的SRAM胞元可儲存權重「1」；局部陣列[2]的SRAM胞元之中執行MAC運算的SRAM胞元可儲存權重「1」；且局部陣列[3]的SRAM胞元之中執行MAC運算的SRAM胞元可儲存權重「0」。如以上說明所示，局部陣列[8]的SRAM胞元之中執行MAC運算的SRAM胞元可儲存權重「1」。下面，為了便於說明，假設權重儲存於參照圖4闡述的與字元線WL C、WL Wb及WL W共同連接的SRAM胞元中。
列解碼器230可向記憶體胞元陣列210提供輸入資料。舉例而言，第一局部列解碼器230_1可藉由第一字元線WLs[1]向局部陣列[1]至局部陣列[8]提供2位元輸入資料iAct_01[1:0]。詳細而言，第一局部列解碼器230_1可向局部陣列[1]的第一SRAM胞元提供輸入資料「10」。輸入資料「10」可由灰色陰影來標記。第一局部列解碼器230_1可向局部陣列[2]的第一SRAM胞元提供輸入資料「10」，且可向局部陣列[3]的第一SRAM胞元提供輸入資料「11」。如上所述，第一局部列解碼器230_1可向局部陣列[8]的第一SRAM胞元提供輸入資料「10」。
當輸入資料iAct_01[1:0]（即，「10」）藉由第一字元線WLs[1]傳輸時，可對輸入資料iAct_01[1:0]與儲存於每一SRAM胞元中的權重執行部分乘積（partial product）。舉例而言，局部陣列[1]的第一SRAM胞元可對輸入資料「10」（詳細而言，「00」，其中輸入資料「10」的MSB被反轉）與權重「1」執行乘法運算作為第一部分積PP1_R1；局部陣列[2]的第一SRAM胞元可對輸入資料「10」與權重「1」執行乘法運算作為第二部分積PP2_R1；局部陣列[3]的第一SRAM胞元可對輸入資料「10」與權重「0」執行乘法運算作為第三部分積PP3_R1。如以上說明所示，局部陣列[8]的第一SRAM胞元可對輸入資料「10」與權重「1」執行乘法運算作為第八第一部分積PP81_R1。根據上述部分積，局部陣列[1]至局部陣列[8]的SRAM胞元可藉由全域位元線GBL[1]至GBL[8]輸出作為部分積結果的「10」、「10」、「11」、「10」、「10」、「00」、「10」、「10」及「10」。
同時，在與一個局部行解碼器連接的局部陣列中執行的MAC運算可以相同的方式在與另一局部行解碼器連接的局部陣列中執行。舉例而言，與第二局部列解碼器230_2連接的局部陣列[1]至局部陣列[8]可藉由全域位元線GBL[1]至GBL[8]分別輸出作為部分積結果的「00」、「00」、…、「11」。此外，與第十六局部列解碼器230_16連接的局部陣列[1]至局部陣列[8]可藉由全域位元線GBL[1]至GBL[8]分別輸出作為部分積結果的「00」、「00」、…、「01」。
圖12是示出如何藉由使用圖11所示記憶體裝置來對執行MAC運算的結果進行累加的圖。
在實施例中，可在相同的時序處自每一列輸出部分積結果。舉例而言，當需要將部分積結果相加時，可在與局部列解碼器230_1至230_16連接的局部陣列中同時執行MAC運算。在與一條全域位元線連接的局部陣列中執行MAC運算的結果可被同時輸出至全域位元線。舉例而言，部分積結果PP1_R1、PP1_R2、…、PP1_R16可自與第一全域位元線GBL[1]連接的局部陣列輸出，且與部分積結果PP1_R1、PP1_R2、…、PP1_R16中的每一者對應的電荷可累積於第一全域位元線GBL[1]上。如以上說明所示，在其餘局部陣列中執行的部分積的結果可被輸出至全域位元線GBL[2]至GBL[16]。
在實施例中，可在每一列中在不同時間輸出部分積結果。舉例而言，當不需要將部分積結果相加時，不需要在相同的時序處輸出部分積結果。舉例而言，在與第一局部列解碼器230_1連接的局部陣列中執行MAC運算之後，可在與第二局部列解碼器230_2連接的局部陣列中執行MAC運算。
圖13是與和記憶體裝置200的一條全域位元線連接的局部陣列及預充電電路相關聯的電路圖。
參照圖4、圖9及圖13，在對全域位元線GBL的電壓進行演算之前，可如圖13所示對與一條全域位元線GBL連接的組件進行建模。舉例而言，一個局部陣列可由「3Cp」來表示。在圖13中，Cp可表示由局部位元線LBL與第一通道閘極電晶體PG1的接面形成的接面電容，且2Cp可表示由局部計算線LCL與電晶體T1及T2的接面形成的接面電容。在圖13中，C GBL可表示全域位元線GBL的電容，且C SH可表示輸出開關控制訊號SWCTRL的行解碼器240的輸出端子的任何其他電容分量。
根據電荷量與電容之間的關係的公式，全域位元線GBL的電壓可由下面的等式2表示。在下面的等式2中，∆V表示每一局部陣列的電壓變化。 [等式2]
根據以上等式2，由於局部陣列的電容之和大於其餘的電容C GBL及C SH，因此根據MAC運算結果的值的全域位元線GBL的電壓V GBL的線性度可被視為得到維持。根據本揭露的記憶體裝置可藉由使用局部計算線LCL與局部位元線LBL之間的電荷共享來執行MAC運算，且因此，可獲得其線性度相似於實際理想值的類比MAC電壓。記憶體裝置200可包括閘極接收預充電訊號PCH的第一電晶體及閘極接收放電訊號DCH的第二電晶體。
圖14是示出如何對累積於全域位元線上的MAC運算的結果進行處理的圖。
參照圖9、圖11及圖14，處理電路160可包括類比數位轉換器242及移位加法器244。
在與第一全域位元線GBL[1]連接的局部陣列中執行MAC運算的結果PR1_R1、PR1_R2及PR1_R16可在第一全域位元線GBL[1]上累加以產生累加結果，且累加結果可被輸入至ADC 242。ADC 242可基於累加結果輸出第一部分MAC值pMAC[1]。如以上說明所示，ADC 242可輸出第七部分MAC值pMAC[7]及第八部分MAC值pMAC[8]。
移位加法器244可接收第一部分MAC值pMAC[1]至第八部分MAC值pMAC[8]。移位加法器244可基於第一部分MAC值pMAC[1]至第八部分MAC值pMAC[8]輸出完整形式的MAC運算結果。舉例而言，移位加法器244可將2 0與第一部分MAC值pMAC[1]相乘，可將2 6與第七部分MAC值pMAC[7]相乘，可將(-2) 7與第八部分MAC值pMAC[8]相乘，且將相乘的結果相加。此處，(-2) 7可乘以部分MAC值來表示負的MAC運算結果。
圖15是示出根據本揭露實施例的執行MAC運算的方法的流程圖。
參照圖1、圖4及圖15，在操作S110中，對SRAM胞元執行程式操作。舉例而言，程式操作可將權重儲存於SRAM胞元中。權重「W」可藉由字元線WL Wb及WL W被輸入至SRAM胞元，且權重「W」及互補權重W_b可分別被儲存於節點N2及節點N3上。
在操作S120中，SRAM胞元接收多位元輸入資料。
在操作S130中，SRAM胞元藉由使用第一通道閘極電晶體PG1來確定局部位元線LBL的電壓位準，第一通道閘極電晶體PG1因應於藉由字元線WL W輸入的輸入資料的LSB、儲存於節點N2上的權重「W」以及局部位元線LBL的電壓的初始值操作。
在操作S140中，SRAM胞元藉由使用因應於儲存於SRAM胞元中的互補權重W_b而操作的第一電晶體T1、因應於藉由字元線WL C輸入的輸入資料的MSB的反轉值而操作的第二電晶體T2以及局部計算線LCL的電壓的初始值來確定局部計算線LCL的電壓位準。在實施例中，確定局部計算線LCL的電壓位準與確定局部位元線LBL的電壓位準可同時執行或在不同時間執行。
在實施例中，在SRAM胞元中執行MAC運算之前，預充電電路150可對局部計算線LCL預充電，且可對局部位元線LBL放電。
在操作S150中，局部計算線LCL與局部位元線LBL電性連接，使得局部計算線LCL的電荷與局部位元線LBL的電荷被共享。之後，局部計算線LCL及局部位元線LBL可與全域位元線GBL電性連接，且因此，共享電荷可藉由全域位元線GBL輸出。
在操作S160中，確定與共享電荷對應的電壓位準。舉例而言，處理電路160的類比數位轉換器可對全域位元線GBL的電壓位準進行偵測，且因此可輸出與偵測出的電壓位準對應的MAC值。
圖16是根據實施例的應用包括SRAM的儲存裝置的系統1000的圖。圖16的系統1000可為行動系統，例如便攜式通訊終端（例如，行動電話）、智慧型手機、平板個人電腦（personal computer，PC）、可穿戴裝置、醫療保健裝置或物聯網（Internet of thing，IOT）裝置。然而，圖16的系統1000不必限於行動系統，且可為PC、膝上型電腦、伺服器、媒體播放器或汽車裝置（例如，導航裝置）。
參照圖16，系統1000可包括主處理器1100、記憶體（例如，1200a及1200b）及儲存裝置（例如，1300a及1300b）。另外，系統1000可包括影像捕捉裝置1410、使用者輸入裝置1420、感測器1430、通訊裝置1440、顯示器1450、揚聲器1460、電源供應裝置1470及連接介面1480中的至少一者。
主處理器1100可控制系統1000的所有操作，更具體而言，系統1000中所包括的其他組件的操作。主處理器1100可被實施為通用處理器、專用處理器或應用處理器。
主處理器1100可包括至少一個中央處理單元（central processing unit，CPU）核心1110，且更包括被配置為對記憶體1200a及1200b及/或儲存裝置1300a及1300b進行控制的控制器1120。在一些實施例中，主處理器1100可更包括加速器1130，加速器1130是用於例如人工智慧（artificial intelligence，AI）資料操作的高速資料操作的專用電路。加速器1130可包括圖形處理單元（graphics processing unit，GPU）、神經處理單元（neural processing unit，NPU）及/或資料處理單元（data processing unit，DPU），且被實施為與主處理器1100的其他組件在實體上分離的晶片。
記憶體1200a及1200b可用作系統1000的主記憶體裝置。儘管記憶體1200a及1200b中的每一者可包括揮發性記憶體，例如靜態隨機存取記憶體（SRAM）及/或動態RAM（dynamic RAM，DRAM），但是記憶體1200a及1200b中的每一者可包括非揮發性記憶體，例如快閃記憶體、相變RAM（phase-change RAM，PRAM）及/或電阻RAM（resistive RAM，RRAM）。記憶體1200a及1200b可在與主處理器1100相同的封裝中實施。
在實施例中，記憶體1200a及1200b中的至少一者可包括參照圖1至圖15闡述的SRAM胞元。記憶體1200a及1200b中的至少一者可作為對多位元輸入資料及權重執行MAC運算的人工神經網路來操作。若為了MAC運算而執行主處理器1100與記憶體裝置之間的資料傳輸，此將導致功耗增加及演算效率降低。然而，根據本揭露的實施例，MAC運算完全由記憶體1200a及1200b中的至少一者來執行。因此，可防止由資料傳輸引起的功耗，且可提高演算效率。
儲存裝置1300a及1300b可用作非揮發性儲存裝置，所述非揮發性儲存裝置被配置為不管是否向其供電均儲存資料，且具有較記憶體1200a及1200b大的儲存容量。儲存裝置1300a及1300b可分別包括儲存控制器（STRG CTRL）1310a及1310b以及被配置為經由儲存控制器1310a及1310b的控制來儲存資料的非揮發性記憶體（Non-Volatile Memory，NVM）1320a及1320b。儘管NVM 1320a及1320b可包括具有二維（two-dimensional，2D）結構或三維（three-dimensional，3D）V-反及閘（NAND）結構的快閃記憶體，但是NVM 1320a及1320b可包括其他類型的NVM（例如PRAM及/或RRAM）。
儲存裝置1300a及1300b可在實體上與主處理器1100分離，且包括在系統1000中或者在與主處理器1100相同的封裝中實施。另外，儲存裝置1300a及1300b可具有各種類型的固態裝置（solid-state device，SSD）或記憶體卡，且藉由介面（例如將在下面闡述的連接介面1480）與系統100的其他組件可移除地組合。儲存裝置1300a及1300b可為應用例如通用快閃儲存器（universal flash storage，UFS）、嵌入式多媒體卡（embedded multi-media card，eMMC）或非揮發性快速記憶體（non-volatile memory express，NVMe）等標準協定的裝置，但不限於此。
影像捕捉裝置1410可捕捉靜止影像或移動影像。影像捕捉裝置1410可包括照相機、攝像機及/或網路攝像頭。
使用者輸入裝置1420可接收由系統1000的使用者輸入的各種類型的資料，且包括觸控板、小鍵盤、鍵盤、滑鼠及/或麥克風。
感測器1430可對可自系統1000的外部獲得的各種類型的物理量進行偵測，並將所偵測的物理量轉換成電性訊號。感測器1430可包括溫度感測器、壓力感測器、照度感測器、位置感測器、加速度感測器、生物感測器及/或陀螺儀感測器。
通訊裝置1440可根據各種通訊協定在系統1000外部的其他裝置之間發送及接收訊號。通訊裝置1440可包括天線、收發器及/或數據機。
顯示器1450及揚聲器1460可用作輸出裝置，所述輸出裝置被配置為分別向系統1000的使用者輸出視覺資訊及聽覺資訊。
電源供應裝置1470可適當地轉換自嵌入在系統1000中的電池（未示出）及/或外部電源供應的電力，並將所轉換的電力供應至系統1000的組件中的每一者。
連接介面1480可提供系統1000與外部裝置之間的連接，所述外部裝置連接至系統1000且能夠向系統1000發送資料並自系統1000接收資料。連接介面1480可藉由使用各種介面方案（例如先進技術附件（advanced technology attachment，ATA）、串列ATA（serial ATA，SATA）、外部SATA（external SATA，e-SATA）、小型電腦小型接口（small computer small interface，SCSI）、串列附接SCSI（serial attached SCSI，SAS）、周邊組件互連（peripheral component interconnection，PCI）、PCI快速（PCI express，PCIe）、NVMe、電機電子工程師協會（Institute of Electrical and Electronic Engineer，IEEE）1394、通用串列匯流排（universal serial bus，USB）介面、安全數位（secure digital，SD）卡介面、多媒體卡（MMC）介面、eMMC介面、UFS介面、嵌入式UFS（eUFS）介面及緊湊型快閃（compact flash，CF）卡介面）來實施。
根據本揭露，可提供一種被配置為基於電荷共享對多位元資料執行MAC運算的SRAM胞元。
根據本揭露，可提供一種被配置為在不使用例如電容器等單獨的儲存元件的情況下執行MAC運算的SRAM胞元。
根據本揭露，由於基於電荷共享對多位元資料執行MAC運算，因此可獲得良好的線性度。
儘管已參照本揭露的實施例闡述了本揭露，然而對於此項技術中具有通常知識者而言將顯而易見，在不背離在隨附申請專利範圍中陳述的本揭露的精神及範圍的條件下，可對其進行各種改變及潤飾。
[1]～[8]:局部陣列 100、200:記憶體裝置 110、210:記憶體胞元陣列 120、220:控制邏輯電路 130、230:列解碼器 140、240:行解碼器 150、250:預充電電路 160、260:處理電路 230_1:第一局部列解碼器/局部列解碼器 230_2:第二局部列解碼器/局部列解碼器 230_3～230_15:局部列解碼器 230_16:第十六局部列解碼器/局部列解碼器 242:類比數位轉換器 244:移位加法器 1000:系統 1100:主處理器 1110:中央處理單元（CPU）核心 1120:控制器 1130:加速器 1200a、1200b:記憶體 1300a、1300b:儲存裝置 1310a、1310b:儲存控制器 1320a、1320b:非揮發性記憶體（NVM） 1410:影像捕捉裝置 1420:使用者輸入裝置 1430:感測器 1440:通訊裝置 1450:顯示器 1460:揚聲器 1470:電源供應裝置 1480:連接介面 ADDR:位址 CMD:命令 Cp:接面電容 CSS:接地計算線 CSSE:電壓/訊號 CTRL:控制訊號 C GBL:電容 C SH:電容分量/電容 DATA:資料 DCH:放電訊號 eLBL、eLBL_b、eLOP:訊號 GBL:全域位元線 GBL_b:互補全域位元線/全域位元線 GBL[1]:全域位元線/第一全域位元線 GBL[2]～GBL[8]:全域位元線 iAct[1:0]:輸入資料 iAct_01[1:0]:2位元輸入資料/輸入資料 INV1:反相器/第一反相器 INV2:反相器/第二反相器 Inv[X1]:反轉值 LBL:局部位元線 LBL_b:互補局部位元線 LCL:局部計算線 N1、N2、N3、N4、N5:節點 PCH:預充電訊號 PG1:第一通道閘極電晶體/通道閘極電晶體/電晶體 PG2:第二通道閘極電晶體/通道閘極電晶體 pMAC[1]:第一部分MAC值 pMAC[7]:第七部分MAC值 pMAC[8]:第八部分MAC值 PP1_R1:第一部分積/部分積結果/結果 PP1_R2～PP1_R16:部分積結果/結果 PP2_R1:第二部分積 PP3_R1:第三部分積 PP8_R1:第八部分積 S110、S120、S130、S140、S150、S160:操作 SW、SW1、SW2、SW3:開關 SWCTRL:開關控制訊號 t0、t1、t2、t3、t4、t5:時間 T1:第一電晶體/電晶體 T2:第二電晶體/電晶體 T3、T4:電晶體 VDD、VSS:電壓值 W:權重 W_b:互補權重 WL、WL C、WL W、WL Wb:字元線 WLs[1]:第一字元線 [X0]:最低有效位元（LSB）
藉由參照附圖詳細闡述本揭露的實施例，本揭露的上述及其他目的及特徵將變得顯而易見。 圖1是示出根據本揭露實施例的記憶體裝置的配置的圖。 圖2是根據本揭露實施例的SRAM胞元的電路圖。 圖3A是示出圖2所示局部位元線與局部計算線之間電荷共享的圖。 圖3B是示出由圖2所示SRAM胞元執行的多位元MAC運算的表。 圖4是根據本揭露實施例的SRAM胞元及讀出電路的電路圖。 圖5A及圖5B是用於闡述圖4所示SRAM胞元及讀出電路的操作的時序圖。 圖6A及圖6B是用於闡述圖4所示SRAM胞元及讀出電路的操作的時序圖。 圖7A及圖7B是用於闡述圖4所示SRAM胞元及讀出電路的操作的時序圖。 圖8A及圖8B是用於闡述圖4所示SRAM胞元及讀出電路的操作的時序圖。 圖9示出根據本揭露實施例的記憶體裝置的配置。 圖10是示出圖9所示局部陣列的配置的圖。 圖11是示出如何使用圖9所示記憶體裝置執行MAC運算的圖。 圖12是示出如何藉由使用圖11所示記憶體裝置來對執行MAC運算的結果進行累加的圖。 圖13是與和記憶體裝置的一條全域位元線連接的局部陣列及預充電電路相關聯的電路圖。 圖14是示出如何對累積於全域位元線上的MAC運算的結果進行處理的圖。 圖15是示出根據本揭露實施例的執行MAC運算的方法的流程圖。 圖16是示出應用根據本揭露實施例的包括SRAM胞元的記憶體裝置的系統的圖。
CSSE:電壓
eLBL、eLBL_b、eLOP:訊號
GBL:全域位元線
GBL_b:互補全域位元線
INV1:反相器/第一反相器
INV2:反相器/第二反相器
Inv[X1]:反轉值
LBL:局部位元線
LBL_b:互補局部位元線
LCL:局部計算線
N1、N2、N3、N4、N5:節點
PG1:第一通道閘極電晶體/通道閘極電晶體/電晶體
PG2:第二通道閘極電晶體/通道閘極電晶體/電晶體
SW1、SW2、SW3:開關
T1:第一電晶體/電晶體
T2:第二電晶體/電晶體
T3、T4:電晶體
WLC、WLW、WLWb:字元線
[X0]:最低有效位元(LSB)

Claims (20)

  1. 一種靜態隨機存取記憶體（SRAM）胞元，包括： 第一通道閘極電晶體，包括與第一字元線連接的閘極電極、與局部位元線連接的第一端及第二端； 第一反相器，包括與所述第一通道閘極電晶體的所述第二端連接的輸出端子及輸入端子； 第二反相器，包括與所述第一通道閘極電晶體的所述第二端連接的輸入端子及輸出端子； 第二通道閘極電晶體，包括與第二字元線連接的閘極電極、與所述第一反相器的所述輸入端子及所述第二反相器的所述輸出端子連接的第一端、以及與互補局部位元線連接的第二端； 第一電晶體，包括與所述第二通道閘極電晶體的所述第一端連接的閘極電極、與局部計算線連接的第一端及第二端；以及 第二電晶體，包括與第三字元線連接的閘極電極、與所述局部計算線連接的第一端及與接地電極連接的第二端。
  2. 如請求項1所述的靜態隨機存取記憶體胞元，其中由所述局部計算線、所述第一電晶體及所述第二電晶體的接面形成的接面電容是由所述局部位元線與所述第一通道閘極電晶體的接面形成的接面電容的兩倍。
  3. 如請求項1所述的靜態隨機存取記憶體胞元，其中所述第一反相器的所述輸出端子及所述第二反相器的所述輸入端子儲存基於輸入至所述第一字元線的第一訊號及輸入至所述第二字元線的第二訊號的權重，且 其中所述第一反相器的所述輸入端子及所述第二反相器的所述輸出端子儲存基於輸入至所述第一字元線的所述第一訊號及輸入至所述第二字元線的所述第二訊號的互補權重。
  4. 如請求項3所述的靜態隨機存取記憶體胞元，其中輸入資料的最低有效位元（LSB）被輸入至所述第一字元線，且所述輸入資料的最高有效位元（MSB）的反轉值被輸入至所述第三字元線。
  5. 如請求項4所述的靜態隨機存取記憶體胞元，其中，因應於輸入至所述第一字元線的所述最低有效位元，所述第一通道閘極電晶體將所述權重傳輸至所述局部位元線或者使得能夠維持所述局部位元線的初始值。
  6. 如請求項4所述的靜態隨機存取記憶體胞元，其中，因應於所述互補權重，所述第一電晶體將所述局部計算線與所述接地電極連接或者使得能夠維持所述局部計算線的初始值，且 其中，因應於輸入至所述第三字元線的所述最高有效位元的所述反轉值，所述第二電晶體將所述局部計算線與所述接地電極連接或者使得能夠維持所述局部計算線的所述初始值。
  7. 如請求項6所述的靜態隨機存取記憶體胞元，更包括： 第一開關，被配置為將所述局部計算線與所述局部位元線電性連接；以及 第二開關，被配置為將電性連接的所述局部計算線與所述局部位元線和全域位元線電性連接。
  8. 一種記憶體裝置，包括： 交叉耦合反相器； 第一通道閘極電晶體，被配置為因應於輸入資料的最低有效位元（LSB）將儲存於所述交叉耦合反相器的第一節點上的權重傳輸至局部位元線； 第二通道閘極電晶體，被配置為將儲存於所述交叉耦合反相器的第二節點上的互補權重傳輸至互補局部位元線； 第一電晶體，被配置為因應於所述互補權重將儲存於局部計算線上的電荷輸出至接地計算線； 第二電晶體，被配置為因應於所述輸入資料的最高有效位元（MSB）的反轉值，使儲存於所述局部計算線上的所述電荷放電；以及 讀出電路， 其中，因應於所述互補局部位元線的電壓，所述讀出電路使輸出至所述接地計算線的所述電荷放電，並將所述局部計算線電性連接至所述局部位元線。
  9. 如請求項8所述的記憶體裝置，其中所述讀出電路包括： 第三電晶體，被配置為因應於所述互補局部位元線的所述電壓傳輸被輸出至所述接地計算線的所述電荷； 第四電晶體，被配置為將由所述第三電晶體傳輸的所述電荷輸出至接地電極； 第一開關，被配置為將所述局部計算線電性連接至所述局部位元線；以及 第二開關，被配置為將電性連接的所述局部計算線與所述局部位元線和全域位元線電性連接。
  10. 如請求項8所述的記憶體裝置，更包括： 預充電電路，被配置為對所述局部計算線及所述局部位元線進行預充電或放電。
  11. 如請求項8所述的記憶體裝置，更包括： 列解碼器，被配置為選擇及驅動字元線，藉由所述字元線傳輸所述輸入資料的所述最低有效位元及所述輸入資料的所述最高有效位元的所述反轉值；以及 行解碼器，被配置為選擇與電性連接的所述局部計算線和所述局部位元線電性連接的全域位元線。
  12. 如請求項11所述的記憶體裝置，更包括： 類比數位轉換器，被配置為對所述全域位元線的電壓位準進行偵測並輸出與所述電壓位準對應的值，所述全域位元線被輸出有藉由所述局部計算線與所述局部位元線的電性連接所共享的電荷；以及 移位加法器，被配置為對自所述類比數位轉換器輸出的所述值執行移位相加。
  13. 如請求項11所述的記憶體裝置，更包括： 控制邏輯電路，被配置為自外部接收命令及位址，並基於所述命令及所述位址產生用於選擇所述字元線的列位址及用於選擇所述全域位元線的行位址。
  14. 如請求項8所述的記憶體裝置，其中由所述局部計算線、所述第一電晶體及所述第二電晶體的接面形成的接面電容是由所述局部位元線與所述第一通道閘極電晶體的接面形成的接面電容的兩倍。
  15. 一種記憶體裝置，包括： 第一靜態隨機存取記憶體（SRAM）胞元，被配置為儲存第一節點上的第一權重及第二節點上的第一互補權重，其中所述第一靜態隨機存取記憶體胞元包括： 第一通道閘極電晶體，被配置為因應於第一輸入資料的最低有效位元（LSB）將所述第一權重輸出至第一局部位元線； 第一電晶體，被配置為因應於所述第一互補權重將第一局部計算線與接地電極連接；以及 第二電晶體，被配置為因應於所述第一輸入資料的最高有效位元（MSB）的反轉值，將所述第一局部計算線與所述接地電極連接； 第一讀出電路，被配置為將所述第一局部計算線及所述第一局部位元線與全域位元線電性連接； 第二靜態隨機存取記憶體胞元，被配置為儲存第三節點上的第二權重及第四節點上的第二互補權重，其中所述第二靜態隨機存取記憶體胞元包括： 第三通道閘極電晶體，被配置為因應於第二輸入資料的最低有效位元將所述第二權重輸出至第二局部位元線； 第三電晶體，被配置為因應於所述第二互補權重將第二局部計算線與所述接地電極連接；以及 第四電晶體，被配置為因應於所述第二輸入資料的最高有效位元的反轉值，將所述第二局部計算線與所述接地電極連接；以及 第二讀出電路，被配置為將所述第二局部計算線及所述第二局部位元線與所述全域位元線電性連接。
  16. 如請求項15所述的記憶體裝置，更包括： 預充電電路，被配置為對所述第一局部計算線及所述第二局部計算線以及所述第一局部位元線及所述第二局部位元線進行預充電或放電。
  17. 如請求項15所述的記憶體裝置，更包括： 第一局部列解碼器，被配置為選擇及驅動第一字元線，藉由所述第一字元線傳輸所述第一輸入資料的所述最低有效位元及所述第一輸入資料的所述最高有效位元的所述反轉值； 第二局部列解碼器，被配置為選擇及驅動第二字元線，藉由所述第二字元線傳輸所述第二輸入資料的所述最低有效位元及所述第二輸入資料的所述最高有效位元的所述反轉值；以及 行解碼器，被配置為選擇所述全域位元線。
  18. 如請求項15所述的記憶體裝置，更包括： 類比數位轉換器，被配置為對所述全域位元線的電壓位準進行偵測並輸出與所述全域位元線的所述電壓位準對應的值；以及 移位加法器，被配置為對自所述類比數位轉換器輸出的所述值執行移位相加。
  19. 如請求項15所述的記憶體裝置，更包括： 控制邏輯電路，被配置為自外部接收命令及位址，並基於所述命令及所述位址產生用於選擇第一字元線及第二字元線的列位址以及用於選擇所述全域位元線的行位址。
  20. 如請求項15所述的記憶體裝置，其中由所述第一局部計算線、所述第一電晶體及所述第二電晶體的接面形成的接面電容是由所述第一局部位元線與所述第一通道閘極電晶體的接面形成的接面電容的兩倍，且 其中由所述第二局部計算線、所述第三電晶體及所述第四電晶體的接面形成的接面電容是由所述第二局部位元線與所述第三通道閘極電晶體的接面形成的接面電容的兩倍。
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