TWI435325B - 具有和儲存電容器串聯之互補式金氧半導體相容非依電性儲存元件的隨機存取記憶體 - Google Patents

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Description

具有和儲存電容器串聯之互補式金氧半導體相容非依電性儲存元件的隨機存取記憶體 發明領域
本揭露之實施例是關於電子電路之領域。特別是關於具有和儲存電容器串聯之互補式金氧半導體相容非依電性儲存元件的數位記憶體。
 發明背景
標準DRAM使用一電容器儲存一電荷。優點包括快速讀取及真正的隨機存取，但是該裝置是依電性的且需要再新以維持所儲存的電荷。序號為5,995,409以及6,222,216之美國專利描述了具有專用於非依電性儲存的一些相鄰記憶體空間的DRAM。這藉由將電容器“短路”至“1”或“0”而實現以提供非依電性-但是不可規劃-數位記憶體。
快閃記憶體(NOR及NAND類型)提供一種可再程式化非依電性記憶體。由於浮閘電晶體-或分離通道浮閘電晶體之限制，快閃記憶體讀取時間相對較慢-形成了快閃記憶體晶胞之基礎。在標準快閃中，為了對浮閘電晶體進行規劃以寫入及擦除，電晶體區域被重摻雜。這在汲極與源極之間產生一高臨界電壓(大約1V)，相對於習知領域中的電源供應電壓(大約1.8V)。此相對較高的臨界電壓被需要用以避免未選擇的非依電性記憶體晶胞中的“無意干擾”。當(大約)1.5V施加給控制閘極以選擇電晶體時，從源極到汲極的電流之數量相應地相對較低，因此電路需要一相對較長的時間驅動連接於浮閘電晶體之位元線。因此，例如，用以感測電流所需的時間-對應被儲存的電荷-比標準DRAM中的感測時間更長。當非依電性記憶體系統需要多位準(不僅是1位元二進制)儲存時，此挑戰更複雜且對於裝置及電路最佳化更糟。
分離通道快閃(在90年代發展)使用一分離通道浮閘電晶體提供可再程式化非依電性記憶體，但是此等具有許多限制，例如需要源極端程式化以及快閃記憶體之較慢的讀取時間。
依據本發明之一實施例，係特地提出一種用於提供非依電性儲存的記憶體裝置，包含：以一矩陣組態排列的多個列線以及多個行線；以及一記憶體晶胞，耦接於該等行線中的一者以及該等列線中的一者且包括：一電容器，具有耦接於一儲存節點的一第一板；一互補式金氧半導體相容非依電性儲存元件，包含耦接於該儲存節點的一第一節點且被組配成用以維持對應一二進制值的一電荷；以及一存取電晶體，包含一字線閘極、一第一節點以及一第二節點，該字線閘極耦接於該等列線中的該一者、該第一節點耦接於該電容器之一第二板，且該第二節點耦接於該等行線中的該一者。
圖式簡單說明
多個實施例結合附圖由以下詳細描述將被容易理解。本揭露之實施例透過舉例被描述且在附圖之圖式中沒有限制。
第1圖描述了依據各個實施例的具有和儲存電容器串聯之互補式金氧半導體相容非依電性儲存元件的一隨機存取記憶體晶胞；第2圖描述了依據各個實施例的具有和儲存電容器串聯之一浮閘電晶體儲存元件的一隨機存取記憶體晶胞；第3圖描述了依據各個實施例的具有和儲存電容器串聯之存取電路、CMOS相容非依電性儲存元件的隨機存取記憶體晶胞陣列；第4圖描述了依據各個實施例的包括具有和儲存電容器串聯之CMOS相容非依電性儲存元件的記憶體晶胞之一記憶體裝置的一計算系統；以及第5圖顯示了依據各個實施例的被編譯成GDS或GDSII資料格式的一硬體設計說明之一方塊圖。
 較佳實施例之詳細說明
在以下詳細描述中，給出形成其一部分的附圖之參考，且本揭露可藉以實施的說明實施例被顯示。需明白的是，其他實施例可被使用，且在不背離本揭露之範圍下可作出結構或邏輯變化。因此，以下詳細描述不應以一限制意義獲得，且多個實施例之範圍由附加的申請專利範圍及其等等效定義。
接著各個操作可以有助於理解實施例的一方式被描述為多個離散操作；然而，描述之順序不應被解讀為表示該等操作是順序相依的。而且，多個實施例可具有比所描述的操作更少的操作。多個離散操作之一描述不應被解讀為表示所有操作是必需的。
詞語“耦接”及“連接”以及其等衍生物可被使用。應明白的是，該等詞語並不意指為彼此之同義詞。而是，在特定實施例中，“連接”可被用以表示兩個或多個元件彼此直接物理或電氣接觸。“耦接”可表示兩個或多個元件直接物理或電氣接觸。然而，“耦接”也可表示兩個或多個元件沒有彼此直接接觸，而是彼此協作或互動。
出於描述之目的，以“A/B”之形式的片語表示A或B。出於描述之目的，以“A及/或B”之形式的片語表示“(A)、(B)或(A與B)。為了描述之目的，以“A、B及C中的至少一者”之形式的片語表示“(A)、(B)、(C)、(A與B)、(A與C)、(B與C)或(A、B與C)”。出於描述之目的，以“(A)B”之形式的片語表示“(B)或(AB)”，即A是一可取捨的元件。
此描述可使用片語“在一實施例中”或“在多個實施例中”，這可表示相同或不同實施例中的一者或多者。此外，相對於多個實施例被使用的詞語“包含”、“包括”、“具有”以及類似者是同義的。
多個實施例可包括具有多個列線、行線以及記憶體晶胞的記憶體裝置及系統，且該等記憶體晶胞中的每個包含串聯連接的一存取電晶體、一儲存電容器以及一CMOS相容非依電性儲存元件。選擇電壓可被提供用以選擇一或多個晶胞的列線。預充電電壓可被提供給該等行線以供感測目的。該CMOS相容非依電性儲存元件可儲存對應多個位準的電荷。在多個實施例中，二位準儲存(“1”及“0”)被已知為二進制。在其他實施例中，該多位準儲存可表示為2n ，其中n是一整數。設於CMOS相容非依電性儲存元件與儲存電容器之間的節點可被定義為一儲存節點。在讀取操作期間，一晶胞可被選擇，且該晶胞之儲存節點上的電壓可在對應的行線上感測出，且該二進制值可基於至少被感測的電壓被決定。在行線上感測出的電壓範圍可至少由行線之一電壓相依電容器與儲存電容器之電容比率決定。
第1圖描述了依據各個實施例的具有CMOS相容非依電性儲存元件103及儲存電容器105的一記憶體晶胞100。儲存電容器105可和維持對應一被儲存的二進制值之一電荷的CMOS相容非依電性儲存元件103串聯連接。在多個實施例中，被儲存的二進制值可以是一n位元二進制值。存取電晶體101可與儲存電容器105串聯連接。在多個實施例中，儲存電容器105之一第一板與CMOS相容非依電性儲存元件103之一第一節點都可連接於儲存節點107。而且，儲存電容器105之一第二板可連接於存取電晶體101之一第一節點。在多個實施例中，CMOS相容非依電性儲存元件103之一第二節點可連接於汲極線117且元件103之一第三節點可連接於控制線115。在多個實施例中，存取電晶體101之一第二節點可連接於行線113。存取電晶體101可具有連接於列線111的一字線閘極。
在多個實施例中，CMOS相容非依電性儲存元件103可以是一磁致電阻隨機存取記憶體(MRAM)晶胞、相位變化記憶體(PCM)晶胞或浮閘電晶體(例如，一快閃記憶體晶胞)。
第2圖描述了依據各個實施例的具有串聯的浮閘電晶體203與儲存電容器205之隨機存取記憶體晶胞200。儲存電容器205可與浮閘電晶體203串聯連接。而且，存取電晶體201可與儲存電容器205串聯連接。在多個實施例中，儲存電容器205之一第一板與浮閘電晶體203之一第一節點都可連接於儲存節點207。而且，儲存電容器205之一第二板可連接於存取電晶體201之一第一節點。在多個實施例中，浮閘電晶體203之一第二節點可連接於汲極線217，且浮閘電晶體203之一第三節點可連接於控制線215。在多個實施例中，存取電晶體201之一第二節點可連接於行線213。存取電晶體201可具有連接於列線211的一字線閘極。在多個實施例中，浮閘電晶體203之浮閘可被組配成用以維持對應一被儲存的二進制值之一電荷。在多個實施例中，被儲存的二進制值可以是一n位元二進制值。
在多個實施例中，該行線213可以是一電壓相依元件(例如一擴散接面電容器Cd )，其電容隨著接面之間的反向偏壓增加而減少。在多個實施例中，Cd 之電容與接面之間的反向偏壓加大約0.6V之平方根成反比。行線213可被預先充電至一電壓位準Vp 。因為存取電晶體201之第二節點可連接於行線213，所以該擴散接面電容器Cd 與該儲存電容器205可串聯耦接，因此該預充電電壓Vp 可至少基於兩電容器之電容在它們之間分配。因此，可在行線213上感測出的電壓範圍可由分配給儲存電容器205的電壓決定。在各個實施例中，一較高的預充電電壓Vp(與經常使用的供應電壓(是3V、1.8V或更低)比較)可被使用，例如5V。在此一高預充電電壓下，該擴散接面電容器之電容Cd 可減少，因此較多的預充電壓Vp 可被分配給儲存電容器205。因此可在行線213上感測出的電壓範圍甚至更寬。此較寬的電壓感測範圍可特別用於感測儲存在浮閘電晶體203上的n位元二進制值，具有2n 個可能的狀態。而且，由於所使用的相對較高的預充電電壓Vp ，在電壓節點207上的每個個別電壓可較高，因此當考慮雜訊等時，感測此等電壓較容易。
在多個實施例中，在一讀取操作期間，一存取電路(圖未示)可被組配成用以設定列線211上的一選擇電壓、控制線215上的一控制電壓以及汲極線217上的供應電壓。多個實施例不限於任何特定供應或控制電壓。在讀取期間，該存取電路可被組配成用以詢問或感測行線213上的一產生電壓。在多個實施例中，該存取電路可被組配成用於決定與所感測的電壓相關聯的一二進制值。若一負電荷之前已被儲存在浮閘電晶體203之浮閘上，則控制線215上的控制電壓-從而控制閘上的控制電壓-可被浮閘上的被儲存的負電荷“遮蔽”(中性化或補償)。在該情形中，浮閘電晶體203無法被致動，因此沒有電流可流動且沒有電壓可設定在儲存節點207上。對比而言，若之前沒有負電荷被儲存在該浮閘上-或若此一被儲存的負電荷已被擦除-則可能沒有控制電壓之掩蔽，電流可流過浮閘電晶體203且一電壓可設定在儲存節點207上。
在多個實施例中，浮閘上的一被儲存的負電荷可指示一二進制“0”，且該存取電路可被組配成用以將一低位準的感測電壓與一二進制“0”相關聯。換言之，該存取電路可被組配成用以將落於一相對低電壓範圍內的一感測電壓與一二進制“0”相關聯。該存取電路也可被組配成用以將一較大的感測電壓與一二進制“1”相關聯。換言之，該存取電路可被組配成用以將落於一相對較高範圍內的一感測電壓與一二進制“1”相關聯。在浮閘電晶體上的被儲存電荷對應一n位元二進制數字之實施例中(其中n大於1)，該存取電路可被組配成用以感測2n 個電壓中的任何電壓且將每個電壓與一不同的n位元二進制儲存值相關聯。在此等實施例中，被感測的電壓之位準可由浮閘電晶體內的被儲存電荷之一大小決定。
在多個實施例中，該浮閘電晶體可被組配成用以藉fowler-nordheim穿隧或熱電注入寫入或程式化，且這兩個技術都是該項領域內眾所周知的。該存取電路(圖未示)可在多個實施例中被組配成用以執行一寫入或程式化操作。在多個實施例中，該存取電路可被組配成用以將行線213設定至0V、將列線211設定至一選擇電壓，且將控制線215及汲極線217設定至一程式化電壓以寫入浮閘。在多個實施例中，該程式化電壓可大於一供應電壓，且該選擇電壓可等於或接近等於供應電壓。在多個實施例中，該程式化電壓可在6V至8V或其他電壓之間。
在一擦除操作期間，該存取電路(圖未示)可在多個實施例被組配成用以將行線213設定至接地，將列線211設定至一選擇電壓，且將汲極線217設定至一擦除電壓。在多個實施例中，該擦除電壓可大於一供應電壓且該選擇電壓可等於供應電壓。這可產生一“汲極端”擦除。可選擇地，該存取電路可被組配成用以執行一“源極端”擦除。
以上實施例可應用於n通道浮閘電晶體；從而應用於正電壓。相同的概念同樣可應用於使用負電壓的p-通道浮閘電晶體。而且，在多個實施例中，該浮閘電晶體之浮閘上的一被儲存的電壓可對應一二進制“0”，但是在其他實施例中可對應一二進制“1”。
第3圖描述了依據各個實施例的具有存取電路321以及和儲存電容器305及存取電晶體301串聯的CMOS相容非依電性儲存元件303之隨機存取記憶體晶胞陣列300。陣列300可包括以一矩陣組態排列的多個列線311與多個行線313。雖然陣列300被顯示只具有兩個行線及兩個列線-包括四個記憶體晶胞-但是在各個組態中更多的列線、行線以及記憶體晶胞在各個實施例中是可能的。多個實施例不限於任何特定陣列大小。
存取電路321可耦接於該等列線311、多個行線313、多個控制線315以及多個汲極線317。在多個實施例中，存取電路321可被組配成用以將該等列線中的一者或多者設定至一選擇電壓以選擇需被讀取、寫入或擦除的記憶體晶胞之一特定列或多列。在一讀取操作中，在多個實施例中，存取電路321可被組配成用以將一或多個控制線315設定至一控制電壓，以及將一或多個汲極線317設定至一讀取電壓，且感測行線313上的一產生的電壓。在多個實施例中，存取電路321可被組配成用以選擇一個單一字線或記憶體晶胞以擦除。在多個實施例中，對應一被儲存的電荷之二進制值可包含n個位元，且在一讀取操作期間可具有2n 個可能產生的電壓。在此等實施例中，存取電路321可被組配成用以至少基於被感測的電壓決定n位元二進制值。
第4圖描述了依據各個實施例的包括具有CMOS相容非依電性儲存元件之一記憶體裝置的一計算系統。如所示，計算系統/裝置400可包括一或多個處理器402以及系統記憶體404。系統記憶體404可融入本說明書中所描述的一或多個實施例之教示。特別地，系統記憶體404可包括具有串聯連接的CMOS相容非依電性儲存元件、儲存電容器以及存取電晶體之一或多個記憶體晶胞。在多個實施例中，此等CMOS相容非依電性儲存元件可以是一浮閘電晶體。在多個實施例中，其可以是一磁致電阻隨機存取記憶體(MRAM)晶胞或一相位變化記憶體(PCM)晶胞。
另外，計算系統/裝置400可包括大容量儲存裝置406(例如，磁碟、硬碟、CDROM、快閃記憶體等)、輸入/輸出裝置408(例如，鍵盤、游標控制等)以及通訊介面410(例如，網路介面卡、數據機等)。該等元件可通過系統匯流排412(表示一或多個匯流排)彼此耦接。在多個匯流排之情形中，它們可由一或多個匯流排橋接(圖未示)。最後，控制器414可被包括且被組配成用以操作依據多個實施例的記憶體404。
在多個實施例中，一或多個處理器402可包括記憶體快取416。除了本發明之各個實施例的教示之外，電腦系統/裝置400之每個元件可執行該項領域內已知的習知功能。特別地，系統記憶體404及大容量儲存器406可被用以儲存實施一或多個軟體應用程式的程式化指令之一工作複本以及一永久複本。
雖然第4圖描述了一電腦系統，但是該項領域內具有一般知識者將認識到的是，本揭露之實施例可利用使用RAM或其他類型的數位記憶體之其他裝置實施，例如下列但不限於下列：行動電話、個人資料助理(PDA)、遊戲裝置、高清晰度電視(HDTV)裝置、設備、網路裝置、數位音樂播放機、膝上型電腦、可攜式電子裝置、電話以及該項領域內已知的其他裝置。
在各個實施例中，之前所描述的記憶體晶胞在一積體電路中實施。此一積體電路可利用一些硬體設計語音中的任何一者描述，例如下列但不限於下列：VHSIC硬體描述語言(VHDL)或Verilog。編譯設計可以一些資料格式中的任何一者被儲存，例如下列但不限於GDS或GDSII。來源及/或編譯設計可儲存在一些媒體上的任何一者上，例如DVD，但不限於此。
第5圖顯示了依據各個實施例的描述一硬體設計說明501之編譯的一方塊圖，該硬體設計說明501可通過產生描述一積體電路的GDS或DGSII資料格式505的編譯器503執行。
雖然一些實施例在此已被說明且描述以供較佳實施例之描述的目的，但是該項領域內具有通常知識者將瞭解的是，在不背離本發明之範圍下，被考慮用以達成相同目的之各種可選擇及/或等效實施例或實施態樣可代替所示的實施例且被描述。該項領域具有通常知識者容易瞭解的是，依據本揭露的實施例可以各種方式實施。本申請案意指涵蓋此處所討論的實施例之任何修改或變化。因此，已證明意指依據本發明的實施例只被申請專利範圍及其等效限制。
100．．．記憶體晶胞
101．．．存取電晶體
103．．．CMOS相容非依電性儲存元件
105．．．儲存電容器
107．．．儲存節點
111．．．列線
113．．．行線
115．．．控制線
117．．．汲極線
200．．．隨機存取記憶體晶胞
201．．．存取電晶體
203．．．浮閘電晶體
205．．．儲存電容器
207．．．儲存節點
211．．．列線
213．．．行線
215．．．控制線
217．．．汲極線
300．．．隨機存取記憶體晶胞陣列
301．．．存取電晶體
303．．．CMOS相容非依電性儲存元件
305．．．儲存電容器
311．．．列線
313．．．行線
315．．．控制線
317．．．汲極線
321．．．存取電路
400．．．計算系統
402．．．處理器
404．．．系統記憶體
406．．．大容量儲存裝置
408．．．輸入/輸出裝置
410．．．通訊介面
412．．．系統匯流排
414．．．控制器
416．．．記憶體快取
501．．．硬體設計說明
503．．．編譯器
505．．．GDS或DGSII資料格式
第1圖描述了依據各個實施例的具有和儲存電容器串聯之互補式金氧半導體相容非依電性儲存元件的一隨機存取記憶體晶胞；
第2圖描述了依據各個實施例的具有和儲存電容器串聯之一浮閘電晶體儲存元件的一隨機存取記憶體晶胞；
第3圖描述了依據各個實施例的具有和儲存電容器串聯之存取電路、CMOS相容非依電性儲存元件的隨機存取記憶體晶胞陣列；
第4圖描述了依據各個實施例的包括具有和儲存電容器串聯之CMOS相容非依電性儲存元件的記憶體晶胞之一記憶體裝置的一計算系統；以及
第5圖顯示了依據各個實施例的被編譯成GDS或GDSII資料格式的一硬體設計說明之一方塊圖。
300．．．隨機存取記憶體晶胞陣列
301．．．存取電晶體
303．．．CMOS相容非依電性儲存元件
305．．．儲存電容器
311．．．列線
313．．．行線
315．．．控制線
317．．．汲極線
321．．．存取電路

Claims (26)

  1. 一種記憶體裝置，包含：多個列線及多個行線；以及一記憶體晶胞，耦接於該等行線中的一者以及該等列線中的一者且該記憶體晶胞包括：一電容器，具有耦接於該記憶體晶胞之一儲存節點的一第一板；一互補式金氧半導體相容非依電性儲存元件，包含耦接於該儲存節點的一第一節點且該互補式金氧半導體相容非依電性儲存元件被組配成用以維持對應一二進制值的一電荷，並耦接於一控制線；以及一存取電路，耦接於該等列線、該等行線、及該控制線，且該存取電路被組配成在一讀取操作時，設定該控制線之電壓位準至一控制電壓，該互補式金氧半導體相容非依電性儲存元件被組配成用以根據該控制電壓，設定一相關於一電荷值之儲存節點的電壓位準。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中，該記憶體晶胞還包括一存取電晶體，該存取電晶體包含一字線閘極、一第一節點及一第二節點，該字線閘極耦接於該等列線中的該一者、該第一節點耦接於該電容器之一第二板，且該第二節點耦接於該等行線中的該一者。
  3. 如申請專利範圍第2項所述之記憶體裝置，進一步包含與該存取電晶體之該第二節點串聯耦接的一電壓相依 元件，其中該等行線被組配成用以被預先充電至一電壓位準，且該預充電電壓分配給該電壓相依元件以及該記憶體晶胞中的該電容器，以及其中該分配至少是基於該電壓相依元件與該電容器之相對電容。
  4. 如申請專利範圍第3項所述之記憶體裝置，其中，該電壓相依元件是該等行線中的該一者。
  5. 如申請專利範圍第4項所述之記憶體裝置，其中，該電壓相依元件之電容與分配給該電壓相依元件的該預充電電壓成反比。
  6. 如申請專利範圍第4項所述之記憶體裝置，其中，該等行線中的至少一者是一擴散接面電容器。
  7. 如申請專利範圍第1項所述之記憶體裝置，其中，該CMOS相容非依電性儲存元件是一浮閘電晶體，該浮閘電晶體具有一耦接該控制線的控制閘。
  8. 如申請專利範圍第7項所述之記憶體裝置，其中，該浮閘電晶體之浮閘被組配成保持該電荷，且在該讀取操作時，根據該控制電壓，使一電流流經該儲存節點，該電流大小相關於該電荷。
  9. 如申請專利範圍第1項所述之記憶體裝置，其中，該CMOS相容非依電性儲存元件是一磁致電阻隨機存取記憶體(MRAM)晶胞或一相位變化記憶體(PCM)晶胞中的一者。
  10. 如申請專利範圍第1項所述之記憶體裝置，其中，該二進制值包含n個位元且產生的電壓是2n 個可能的電壓中的一者，n為整數。
  11. 一種用於操作數位記憶體之方法，包含：由一數位記憶體裝置之存取電路，在一讀取操作時設定：該數位記憶體裝置內的一記憶體晶胞之一浮閘電晶體之一控制閘極的電壓位準至一控制電壓，該浮閘電晶體被組配成用以維持對應一二進制值的一電荷，且被組配成根據該控制電壓來設定一儲存在該浮閘電晶體之該電荷的儲存節點，該浮閘電晶體與一儲存電容器串聯耦接，其中該浮閘電晶體之一第一節點耦接於該儲存電容器之一第一板；以及其中該浮閘電晶體之一第二節點耦接於一汲極線；耦接於該記憶體晶胞之一存取電晶體之一字線閘極的一列線的電壓位準至一選擇電壓，該存取電晶體具有耦接於該儲存電容器之一第二板的一第一節點以及耦接於一行線的一第二節點；以及該汲極線的電壓位準至一供應電壓；以及由該存取電路感測自該控制電壓、該選擇電壓以及該供應電壓之該設定產生的一電壓，且基於該被感測的電壓決定二進制值。
  12. 如申請專利範圍第11項所述之方法，其中，該二進制值包含n個位元，n為整數。
  13. 一種用於提供非依電性記憶體之設備，包含：用於在讀取操作時，設定以下的裝置：一數位記憶體裝置之一記憶體晶胞之一控制線 的電壓位準至一控制電壓；一耦接該記憶體晶胞之行線的電壓位準至一選擇電壓；及一耦接該記憶體晶胞之汲極線的電壓位準至一供應電壓；以及該記憶體晶胞還包括一互補式金氧半導體相容非依電性儲存元件，該互補式金氧半導體相容非依電性儲存元件用於根據該控制電壓，設定該記憶體晶胞之一儲存節點的電壓位準，且該儲存節點的電壓位準相關於一被保持的電荷值。
  14. 如申請專利範圍第13項所述之設備，其中，該電壓位準對應一具有n個位元的二進制值，n為整數。
  15. 一種用於提供非依電性儲存的系統，包含：一數位記憶體控制器，被組配成用於將存取指令發送給一數位記憶體裝置；以及該數位記憶體裝置耦接於該控制器且包括：多個列線及多個行線；以及一耦接於該等行線中的一者、該等列線中的一者之一、及一控制線的記憶體晶胞且包含：一電容器，具有耦接於一儲存節點的一第一板；一互補式金氧半導體相容非依電性儲存元件，具有耦接於該儲存節點的一第一節點且被組配成用以維持對應一二進制值的一電荷；以及一存取電路，耦接於該等列線、該等行線、及該 控制線，且該存取電路被組配成在一讀取操作時，設定該控制線之電壓位準至一控制電壓，該互補式金氧半導體相容非依電性儲存元件被組配成用以根據該控制電壓，設定該儲存節點之電壓位準至一相關於一電荷值的電壓值。
  16. 如申請專利範圍第15項所述之系統，其中，該記憶體晶胞還包括一存取電晶體，該存取電晶體包含一字線閘極、一第一節點及一第二節點，該字線閘極耦接於該等列線中的該一者，該第一節點耦接於該電容器之一第二板，且該第二節點耦接於該等行線中的該一者。
  17. 如申請專利範圍第16項所述之系統，進一步包含與該存取電晶體之該第二節點串聯耦接的一電壓相依元件，其中，該存取電路還被組配成用以將該等行線預先充電至一預充電壓位準，該分配給該電壓相依元件及該電容器的預充電壓位準的電荷是基於該電壓相依元件與該電容器之相對電容。
  18. 如申請專利範圍第17項所述之系統，其中，該電壓相依元件是該等行線中的該一者。
  19. 如申請專利範圍第18項所述之系統，其中，該電壓相依元件之該電容與分配給該電壓相依元件的電壓成反比。
  20. 如申請專利範圍第18項所述之系統，其中，該等行線中的至少一者是一擴散接面電容器。
  21. 如申請專利範圍第15項所述之系統，其中，該CMOS相容非依電性儲存元件是一浮閘電晶體。
  22. 如申請專利範圍第21項所述之系統，其中，該浮閘電晶體之浮閘被組配成保持該電荷，且在讀取操作時，根據該控制電壓，使一電流流經該儲存節點，該電流大小相關於該電荷。
  23. 如申請專利範圍第15項所述之系統，其中，該CMOS相容非依電性儲存元件是一磁致隨機存取記憶體(MRAM)晶胞或一相位變化記憶體(PCM)晶胞中的一者。
  24. 如申請專利範圍第15項所述之系統，其中，該二進制值包含n個位元，n是整數。
  25. 一可製造的物件，包含一非電晶體且電腦可讀取的媒體，該媒體包括複數電腦可讀取之硬體設計語言指令或硬體設計語言指令的編譯，該硬體設計語言指令指明如專利範圍第1項所述之記憶體裝置之實施為一積體電路。
  26. 如申請專利範圍第25項所述之物件，其中，該硬體設計語言指令包括集體電路硬體描述語言(VHDL)或Verilog。
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