KR102656168B1 - 메모리 장치와 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

메모리 장치는 메모리 셀과, 상기 메모리 셀에 연결된 비트 라인과, PTAT 전류를 생성하고 상기 PTAT 전류에 반비례하는 아날로그 제어 전압을 생성하는 제어 전압 생성기와, 상기 아날로그 제어 전압에 기초하여 상기 비트 라인으로 공급되는 제1로드 전류를 제어하는 로드 전류 제어 회로를 포함한다.

Description

메모리 장치와 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 메모리 장치와 이를 포함하는 메모리 시스템에 관한 것으로, 특히 PTAT(proportional to absolute temperature) 전류를 이용하여 온도에 적응적으로 비트 라인 누설 전류(bit line leakage current)를 보상할 수 있는 메모리 장치와 이를 포함하는 메모리 시스템에 관한 것이다.
NAND 플래시 메모리 셀은 프로그램 여부에 따라 온-셀(on-cell)과 오프-셀 (off-cell)로 구분된다.
메모리 셀의 상태가 온-셀일 때 비트 라인으로 흐르는 전류를 온-셀 전류 (on-cell current)라고 하고, 메모리 셀의 상태가 오프-셀일 때 비트 라인으로 흐르는 전류를 오프-셀 전류(off-cell current)라고 한다.
공정이 미세화됨에 따라 동작 전압이 낮아지면서 온-셀 전류는 감소하고, 높은 온도(예컨대, 85℃~150℃)에서 비트 라인의 누설 전류는 증가한다. 오프-셀을 리드할 때, 비트 라인으로 누설 전류가 흐르면 상기 오프-셀을 온-셀로 잘못 감지하게 되는 현상이 발생하므로, 온-셀과 오프-셀의 감지 마진이 줄어든다.
비트 라인의 누설 전류를 보상하기 위한 로드 전류를 발생하는 전류 생성기가 NAND 플래시 메모리 셀을 포함하는 집적 회로에 배치될 수 있다. 그러나 비트 라인의 누설 전류는 온도에 비례하지만 상기 로드 전류는 상기 온도에 반비례한다. 따라서, 낮은 온도(예컨대, -25℃~-40℃)에서는 로드 전류가 불필요하다.
본 발명이 이루고자 하는 기술적인 과제는 PTAT 전류를 이용하여 절대 온도에 비례하는 로드 전류를 생성하고, 생성된 로드 전류를 이용하여 상기 절대 온도에 적응적으로 비트 라인의 누설 전류를 보상할 수 있는 메모리 장치와 이를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적인 과제는 PTAT 전류를 이용하여 절대 온도에 비례하도록 프리차지 제어 신호의 펄스 폭을 조절하고, 조절된 펄스 폭에 따라 비트 라인으로 공급되는 프리차지 전류의 양을 제어하여 상기 절대 온도에 적응적으로 상기 비트 라인의 누설 전류를 보상할 수 있는 메모리 장치와 이를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따라 메모리 장치는 메모리 셀과, 상기 메모리 셀에 연결된 비트 라인과, PTAT(proportional to absolute temperature) 전류를 생성하고 상기 PTAT 전류에 반비례하는 아날로그 제어 전압을 생성하는 제어 전압 생성기와, 상기 아날로그 제어 전압에 기초하여 상기 비트 라인으로 공급되는 제1로드 전류를 제어하는 로드 전류 제어 회로를 포함한다.
본 발명의 실시 예에 따라 메모리 시스템은 메모리 장치와 상기 메모리 장치에 연결된 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 메모리 셀과, 상기 메모리 셀에 연결된 비트 라인과, PTAT(proportional to absolute temperature) 전류를 생성하고, 상기 PTAT 전류에 반비례하는 아날로그 제어 전압을 생성하는 제어 전압 생성기와, 상기 아날로그 제어 전압에 기초하여 상기 비트 라인으로 공급되는 제1로드 전류를 제어하는 로드 전류 제어 회로를 포함한다.
본 발명의 실시 예들에 따른 메모리 장치는 PTAT 전류를 이용하여 절대 온도에 비례하는 로드 전류를 생성하고, 생성된 로드 전류를 이용하여 상기 절대 온도에 적응적으로 비트 라인의 누설 전류를 보상할 수 있는 효과가 있다.
본 발명의 실시 예들에 따른 메모리 장치는 PTAT 전류를 이용하여 절대 온도에 비례하도록 프리차지 제어 신호의 펄스 폭을 조절하고, 조절된 펄스 폭에 따라 비트 라인으로 공급되는 프리차지 전류의 양을 제어하여 상기 절대 온도에 적응적으로 상기 비트 라인의 누설 전류를 보상할 수 있는 효과가 있다.
본 발명의 실시 예들에 따른 메모리 장치는 절대 온도에 적응적으로 비트 라인의 누설 전류를 보상할 수 있으므로 온-셀 전류를 증가시켜 온-셀과 오프-셀의 감지 마진을 개선할 수 있는 효과가 있다.
본 발명의 실시 예들에 따른 메모리 장치는 절대 온도에 적응적으로 비트 라인의 누설 전류를 보상할 수 있으므로 감지 전류를 증가시켜 온-셀의 리드 속도를 개선할 수 있는 효과가 있다.
본 발명의 실시 예들에 따른 메모리 장치는 불필요한 로드 전류와, 프리차지 시간을 줄임으로써 감지 전류를 증가시켜 메모리 셀의 내구성(endurance)을 증가시킬 수 있는 효과가 있다.
본 발명의 실시 예들에 따른 메모리 장치는 로드 전류의 트리밍을 통해 공정 변화에 따른 로드 전류의 특성을 개선시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예들에 따른 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 셀의 개략적인 회로도이다.
도 3은 도 1에 도시된 메모리 셀의 개략적인 회로도이다.
도 4는 도 1에 도시된 제어 전압 생성기의 상세 회로도이다.
도 5는 도 1에 도시된 전류 비교기의 상세 회로도이다.
도 6은 도 1에 도시된 펄스 폭 제어 회로의 상세 회로도이다.
도 7은 도 6에 도시된 펄스 폭 제어 회로의 동작 원리를 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시 예들에 따른 메모리 장치의 리드 속도를 설명하기 위한 타이밍도이다.
도 9는 본 발명의 실시 예들에 따른 메모리 장치의 감지 마진 개선 효과를 설명하기 위한 그래프이다.
도 10은 본 발명의 실시 예들에 따른 메모리 장치의 블록도이다.
도 11은 본 발명의 실시 예들에 따른 메모리 시스템의 블록도이다.
도 12는 본 발명의 실시 예들에 따른 메모리 시스템의 블록도이다.
도 1은 본 발명의 실시 예들에 따른 메모리 장치의 블록도이다. 도 1을 참조하면, 메모리 장치(100A)는 감지 회로(110A), 메모리 셀(800), 및 감지 회로(110A)와 메모리 셀(800) 사이에 연결된 비트 라인(BL)을 포함할 수 있다. 메모리 장치 (100A)는 반도체 칩 또는 반도체 패키지를 의미할 수 있다.
실시 예들에 따라, 메모리 셀(800)은 DRAM(dynamic random access memory), SRAM(static RAM), 또는 NAND 플래시 메모리로 구현될 수 있다.
메모리 장치(100A)의 리드 작동(read operation) 동안, 감지 회로(110A)는 비트 라인(BL)을 프리차지하고, 비트 라인(BL)이 프리차지 된 후 메모리 셀(800)이 온-셀인지 오프-셀인지에 따라 비트 라인(BL)을 디벨롭(develope)하고, 비트 라인 (BL)이 디벨롭된 후 비트 라인(BL)의 전압의 변화를 감지하고, 감지 결과에 기초하여 데이터 (Dout)를 출력한다. 실시 예에 따라 데벨롭은 수행되지 않을 수 있다.
감지 회로(110A)는 제어 전압 생성기(200), 로드 전류 제어 회로(300), 전류 비교기(400), 제어 코드 생성기(500), 프리차지 회로(600A), 및 인버터(700)를 포함할 수 있다.
제어 전압 생성기(200)는 PTAT(proportional to absolute temperature) 전류를 생성하고, 상기 PTAT 전류에 반비례하는 아날로그 제어 전압(Vtemp)을 생성할 수 있다.
로드 전류 제어 회로(300)는, 아날로그 제어 전압(Vtemp)에 응답하여, 비트 라인(BL)으로 공급되는 제1로드 전류(Iload1)를 제어할 수 있다.
로드 전류 제어 회로(300)는 제1PMOS 트랜지스터(P1)로 구현될 수 있다. 제1PMOS 트랜지스터(P1)는 동작 전압(VDD)을 공급하는 전원 노드(ND0)와 제1노드 (ND1) 사이에 연결되고, 아날로그 제어 전압(Vtemp)을 수신하는 게이트(gate)를 포함한다.
메모리 장치(100A)의 온도(또는 절대 온도)가 증가할 때, 제1로드 전류 (Iload1)의 양은 증가할 수 있다.
로드 전류 제어 회로(300)는 온도에 비례하는 제1로드 전류(Iload1)를 생성하고, 생성된 제1로드 전류(Iload1)를 비트 라인(BL)으로 공급할 수 있으므로, 메모리 장치(100A)는 온도에 적응적으로 비트 라인 누설 전류를 보상할 수 있다.
도 5를 참조하여 설명될 전류 비교기(400)는 아날로그 제어 전압(Vtemp)에 기초하여 제2로드 전류(Iload2)를 생성하고, 제2로드 전류(Iload2)와 기준 전류 (Iref)를 비교하고, 비교 신호(COMP)를 생성할 수 있다. 제1로드 전류(Iload1)의 양과 제2로드 전류(Iload2)의 양은 동일할 수 있다.
제어 코드 생성기(500)는 비교 신호(COMP)에 기초하여 제어 코드(CODE[n:0])를 생성하고, 생성된 제어 코드(CODE[n:0])를 제어 전압 생성기(200)로 출력할 수 있다. 제어 전압 생성기(200)는 제어 코드(CODE[n:0])에 기초하여 상기 PTAT 전류를 제어할 수 있다. 여기서 n은 자연수일 수 있다.
도 1과 도 5를 참조하면, 제2로드 전류(Iload2)의 양이 기준 전류(Iref)의 양보다 적을 때 제어 코드 생성기(500)는 제1값을 갖는 제어 코드(CODE[n:0])를 생성하고, 제어 전압 생성기(200)는 상기 제1값을 갖는 제어 코드(CODE[n:0])에 기초하여 상기 PTAT 전류의 양을 증가시킬 수 있다.
전류 비교기(400)와 제어 코드 생성기(500)는 비트 라인(BL)으로 공급되는 제1로드 전류(Iload1)의 양이 기준 전류(Iref)의 양과 같아지도록 PTAT 전류를 제어할 수 있으므로, 메모리 장치(100A)는 제1로드 전류(Iload1)에 대한 트리밍 (trimming)을 수행하여 공정 변화에 따른 제1로드 전류(Iload1)의 특성을 개선할 수 있다.
프리차지 회로(600A)는 메모리 장치(100A)의 리드 작동 동안에 비트 라인(BL)을 프리차지 전압으로 프리차지할 수 있다. 프리차지 회로(600A)는 펄스 폭 제어 회로(610A)와 프리차지 전류 제어 회로(P2)를 포함할 수 있다.
펄스 폭 제어 회로(610A)는 아날로그 제어 전압(Vtemp)에 기초하여 프리차지 제어 신호(Vpre)의 펄스 폭을 제어할 수 있다. 메모리 장치(100A)의 온도가 증가할 때, 프리차지 제어 신호(Vpre)의 펄스 폭은 증가하고, 메모리 장치(100A)의 온도가 감소할 때, 프리차지 제어 신호(Vpre)의 펄스 폭은 감소한다.
프리차지 전류 제어 회로(P2)는 제2PMOS 트랜지스터(P2)로 구현될 수 있다. 제2PMOS 트랜지스터(P2)는 전원 노드(ND0)와 제1노드(ND1) 사이에 연결되고, 프리차지 제어 신호(Vpre)를 수신하는 게이트를 포함한다.
프리차지 전류 제어 회로(P2)는 프리차지 제어 신호(Vpre)의 펄스 폭에 기초하여 비트 라인(BL)으로 공급되는 프리차지 전류(Ipre)의 양을 제어할 수 있다. 메모리 장치(100A)의 온도가 증가할 때, 프리차지 전류(Ipre)의 양은 증가할 수 있다. 프리차지 전류 제어 회로(P2)의 전류 구동 능력(current driving capability)은 로드 전류 제어 회로(300)의 전류 구동 능력보다 클 수 있다.
프리차지 회로(600A)는 프리차지 제어 신호(Vpre)의 펄스 폭을 온도에 비례하도록 조절하고, 조절된 펄스 폭에 기초하여 비트 라인(BL)으로 공급되는 프리차지 전류(Ipre)의 양을 제어할 수 있으므로, 메모리 장치(100A)는 온도에 적응적으로 비트 라인 누설 전류를 보상할 수 있다.
인버터(700)는 비트 라인(BL)의 전압을 반전하여 데이터(Dout)를 출력할 수 있다.
도 2는 도 1에 도시된 메모리 셀의 개략적인 회로도이다. 도 2를 참조하면, 메모리 셀(800A)은 복수의 불휘발성 메모리 셀들을 포함하는 셀 스트링(또는 NAND 스트링; 810)으로 구현될 수 있다. 실시 예들에 따라, 메모리 셀(800A)은 복수의 셀 스트링들을 포함할 수 있고, 상기 복수의 셀 스트링들 각각은 2차원적으로 동일한 평면(또는 레이어(layer))에 배치(또는 구현)될 수 있고, 3차원적으로 서로 다른 평면에 배치될 수도 있다.
도 2에 도시된 셀 스트링(810)은 비트 라인(BL)에 연결된 제1선택 트랜지스터(SST), 접지에 연결된 제2선택 트랜지스터(GST), 및 제1선택 트랜지스터(SST)와 제2선택 트랜지스터(GST) 사이에 직렬로 연결된 복수의 불휘발성 메모리 셀들 (TR0~TR31)을 포함한다.
제1선택 트랜지스터(SST)의 게이트에 연결된 스트링 선택 라인(SSL)으로 선택 신호(예컨대, 리드 동작 시 리드 전압 등)가 공급된다. 따라서 제1선택 트랜지스터(SST)는 턴-온 또는 턴-오프될 수 있다.
제2선택 트랜지스터(GST)의 게이트에 연결된 접지 선택 라인(GSL)으로 선택 신호(예컨대, 리드 동작 시 리드 전압 등)가 공급된다. 따라서 제2선택 트랜지스터(GST)는 턴-온 또는 턴-오프될 수 있다.
복수의 불휘발성 메모리 셀들(TR0~TR31) 각각은 1-비트 또는 그 이상의 비트들을 저장할 수 있는 NAND 플래시 메모리 셀, 예컨대 SLC(single level cell) 또는 MLC(multi level cell)로 구현될 수 있다. 복수의 NAND 플래시 메모리 셀들 (TR0~TR31) 각각의 게이트는 복수의 워드 라인들(WL[0]~WL[31]) 각각에 연결된다.
도 2에서는 설명의 편의를 위하여 32개의 워드 라인들(WL[0]~WL[31])이 도시되어 있으나, 본 발명의 기술적 사상이 워드 라인들의 개수에 한정되는 것은 아니다.
도 3은 도 1에 도시된 메모리 셀의 개략적인 회로도이다. 도 3을 참조하면 메모리 셀(800B)은 DRAM으로 구현될 수 있다. 메모리 셀(800B)은 하나의 트랜지스터(TR)와 하나의 커패시터(C)를 포함한다. 트랜지스터(TR)의 게이트는 워드 라인 (WL)에 연결된다.
도 4는 도 1에 도시된 제어 전압 생성기의 상세 회로도이다. 도 4를 참조하면, 제어 전압 생성기(200)는 PTAT 전류원(210), 전류 미러(current mirror; 230), 및 전류-전압 컨버터(250)를 포함할 수 있다.
PTAT 전류원(210)은 온도에 비례하는 출력 전류(Iout)를 생성할 수 있다.
PTAT 전류원(210)은 제3PMOS 트랜지스터(P3), 제4PMOS 트랜지스터(P4), 제5PMOS 트랜지스터(P5), 다이오드 연결된 제1NMOS 트랜지스터(N1), 다이오드 연결된 제2NMOS 트랜지스터(N2), 제1저항(R1), 및 증폭기(AMP)를 포함할 수 있다.
제3PMOS 트랜지스터(P3)는 전원 노드(ND0)와 제2노드(ND2) 사이에 연결되고, 제4PMOS 트랜지스터(P4)는 전원 노드(ND0)와 제3노드(ND3) 사이에 연결되고, 제5PMOS 트랜지스터(P5)는 전원 노드(ND0)와 제5노드(ND5) 사이에 연결된다.
다이오드 연결된 제1NMOS 트랜지스터(N1)는 제2노드(ND2)와 접지 사이에 연결되고, 다이오드 연결된 제2NMOS 트랜지스터(N2)는 제4노드(ND4)와 접지 사이에 연결되고, 제1저항(R1)은 제3노드(ND3)와 제4노드(ND4) 사이에 연결된다.
제2노드(ND2)의 전압은 증폭기(AMP)의 제1입력 단자(예컨대, 음(-) 단자)로 피드백되고, 제3노드(ND3)의 전압은 증폭기(AMP)의 제2입력 단자(예컨대, 양(+) 단자)로 피드백된다. 제1저항(R1) 때문에 제2노드(ND2)와 제3노드(ND3) 사이에서 전압 차이가 발생하고, 증폭기(AMP)는 제2노드(ND2)와 제3노드(ND3) 사이의 전압 차이를 증폭하고 증폭된 전압을 PMOS 트랜지스터들(P3, P4, 및 P5) 각각의 게이트로 출력한다. PMOS 트랜지스터들(P3, P4, 및 P5) 각각은 상기 증폭된 전압에 기초하여 온 또는 오프된다.
각 NMOS 트랜지스터(N1과 N2)의 "채널폭(channel width, W) / 채널길이 (channel length, L) 값"(이하에서는 'W/L 비율'이라 한다.)은 서로 같거나 다를 수 있다.
PTAT 전류원(210)으로부터 생성된 출력 전류(Iout)는 수학식 1에 의해 계산될 수 있다.
[수학식 1]
여기서, VT는 열 전압(thermal voltage)이라고 하며, k는 볼츠만 상수, q는 전자의 전하량, T는 절대 온도를 의미한다. n은 서로 같은 W/L 비율을 갖는 NMOS 트랜지스터(N2)의 개수를 의미한다. 수학식 1에 표현된 바와 같이, PTAT 전류원 (210)은 절대 온도(T)에 비례하는 출력 전류(Iout)를 생성할 수 있다.
전류 미러(230)는 제1 레그(leg) 또는 기준 브랜치 (reference branch)에 다이오드 연결된 NMOS 트랜지스터(231)와, 제2 레그에 포함된 미러 브랜치들을 포함한다. 각 미러 브랜치는 각 NMOS 트랜지스터(232, 234, 236, 및 238)와 각 스위치 (233, 235, 237, 및 239)를 포함할 수 있다.
각 스위치(233, 235, 237, 및 239)는 제어 코드(CODE[n:0]=CODE[3:0])에 포함된 각 비트에 응답하여 온/오프되고, 각 NMOS 트랜지스터(232, 234, 236, 및 238)는 각 스위치(233, 235, 237, 및 239)의 온/오프에 따라 제어된다.
제1레그에서 출력 전류(Iout)가 흐를 때, 제2레그의 각 미러 브랜치에서 각 NMOS 트랜지스터(232, 234, 236, 및 238)는 각 스위치(233, 235, 237, 및 239)의 제어(예컨대, 온 또는 오프)에 따라 전류원으로서 작동하고, 상기 각 미러 브랜치로 각 재생산된 전류(Irep1~Irep4)를 공급한다.
출력 전류(Iout)와 재생산된 제1전류(Irep1)의 비율은 NMOS 트랜지스터 (231)의 W/L 비율과 NMOS 트랜지스터(232)의 W/L 비율에 따라 결정된다. 유사하게, 출력 전류(Iout)와 재생산된 제4전류(Irep4)의 비율은 NMOS 트랜지스터(231)의 W/L 비율과 NMOS 트랜지스터(238)의 W/L 비율에 따라 결정된다. 출력 전류(Iout)와 각 재생산된 전류(Irep2와 Irep3)의 비율은 앞에서 설명한 바와 유사하게 결정된다.
예컨대, NMOS 트랜지스터(231)의 W/L 비율이 3이고, NMOS 트랜지스터(232)의 W/L 비율이 1이고, NMOS 트랜지스터(234)의 W/L 비율이 1.5이고, NMOS 트랜지스터 (236)의 W/L 비율이 2이고, NMOS 트랜지스터(238)의 W/L 비율이 2.5라고 가정한다.
제1레그에 흐르는 출력 전류(Iout)가 3㎂이고, 제어 코드(CODE[0]-CODE[3])가 '1010'일 때, 스위치(233)는 온 되고, NMOS 트랜지스터(232)는 전류원으로서 작동하고, 해당 미러 브랜치로 3㎂ * 1/3 = 1㎂에 해당하는 재생산된 전류(Irep1)를 공급한다. 스위치(237)는 온 되고, NMOS 트랜지스터(236)는 전류원으로서 작동하고, 해당 미러 브랜치로 3㎂ * 2/3 = 2㎂에 해당하는 재생산된 전류(Irep3)를 공급한다. 상기 제2레그에 흐르는 제1로드 전류(Iload1)는 각 미러 브랜치에서 공급된 재생산된 전류들(Irep1와 Irep3)의 합인 1㎂ + 2㎂ = 3㎂에 해당한다.
제1레그에 흐르는 출력 전류(Iout)가 4㎂이고, 제어 코드(CODE[0]-CODE[3])가 '0010'일 때, 스위치(237)는 온 되고, NMOS 트랜지스터(236)는 전류원으로서 작동하고, 해당 미러 브랜치로 4㎂ * 2/3 = 2.67㎂에 해당하는 재생산된 전류(Irep3)를 공급한다. 따라서, 상기 제2레그에 흐르는 제1로드 전류(Iload1)는 미러 브랜치에서 공급된 재생산된 전류(Irep3)인 2.67㎂에 해당한다.
도 4에서는 설명의 편의를 위하여 4개의 미러 브랜치들이 도시되어 있으나, 본 발명의 기술적 사상이 미러 브랜치들의 개수에 한정되는 것은 아니다.
전류-전압 컨버터(250)는 전원 노드(ND0)와 제6노드(ND6) 사이에 연결된 PMOS 트랜지스터(250)로 구현될 수 있다. PMOS 트랜지스터(250)의 게이트 단자와 드레인 단자는 서로 연결될 수 있다(다이오드 연결). PMOS 트랜지스터(250)는 제6노드(ND6)에 흐르는 제1로드 전류(Iload1)를 감지하고, PMOS 트랜지스터(250)의 게이트 전압 (Vtemp)은 제1로드 전류(Iload1)에 따라 결정되는 아날로그 제어 전압이다. 즉, 전류-전압 컨버터(250)는 제1로드 전류(Iload1)를 아날로그 제어 전압(Vtemp)으로 변환한다.
도 5는 도 1에 도시된 전류 비교기의 상세 회로도이다. 도 1과 도 5를 참조하면, 전류 비교기(400)는 패드(또는 핀; 410), 스위치(420), 다이오드 연결된 NMOS 트랜지스터(430), NMOS 트랜지스터(440), 및 PMOS 트랜지스터(450)를 포함할 수 있다.
패드(410)는 반도체 장치(100A)의 외부로부터 공급된 기준 전압(Vref)을 스위치(420)로 공급한다. 스위치(420)는 인에이블 신호(EN)에 응답하여 온 또는 오프되고, 인에이블 신호(EN)가 온일 때 제8노드(ND8)로 기준 전압(Vref)에 해당하는 기준 전류(Iref)를 출력한다.
다이오드 연결된 NMOS 트랜지스터(430)는 제8노드(ND8)와 접지 사이에 연결되고, NMOS 트랜지스터(440)는 제7노드(ND7)와 접지 사이에 연결되고, 다이오드 연결된 NMOS 트랜지스터(430)의 게이트와 NMOS 트랜지스터(440)의 게이트는 서로 공통 연결된다.
다이오드 연결된 NMOS 트랜지스터(430)에 기준 전류(Iref)가 흐를 때, NMOS 트랜지스터(440)는 전류원으로서 작동하고 재생산된 기준 전류(Iref')를 출력한다. 기준 전류(Iref)의 양과 재생산된 기준 전류(Iref')의 양은 서로 동일할 수 있다.
PMOS 트랜지스터(450)는 전원 노드(VDD)와 제7노드(ND7) 사이에 연결되고, 아날로그 제어 전압(Vtemp)을 수신하는 게이트를 포함한다. PMOS 트랜지스터(450)는 아날로그 제어 전압(Vtemp)에 기초하여 제2로드 전류(Iload2)를 생성할 수 있다. 제1로드 전류(Iload11)의 양과 제2로드 전류(Iload2)의 양은 서로 동일할 수 있다.
전류 비교기(400)는 재생산된 기준 전류(Iref')와 제2로드 전류(Iload2)를 비교하고, 비교 신호(COMP)를 제어 코드 생성기(500)로 출력할 수 있다. 제어 코드 생성기(500)는 비교 신호(COMP)에 기초하여 제어 코드(CODE[n:0])를 생성하고, 생성된 제어 코드(CODE[n:0])를 제어 전압 생성기(200)로 출력한다. 제어 전압 생성기(200)는 제어 코드(CODE[n:0])를 수신하고, 수신된 제어 코드(CODE[n:0])에 기초하여 PTAT 전류를 제어할 수 있다.
예컨대, 제2로드 전류(Iload2)의 양이 재생산된 기준 전류(Iref')의 양보다 많을 때, 제7노드(ND7)의 전압은 증가하므로, 비교 신호(COMP)는 하이 레벨을 갖는다. 비교 신호(COMP)가 하이 레벨일 때, 제어 코드 생성기(500)는 제2값을 갖는 제어 코드(CODE[n:0])를 생성하고, 제어 전압 생성기(200)는 상기 제2값을 갖는 제어 코드(CODE[n:0])에 기초하여 상기 PTAT 전류의 양을 감소시킬 수 있다.
반대로, 제2로드 전류(Iload2)의 양이 재생산된 기준 전류(Iref')의 양보다 적을 때, 제7노드(ND7)의 전압은 접지 레벨까지 감소하므로, 비교 신호(COMP)는 로우 레벨을 갖는다. 비교 신호(COMP)가 로우 레벨일 때, 제어 코드 생성기(500)는 제1값을 갖는 제어 코드(CODE[n:0])를 생성하고, 제어 전압 생성기(200)는 상기 제1값을 갖는 제어 코드(CODE[n:0])에 기초하여 상기 PTAT 전류의 양을 증가시킬 수 있다.
도 6은 도 1에 도시된 펄스 폭 제어 회로의 상세 회로도이다. 도 1과 도 6을 참조하면, 펄스 폭 제어 회로(610A)는 제1입력 전압 생성기(611), 제2입력 전압 생성기(616), 차동 증폭기(615), 및 NOR 게이트(621)를 포함할 수 있다.
제1입력 전압 생성기(611)는 아날로그 제어 전압(Vtemp)에 기초하여 제1입력 전압(Va)을 생성할 수 있다. 제1입력 전압 생성기(611)는 PMOS 트랜지스터들(612와 613), 제2저항(R2), 및 NMOS 트랜지스터(614)를 포함할 수 있다.
PMOS 트랜지스터(612)는 전원 노드(ND0)와 제9노드(ND9) 사이에 연결되고, 아날로그 제어 전압(Vtemp)을 수신하는 게이트를 포함한다. PMOS 트랜지스터(612)는 아날로그 제어 전압(Vtemp)에 응답하여 제9노드(ND9)로 제3로드 전류(Iload3)를 출력할 수 있다. 제1로드 전류(Iload11)의 양과 제3로드 전류(Iload3)의 양은 동일할 수 있다.
PMOS 트랜지스터(613)는 전원 노드(ND0)와 제9노드(ND9) 사이에 연결되고, 드레인과 게이트가 서로 연결된다. PMOS 트랜지스터(613)에서 흐르는 제1전류(Ia)는 수학식 2에 의해 계산될 수 있다.
[수학식 2]
여기서, β는 PMOS 트랜지스터(613)의 특성 상수이고, Vth는 PMOS 트랜지스터(613)의 문턱 전압을 의미한다.
직렬로 연결된 제2저항(R2)과 NMOS 트랜지스터(614)는 제9노드(ND9)와 접지 사이에 연결되고, NMOS 트랜지스터(614)는 인에이블 신호(EN)에 응답하여 온/오프된다. 인에이블 신호(EN)가 온일 때, 제2저항(R2)으로 흐르는 전류(Itot)는 수학식 3에 의해 계산될 수 있다.
[수학식 3]
수학식 3을 참조하면, 제1입력 전압 생성기(611)는 제9노드(ND9)로 제3로드 전류(Iload3)에 비례하는 제1입력 전압(Va)을 공급한다. 따라서, 온도가 증가할 때 제1전압(Va)은 증가하고, 온도가 감소할 때 제1전압(Va)은 감소한다.
제2입력 전압 생성기(616)는 제1전압(Va)과 리드 클락 신호(RCK)에 응답하여 제2입력 전압(Vb)을 생성할 수 있다. 제2입력 전압 생성기(616)는 PMOS 트랜지스터들(617과 618), NMOS 트랜지스터(619), 및 MOS 커패시터(620)를 포함할 수 있다.
복수의 트랜지스터들(617, 618, 및 619)은 전원 노드(ND0)와 접지 사이에서 직렬로 연결되고, PMOS 트랜지스터(617)는 제1전압(Va)에 응답하여 온/오프된다. MOS 커패시터(620)는 제10노드(ND10)에 연결된다. PMOS 트랜지스터(618)와 NMOS 트랜지스터(619) 각각은 리드 클락 신호(RCK)에 응답하여 온/오프된다.
리드 클락 신호(RCK)가 하이 레벨일 때, PMOS 트랜지스터(618)는 오프되고, NMOS 트랜지스터(619)는 온 되므로, MOS 커패시터(620)의 전하들은 방전된다. 리드 클락 신호(RCK)가 로우 레벨일 때, PMOS 트랜지스터(618)는 온 되고, NMOS 트랜지스터(619)는 오프되므로, MOS 커패시터(620)는 충전된다. 제2입력 전압 생성기 (616)는 MOS 커패시터(620)의 게이트 전압을 제2입력 전압(Vb)으로서 출력할 수 있다.
차동 증폭기(615)는 제1입력 전압(Va)과 제2입력 전압(Vb)의 차이를 증폭하고, 증폭 결과에 따라 제11노드(ND11)를 통해 출력 전압(Vo)을 출력할 수 있다. 차동 증폭기(615)는 제6PMOS 트랜지스터(P6), 다이오드 연결된 제3NMOS 트랜지스터 (N3), 제7PMOS 트랜지스터(P7), 및 제4NMOS 트랜지스터(N4)를 포함할 수 있다.
제6PMOS 트랜지스터(P6)는 전원 노드(ND0)와 제12노드(ND12) 사이에 연결되고, 제1입력 전압(Va)을 수신하는 게이트를 포함한다. 제7PMOS 트랜지스터(P7)는 전원 노드(ND0)와 제11노드(ND11) 사이에 연결되고, 제2입력 전압(Vb)을 수신하는 게이트를 포함한다. 다이오드 연결된 제3NMOS 트랜지스터(N3)의 게이트와 제4NMOS 트랜지스터(N4)의 게이트는 서로 공통 연결된다.
NOR 게이트(621)는 출력 전압(Vo)과 리드 클락 신호(RCK)를 NOR 연산하고, 연산 결과를 프리 차지 제어 신호(Vpre)로서 출력할 수 있다.
도 7은 도 6에 도시된 펄스 폭 제어 회로의 동작 원리를 설명하기 위한 타이밍 도이다. 도 6과 도 7을 참조하면, 제1입력 전압(Va1), 제1출력 전압(Vo1), 및 제1프리차지 제어 신호(Vpre1)는 메모리 장치(100A)의 온도가 제1온도(T1)일 때의 정의이고, 제2입력 전압(Va2), 제2출력 전압(Vo2), 및 제2프리차지 제어 신호 (Vpre2)는 메모리 장치(100A)의 온도가 제2온도(T2)일 때의 정의이고, 제2온도(T2)는 제1온도(T1)보다 높다.
제1시간 간격(TI1)은 제1입력 전압(Va1)과 제2입력 전압(Vb)의 교차점들(t1과 t3) 사이를 의미하며, 제2시간 간격(TI2)은 제1입력 전압(Va2)과 제2입력 전압 (Vb)의 교차점들(t1과 t4) 사이를 의미한다.
제1 시점(t1)에서 리드 클락 신호(RCK)가 로우(low) 레벨로부터 하이(high) 레벨로 상승(rising)할 때, MOS 커패시터(620)는 방전된다. 제2 시점(t2)에서 리드 클락 신호(RCK)가 하이 레벨로부터 로우 레벨로 하강(falling)할 때, MOS 커패시터 (620)는 충전된다.
제1온도(T1)에서, 차동 증폭기(615)는 제1입력 전압(Va1)의 레벨과 제2입력 전압(Vb)의 레벨을 서로 비교하고, 비교 결과에 따라 제1시간 간격(TI1)에 대응하는 펄스 폭을 갖는 제1출력 전압(Vo1)을 생성한다. NOR 게이트(621)는 제1출력 전압(Vo1)과 리드 클락 신호(RCK)를 NOR 연산하고, 제3시간 간격(TI3)에 대응하는 펄스 폭을 갖는 제1프리차지 제어 신호(Vpre1)를 출력할 수 있다.
제2온도(T2)에서, 차동 증폭기(615)는 제1입력 전압(Va2)의 레벨과 제2입력 전압(Vb)의 레벨을 서로 비교하고, 비교 결과에 따라 제2시간 간격(TI2)에 대응하는 펄스 폭을 갖는 제2출력 전압(Vo2)을 생성한다. NOR 게이트(621)는 제2출력 전압(Vo2)과 리드 클락 신호(RCK)를 NOR 연산하고, 제4시간 간격(TI4)에 대응하는 펄스 폭을 갖는 제2프리차지 제어 신호(Vpre2)를 출력할 수 있다.
제1시간 간격(TI1)과 제3시간 간격(TI3)은 서로 다를 수 있고, 제2시간 간격 (TI2)과 제4시간 간격(TI4)은 서로 다를 수 있다.
따라서, 메모리 장치(100A)의 온도가 증가할 때 제1입력 전압(Va)의 레벨은 증가하므로 프리차지 제어 신호(Vpre)의 펄스 폭은 증가하고, 메모리 장치(100A)의 온도가 감소할 때 제1입력 전압(Va)의 레벨은 감소하므로 프리차지 제어 신호 (Vpre)의 펄스 폭은 감소한다.
도 8은 본 발명의 실시 예들에 따른 메모리 장치의 리드 속도를 설명하기 위한 타이밍 도이다. 도 8을 참조하면, 리드 시간(tRA)은 제1시점(t11)과 제3시점 (t13) 사이를 의미하고, 프리차지 시간(tPRE)은 제1시점(t11)과 제2시점(t12) 사이를 의미하고, 감지 시간(tSA)은 제2시점(t12)과 제3시점(t13) 사이를 의미한다.
메모리 장치(100A)에서 리드 시간(tRA)은 프리차지 시간(tPRE)과 감지 시간 (tSA)의 합으로 정의할 수 있다. 프리차지 시간(tPRE)은 프리차지 제어 신호(Vpre)에 기초하여 비트 라인(BL)을 동작 전압(VDD)의 레벨로 프리-차지(pre-charge)하는데 소요되는 시간을 의미할 수 있다. 감지 시간(tSA)은 메모리 셀(800)이 온-셀인지 또는 오프-셀인지에 따라 비트 라인(BL)을 디벨롭하는데 소요되는 시간을 의미할 수 있다.
온-셀 또는 오프-셀을 감지하기 위해 사용되는 감지 전류(sensing current)는 수학식 4와 같이 표현된다.
[수학식 4]
I_SA=ION_CELL + I_BL- I_LOAD
여기서, I_SA는 감지 전류를 나타내고, ION_CELL은 온-셀 전류를 나타내고, I_BL은 비트 라인의 누설 전류를 나타내고, I_LOAD는 로드 전류를 나타낸다.
감지 전류(I_SA)가 많을수록 감지 시간(tSA)이 줄어들어 리드 속도가 빨라지고, 감지 전류(I_SA)가 적을수록 감지 시간(tSA)이 증가하여 상기 리드 속도는 느려진다.
메모리 장치(100A)의 온도가 감소할 때 제1로드 전류(I_LOAD=Iload1)의 양이 감소하므로, 즉 불필요한 제1로드 전류(I_LOAD=Iload1)가 생성되지 않으므로, 감지 전류(I_SA)가 증가하는 효과가 발생하므로, 리드 속도는 빨라진다.
도 9는 본 발명의 실시 예들에 따른 메모리 장치의 감지 마진 개선 효과를 설명하기 위한 그래프이다. 도 9의 (a)는 메모리 장치(100A)가 제어 전압 생성기 (200), 전류 비교기(400), 및 제어 코드 생성기(500)를 포함하지 않을 때의 감지 마진을 나타낸다. 높은 동작 전압에서, 부하 전류의 양이 온-셀 전류의 양보다 많아지면, 오프-셀 감지 마진과 온-셀 감지 마진은 존재하지 않는다. 상기 오프-셀 감지 마진은 메모리 셀을 오프-셀로 감지하는데 필요한 전류 마진을 나타내고, 상기 온-셀 감지 마진은 메모리 셀을 온-셀로 감지하는데 필요한 전류 마진을 나타낸다.
도 9의 (b)는 메모리 장치(100A)가 제어 전압 생성기(200)만을 포함할 때의 감지 마진을 나타낸다. 제어 전압 생성기(200)만을 포함하는 메모리 장치는 온도에 비례하는 부하 전류를 이용하여 비트 라인의 누설 전류를 보상할 수 있으나, 저항 및 공정 변화에 따라 상기 부하 전류의 산포(distribution)가 넓어지므로, 오프-셀 감지 마진(a)과 온-셀 감지 마진(b)이 좁게 나타난다.
도 9의 (c)는 메모리 장치(100)가 제어 전압 생성기(200), 전류 비교기 (400), 및 제어 코드 생성기(500)를 모두 포함할 때의 감지 마진을 나타낸다. 메모리 장치(100)는 로드 전류의 트리밍을 통해 공정 변화에 따른 로드 전류의 특성을 개선시켜 효과적으로 비트 라인의 누설 전류를 보상할 수 있으므로, 오프-셀 감지 마진(a')과 온-셀 감지 마진(b')이 넓게 나타난다.
도 10은 본 발명의 실시 예들에 따른 메모리 장치의 블록도이다. 레벨 제어 회로(610B)를 제외하면 도 10의 메모리 장치(100B)의 구조와 작동은 도 1의 메모리 장치(100A)의 구조와 작동과 실질적으로 동일 또는 유사하다.
도 10을 참조하면, 레벨 제어 회로(610B)는 아날로그 제어 전압(Vtemp)에 기초하여 프리차지 제어 신호(Vpre)의 레벨을 제어할 수 있다. 메모리 장치(100B)의 온도가 증가할 때 프리차지 제어 신호(Vpre)의 레벨은 감소하고, 메모리 장치 (100B)의 온도가 감소할 때 프리차지 제어 신호(Vpre)의 레벨은 증가할 수 있다.
프리차지 전류 제어 회로(P2)는 프리차지 제어 신호(Vpre)의 레벨에 기초하여 비트 라인(BL)으로 공급되는 프리차지 전류(Ipre)의 양을 제어할 수 있다. 메모리 장치(100B)의 온도가 증가할 때 프리차지 전류(Ipre)의 양은 증가할 수 있다.
프리차지 회로(600B)는 프리차지 제어 신호(Vpre)의 레벨을 온도에 반비례하도록 조절하고, 조절된 레벨에 기초하여 비트 라인(BL)으로 공급되는 프리차지 전류(Ipre)의 양을 제어할 수 있으므로, 메모리 장치(100B)는 온도에 적응적으로 비트 라인의 누설 전류를 보상할 수 있다.
도 11은 본 발명의 실시 예들에 따른 메모리 시스템의 블록도이다. 도 11을 참조하면, 메모리 시스템(1000)은 인터페이스(910)를 통해 서로 연결된 메모리 컨트롤러(900)와 메모리 장치(100A, 또는 100B; 집합적으로 100)를 포함할 수 있다.
메모리 시스템(1000)은 임베디드 멀티미디어 카드(embedded multimedia card(eMMC)), 유니버설 플래시 스토리지(universal flash storage(UFS)), 솔리드 스테이트 드라이브(solid state drive(SSD)), 또는 레이드(redundant array of independent disks(RAID) 혹은 redundant array of inexpensive disks(RAID))일 수 있으나, 이에 한정되지 않는다.
실시 예들에 따라 메모리 장치(100)는 플래시 메모리와 같은 불휘발성 메모리-기반 데이터 저장 장치일 수 있다. 예컨대, 불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 또는 저항 메모리(Resistive RAM(RRAM))를 포함할 수 있다.
실시 예들에 따라 메모리 장치(100)는 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 DRAM(dynamic random access memory) 또는 SRAM(static RAM)일 수 있으나 이에 한정되는 것은 아니다.
메모리 장치(100)는 복수의 NAND 플래시 메모리 장치들을 포함할 수 있다. 상기 복수의 NAND 플래시 메모리 장치들 중에서 적어도 하나는 3-차원(three-dimensional) 메모리 셀 어레이를 포함할 수 있다.
상기 3차원 메모리 셀 어레이는 실리콘 기판 위(on or above)에 배치된 액티브 영역을 갖는 메모리 셀들의 어레이의 하나 또는 그 이상의 물리적인 레벨들 내에서 모노리식하게(monolithically) 형성되고, 상기 메모리 셀들의 작동에 관련된 회로를 포함할 수 있다. 상기 회로는 상기 기판의 내부 또는 위(on or above)에 형성될 수 있다.
모노리식(monolithic) 이라는 용어는 어레이의 각 레벨의 레이어들(layers)이 상기 어레이의 각 하부 레벨(each underlying level)의 레이어들에 직접 증착 (directly deposited )되는 것을 의미한다.
3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩 레이어(charge trap layer)를 포함할 수 있다.
실시 예들에 따라, 메모리 시스템(1000)이 모바일 장치로 구현되는 경우에, 메모리 시스템(1000)은 메모리 장치(100)와 메모리 컨트롤러(900)로 동작 전원을 공급하기 위한 배터리를 더 포함할 수 있다.
상기 모바일 장치는 휴대용 컴퓨터, 디지털 카메라, PDA(personal digital assistance), 휴대 전화기, MP3 플레이어, PMP(portable multimedia player), 차량자동항법장치(automotive navigation system), 메모리 카드, 시스템 카드, 게임기, 전자 사전, 사물 인터넷(IoT) 장치, 만물 인터넷(IoE) 장치, 웨어러블 컴퓨터, 또는 드론으로 구현될 수 있다.
메모리 시스템(1000)은 외부의 데이터 처리 장치와 데이터를 주고받을 수 있도록 하는 인터페이스, 예컨대 입/출력 장치를 더 포함할 수 있다.
메모리 시스템(1000)이 무선 통신 시스템인 경우, 메모리 시스템(1000)은 무선 인터페이스를 더 포함할 수 있다. 이 경우 무선 인터페이스는 메모리 컨트롤러 (900)에 연결되고 인터페이스(910)를 통하여 무선으로 외부 무선 장치와 데이터를 송수신할 수 있다.
상기 무선 통신 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기, 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area Network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.
도 12는 본 발명의 실시 예들에 따른 메모리 시스템의 블록도이다. 도 12를 참조하면, 메모리 시스템(3000)은 호스트(2000)와 메모리 시스템(1000)을 포함할 수 있다.
호스트(2000)와 메모리 시스템(1000)은 인터페이스(2100)를 통해 명령 또는 데이터를 주거나 받을 수 있다. 메모리 시스템(3000)은 PC(personal computer), 데이터 서버, 또는 모바일 장치로 구현될 수 있다.
호스트(2000)는 메모리 시스템(1000)의 동작을 제어할 수 있다. 메모리 시스템(1000)은 메모리 장치(100)와 컨트롤러(900)를 포함할 수 있다.
메모리 컨트롤러(900)는 인터페이스(910)를 통해 호스트(2000)와 명령 또는 데이터를 주거나 받을 수 있고, 메모리 장치(100)와 명령 또는 데이터를 주거나 받을 수 있다. 메모리 컨트롤러(900)는 메모리 장치(100)의 전반적인 동작(예컨대, 라이트 동작, 리드 동작, 이레이즈 동작, 인코딩/디코딩 및 에러 정정 등)을 제어할 수 있다. 메모리 컨트롤러(900)는 전송 매체(예컨대, 전송 라인들 또는 버스)를 통하여 메모리 장치(100)와 데이터를 교환할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A, 100B; 메모리 장치
110A, 110B; 감지 회로
800; 메모리 셀
200; 제어 전압 생성기
300; 로드 전류 제어 회로
400; 로드 전류 비교기
500; 제어 코드 생성기
600A, 600B; 프리차지 회로
610A; 펄스 폭 제어 회로
610B; 레벨 제어 회로
630; 프리차지 전류 제어 회로
700; 인버터
910; 인터페이스

Claims (10)

  1. 메모리 장치에 있어서,
    메모리 셀;
    상기 메모리 셀에 연결된 비트 라인;
    PTAT(proportional to absolute temperature) 전류를 생성하고, 상기 PTAT 전류에 반비례하는 아날로그 제어 전압을 생성하는 제어 전압 생성기;
    상기 아날로그 제어 전압에 기초하여 상기 비트 라인으로 공급되는 제1로드 전류를 제어하는 로드 전류 제어 회로;
    프리차지 제어 신호의 펄스 폭에 기초하여 상기 비트 라인으로 공급되는 프리차지 전류의 양을 제어하는 프리차지 전류 제어 회로; 및
    상기 아날로그 제어 전압에 기초하여 상기 프리차지 제어 신호의 상기 펄스 폭을 제어하는 프리차지 펄스 폭 제어 회로를 포함하고,
    상기 메모리 장치의 온도가 증가할 때, 상기 제1 로드 전류의 양과 상기 프리 차지 전류의 양이 모두 증가하는 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 메모리 장치의 온도가 증가할 때, 상기 프리차지 제어 신호의 상기 펄스 폭은 증가하고,
    상기 메모리 장치의 온도가 감소할 때, 상기 프리차지 제어 신호의 상기 펄스 폭은 감소하는 메모리 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 아날로그 제어 전압에 기초하여 제2로드 전류를 생성하고, 상기 제2로드 전류와 기준 전류를 비교하고, 비교 신호를 생성하는 전류 비교기; 및
    상기 비교 신호에 기초하여 제어 코드를 생성하는 제어 코드 생성기를 더 포함하고,
    상기 제1로드 전류와 상기 제2로드 전류는 동일하고,
    상기 제어 전압 생성기는 상기 제어 코드에 기초하여, 상기 PTAT 전류를 제어하는 메모리 장치.
  6. 제5항에 있어서,
    상기 제2로드 전류가 상기 기준 전류보다 작을 때 상기 제어 코드 생성기는 제1값을 갖는 상기 제어 코드를 생성하고,
    상기 제어 전압 생성기는 상기 제1값을 갖는 상기 제어 코드에 기초하여 상기 PTAT 전류의 양을 증가시키는 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 셀은 DRAM, SRAM, 및 NAND 플래시 메모리 셀 중에서 어느 하나인 메모리 장치.
  8. 제1항에 있어서,
    상기 프리차지 전류 제어 회로의 전류 구동 능력(current driving capability)은 상기 로드 전류 제어 회로의 전류 구동 능력보다 큰 메모리 장치.
  9. 메모리 장치; 및
    상기 메모리 장치에 연결된 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    메모리 셀;
    상기 메모리 셀에 연결된 비트 라인;
    PTAT(proportional to absolute temperature) 전류를 생성하고, 상기 PTAT 전류에 반비례하는 아날로그 제어 전압을 생성하는 제어 전압 생성기;
    상기 아날로그 제어 전압에 기초하여 상기 비트 라인으로 공급되는 제1로드 전류를 제어하는 로드 전류 제어 회로;
    프리차지 제어 신호의 펄스 폭에 기초하여 상기 비트 라인으로 공급되는 프리차지 전류의 양을 제어하는 프리차지 전류 제어 회로; 및
    상기 아날로그 제어 전압에 기초하여 상기 프리차지 제어 신호의 활성화 시간을 제어하는 프리차지 펄스 폭 제어 회로를 포함하고,
    상기 메모리 장치의 온도가 증가할 때, 상기 제1 로드 전류의 양이 증가하는 메모리 시스템.
  10. 삭제
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