CN107424643B - 读出放大器和使用读出放大器的存储器设备 - Google Patents

读出放大器和使用读出放大器的存储器设备 Download PDF

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Abstract

提出了一种单端读出放大器以及包括该单端读出放大器的存储器设备。读出和放大存储单元的数据的读出放大器可以包括：预充电电路，采用电源电压来对连接到存储单元并且提供读出电压的数据线以及提供参考电压的参考线进行预充电；参考电压生成电路，通过基于参考电流对参考线放电来生成参考电压，并且基于存储单元的数据来调整参考电流的量；以及比较器，比较读出电压和参考电压并且输出比较结果作为存储单元的数据。

Description

读出放大器和使用读出放大器的存储器设备
对相关申请的交叉引用
本申请要求于2016年5月2日向韩国知识产权局提交的第10-2016-0054100号韩国专利申请的权益，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明构思涉及一种存储器设备，并且更具体地，涉及一种单端读出放大器和使用该单端读出放大器的存储器设备。
背景技术
半导体存储器设备分为易失性半导体存储器设备和非易失性半导体存储器设备。易失性半导体存储器设备包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。非易失性半导体存储器设备包括电阻式存储器设备，诸如闪速存储器设备、电阻式随机存取存储器(ReRAM)、相变随机存取存储器(PRAM)和磁阻式随机存取存储器(MRAM)。读出放大器读出和放大存储在存储器设备的存储单元中的低水平(low level)的数字数据，即，弱数字数据，并且将弱数字数据转换为高水平(high level)的数字数据。单端读出放大器将输入到两个输入端子中的一个端子的位线的电压(即，读出电压)与经由另一端子接收的参考电压进行比较，并且输出比较结果作为存储单元的数据。
读出放大器和使用该读出放大器的存储器设备可以在读取操作期间执行低电压驱动操作。
发明内容
本发明构思提供了一种读出放大器和存储器设备。
根据本发明构思的方面，一种读出和放大存储单元的数据的读出放大器可以包括：预充电电路，采用电源电压来对连接到存储单元并且提供读出电压的数据线以及提供参考电压的参考线进行预充电；参考电压生成电路，通过基于参考电流对参考线放电来生成参考电压，并且基于存储单元的数据来调整参考电流的量；以及比较器，比较读出电压和参考电压并且输出比较结果作为存储单元的数据。
根据本发明构思的其它方面，一种存储器设备可以包括：存储单元阵列，选择性地连接到数据线并且包括多个存储单元，该多个存储单元在读取操作期间根据所存储的数据从数据线放电单元电流；负载晶体管，连接到伪(pseudo)数据线并且从伪数据线放电与单元电流的量相等量的电流；以及读出放大器，基于从伪数据线输出的伪读出电压生成参考电压，将从数据线输出的读出电压与参考电压进行比较以及输出比较结果作为存储数据。
附图说明
从下面结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据示例实施例的存储器设备的框图；
图2是根据示例实施例的读出放大器的框图；
图3是图2的读出放大器的详细电路图；
图4是示出根据示例实施例的偏置电路的电路图；
图5是根据示例实施例的存储器设备的电路图；
图6是示出根据传统示例的读出放大器的波形的时序图；
图7是示出根据示例实施例的读出放大器的波形的时序图；
图8是根据示例实施例的存储器设备的电路图；
图9是根据示例实施例的存储器设备的电路图；
图10是示出根据示例实施例的存储器块的实施示例的电路图；
图11是根据图10的电路图的存储器块的透视图；
图12是根据示例实施例的存储卡系统的框图。
具体实施方式
当在本文中使用时，术语“和/或”包括相关联列项中的一个或多个的任何和所有组合。诸如“……中的至少一个”的表述当在元素列表之后时修饰整个元素列表，而不修饰列表中的单个元素。
当在本说明书中结合数值使用术语“约”、“实际上”或“基本上”时，意图相关联的数值包括围绕所阐述的数值的±10％的公差。当两个值被称为“实际上相等”时，意图两个相关联的数值在彼此的±10％内。当两个术语被称为“基本上相等”时，意图两个相关联的数值在彼此的±10％内。
图1是根据示例实施例的存储器设备10的框图。
参考图1，存储器设备10可以包括存储单元阵列11、控制逻辑12、行解码器13、列解码器14、写入/读取电路15和输入/输出缓冲器16。根据示例实施例，存储器设备10可以是易失性存储器，诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。替代地，存储器设备10可以是非易失性存储器，诸如闪速存储器设备、磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)、相变随机存取存储器(PRAM)以及铁电随机存取存储器(FRAM)。根据示例实施例，存储器设备10可以利用包括单端读出放大器电路的各种存储器设备。在下文中，假定存储器设备10是非易失性存储器以用于解释存储器设备10的操作示例，但是本发明构思不限于非易失性存储器。
存储单元阵列11可以包括多个存储单元，并且经由字线WL连接到行解码器13。另外，存储单元阵列11可以经由位线BL连接到列解码器14。存储单元阵列11可以包括包含多个存储单元的多个单元块。
根据示例实施例的方面，存储单元阵列11可以是三维(3D)存储单元阵列。3D存储单元阵列可以整体地形成在存储单元阵列的一个或多个物理级中，其具有布置在硅基底上方的有源区以及与这些存储单元的操作相关联的电路，而无论这种相关联的电路可以在这种基底上方还是在这种基底内。术语“整体的”可以表示存储单元阵列的每个级的层直接地沉积在存储单元阵列的每个较低级的层上。3D存储单元阵列可以包括沿垂直方向布置的单元串，使得至少一个存储单元在其他存储单元上。存储单元中的至少一个可以包括电荷陷阱层。然而，实施例不限于此，并且在另一个实施例中，存储单元阵列11可以是二维(2D)存储单元阵列。
包括在存储单元阵列11中的每个存储单元可以是存储一比特数据的单级单元(SLC)或者存储两比特或更多比特数据的多级单元(MLC)。例如，存储单元可以是存储两比特数据的MLC。作为另一示例，存储单元可以是存储三比特数据的三级单元(TLC)。然而，实施例不限于此，并且在另一实施例中，包括在存储单元阵列11中的存储单元的一部分可以是SLC，而存储单元的其他部分可以是MLC。例如，包括在存储单元阵列11中的单元块的一部分可以是SLC，而单元块的其他部分可以是MLC。
控制逻辑12可以基于从存储器设备10外部(例如，存储器控制器)接收的命令CMD、地址ADDR和控制信号CTRL，输出各种控制信号以将数据写入存储单元阵列11或从存储单元阵列11读取数据。因此，控制逻辑12通常可以控制存储器设备10的各种操作。
由控制逻辑12输出的各种控制信号可以提供给行解码器13、列解码器14和写入/读取电路15。详细地，控制逻辑12可以为行解码器13提供行地址X-ADDR，并且为列解码器14提供列地址Y-ADDR。此外，控制逻辑12可以向写入/读取电路15提供写入/读取控制信号CTRL_RW。然而，实施例不限于此，并且控制逻辑12可以进一步向输入/输出缓冲器16和其他组件(未示出)提供其他控制信号。
行解码器13可以响应于行地址X-ADDR选择字线WL的一部分。行解码器13可以将字线电压传送到存储单元阵列11。在编程操作中，行解码器13可以将编程电压和验证电压施加到选择的字线WL，并且将编程禁止电压施加到未选择的字线UWL。例如，在读取操作期间，行解码器13可将读取电压施加到选择的字线WL，并且将读取禁止电压施加到未选择的字线UWL。另外，行解码器13可以响应于行地址X-ADDR，选择包括在存储单元阵列11中的串选择线SSL的一部分或者地选择线GSL的一部分。
列解码器14可以响应于列地址Y-ADDR来选择位线BL的一部分。由列解码器14选择的位线BL可以经由数据线DL连接到写入/读取电路15。
写入/读取电路15可以将数据DATA写入存储单元阵列11，或者从存储单元阵列11读取数据DATA。写入/读取电路15可以将从输入/输出缓冲器16提供的数据DATA写入存储单元阵列11，或者将读取的数据DATA传送到输入/输出缓冲器16。写入/读取电路15可以包括写入驱动器WD和读出放大器(SA)。
WD可以将数据DATA写入由行解码器13和列解码器14选择的存储单元。
SA可以读取存储在所选择的存储单元中的数据DATA。SA可以包括放大连接到所选择的存储单元的位线BL的信号(或者连接到位线BL的数据线DL的信号)的放大器。
在差分读出放大器的情况下，SA的两个输入端子可以连接到两个位线BL，并且一个位线BL可以提供读取的数据DATA，而另一位线BL可以用于生成参考电压。然而，在单端读出放大器的情况下，SA的两个输入端子中的一个可以连接到位线BL，而另一个输入端子可以接收从除了位线BL之外的另一个组件生成的参考电压。
根据示例实施例的方面，存储器设备10可以使用单端读出放大器。SA可以适应性地生成对存储单元的数据DATA的参考电压。SA可以基于与位线电压实际上相等的电压，生成维持位线电压和参考电压的电压电平差高于特定电平的参考电压，而无论数据DATA的值如何。例如，依赖于数据DATA，当位线电压为低时，SA可以生成相对较高电平的参考电压，而当位线电压为高时，可以生成相对较低电平的参考电压。因此，与无论数据DATA如何而提供恒定电平的参考电压的情况相比，参考电压和位线电压之间的电压差可以增大，SA的读出余量可以改善以及SA和存储器设备10两者可以在低电压操作。将根据示例实施例参考图2至图9更详细地描述SA。
输入/输出缓冲器16可以从外部(例如，存储器控制器)接收数据DATA，并且将接收的数据DATA传送到写入/读取电路15。另外，输入/输出缓冲器16可以将由写入/读取电路15提供的读取的数据DATA输出至外部。
图2是根据示例实施例的方面的SA 100的框图。为了描述方便，一起示出了连接到SA 100的存储单元和晶体管。
参考图2，SA 100可以包括具有两个输入端子的放大器110、预充电电路120、偏置电路130和放电电路140。偏置电路130和放电电路140两者可以统称为参考电压生成电路。
放大器110可以接收读出电压Vsen和参考电压Vref，将它们进行比较，以及放大并且输出它们之间的电压差。Vsen可以是要被读出的DL的电压，即，读出节点SN的电压，并且Vref可以是作为比较基础的参考线RL的电压，即，参考节点RN的电压。根据示例实施例，放大器110可以被实施为比较器。
预充电电路120可以采用电源电压对数据线DL、参考线RL和伪数据线PDL预充电。在数据读取操作期间，预充电电路120可以对数据线DL和参考线RL预充电，因此，电源电压可以施加到数据线DL和参考线RL。
放电电路140可以连接到参考线RL并且从参考线RL放电参考电流Iref。因此，可以降低参考电压Vref。例如，参考电压Vref可以从电源电压的电压电平降低到接近地电压的电压电平。
偏置电路130可以向放电电路140提供偏置电压VB。放电电路140可以基于VB生成Iref。偏置电路130可以基于经由伪数据线PDL输出的伪读出电压Vpsen(即，伪读出节点PSN的电压)来生成偏置电压VB。伪读出电压Vpsen可以实际上等于读出电压Vsen，并且读出电压Vsen可以依赖于存储在存储单元MC中的数据而变化。因此，Iref和随后的Vref可以依赖于存储在存储单元MC中的数据而适应性地变化。
在选择电压已经施加到选择线SL之后，选择晶体管ST可以导通，并且存储单元MC可以连接到DL。实际上，存储单元MC可以经由位线BL连接到DL。由于单元电流Icell可以经由存储单元MC放电，所以可以降低Vsen。在这种情况下，经由存储单元MC放电的单元电流Icell的电流量可以依赖于于存储在存储单元MC中的数据(例如，0或1)而变化。例如，当数据为1时，单元电流Icell可以大于当数据为0时的单元电流Icell。根据示例实施例，当数据为0时，极少量的单元电流或没有单元电流Icell可以流动。因此，读出电压Vsen的电压下降斜率可以依赖于数据而变化。
在数据读取操作期间，在预充电电路120已经采用电源电压对数据线DL和参考线RL预充电之后，放电电路140和存储单元MC可以如上所述地分别对参考节点RN和数据线DL放电，并且单元电流Icell和参考电流Iref的电流量可以不同。在这种情况下，单元电流Icell和参考电流Iref的相对电流量可以依赖于存储在存储单元MC中的数据而变化。例如，当数据为1时，单元电流Icell可以大于参考电流Iref，而当数据为0时，单元电流Icell可以小于参考电流Iref。因此，当数据为1时，读出电压Vsen可以低于参考电压Vref，而当数据为0时，读出电压Vsen可以高于参考电压Vref。
放大器110可以输出读出电压Vsen与参考电压Vref的比较结果作为存储单元MC的读取的数据DOUT。当存储在存储单元MC中的数据为1时，由于读出电压Vsen低于参考电压Vref，因此放大器110可以将读取的数据DOUT输出为1。当存储在存储单元MC中的数据为0时，由于读出电压Vsen高于参考电压Vref，因此放大器110可将读取数据DOUT输出为0。
如上所述，参考电流Iref和随后的参考电压Vref可以根据存储在存储单元MC中的数据而适应性地变化。由于读出电压Vsen的电压下降斜率根据数据而变化，所以偏置电路130可以生成偏置电压VB，该偏置电压VB可以根据数据改变参考电流Iref的电流量，使得读出电压Vsen与参考电压Vref之间的电压差维持在高于特定电平的电平或维持在最高电平，而无论数据如何。例如，当数据为1时，单元电流Icell为强，并且当读出电压Vsen减小时，可以通过基于读出电压Vsen减小参考电流Iref来将参考电压Vref维持在高电平。另外，当数据为0时，单元电流Icell弱，并且当读出电压Vsen维持在高电平时，可以通过增大参考电流Iref来降低参考电压Vref。因此，可以通过增大参考电压Vref和读出电压Vsen之间的电压差来改善读出余量。
在这种情况下，偏置电路130可以基于伪数据线PDL的电压(即，实际上等于数据线DL的电压(即，读出电压Vsen)的读出电压Vpsen)生成偏置电压VB。如所示地，负载晶体管LT可以连接到伪数据线PDL，以使伪数据线PDL的电压实际上等于数据线DL的电压。负载晶体管LT的源极可以连接到存储单元MC，并且负载晶体管LT的栅极可以连接到选择线SL。根据示例实施例，负载晶体管LT的大小可以等于选择晶体管ST的大小。当选择晶体管ST导通时，负载晶体管LT也导通，并且当流过选择晶体管ST的电流量等于流过负载晶体管LT的电流量时，相同伪数据线PDL的电压可以等于数据线DL的电压。
图3是图2的读出放大器SA 100的详细电路图。
放大器110可以被实施为具有两个输入端子(+和-)的比较器，并且参考电压Vref可以被施加到一个输入端子(+)，而读出电压Vsen可以被施加到另一个输入端子(-)。放大器110可以以电源电压VCC和地电压GND作为基础进行操作。当参考电压Vref的电压电平高于读出电压Vsen的电压电平时，放大器110可以输出指示数据为1的电源电压VCC。当参考电压Vref的电压电平低于读出电压Vsen的电压电平时，放大器110可以输出指示数据为0的地电压GND。
预充电电路120可以包括多个晶体管M11、M12和M13，预充电信号PREC被施加到该多个晶体管的栅极端子。M11可以连接到伪数据线PDL，M12可以连接到数据线DL以及M13可以连接到参考线RL。多个晶体管M11、M12和M13在预充电信号PREC处于低电平时导通，并且可以基于电源电压VCC对伪数据线PDL、数据线DL和参考线RL进行预充电。因此，伪读出电压Vpsen、读出电压Vsen和参考电压Vref的电压电平可以等于电源电压VCC的电压电平。
放电电路140可以包括串联连接到参考线RL的多个晶体管M21和M22。当M21响应于处于高电平的使能信号EN而导通时，参考电流Iref可以经由M22流动。在这种情况下，参考电流Iref的电流量可以由偏置电压VB确定。例如，当偏置电压VB增大时，参考电流Iref的电流量可以增大，而当偏置电压VB减小时，参考电流Iref的电流量可以减小。随着参考电流Iref流动，参考电压Vref可以从预充电的电源电压VCC降低。在这种情况下，当参考电流Iref的电流量强时，参考电压Vref可以快速减小，并且当参考电流Iref的电流量弱时，参考电压Vref可以缓慢减小。
如所示地，偏置电路130可以通过非反相差分放大器来实施。偏置电路130可以包括第一电流源CS1和晶体管M1、M2、M3和M4。
第一电流源CS1可以生成偏置电流IB，即，非反相差分放大器的偏置电流IB。根据示例实施例，当图2中的存储单元MC的数据为1时，偏置电流IB可以等于流过存储单元MC的单元电流Icell。根据示例实施例，第一电流源CS1可以由电流镜(current mirror)电路来实施。
晶体管M1和M2可以形成一对差分输入，并且晶体管M3和M4可以作为负载操作。晶体管M4可以与放电电路140中的晶体管M22一起作为电流镜来操作。因此，可以根据流过晶体管M4的电流来调整流过晶体管M22的电流，即参考电流Iref。
伪读出电压Vpsen可以被施加到晶体管M1，而具有恒定电平并且允许晶体管M2操作在饱和状态的输入电压Vin可以被施加到晶体管M2。输入电压Vin可以被设置为与电源电压VCC的电平接近的电平，同时允许晶体管M2在饱和状态下操作。输入电压Vin可以在偏置电路130的内部或外部生成。
偏置电流IB可以流过晶体管M1、M2、M3和M4。当伪读出电压Vpsen的电压电平低于特定电压电平(例如，输入电压Vin)时，偏置电流IB可以主要流过晶体管M1和M3，并且没有电流或少量的电流可以流过晶体管M2和M4。因此，偏置电压VB可以降低，并且参考电流Iref的电流量可以减小。
当伪读出电压Vpsen的电平高于输入电压Vin的电平时，偏置电流IB可以主要流过晶体管M2和M4，并且没有电流或少量的电流可以流过晶体管M1和M3。因此，偏置电压VB可以增大，并且参考电流Iref的量可以增大。
图4是根据示例实施例的偏置单元130a的电路图。图4的偏置单元130a是图1中的偏置电路130的修改示例。晶体管M1、M2、M3和M4的操作与图3中的偏置电路130的晶体管M1、M2、M3和M4的操作相同，并且省略其重复说明。
参考图4，图3中的偏置电路130的第一电流源CS1可以通过包括晶体管M5、M6和M7的电流镜来实施。当存储单元MC的数据为1时与单元电流Icell相同量的电流可以流过晶体管M6。根据示例实施例，晶体管M6的大小可以等于图2中的存储单元MC的大小。偏置电流IB可以流过晶体管M7，并且由于晶体管M5和M7的电流镜像(current mirroring)操作，偏置电流IB的电流量可以等于流过晶体管M6的电流的电流量。
输入电压Vin可以在偏置单元130a内部生成。当由第二电流源CS2生成的电流流过晶体管M8时，晶体管M8的漏极端子的电压可以作为输入电压Vin施加到晶体管M2。
图5是根据示例实施例的存储器设备10a的电路图。
参考图5，存储器设备10a可以是非AND(NAND)闪速存储器设备。存储器设备10a可以包括单元串STR、负载晶体管LT和读出放大器SA 100。图1中的存储单元阵列11可以包括单元串STR。虽然未示出，但是存储器设备10a还可以包括除了图1所示的组件之外的其他组件。为了描述方便，示出了一个单元串STR；然而，实施例不限于此，并且多个单元串STR可以连接到数据线DL。
单元串STR可以包括多个存储单元MC、串选择晶体管SST和地选择晶体管GST。如所示地，多个存储单元MC、串选择晶体管SST和地选择晶体管GST可以彼此串联连接，并且连接到公共源极线CSL和数据线DL。根据示例实施例，地电压GND可以施加到公共源极线CSL。
字线WL1-WLn可以连接到多个存储单元MC的栅极，并且串选择线SSL可以连接到串选择晶体管SST的栅极，以及地选择线GSL可以连接到地选择晶体管GST的栅极。
例如，当要从连接到单元串STR的第一字线WL1的存储单元MC读取数据时，可以向串选择线SSL施加串选择电压。因此，所示的单元串STR可以连接到数据线DL。读取电压可以施加到第一字线WL1，而读取禁止电压(或通过电压)可以施加到其他字线。地选择电压可以施加到地选择线GSL。除了连接到第一字线WL1的存储单元MC之外的所有其它存储单元MC以及地选择晶体管GST可以导通。当连接到第一字线WL1的存储单元MC的阈值电压低于读取电压时，可以确定数据1存储在存储单元MC中。替代地，当存储单元MC的阈值电压高于读取电压时，可以确定数据0存储在存储单元MC中。当存储单元MC的数据为1时，存储单元MC可以在向其施加读取电压时导通，并且可以从数据线DL放电单元电流Icell。数据线DL的电压(即，读出电压Vsen)可以从电源电压VCC的电平快速下降。当存储单元MC的数据为0时，存储单元MC可以不导通，并且因此，不可以从数据线DL放电单元电流Icell，或者依赖于情况，可能放电极少量的单元电流Icell。数据线DL的电压可以维持电源电压VCC的电平或者可以非常缓慢地下降。
连接到伪数据线PDL的负载晶体管LT的一个端子可以连接到单元串STR。详细地，负载晶体管LT的一个端子可以连接到与串选择晶体管SST和存储单元MC连接的节点。根据示例实施例，负载晶体管LT的大小可以等于串选择晶体管STS的大小。当通过单元串STR放电单元电流Icell时，与流过串选择晶体管SST的电流量相等的电流量可流过负载晶体管LT。因此，伪数据线PDL的电压可以等于数据线DL的电压。
如上所述，读出放大器SA 100可以将读出电压Vsen与参考电压Vref进行比较，并且输出比较结果作为读取的数据DOUT。在这种情况下，读出放大器SA 100可以基于伪数据线PDL的电压(即，读出电压Vpsen)来调整参考电流Iref的电流量。当读出电压Vpsen低于输入电压Vin时，参考电流Iref的量可以非常小。因此，参考电压Vref可以维持在与预充电的电源电压VCC的电平相似的电平。
替代地，当读出电压Vpsen维持在比输入电压Vin的电平更高的电平(即，电源电压VCC的电平)时，参考电流Iref的量可以增大并且参考电压Vref可以迅速下降。
图6是示出根据常规示例的读出放大器的波形的时序图，而图7是示出根据示例实施例的读出放大器的波形的时序图。
参考图6和图7，区间(section)T1和T3是预充电区间，并且区间T2和T4是数据测量区间。在区间T1和T3中，可以施加低电平的预充电信号PREC，并且可以将数据线DL和参考线RL预充电到电源电压VCC。因此，读出电压Vsen和参考电压Vref的电平可以变为等于电源电压VCC的电平。
在区间T2和T4中，施加使能信号EN和高电平的选择线信号VSL。存储单元MC可以连接到数据线DL，可以从数据线DL放电单元电流Icell，以及可以从参考线RL放电参考电流Iref。因此，参考电压Vref和读出电压Vsen可以下降。当存储单元MC的数据(即，单元数据CELL)为1时，读出电压Vsen可以快速下降并且可以低于参考电压Vref。当单元数据CELL为0时，读出电压Vsen可以缓慢下降并且可以高于参考电压Vref。
参考图6，根据比较示例，无论在读出放大器中的单元数据CELL的值如何，可以从参考线RL放电相同量的参考电流Iref。因此，无论单元数据CELL是1还是0，参考电压Vref的电压下降斜率可以相同。
然而，根据示例实施例，当单元数据CELL为1时，非常少量的参考电流Iref或没有参考电流Iref可以在读出放大器中流动，并且因此，参考电压Vref可以非常缓慢地下降，或者参考电压Vref可以维持在与电源电压VCC的电平相似的电平。此外，当单元数据CELL为0时，大量的参考电流Iref可以流动，并且因此，参考电压Vref可以迅速下降。因此，当单元数据CELL为1时，根据示例实施例的参考电压Vref和读出电压Vsen之间的电压差dV1'可以大于根据比较示例的读出放大器中的电压差dV1。当单元数据Cell为0时，根据示例实施例的Vref和Vsen之间的电压差dV2'可以大于根据比较示例的读出放大器中的电压差dV2。此外，当单元数据CELL为0时，Vref和Vsen之间的电压差dV1'可以类似于电压差dV2'。因此，根据示例实施例的读出放大器可以具有改善的读出余量，并且随着读出余量的改善，读出放大器和包括读出放大器的存储器设备可以在低电压操作。
图8是根据示例实施例的存储器设备10b的电路图。
图8中所示的存储器设备10b是NAND闪速存储器设备。参考图8，存储器设备10b可以包括存储单元阵列11b、列解码器14b、读出放大器SA 100和负载晶体管LT。虽然未示出，但是存储器设备10b还可以包括除了图1的存储器设备10中所示的组件之外的其他组件。
根据示例实施例，多个单元串STR1、STR2和STR3可以连接到数据线DL。为了描述方便，在图8中示出了三个单元串。第一单元串STR1可以连接到第一位线BL1，第二单元串STR2可以连接到第二位线BL2，以及第三单元串STR3可以连接到第三位线BL3。第一位线至第三位线BL1、BL2和BL3可以分别连接到列解码器14b的第一开关至第三开关SW1、SW2和SW3，并且当各自的相应的开关导通时可以连接到数据线DL。列解码器14b可以根据列地址将第一开关信号至第三开关信号Y1、Y2和Y3施加到第一开关至第三开关SW1、SW2和SW3。因此，可以选择性地导通第一开关至第三开关SW1、SW2和SW3当中的一个开关。
例如，当第一开关SW1导通并且第一单元串STR1连接到数据线DL时，第一位线BL1可以被预充电达到电源电压VCC，而当串选择晶体管SST导通时，响应于要从其读取数据的存储单元MC的数据，参考电流Iref可以流过第一单元串STR1。因此，可以降低数据线DL的电压。此外，由于相同的电流流过负载晶体管LT，所以伪数据线PDL的电压可以降低，并且伪数据线PDL的电压电平可以变为等于数据线DL的电压电平。
图9是根据示例实施例的存储器设备10c的电路图。
图9的存储器设备10c可以是SRAM。存储器设备10c可以包括存储单元阵列11c、读出放大器SA 100和负载晶体管LT。即使未示出，但是存储器设备10c还可以包括除了图1的存储器设备10中所示的组件之外的其他组件。
多个存储单元MC1和MC2可以选择性地连接到数据线DL。为了描述方便起见，在图9中示出了两个存储单元。当各自的相应的选择晶体管ST导通时，多个存储单元MC1和MC2可以连接到数据线DL。字线WL1和WL2可以连接到选择晶体管ST的栅极端子，并且当字线电压(例如，选择电压)被施加到字线WL1和WL2时，选择晶体管ST可以导通。一个选择晶体管ST可以选择性地导通。负载晶体管LT可以连接到伪数据线PDL与存储单元MC1和MC2之间。多个负载晶体管LT被示为连接到图9中的多个存储单元MC1和MC2中的每个；然而，实施例不限于此，并且一个负载晶体管LT可以连接到多个存储单元MC1和MC2。负载晶体管LT的大小可以等于选择晶体管ST的大小。
存储单元MC1和MC2可以包括锁存器LC和单元晶体管CT。当存储单元MC连接到数据线DL并且存储在锁存器LC中的数据(即，单元数据CELL)为1时，单元晶体管CT可以导通，以及大量单元电流Icell可以流过单元晶体管CT。因此，数据线DL的电压可以迅速下降。当存储在锁存器LC中的数据(即，单元数据CELL)为0时，单元晶体管CT可以关断，并且没有单元电流Icell或有非常少量的单元电流Icell可以流过单元晶体管CT。因此，数据线DL的电压可以维持电源电压VCC或可以非常缓慢地下降。伪数据线PDL的电压电平可以等于数据线DL的电压电平。
在上文中，描述了根据示例实施例将读出放大器和存储器设备应用于NAND闪速存储器设备或SRAM存储器设备的示例。然而，实施例不限于此，并且根据示例实施例的读出放大器和存储器设备可以应用于使用单端读出放大器的各种存储器设备。
图10是示出根据示例实施例的存储器块BLK的实施的示例的电路图。
参考图10，存储器块BLK可以是垂直构造的NAND闪速存储器。存储器块BLK可以包括多个NAND串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、地选择线GSL1至GSL3、多个串选择线SSL1至SSL3以及公共源极线CSL。根据示例实施例，可以对NAND串、字线、位线、地选择线和串选择线的数量进行各种改变。
NAND串NS11、NS21和NS31可以提供在第一位线BL1和公共源极线CSL之间，NAND串NS12、NS22和NS32可以提供在第二位线BL2和公共源极线CSL之间，以及NAND串NS13、NS23和NS33可以提供在在第三位线BL3和公共源极线CSL之间。NAND串中的每个(例如，NS11)可以包括彼此串联连接的串选择晶体管SST、多个存储单元MC1至MC8以及地选择晶体管GST。在下文中，为了方便起见，将NAND串命名为串。
共同连接到一个位线的串可以形成一列。例如，共同连接到第一位线BL1的串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的串NS12、NS22和NS32可以对应于第二列，以及共同连接到第三位线BL3的串NS13、NS23和NS33可以对应于第三列。
共同连接到一个串选择线SSL的串可以形成一行。例如，连接到第一串选择线SSL1的串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的串NS21、NS22和NS23可以对应于第二行，以及连接到第三串选择线SSL3的串NS31、NS32和NS33可以对应于第三行。
串选择晶体管SST可以连接到串选择线SSL1至SSL3。多个存储单元MC1至MC8可以分别连接到相对应的字线WL1至WL8。地选择晶体管GST可以连接到地选择线GSL1、GSL2和GSL3。串选择晶体管SST可以连接到相对应的位线BL，并且地选择晶体管GST可以连接到公共源极线CSL。
在相同高度的字线(例如，WL1)可以彼此共同连接，并且串选择线SSL1、SSL2和SSL3彼此分离。例如，当对连接到第一字线WL1并且包括在串NS11、NS12和NS13中的存储单元编程时，可以选择第一字线WL1和第一串选择线SSL1。根据示例实施例，地选择线GSL1、GSL2和GSL3可以彼此分离，如图10所示。在另一实施例中，地选择线GSL1、GSL2和GSL3可以彼此连接。
图11是根据图10的电路图的存储器块BLK的透视图。
参考图11，BLK形成在相对于基底SUB的垂直方向上。基底SUB可以包括第一导电类型(例如，p型)，并且可以提供公共源极线CSL，该公共源极线CSL沿着第一方向(例如，x方向)在其上延伸并且在其上掺杂第二导电类型(例如，n型)。公共源极线CSL可以用作向垂直存储单元供给电流的源极。
沿着第二方向(例如，y方向)延伸的多个绝缘层IL可以在第三方向(例如，z方向)顺序地提供在基底SUB的两个相邻的公共源极线CSL之间的区域上，并且多个绝缘层IL可以沿着第三方向彼此分开一定距离。例如，多个绝缘层IL可以包括诸如氧化硅的绝缘材料。
可以形成通道孔(channel hole)，其在基底SUB的两个相邻的公共源极线CSL之间的区域上沿着第一方向顺序地布置，并且沿着第三方向穿透多个绝缘层IL。通道孔可以形成为杯状(或具有封闭底部的圆筒)的形状并且在垂直方向上延伸。替代地，通道孔可以形成为如所示的柱状。在下文中，通道孔将被称为柱。多个柱P可以穿透多个绝缘层IL并且接触基底SUB。详细地，每个柱P的表面层S可以包括第一导电类型的硅材料，并且可以用作沟道区。每个柱P的内层I可以包括诸如氧化硅的绝缘材料或气隙。
可以在两个相邻的公共源极线CSL之间的区域中沿着绝缘层IL、柱P和基底SUB的暴露表面提供电荷存储层CS。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，栅极电极GE可以提供在两个相邻的公共源极线CSL之间的区域中的电荷存储层CS的暴露表面上。
漏极或漏极触点DR可以分别提供在多个柱P上。例如，漏极DR可以包括其上掺杂有第二导电类型的杂质的硅材料。沿着第二方向(例如，y轴)延伸并且沿着第一方向彼此分开一定距离的位线BL可以提供在漏极DR上。
参考图11描述存储器块BLK的示例实施例。然而，实施例不限于此，并且可以对BLK的结构进行各种改变。
图12是根据示例实施例的存储卡系统2000的框图。
参考图12，存储卡系统2000可以包括主机2100和存储卡2200。主机2100可以包括主机控制器2110和主机连接器2120。存储卡2200可以包括卡连接器2210、卡控制器2220和存储器设备2230。
主机2100可以将数据写入存储卡2200或读取存储在存储卡2200中的数据。主机控制器2110可以经由主机连接器2120将命令CMD、时钟信号CLK和数据DATA传送到存储卡2200。
卡控制器2220可以响应于经由卡连接器2210接收的命令CMD，将数据DATA存储到存储器设备2230。存储器设备2230可以存储从主机2100传送的数据DATA。存储器设备2230可以包括上面参考图1描述的图1的存储器设备10。由于内部提供的读出放大器的改善的读出余量，存储器设备2230可以在低电压下操作。
存储卡2200可以通过紧凑型闪速卡(CFC)、微型驱动、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒、USB闪速驱动器等来实施。
根据实施例的读出放大器和存储器设备可以适用于各种存储器设备和系统。根据实施例的存储器设备可以应用于计算机系统、固态驱动器(SSD)系统、通用闪速存储(UFS)系统等。
根据示例实施例，存储卡、非易失性存储器设备和卡控制器可以通过使用各种类型的封装来布置。例如，根据示例实施例的存储器设备和/或存储器控制器可以通过使用诸如下述的封装来布置：封装体叠层(Package on Package，PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、窝伏尔封装的裸片、晶片形式的裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、封装系统(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级处理的堆叠封装(WSP)。
虽然已经参照发明构思的实施例具体示出和描述了本发明构思的概念，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种被配置为读出和放大存储单元的数据的读出放大器，该读出放大器包括：
预充电电路，
所述预充电电路被配置为采用电源电压对数据线预充电，
所述预充电电路被配置为采用电源电压对参考线预充电，
所述预充电电路连接到数据线，
所述预充电电路连接到参考线，
所述数据线连接到存储单元并且被配置为提供读出电压，
所述参考线被配置为提供参考电压；
参考电压生成电路，被配置为通过基于参考电流对参考线放电来生成参考电压，所述参考电压生成电路被配置为基于存储单元的数据来调整参考电流的量；以及
比较器，被配置为将读出电压与参考电压进行比较，并且被配置为输出比较结果作为存储单元的数据。
2.根据权利要求1所述的读出放大器，其中，当读出电压降低到临界电平以下时，参考电流减小；而当读出电压高于临界电平时，参考电流增大。
3.根据权利要求1所述的读出放大器，其中，当存储单元的数据具有第一值时，从数据线放电的电流量等于当存储单元的数据具有第二值时的参考电流的量。
4.根据权利要求1所述的读出放大器，其中，当存储单元的数据具有第一值时，读出电压的电压下降斜率等于当存储单元的数据具有第二值时的参考电压的电压下降斜率。
5.根据权利要求1所述的读出放大器，其中，参考电压生成电路还包括：
放电电路，被配置为生成参考电流并且从参考线放电该参考电流；以及
偏置电路，被配置为基于从伪数据线输出的伪读出电压来生成调整参考电流的量的偏置电压，所述伪数据线与数据线具有相等的电压电平。
6.根据权利要求5所述的读出放大器，其中，从伪数据线放电的电流量等于从数据线放电的电流量。
7.根据权利要求5所述的读出放大器，其中，偏置电路包括被配置为接收伪读出电压和处于恒定电平的输入电压的非反相差分放大器。
8.根据权利要求7所述的读出放大器，其中，偏置电路被配置为当伪读出电压低于输入电压时生成偏置电压以增大参考电流，并且被配置为当伪读出电压高于输入电压时生成偏置电压以减小参考电流。
9.根据权利要求7所述的读出放大器，其中，当存储单元的数据具有第一值时，流过非反相差分放大器的偏置电流的量等于从数据线放电的电流量。
10.根据权利要求7所述的读出放大器，其中，非反相差分放大器包括：
第一晶体管，接收伪读出电压，以及
第二晶体管，接收输入电压，
其中，参考电流与流过第二晶体管的电流量成比例。
11.一种存储器设备，包括：
存储单元阵列，选择性地连接到数据线并且包括多个存储单元，其中，每个存储单元被配置为在读取操作期间根据所存储的数据从数据线放电单元电流；
负载晶体管，连接到伪数据线并且被配置为从伪数据线放电与单元电流的量相等量的电流；以及
读出放大器，被配置为基于从伪数据线输出的伪读出电压生成参考电压，被配置为将从数据线输出的读出电压与参考电压进行比较，以及被配置为输出比较结果作为存储数据。
12.如权利要求11所述的存储器设备，其中，读出放大器包括：
预充电电路，被配置为采用电源电压对提供读出电压的数据线、提供参考电压的参考线和伪数据线预充电；
参考电压生成电路，被配置为通过基于参考电流对参考线放电来生成参考电压，并且基于伪读出电压来调整参考电流的量；以及
比较器，被配置为将读出电压与参考电压进行比较并且输出比较结果。
13.根据权利要求11所述的存储器设备，其中，负载晶体管的一个端子连接到多个存储单元。
14.根据权利要求11所述的存储器设备，其中，存储单元阵列包括三维存储单元阵列。
15.根据权利要求11所述的存储器设备，其中，三维存储单元阵列包括垂直于基底的多个存储器串。
16.一种读出放大器，包括：
偏置电路，被配置为基于伪数据线来生成偏置电压，所述伪数据线响应于控制信号耦合到存储单元；
放电电路，被配置为基于偏置电压来生成参考电流；
参考线，连接到放电电路，所述参考线被配置为基于参考电流提供参考电压；以及
比较器，被配置为基于参考电压和读出电压来生成输出电压，所述比较器连接到参考线和数据线，所述数据线响应于控制信号耦合到所述存储单元并且所述数据线不同于所述伪数据线。
17.根据权利要求16所述的读出放大器，其中，偏置电路包括：
电流源，具有第一节点和第二节点，所述第一节点连接到电源电压，
第一PMOS晶体管，包括第一PMOS源极和第一PMOS漏极，所述第一PMOS源极连接到电流源的第二节点，
第二PMOS晶体管，包括第二PMOS源极和第二PMOS漏极，所述第二PMOS源极连接到电流源的第二节点，
第一NMOS晶体管，包括第一NMOS栅极、第一NMOS漏极和第一NMOS源极，所述第一NMOS栅极连接到所述第一PMOS漏极，所述第一NMOS漏极连接到所述第一NMOS栅极，所述第一NMOS源极连接到地，
第二NMOS晶体管，包括第二NMOS栅极、第二NMOS漏极和第二NMOS源极，所述第二NMOS栅极连接到第二PMOS漏极，所述第二NMOS漏极连接到所述第二NMOS栅极，所述第二NMOS源极连接到地。
18.根据权利要求16所述的读出放大器，其中，偏置电路包括
电流源，具有第一节点和第二节点，所述第二节点连接到地，
第一NMOS晶体管，包括第一NMOS栅极、第一NMOS源极和第一NMOS漏极，所述第一NMOS源极连接到地，所述第一NMOS栅极连接到第一NMOS漏极，
第二NMOS晶体管，包括第二NMOS栅极、第二NMOS源极和第二NMOS漏极，所述第二NMOS源极连接到地，所述第二NMOS栅极连接到第二NMOS漏极，
第一PMOS晶体管，包括第一PMOS栅极、第一PMOS源极和第一PMOS漏极，所述第一PMOS漏极连接到第一NMOS漏极，
第二PMOS晶体管，包括第二PMOS栅极、第二PMOS源极和第二PMOS漏极，所述第二PMOS漏极连接到第二NMOS漏极，
第三PMOS晶体管，包括第三PMOS栅极、第三PMOS源极和第三PMOS漏极，所述第三PMOS源极连接到电源，
第四PMOS晶体管，包括第四PMOS栅极、第四PMOS源极和第四PMOS漏极，所述第四PMOS栅极连接到电源，所述第四PMOS源极连接到第三PMOS漏极，所述第四PMOS漏极连接到地，
第五PMOS晶体管，包括第五PMOS栅极、第五PMOS源极和第五PMOS漏极，所述第五PMOS源极连接到电源，所述第五PMOS栅极连接到第三PMOS栅极，所述第五PMOS漏极连接到第一PMOS源极，以及所述第五PMOS漏极连接到第二PMOS源极；以及
第六PMOS晶体管，包括第六PMOS栅极、第六PMOS源极和第六PMOS漏极，所述第六PMOS栅极连接到电源，所述第六PMOS源极连接到电源，所述第六PMOS漏极连接到电流源的第一节点，所述第六PMOS漏极连接到第二PMOS栅极。
19.根据权利要求16所述的读出放大器，其中，放电电路包括：
第一NMOS晶体管，包括第一NMOS栅极、第一NMOS源极以及第一NMOS漏极，所述第一NMOS漏极连接到参考线，以及
第二NMOS晶体管，包括第二NMOS栅极、第二NMOS源极以及第二NMOS漏极，所述第二NMOS漏极连接到第一NMOS源极，所述第二NMOS源极连接到地。
20.根据权利要求16所述的读出放大器，其中，偏置电路连接到存储单元，并且该存储单元为垂直NAND存储单元。
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