JP5342013B2 - 空間的変動及び温度変動に対して低い感受性を有する検出回路と検出方法 - Google Patents

Description

本開示に基づく実施形態は、検出増幅器に関する。

半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、パーソナルナビゲーション装置、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。

ＥＥＰＲＯＭとフラッシュメモリはいずれも、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートとチャネル領域は、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。トランジスタの閾値電圧（Ｖ_ＴＨ）は、フローティングゲートに保持されている電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。

ＥＥＰＲＯＭ又はフラッシュメモリデバイスには、ＮＡＮＤ構造と称される構造を有するものがある。ＮＡＮＤ構造では、メモリセルがＮＡＮＤストリングとしてグループ化されており、各ＮＡＮＤストリングがビット線に対応している。ＮＡＮＤフラッシュメモリデバイスのようなＥＥＰＲＯＭ又はフラッシュメモリデバイスにプログラミングを行う場合、典型的には、ビットラインが接地されるとともに、制御ゲートにプログラム電圧が加えられる。チャネルからの電子がフローティングゲートへ注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリセルの閾値電圧が上昇し、メモリセルがプログラム状態となる。２、４、８又は１６の異なるプログラム状態が設けられていてもよく、それぞれが異なる閾値電圧レベル又は分布によって特徴付けられている。１つのプログラム状態が他のものと間違われないようにするために、各状態の閾値電圧分布を狭くすることが望まれる。プログラミングに関するさらなる情報は、「Source Side Self Boosting Technique for Non-Volatile Memory」と題した米国特許第６，８５９，３９７号、「Detecting Over Programmed Memory」と題した米国特許第６，９１７，５４２号、及び「Programming Non-volatile Memory」と題した米国特許第６，８８８，７５８号に開示されている。これらの３つの特許は、その全体を参照することにより本明細書に組み込まれる。

メモリ素子のプログラム状態は、メモリ素子のゲートに印加される読出し電圧に応答してメモリ素子を流れる電流値によって検出される。読出し電圧が閾値電圧よりも高いと、メモリセルがターンオンし、十分な電流を導通させる。メモリセルの検出は、検出増幅器（Ｓ／Ａ）と称される回路によって実行されてもよい。Ｓ／Ａの機能は、メモリセルの閾値電圧（電圧検出又は電流検出のいずれかによって）を検出する。一例では、Ｓ／Ａは、メモリセルが特定の「限界電流」よりも大きな電流を導通させているか否かを判定する。その場合、読出し電圧に応答してメモリセルがターンオンしており、閾値電圧が読出し電圧よりも低いことが示唆されている。

メモリアレイは、数千、又は数万もの検出増幅器を備えていることがある。しかしながら、検出増幅器の物理的な相違によって、検出レベルに僅かな相違が生じる。異なるＳ／Ａにおける検出レベルの変動は、様々なプログラム状態の電圧分布を狭くすることを困難にする。

さらに、Ｓ／Ａにおける検出素子（例えば、トランジスタ）の特性もまた、温度に依存する。典型的には、温度補償の構造が採用されることがある。温度補償は、一般的に全体を基準として適用される。しかしながら、考慮されてない局所的な温度変動が存在し得る。この局所的温度変動はまた、様々なプログラム状態における幅の広い電圧分布という問題を招くことがある。

上記議論は、Ｓ／Ａ間の変動が引き起こし得る問題の一例に過ぎないことに留意されたい。したがって、これらＳ／Ａの問題は、メモリアレイに限定されないことが理解できるであろう。

Ｓ／Ａの検出素子内の局所的変動（空間及び温度）を低下又は排除する検出回路及び方法が開示される。一つの実施形態では、Ｓ／Ａ内の検出トランジスタが、検出キャパシタに対して充電及び検出の双方を行うために用いられる。この技術は、検出増幅器間の変動によって生じる問題を低下又は除外することができる。

１つの実施形態は、検出装置とその検出装置に接続される検出トランジスタを備える検出回路である。検出トランジスタと検出装置に接続される第１スイッチは、検出装置を検出トランジスタの閾値電圧の関数である第１電圧に充電する。１つ以上の第２スイッチは、検出装置を対象素子に接続させて検出装置の第１電圧を変更するとともに、変更された第１電圧が検出トランジスタに印加される検出フェーズで対象素子と検出装置を非接続にする。対象素子の状態は、変更された第１電圧が検出トランジスタに印加されたことに応答して検出トランジスタがターンオンするか否かに基づいて決定される。

１つの実施形態は、不揮発性記憶素子と検出増幅器を備えるメモリアレイである。不揮発性記憶素子のグループは、ビット線に関連している。検出増幅器は、ビット線の状態を検出する。個々の検出増幅器は、検出装置とその検出装置に接続される検出トランジスタを含む。検出トランジスタと検出装置に接続される第１スイッチは、検出装置を検出トランジスタの閾値電圧の関数である第１電圧に充電する。１つ以上の第２スイッチは、検出装置をビット線に接続させて検出装置の第１電圧を変更するとともに、変更された第１電圧が検出トランジスタに印加される検出フェーズでビット線と検出装置を非接続にする。ビット線の状態は、変更された第１電圧が検出トランジスタに印加されたことに応答して検出トランジスタがターンオンするか否かに基づいて決定される。

１つの実施形態は、検出方法である。その方法は、検出装置を検出トランジスタの閾値電圧の関数である第１電圧に充電する工程と、検出装置を対象素子に接続させて検出装置の第１電圧を変更する工程と、変更された第１電圧を検出トランジスタに印加する工程と、第２電圧が検出トランジスタに印加されたことに応答して検出トランジスタがターンオンするか否かに基づいて対象素子の状態を決定する工程と、を備える。

図１は、１つの実施形態の電圧調整器のブロック図である。 図２は、図１の１つの実施形態の電圧調整器の回路図である。 図３は、図２の１つの実施形態の電圧調整器に入力される信号のタイミング図である。 図４Ａは、ＮＡＮＤストリングの平面図である。 図４Ｂは、ＮＡＮＤストリングの等価回路図である。 図４Ｃは、不揮発性記憶システムのブロック図である。 図４Ｄは、１つの実施形態のメモリアレイを示すブロック図である。 図４Ｅは、１つの実施形態の検出ブロックを示すブロック図である。

図１は、対象素子１０に接続されている検出モジュール４８０の１つの実施形態のブロック図である。一般的に、検出モジュール４８０は、調整回路１０２、検出装置１０４、検出回路１０６、及びラッチ１０８を含む。検出モジュール４８０の基本的な動作は次の通りである。検出回路１０６は、電圧ＶＤＤ＿ＣＨＧに基づいて検出装置１０４に対して信号を生成する。例えば、検出回路１０６は、検出装置１０４をある程度の電圧レベルにまで充電するために用いられる。１つの実施形態では、検出装置１０４は、キャパシタとして実装される。

信号が検出装置１０４に対して生成されているときに、対象素子１０は、調整回路１０２によって予備的に調整されてもよい。１つの実施形態では、対象素子１０はフラッシュメモリアレイ内のメモリセルであり、調整回路１０２はビット線予備充電回路である。その例では、ビット線予備充電回路は、ビット線を所定電圧にまで充電する。

次に、検出装置１０４が対象素子１０に接続され、検出装置１０４の信号が変化する。１つの実施形態では、検出装置１０４は、「調整時間」と称される期間、対象素子１０に接続される。対象素子１０がメモリセルの場合、メモリセルに対応するビット線の伝導電流が、メモリセルのプログラム状態に依存する。さらに、ビット線の検出状態の詳細は以下に説明される。伝導電流（Ｉ_ｃｏｎｄ）は、以下の数式に基づいて検出装置１０４を放電する。

Ｉ_ｃｏｎｄ＝Ｃｄｖ／ｄｔ 数式１

上記数式では、Ｃが検出装置１０４の容量であり、ｄｖは検出装置１０４を介した電圧変化であり、ｄｔは調整時間であり、Ｉ_ｃｏｎｄは対象素子１０からの電流である。

調整時間が終了すると、検出装置１０４は、検出装置１０４の信号を検出する検出回路１０６に接続される。より具体的には、検出回路１０６は、検出装置１０４の信号が所定レベルよりも上か下かを判定している。具体例では、検出回路１０６は、検出トランジスタを有している。その検出トランジスタは、検出装置１０４からの電圧が検出トランジスタのゲートに印加されるのに応答して、ターンオンし、又は、ターンオンしない。

検出回路１０６は、ラッチ１０８に接続されている。ラッチ１０８は、検出回路１０６で検出された状態に基づいて値を保存する。特定の実施形態では、ラッチ１０８は、検出回路１０６内の検出トランジスタがターンオンしたか否かに基づいて第１状態又は第２状態のいずれかを有する。

検出トランジスタがターンオンすると、対象素子１０からの電流が「限界電流」よりも大きかったことが理解される。検出トランジスタがターンオンしないと、対象素子１０からの電流が限界電流よりも小さかったことが理解される。検出装置１０４が放電される期間を変更することにより、限界電流の大きさも変更可能である。例えば、短い調整時間は高い限界電流に一致する（数式１参照）。

検出回路１０６は、１つ以上の検出トランジスタを含んでいる。検出トランジスタは、検出装置１０４をある程度の電圧にまで充電することと、検出装置１０４が対象素子１０に接続された後に検出装置１０４の電圧を決定することの双方に関連する。同じトランジスタが検出装置１０４の充電と検出に利用されるので、検出トランジスタの閾値電圧の変動性は因子ではない。このことは、局所的温度変動と同様に、検出増幅器間の物理的変動から生じる問題を低下又は除外するかもしれない。

図２は、ビット線３６とメモリセル１０に接続される検出モジュール４８０の１つの実施形態の回路図である。検出モジュール４８０は、接続されるビット線３６を介してメモリセル１０の伝導電流を検出する。検出モジュール４８０は、予備充電回路１０２、検出装置１０４、検出回路１０６、及びラッチ１０８を有する。図２の回路は、図１の検出モジュール４８０の一態様である。予備充電回路１０２は、図１の調整回路１０２の一態様である。集積回路の環境下では、検出装置１０４は、トランジスタとともに典型的に実装されるキャパシタであってもよい。このため、図２では、検出装置１０４がキャパシタとして図示されている。検出装置１０４は、所定の容量、例えば３０ｆＦを有している。この所定の容量は、最適な電流決定のために選択されてもよい。

予備充電回路１０２が有効になると、ビット線の電圧が、検出にとって最適な所定のドレイン電圧になる。同時に、メモリセル１０の制御ゲートは、考慮下の既知のメモリ状態において所定の閾値電圧になる。これにより、メモリセルの閾値電圧に依存して、メモリセル１０内に十分なソース・ドレイン伝導電流を流すことができる。伝導電流は、結合されるビット線３６から検出されてもよい。伝導電流の大きさは、メモリセル１０にプログラムされた電荷と、メモリセル１０のソースとドレインの間に僅かな電圧差があると仮定してゲートに印加される読出し電圧と、の関数である。

検出回路１０６は、検出装置１０４に接続されているＰＭＯＳ検出トランジスタ２８７を有する。特に、ｐチャネル検出トランジスタ２８７は、ＶＤＤ＿ＣＨＧに接続されるソースと、検出装置１０４に接続されるゲートと、を有する。スイッチングトランジスタ２８８は、信号ＨＬＬに応答して、検出トランジスタ２８７のゲートとドレインを接続する。これにより、検出トランジスタ２８７はトランジスタに接続されるダイオードとなり、検出装置１０４をＶＤＤ＿ＣＨＧ−（Ｖ_{ＴＰＳＥＮ}＋Ｖ_ＯＶＸ）に予備充電する。電圧Ｖ_{ＴＰＳＥＮ}は、検出トランジスタ２８７の閾値電圧であり、電圧Ｖ_ＯＶＸは検出トランジスタ２８７の過駆動電圧である。検出装置１０４は、ビット線３６が予備充電されるときと同じ期間で予備充電することができる。検出装置１０４と予備充電回路１０２の間にあるトランジスタ２８９は、検出装置１０４が予備充電回路１０２から非接続となるように、予備充電期間においてオフとなっている。したがって、予備充電回路１０２もビット線３６も、予備充電期間に検出装置１０４に影響を与えない。

予備充電期間が終了すると、検出装置１０４がビット線３６に接続され、メモリセル１０のプログラム状態の検出を実行する。トランジスタ２８８がオフとなり、検出トランジスタ２８７のソースの電圧まで検出装置１０４を充電することを中止する。さらに、予備充電回路１０２内のトランジスタ２８９がターンオンして検出装置１０４を予備充電回路１０２に接続する。同時に、検出装置１０４がビット線３６に接続するように、トランジスタ２９１，２９３，２８２がオンとなり、トランジスタ２９５がオフとなる。

検出トランジスタ２８７は、電流レベルの弁別器又は比較器として動作する。検出トランジスタ２８７は、伝導電流が所定の限界電流値Ｉ_{ＤＥＭＡＲＣ}よりも高いか低いかを判定する。ラッチ１０８は、電流レベルの判定に基づいてある状態に設定される。特に、トランジスタ２１１と２１２の間の端子が、ラッチ１０８内の「ＩＮＶ」と付された端子に接続されている。信号ＳＴＢは、トランジスタ２１１をターンオンさせてラッチ１０８に値を記憶させるストローブ信号である。ラッチ１０８内の端子ＩＮＶ（ラッチ１０８内の端子ＬＡＴも同様）における値は、ストローブ信号ＳＴＢがアサートされたときに検出トランジスタ２８７が導通しているか否かに依存する。特に、端子ＩＮＶは、ストローブ信号ＳＴＢが印加中に、検出トランジスタ２８７が導通していると昇圧され、検出トランジスタ２８７がオフしていると降圧される。

検出モジュール４８０は、マルチパス検出モジュールである。すなわち、検出モジュール４８０は、多数のパス内のメモリセル１０のプログラム状態を検出するために設計されている。メモリアレイ内の各ビット線３６に１つの検出モジュール４８０が設けられていてもよいことに留意されたい。各検出モジュール４８０は、各ビット線３６上の選択されたメモリセル１０のプログラム状態を検出するために用いられてもよい。したがって、何千（又は何万）の検出モジュール４８０が同時に動作してもよい。これは、とても多くのビット線３６が同時に電流を導通させており、「ソース線バイアス」を生じさせ得ることを意味する。ソース線バイアスは、ビット線３６に接続されている共通のソース線の非ゼロ抵抗を介して流れるビット線伝導電流によるものである。

ソース線バイアスの影響を最小化する１つの技術は、最も大きな伝導電流を有するメモリセル１０が強い伝導電流を有していることの指示を記憶するとともに、それらのメモリセル１０のビット線３６を断線させることである。次に、第２のパスが形成され、ビット線が断線されていないメモリセルのプログラム状態を検出する。限界電流がより小さくなるように、第２の検出は、第１の調整時間よりも長い調整時間を利用してもよい。

図２の回路では、マルチパス検出が印加される実施形態において、信号ＬＡＴはトランジスタ２９１に印加され、信号ＩＮＶはトランジスタ２９５に印加される。信号ＩＮＶがハイであると、接続されているビット線３６を接地電圧にまで降圧させる。ソースとドレイン間に電圧差がないので、制御電圧に関わらず、メモリセル１０を伝導電流が流れることが阻害される。信号ＬＡＴがローであると、予備充電回路１０２内のトランジスタに印加される残りの信号の状態に関わらず、検出装置１０４をビット線３６から非接続とする。検出モジュール４８０がマルチパス検出モジュールであることは必須ではないことに留意されたい。

検出モジュール４８０の１つの特徴は、ビット線間の結合を避けるために、検出中にビット線３６に対して継続的な電圧供給を導入したことである。そのような結合を避けることにより、奇数と偶数のビット線の双方の同時検出が可能になる。このような同時検出は、全ビット線（ＡＢＬ）検出と称される。すなわち、ビット線間の結合が回避されるので、奇数と偶数のビット線が同時に検出可能となる。ビット線３６に対する継続的な電圧供給は、ビット線電圧クランプトランジスタ２９３によって実行される。ビット線電圧クランプトランジスタ２９３は、ビット線３６に対して直列に接続されるトランジスタ２９３とともにダイオードクランプのように動作する。トランジスタ２９３のゲートには、継続電圧ＢＬＣが印加される。継続電圧ＢＬＣは、閾値電圧Ｖ_Ｔよりも大きな所望のビット線電圧Ｖ_ＢＬに等しい。このように、トランジスタ２９３はビット線３６を検出装置１０４から分離し、所望のＶ_ＢＬ＝０．５〜０．７Ｖのような、ビット線３６に対して継続電圧レベルに設定する。一般的に、ビット線電圧レベルは、長い予備充電時間が避けられるのに十分に低いレベルであって、かつ、接地ノイズ及び他の要素を避けるのに十分に高いレベルに設定される。検出モジュール４８０がビット線３６に継続電圧供給を提供するために、トランジスタ２９３を有することは必要とされない。１つの実施形態では、全てのビット線を検出するよりも、奇数ビット線又は偶数ビット線のいずれかを検出することで実行される。

ソース線バイアス、マルチパス検出、及びＡＢＬ検出の詳細は、米国特許７，１９６，９３１号に述べられており、あらゆる目的において参照として組み込まれている。

１つの実施形態では、対応した数の検出モジュール４８０によって実行されているメモリセルのページがある。ページ制御部（図２には示されない）は、制御信号とタイミング信号を各検出モジュール４８０に提供する。１つの実施形態では、ページ制御部は、図４Ｃに示される制御回路５２０のステートマシン５２２の一部として実装される。他の実施形態では、ページ制御部は、読出し／書込み回路５３０の一部である。ページ制御部は、所定数のパス（ｊ＝１〜Ｎ）まで各マルチパス検出モジュール４８０を繰り返させる。ページ制御部はまた、調整時間を制御することによって、各パスにおいて所定の限界電流値を命令してもよい。

図２の端子はそれぞれ、その端子に印加される信号を示している。図２では、２つの異なる印加電圧が印加されることに留意されたい。１つの電圧はＶＤＤ＿ＳＡである。他の電圧はＶＤＤ＿ＣＨＧである。ＶＤＤ＿ＳＡは、予備充電回路１０２とラッチ１０８の上側レールとして用いられる。特に、ＶＤＤ＿ＣＨＧは、検出回路１０６の上側レールとして用いられる。ＶＤＤ＿ＳＡは、固定電圧である。しかしながら、図３のタイミング図に示されるように、ＶＤＤ＿ＣＨＧは変化する。特に、検出装置１０４が充電されているとき、ＶＤＤ＿ＣＨＧは、ＶＤＤ＿ＳＡ＋Ｖ_ＴＯに等しい。しかしながら、検出装置１０４が検出トランジスタ２８７によって検出されていると、ＶＤＤ＿ＣＨＧは、ＶＤＤ＿ＳＡに等しい。検出装置１０４は、おおよそＶＤＤ＿ＳＡから検出トランジスタ２８７の閾値電圧と過駆動電圧の合計を引いた値までした充電されないことに留意されたい。しかしながら、検出装置１０４をＶＤＤ＿ＳＡに充電することは望ましい。したがって、電圧Ｖ_ＴＯは、検出トランジスタ２８７の閾値電圧とほぼ等しくてもよい。電圧Ｖ_ＴＯは、過駆動電圧を考慮して閾値電圧よりも僅かに大きくてもよい。しかしながら、過駆動電圧が閾値電圧の関数のみであってもよいことに留意されたい。Ｖ_ＴＯの正確な値が重要ではないことに留意されたい。換言すれば、検出装置１０４が正確にＶＤＤ＿ＳＡに充電されることは必要ではない。

図２と図３（Ａ）〜図３（Ｉ）のタイミング図を参照して、検出モジュール４８０の動作及びタイミングを記述する。図３（Ａ）〜図３（Ｉ）は、フェーズ（１）〜（６）に区分される。

フェーズ（１）

最初に、リセット信号ＲＳＴ（図３（Ａ））が検出回路１０６のトランジスタ２１２及びラッチ１０８のトランジスタ２１３に印加される。これにより、ラッチ１０８の状態が知られた状態にリセットされる。特に、端子ＬＡＴは「ハイ」にリセットされ、端子ＩＮＶは「ロー」にリセットされる。特に、トランジスタ２１２はグラウンドに落とされ、これにより、信号ＩＮＶはローとなる。同時に、トランジスタ２１３はＶＤＤ＿ＣＨＧとなり、これにより、補足的な信号ＬＡＴがハイになる。

フェーズ（２）

フェーズ２は、予備充電回路１０２を用いてビット線を予備充電し、検出回路１０６を用いて検出装置１０４を予備充電する。

予備充電回路１０２は、イネーブル信号ＢＬＳ（図３（Ｂ））を介してビット線３６に接続されている。クランプトランジスタ２９３は、ＢＬＣ（図３（Ｃ））によって有効にされる。このとき、トランジスタ２１５は信号ＢＬＸ（図３（Ｄ））によってターンオンする。さらに、リセット信号によってＬＡＴ（図３（Ｈ））がハイに設定され、ＩＮＶ（図３（Ｈ））がローに設定されることで、トランジスタ２９１がターンオンし、トランジスタ２９５がオフとなる。この結果、ビット線３６は電圧ＶＤＤ＿ＳＡに基づいて充電される。１つの実施形態では、予備充電回路１０２がビット線３６を所定期間予備充電する。これにより、ビット線３６の伝導電流を検出するのに最適な電圧がビット線３６に提供される。ビット線３６は、ビット線昇圧２９３によって設定された所望のビット線電圧にまで昇圧される。昇圧速度は、ビット線３６の伝導電流に依存する。伝導電流が小さいほど、昇圧は速い。

検出装置１０４もまた、予備充電フェーズにおいて充電される。しかしながら、検出装置１０４の充電は、ビット線３６の充電とは異なる素子を用いて行われる。特に、検出回路１０６内の素子は、予備充電回路１０２内の素子とは異なり、検出装置１０４を充電するために用いられる。検出回路１０６内のトランジスタ２８８は、信号ＨＬＬ（図３（Ｅ））によってターンオンされ、これにより、検出装置１０４に電圧が生成される。この結果、検出装置１０４は、以下の電圧に充電される。

ＶＤＤ＿ＳＡ＋Ｖ_ＴＯ−（Ｖ_ｔｈｘ＋Ｖ_ｏｖｘ） 数式２

数式２では、Ｖ_ｔｈｘが検出トランジスタ２８７の閾値電圧であり、Ｖ_ｏｖｘが検出トランジスタ２８７の過駆動電圧である。上述したように、ＶＤＤ＿ＳＡ＋Ｖ_ＴＯは、検出トランジスタ２８７のソースに印加される充電電圧である。過駆動電圧は、閾値電圧よりもずっと小さい。さらに、１つの検出トランジスタから次のトランジスタへのＶ_ｏｖｘの変化は、閾値電圧の変化よりもずっと小さい。ビット線３６が予備充電されるのと同じ期間、検出装置１０４が予備充電される必要がないことに留意されたい。

フェーズ（３）

フェーズ（３）は、信号ＨＬＬ（検出装置１０４を予備充電するために用いられる）が停止される回復期間である。

フェーズ（４）

フェーズ（４）は検出フェーズである。検出フェーズの間、検出装置１０４はビット線３６に接続され、所定の期間（調整時間）、検出装置１０４を放電する。トランジスタ２８９は、信号ＸＸＬ（図３（Ｆ））によってターンオンされ、ビット線３６を検出装置１０４に接続する。信号ＸＸＬがアクティブである期間の長さが調整時間を定義する。このとき、検出装置１０４の電圧が検出トランジスタ２８７のゲートに印加されていることに留意されたい。しかしながら、検出トランジスタ２８７の状態（導通であるか否か）はまだテストされていない。

調整時間Ｔ_ＳＥＮの間、導通電流Ｉ_ＣＯＮＤによって検出装置１０４が放電されると、検出装置１０４の電圧Ｖ_ＳＥＮは、数式３によって求められる。ここで、Ｃ_ＳＥＮは検出装置１０４の容量である。

Ｖ_ＳＥＮ＝ＶＤＤ＿ＳＡ＋Ｖ_ＴＯ−（Ｖ_ｔｈｘ＋Ｖ_ｏｖｘ）−Ｉ_ＣＯＮＤＴ_ＳＥＮ／Ｃ_ＳＥＮ 数式３

フェーズ４の間、充電電圧ＶＤＤ＿ＣＨＧは、ＶＤＤ＿ＳＡに向けて低下する（図３（Ｇ１））。充電電圧ＶＤＤ＿ＣＨＧは、調整時間の間に、ＶＤＤ＿ＳＡに達してもよく、達しなくてもよい。

フェーズ（５）

フェーズ５は、充電電圧ＶＤＤ＿ＣＨＧがＶＤＤ＿ＳＡに低下するのを許容する最適な期間である。充電電圧ＶＤＤ＿ＣＨＧが調整時間（フェーズ４）の間にＶＤＤ＿ＳＡと同等の大きさに低下すると、この回復時間は必要ない。

フェーズ（６）

フェーズ６の間、検出トランジスタ２８７の状態がテストされ、ラッチ１０８にラッチされる。検出回路１０６は、直列に接続される２つのｐ−トランジスタ２８７，２１１を有する。２つのｐ−トランジスタ２８７，２１１は、信号ＩＮＶを記憶している端子に対するプルアップとして動作する。ｐ−トランジスタ２１１は、ローになる読出しストローブ信号ＳＴＢによって有効にされる。

検出装置１０４の電圧Ｖ_ＳＥＮは、検出トランジスタ２８７のゲート・ソース間電圧を決定する（２つの電圧は異なることに留意）。したがって、電圧Ｖ_ＳＥＮによって、検出トランジスタ２８７がターンオンするか否かが決定される。検出トランジスタ２８７がターンオンする場合、次の関係が認められる。

ＶＤＤ＿ＳＡ−Ｖ_ＳＥＮ＞Ｖ_ｔｈｘ 数式４

数式４は、検出トランジスタ２８７がターンオンするための状態を単に示している。このときまでに充電電圧ＶＤＤ＿ＣＨＧがＶＤＤ＿ＳＡに低下されることを思い出して頂きたい。数式４は以下のようになる。

（Ｖ_ｔｈｘ＋Ｖ_ｏｖｘ）＋Ｉ_ＣＥＬＬＴ_ＳＥＮ／Ｃ_ＳＥＮ−Ｖ_ＴＯ＞Ｖ_ｔｈｘ 数式５

数式５の関係は、数式３と４の組合せによる。検出トランジスタ２８７の閾値電圧が数式５から取り除かれ、以下のように書換えられる。

Ｉ_ＣＥＬＬＴ_ＳＥＮ／Ｃ_ＳＥＮ＞（Ｖ_ｏｖｘ−Ｖ_ＴＯ） 数式６

数式６は、セル伝導電流に関して書換えられる。セル伝導電流は、検出トランジスタ２８７に導通を生じさせる（限界電流Ｉ_{ＤＥＭＡＲＣ}とも称される）。

Ｉ_{ＤＥＭＡＲＣ}＞（Ｖ_ｏｖｘ−Ｖ_ＴＯ）Ｃ_ＳＥＮ／Ｔ_ＳＥＮ 数式７

したがって、限界電流Ｉ_{ＤＥＭＡＲＣ}は、検出トランジスタ２８７の閾値電圧Ｖ_ｔｈｘの関数ではない。過駆動電圧Ｖ_ｏｖｘは小さく、１つの検出トランジスタから次のトランジスタの間でとても小さな変化を有する。さらに、検出は完全にＶ_ｔｈｘから独立しているので、Ｖ_ｔｈｘによって増加するかもしれない温度変化はキャンセルされる。

検出回路１０６の出力は、フェーズ６において、ラッチ回路１０８によってラッチされる。ラッチ回路１０８は、トランジスタ２３５，２３７とともにトランジスタ２１３，２３１，２２５，２３３によって、セット／リセットラッチとして形成されている。ｐ−トランジスタ２１３は信号ＲＳＴによって制御されており、ｎ−トランジスタ２２５は信号ＳＴＢによって制御されている。上述したように、トランジスタ２１１は、ストローブ信号ＳＴＢ（図３（Ｈ１））によってターンオンされ、同時に、トランジスタ２２５は補足ＳＴＢｎによってターンオンされる。このフェーズにおいて検出トランジスタ２８７がターンオンする場合において、ラッチ信号ＳＴＢがローをストロブすると、出力信号ＩＮＶがハイになり、ラッチ１０８（図３（Ｉ１））によってラッチされる。一方、検出トランジスタ２８７がこのフェーズにおいてターンオンしないと、ラッチは不変化を維持し、ＩＮＶがローのままである（図３（Ｉ２））。

他の実施形態では、ビット線３６の伝導電流Ｉ_ＣＯＮＤを利用して検出キャパシタ１０４を放電するよりも、検出キャパシタ１０４はビット線３６の電荷共有に基づいて放電される。例えば、ビット線３６が、０．７Ｖのような予め決定された電圧に充電される。次に、読出し電圧がメモリセル１０のゲートに印加され、ビット線３６に関連する他のメモリセルのゲートに読出しパス電圧が印加される。メモリセル１０の閾値電圧が読出し電圧よりも小さいと、メモリセル１０がターンオンする。読出しパス電圧は、閾値電圧に関わらず、残りのメモリセルを導通させる。

メモリセル１０がターンオンすると、伝導電流Ｉ_ＣＯＮＤが大きくなり、ビット線３６が例えば０．３Ｖの小さな電圧に放電される。メモリセル１０がターンオンしないと、ビット線電圧が約０．７Ｖのままである。したがって、比較的に高い又は比較的に低い電圧がビット線３６に築かれる。しかしながら、この電圧がビット線３６に築かれるとき、検出キャパシタ１０４はビット線３６に接続されていない。

ビット線３６に電圧が与えられた後は、ビット線３６がロー電圧であればトランジスタ２８２がターンオンし、ビット線３６がハイ電圧であればトランジスタ２８２がターンオンしないように、電圧がトランジスタ２８２のゲートに印加される。例えば、約０．４Ｖにトランジスタ２８２の閾値を加えた電圧がトランジスタ２８２のゲートに印加される。トランジスタ２８２がターンオンすると、キャパシタ１０４とビット線３６の間で電荷共有が発生し、これにより、検出キャパシタ１０４の電圧を効果的に低下させる。トランジスタ２８２がターンオンしなければ、検出キャパシタ１０４の電圧は影響を受けない。

１つの実施形態では、検出モジュール４８０は、ＮＡＮＤ構造を用いるフラッシュメモリシステム内で用いられる。ＮＡＮＤ構造は、２つの選択ゲートの間に直列に接続された複数のトランジスタを備えている。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図４Ａは、１つのＮＡＮＤストリングを示す平面図である。図４Ｂは、その等価回路である。図４Ａと図４Ｂに示すＮＡＮＤストリングは、第１（又はドレイン側）選択ゲート４２０と第２（又はソース側）選択ゲート４２２の間に挟まれている、直列に接続されている４つのトランジスタ４００、４０２、４０４及び４０６を有する。選択ゲート４２０は、ビットラインコンタクト４２６を介してＮＡＮＤストリングをビットラインに接続している。選択ゲート４２２は、ＮＡＮＤストリングをソースライン４２８に接続している。選択ゲート４２０は、選択ラインＳＧＤに適切な電圧を印加することによって制御される。選択ゲート４２２は、選択ラインＳＧＳに適切な電圧を加えることによって制御される。トランジスタ４００、４０２、４０４、及び４０６の夫々は、制御ゲートとフローティングゲートを備えている。例えば、トランジスタ４００は、制御ゲート４００ＣＧとフローティングゲート４００ＦＧを備えている。トランジスタ４０２は、制御ゲート４０２ＣＧとフローティングゲート４０２ＦＧを備えている。トランジスタ４０４は、制御ゲート４０４ＣＧとフローティングゲート４０４ＦＧを備えている。トランジスタ４０６は、制御ゲート４０６ＣＧとフローティングゲート４０６ＦＧを備えている。制御ゲート４００ＣＧはワードラインＷＬ３に接続されており、制御ゲート４０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート４０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート４０６ＣＧはワードラインＷＬ０に接続されている。

図４Ａと図４Ｂは、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、６４個、１２８個などの数のメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するＮＡＮＤストリングにも限定されない。

ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。各ＮＡＮＤストリングは、選択ラインＳＧＳによって制御されるソース選択ゲートによってソースラインに接続され、選択ラインＳＧＤによって制御されるドレイン選択ゲートによって関連するビット線に接続される。各ビット線とそのビット線にビットコンタクトを介して接続されるＮＡＮＤストリングは、メモリセルのアレイの列を備える。ビット線は、複数のＮＡＮＤストリングで供給される。典型的には、ワード線に対して垂直な方向にＮＡＮＤストリングの上端を走っており、１つ以上の検出増幅器に接続されている。

各メモリセルは、データ（アナログデータまたはデジタルデータ）を記憶することが可能である。１ビットのデジタルデータを記憶する場合には、このメモリセルの可能な閾値電圧の範囲は２つの範囲に分割され、これらの範囲に論理データ「１」と「０」が割り当てられる。ＮＡＮＤタイプのフラッシュメモリの一例では、この閾値電圧は、メモリセルが消去された後では負の値となり、論理「１」と定義される。プログラム操作後の閾値電圧は、正の値となり、論理「０」と定義される。閾値電圧が負の状態で制御ゲートに０ボルトを印加することによって読み出しが試みられた場合、メモリセルはオンとなり、論理「１」が記憶されていることを示す。閾値電圧が正の状態で制御ゲートに０ボルトを印加することによって読み出しが試みられた場合、メモリセルはオンにならず、論理「０」が記憶されていることを示す。

複数のレベルのデータを記憶する場合、可能な閾値電圧の範囲は、このデータのレベルの数に分割される。例えば、４つのレベルの情報を記憶する場合（２ビットのデータ）、４つの閾値電圧範囲が存在し、これらがデータ値「１１」、「１０」、「０１」、「００」に割り当てられる。ＮＡＮＤタイプのメモリの一例では、消去動作の後の閾値電圧は負の値となり、論理「１１」と定義される。３つの異なる正の閾値電圧は「１０」、「０１」、「００」という状態に対して用いられる。８つのレベルの情報（又は状態）を記憶する場合（３ビットのデータ）、８つの閾値電圧範囲が存在し、これらがデータ値「０００」、「００１」、「０１０」、「０１１」「１００」、「１０１」、「１１０」、「１１１」に割り当てられる。

メモリセルにプログラムされるデータとセルの閾値電圧レベルの間の具体的な関係は、セルに採用されるデータ符号化方式によって決まる。例えば、両方ともその全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許出願公開公報第２００４／０２５５０９０号は、マルチステートフラッシュメモリセルのための様々なデータ符号化方式を説明している。一実施形態においては、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に１つのビットだけが影響を受けるように、グレイコード割当を用いてデータ値が閾値電圧範囲に割り当てられる。いくつかの実施形態では、異なるワードラインに対してデータ符号化技法が変更され得ることがある。データ符号化技法は、時間に依存して変更され得ることがある。また、ランダムなワードラインのデータビットは、データパターン感度を低減し、メモリセルのウェアを均一にするために、反転されるか、あるいは、ランダム化されることがある。

ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作に関連する例は、以下の米国出願／特許出願に記載されている。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、米国特許公開ＵＳ２００３／０００２３４８号。これらの引用文献は、その全体を参照することにより本明細書に援用される。本願の議論は、他のタイプの不揮発性メモリと同様にＮＡＮＤはもちろんのこと、フラッシュメモリの他のタイプにも適用可能である。

ＮＡＮＤフラッシュメモリに加えて、不揮発性記憶装置の他のタイプもまた用いることができる。例えば、基本的に（フローティングゲートの代わりに）窒化物層内に電荷をトラッピングするメモリセルである、いわゆるＴＡＮＯＳ構造（ＴａＮ−Ａｌ_２Ｏ_３−ＳｉＮ−ＳｉＯ_２の積層から構成される構造）にも本発明は適用できる。フラッシュＥＥＰＲＯＭに有用な他のタイプのメモリセルが、伝導性のフローティングゲートに代えて、非伝導性の誘電材料を採用し、不揮発な方法で電荷を蓄積する。他のメモリセルが、Chanらによる記事、「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」、IEEE ELECTRON DEVICE Letters、ＥＤＬ−８巻、第３号、１９８７年３月の９３から９５ページに説明されている。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成される三層の誘電体が、メモリセルチャネル上で半導電性基板の表面と導電性制御ゲートとの間に挟まれている。セルは、セルチャネルから窒化物の中に電子を注入することにより書込みが行われ、窒化物内において電子が制限領域内にトラッピングされ蓄積される。この蓄積された電荷は、次に、検出可能な方法で、セルのチャネルの一部の閾値電圧を変更する。セルは、窒化物中にホットホールを注入することによって消去される。Nozakiら、「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」、IEEE Journal of Solid-State Circuits、第２６巻、第４号、１９９１年４月、４９７から５０１ページに、分離した選択トランジスタを形成するためにドーピングされたポリシリコンゲートがメモリセルチャネルの一部に拡がっている分割ゲート構成における同様のセルが説明されている。前記２つの記事は、その全体を参照することにより本明細書に組み込まれる。参照することにより本明細書に組み込まれるWilliam D. Brown及びJoe E. Brewerによって編集された「Nonvolatile Semiconductor Memory Technology」、ＩＥＥＥ出版１９９８年の第１．２項にも、誘電電荷トラップ装置に適用可能である書き込み技法が説明されている。他のタイプのメモリ素子も使用できる。

図４Ｃは、１つ以上のメモリダイ又はチップ５１２を有するメモリデバイス５１０を示している。メモリダイ５１２は、メモリセル５００の（２次元又は３次元の）アレイ、制御回路５２０、及び、読出し／書込み回路５３０Ａと５３０Ｂを備えている。一実施形態では、様々な周辺回路によるメモリアレイ５００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。他の実施形態では、種々の周辺回路が、アレイの片側に非対象の形で実装されていてもよい。読出し／書込み回路５３０Ａ及び５３０Ｂは、複数の検出ブロック３００を有しており、それらの検出ブロック３００によって、１ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ５００は、行デコーダ５４０Ａと５４０Ｂを介したワードラインと、列デコーダ５４２Ａと５４２Ｂを介したビットラインによってアドレス指定される。典型的な実施形態では、コントローラ５４４は、１つ以上のメモリダイ５１２のような同一のメモリデバイス５１０（例えば、取り外し可能なストレージカード又はパッケージ）内に実装される。命令、及び、データは、ライン５３２を介してホストとコントローラ５４４の間で転送され、また、ライン５３４を介してコントローラと１つ以上のメモリダイ５１２の間で転送される。１つの実装は、複数のチップ５１２を有することができる。

制御回路５２０は、読出し／書込み回路５３０Ａと５３０Ｂと協働して、メモリアレイ５００に対してメモリ動作を実行する。制御回路５２０は、ステートマシン５２２、オンチップアドレスデコーダ５２４、及び電力制御モジュール５２６を有している。ステートマシン５２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ５２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ５４０Ａ、５４０Ｂ、５４２Ａ及び５４２Ｂによって用いられるハードウェアアドレスの間のアドレスインタフェーズを提供する。電力制御モジュール５２６は、メモリ動作においてワードライン及びビットラインに供給される電力及び電圧を制御する。１つの実施形態では、電力制御モジュール５２６は、供給電圧よりも大きな電圧を生成可能な１つ以上のチャージポンプを有する。

一実施形態では、制御回路５２０、電力制御回路５２６、デコーダ回路５２４、ステートマシン回路５２２、デコーダ回路５４２Ａ、デコーダ回路５４２Ｂ、デコーダ回路５４０Ａ、デコーダ回路５４０Ｂ、読出し／書込み回路５３０Ａ、読出し／書込み回路５３０Ｂ、及び／又はコントローラ５４４の１つ又は任意の組合せは、１つ以上の管理回路と称することができる。

図４Ｄは、メモリセルアレイ５００の例示的な構造を示す。一実施形態においては、メモリセルのアレイは、メモリセル群のＭ個のブロックに分割される。フラッシュＥＥＰＲＯＭシステムに一般的であるように、ブロックは消去の単位である。すなわち、各ブロックは共に消去される最小数のメモリセルを含む。各ブロックは、通常、複数のページに分割される。ページは書き込みの単位である。通常、１つ又は複数ページのデータが１列のメモリセルに記憶される。１つのページは、１つ又は複数のセクタを記憶できる。１つのセクタは、ユーザデータとオーバヘッドデータを含む。オーバヘッドデータは、通常、セクタのユーザデータから算出される誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ：ＥＣＣ）を含む。コントローラ（後述）の一部が、データがアレイに書き込まれているときにＥＣＣを計算し、データがアレイから読み出されているときにＥＣＣのチェックも行う。代わりに、ＥＣＣ及び／又は他のオーバヘッドデータはそれらが関係するユーザデータとは異なるページに記憶され、または異なるブロックに記憶されることがある。ユーザデータのセクタは通常、磁気ディスクドライブ内のセクタサイズに相当する５１２バイトである。例えば８ページから３２、６４、１２８、或いはそれ以上のページまでの多数のページが１ブロックを形成する。異なるサイズのブロック及び異なる配置も採用することができる。

別の実施形態では、ビットラインは偶数のビットラインと奇数のビットラインに分けられる。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿っており奇数ビットラインに接続されたメモリセル群は、同時に書き込みが行われる。これに対し、共通ワードラインに沿っており偶数ビットラインに接続されたメモリセル群は、奇数ビットラインに接続されたメモリセル群の書き込みとは別のタイミングで同時に書き込みが行われる。

図４Ｄは、メモリアレイ５００の第ｉブロックの詳細を示している。第ｉブロックは、Ｘ＋１ビットラインとＸ＋１ＮＡＮＤストリングを含んでいる。第ｉブロックはまた、６４本のデータワードライン（ＷＬ０−ＷＬ６３）、２本のダミーワードライン（ＷＬ＿ｄ０、ＷＬ＿ｄ１）、ドレイン側選択ライン（ＳＧＤ）、及び、ソース側選択ライン（ＳＧＳ）も含んでいる。各ＮＡＮＤストリングの一端は、（選択ラインＳＧＤに接続されている）ドレイン選択ゲートを介して対応するビットラインに接続されており、他端は、（選択ラインＳＧＳに接続されている）ソース選択ゲートを介してソースラインに接続されている。６４本のデータワードラインと２本のダミーワードラインが存在するので、各ＮＡＮＤストリングは、６４個のデータメモリセルと２個のダミーメモリセルを含んでいる。他の実施形態では、ＮＡＮＤストリングは、６４個より多い、或いは少ないデータメモリセルと２個のダミーメモリセルを有していてもよい。データメモリセルは、ユーザ又はシステムのデータを記憶することができる。ダミーメモリセルは、通常、ユーザ又はシステムのデータを記憶するのには用いられない。幾つかの実施形態は、ダミーメモリセルを有していない。

図４Ｅは、検出モジュール４８０と呼ばれるコア部と共通部４９０に分割された個々の検出ブロック３００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール４８０を用意し、一組の複数検出モジュール４８０に対して一つの共通部４９０を用意してもよい。一例として、１個の検出ブロックは、１個の共通部４９０と８個の検出モジュール４８０を有している。グループ内の各検出モジュールは、データバス４７２を介して協働する共通部と通信する。さらなる詳細としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報２００６／０１４０００７号を参照されたい。

検出モジュール４８０は、接続されたビットライン内の伝導電流が予め決められた閾値レベルより高いか低いかを判定する検出電気回路４７０を備えている。幾つかの実施形態では、検出モジュール４８０は、検出増幅器と一般に呼ばれる回路を有する。検出モジュール４８０は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ４８２を有している。例えば、ビットラインラッチ４８２内で予め決められた状態がラッチされることによって、接続されたビットラインを、書き込み禁止を指定する状態（例えば、Ｖｄｄ）に引き上げる（プル）する。

共通部４９０は、プロセッサ４９２、１組のデータラッチ４９４、及び、１組のデータラッチ４９４とデータバス４２０の間を接続するＩ／Ｏインタフェーズ４９６を備えている。プロセッサ４９２は計算を実行する。例えば、その機能の１つは、センスされたメモリセル内に記憶されているデータを特定し、特定されたデータを一組のデータラッチ内に記憶することである。１組のデータラッチ４９４は、読み出し動作において、プロセッサ４９２によって特定されたデータビット群を記憶するために用いられる。一組のデータラッチ４９４は、書き込み動作において、データバス４２０から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内に書き込む予定のライトデータ（書き込みデータ）を表す。Ｉ／Ｏインタフェーズ４９６は、データラッチ４９４とデータバス４２０の間のインタフェーズを提供する。

読み出し又は検出中には、システムの動作はステートマシン５２２の制御下にあり、ステートマシン５２２はアドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、検出モジュール４８０はこれらの電圧の１つに遷移し、バス４７２を介して検出モジュール４８０からプロセッサ４９２に出力が提供される。その時点で、プロセッサ４９２は、検出モジュールの遷移イベントと、ステートマシンから入力ライン４９３を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ４９４に格納する。コア部の別の実施形態では、ビットラインラッチ４８２は、検出モジュール４８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。

当然のことながら、いくつかの実装形態では複数のプロセッサ４９２を有することができる。一実施形態では、各プロセッサ４９２は出力ライン（図４Ｅには示されていない）を有し、各出力ラインは共にワイヤードＯＲ’ｄ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。この構成は、ワイヤードＯＲの結果を受け取るステートマシンが、書き込まれる全てのビットがいつ所望のレベルに到達したかを判断できるので、書き込み処理の完了時点を判定する書き込み検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンは書き込み処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、（いくつかの実施形態において）ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ４９２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。

書き込み又は検証処理の間、書き込まれるべきデータはデータバス４２０から１組のデータラッチ４９４内に記憶される。ステートマシン制御下の書き込み動作は、アドレス指定されるメモリセルの制御ゲートに加えられる一連の（値の増加を伴う）書き込み電圧パルスを伴う。各書き込みパルスに続いて検証処理が実行され、メモリセルが所望の状態に書き込まれたかどうかを判定する。プロセッサ４９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致したとき、プロセッサ４９２は、書き込み禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ４８２を設定する。これにより、たとえ書込みパルスがその制御ゲートに影響しても、ビットラインに接続したセルがさらに書込みされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ４８２をロードし、検出回路が検証処理中にそれに禁止値を設定する。

データラッチスタック４９４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール４８０毎に３個から５個の（或いはその他の数の）データラッチが存在する。一実施形態では、ラッチは夫々１ビットである。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス４２０用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセルの読出し／書込みブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、読出し／書込みモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するように読出し／書込みモジュールのバンクを構成し、一群のデータラッチがあたかも読出し／書込みブロック全体のシフトレジスタの一部であるかのようにしてもよい。

読み出し動作や検出増幅器についてのさらなる情報は次の文献に記載されている。（１）米国特許第７，１９６，９３１号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」（２）米国特許第７，０２３，７３６号「Non-Volatile Memory And Method with Improved Sensing」（３）米国特許出願公開２００５／０１６９０８２号、（４）米国特許第７，１９６，９２８号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、（５）米国特許出願公開２００６／０１５８９４７号、「Reference Sense Amplifier For Non-Volatile Memory」、２００６年７月２０日公開。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。

上記本発明の詳細な説明は、説明のための例示にすぎない。上記本発明の詳細な説明は、詳細に開示した範囲に限定するものではない。本明細書が開示する技術は、様々に変形、変更し得る。上記説明した実施形態は、本発明の原理とその具体的な適用例をよく説明するために選ばれたものであり、当業者は、具体的な事例に則して本発明を様々に変更し得る。本発明の技術的範囲は、添付された特許請求の範囲によって定まるものである。

Claims (14)

1. 検出装置（１０４）と、
   前記検出装置に接続されており、閾値電圧を有する検出トランジスタ（２８７）と、
   前記検出トランジスタと前記検出装置に接続されている第１スイッチ（２８８）と、
   前記検出装置と対象素子（１０）に接続されている１つ以上の第２スイッチ（２８２、２９３、２９１、２８９）と、を備えており、
   前記第１スイッチは、前記検出装置を前記検出トランジスタの前記閾値電圧の関数である第１電圧に充電させ、
   前記１つ以上の前記第２スイッチは、前記検出装置を前記対象素子に接続させて前記検出装置の前記第１電圧を変更し、
   前記１つ以上の前記第２スイッチは、前記変更された前記第１電圧が前記検出トランジスタに印加されるフェーズにおいて、前記検出装置と前記対象素子を非接続にし、
   前記対象素子（１０）の状態は、前記変更された前記第１電圧が前記検出トランジスタに印加されるのに応答して前記検出トランジスタがターンオンするか否かに基づいて決定される検出回路。
2. 前記対象素子は、ビット線に関連する不揮発性記憶素子であり、
   前記第１スイッチが前記検出装置を前記第１電圧に充電するときに、ビット線を予備充電する予備充電回路をさらに備える請求項１に記載の検出回路。
3. 前記１つ以上の前記第２スイッチは、前記検出装置が前記第１電圧に充電されるときに、前記検出装置と前記予備充電回路を非接続にする請求項２に記載の検出回路。
4. 供給電圧として第２電圧が前記予備充電回路に印加され、
   前記検出装置が前記第１電圧に充電されるときに、第３電圧が前記検出トランジスタに供給され、
   前記第３電圧は前記第２電圧よりも大きい請求項２又は３に記載の検出回路。
5. 前記フェーズでは前記第３電圧と前記第２電圧が等しくなるように、前記フェーズに先立って前記第３電圧を前記第２電圧にまで減少させる請求項４に記載の検出回路。
6. 前記検出装置を充電するときに前記第３電圧が前記第２電圧とオフセット電圧の合計に等しく、前記変更された前記第１電圧が前記検出トランジスタに供給されるときに前記第３電圧が前記第２電圧に等しい請求項４又は５に記載の検出回路。
7. 前記オフセット電圧は、前記検出トランジスタのターンオン電圧とほぼ同等である請求項６に記載の検出回路。
8. 前記検出トランジスタは、ゲート、ソース、及びドレインを有しており、
   前記検出装置は、前記検出トランジスタのゲートに接続されており、
   前記検出トランジスタのソースは、充電電圧に接続されており、
   前記第１スイッチは、前記検出装置を充電する経路を提供するために、前記ゲートを前記ドレインに接続させる請求項１〜７のいずれか一項に記載の検出回路。
9. 検出装置（１０４）を検出トランジスタ（２８７）の閾値電圧の関数である第１電圧に充電する工程と、
   前記検出装置（１０４）を対象素子（１０）に接続させて前記検出装置の前記第１電圧を変更する工程と、
   前記変更された前記第１電圧を検出トランジスタ（２８７）に供給する工程と、
   前記変更された前記第１電圧が前記検出トランジスタに印加されるのに応答して前記検出トランジスタがターンオンするか否かに基づいて、前記対象素子の状態を決定する工程と、を備える検出方法。
10. 前記検出装置を前記第１電圧に充電するときに、ビット線を予備充電する工程をさらに備えており、
    前記対象素子が不揮発性記憶素子であり、
    前記ビット線が前記不揮発性記憶素子に関連する請求項９に記載の検出方法。
11. 検出装置を第１電圧に充電する工程が、検出トランジスタのゲートとドレインを接続することを有しており、
    前記検出装置が前記検出トランジスタのゲートに接続され、
    前記検出トランジスタのソースが充電電圧に接続される請求項９又は１０に記載の検出方法。
12. 前記変更された第１電圧を前記検出トランジスタに供給するのに先立って、前記充電電圧を供給電圧に減少させる工程をさらに備えている請求項１１に記載の検出方法。
13. 検出装置を対象素子に接続させる工程は、前記検出装置の電圧を放電させる期間、前記対象素子からの信号を前記検出装置に接続させることを有する請求項９〜１２のいずれか一項に記載の検出方法。
14. 検出装置（１０４）を検出トランジスタ（２８７）の閾値電圧の関数である第１電圧に充電する手段と、
    前記検出装置（１０４）を対象素子（１０）に接続させて前記検出装置の前記第１電圧を変更する手段と、
    前記変更された前記第１電圧を検出トランジスタ（２８７）に供給する手段と、
    前記変更された前記第１電圧が前記検出トランジスタに印加されるのに応答して前記検出トランジスタがターンオンするか否かに基づいて、前記対象素子の状態を決定する手段と、を備える検出装置。

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