KR20220036432A - 메모리 장치 및 이의 제어 방법 - Google Patents

메모리 장치 및 이의 제어 방법 Download PDF

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Abstract

개시된 메모리 장치는 메모리 셀; 상기 메모리 셀에 연결된 비트 라인; 전류 제어 코드를 생성하는 컨트롤러; 상기 컨트롤러에서 출력된 코드에 기초하여 PTAT(proportional to absolute temperature) 전류 특성을 갖는 제1 전류를 생성하는 제1 전류 생성 회로; 상기 컨트롤러에서 출력된 코드에 기초하여 CTAT(Complementary to absolute temperature) 전류 특성을 갖는 제2 전류를 생성하는 제2 전류 생성 회로; 및 상기 제1 전류에서 상기 제2 전류를 뺀 값의 크기를 갖는 제3 전류 신호를 생성하고, 상기 제3 전류신호에 기초하여 상기 비트 라인으로 공급되는 로드 전류를 제어하고, 상기 비트라인의 누설 전류를 보상하는 비트라인 보상전류를 생성하는 전류 감지 증폭 회로를 포함한다.

Description

메모리 장치 및 이의 제어 방법{Memory Device and Control method of thereof}
본 발명은 반도체 메모리 장치 및 이의 제어방법에 관한 것으로서, 더욱 상세하게는 온도에 따른 비트라인의 누설전류를 보상하는 방법에 관한 것이다.
종래 반도체 메모리 장치의 비트라인 누설전류 보상방법은 PTAT(proportional to absolute temperature)전류 기반으로 누설전류응 보상하는 방법으로 설계되었다. 따라서 전류의 기울기가 PTAT Core의 특성에 의하여 결정되었고, 온도에 따라 지수함수 적으로 증가하는 비트라인 누설전류를 보상하는데 어려움이 있었다.
상술한 기술적 과제를 해결하기 위하여 본 발명은 PTAT(proportional to absolute temperature) 전류를 보상하는 방법을 제공하고, 보상된 PTAT(proportional to absolute temperature) 전류에 기반하여 비트라인 누설 전류를 효율적으로 보상하는 방법을 제공한다.
상술한 기술적 과제를 해결하기 위해서, 개시된 메모리 장치는 메모리 셀; 상기 메모리 셀에 연결된 비트 라인; 전류 제어 코드를 생성하는 컨트롤러; 상기 컨트롤러에서 출력된 코드에 기초하여 PTAT(proportional to absolute temperature) 전류 특성을 갖는 제1 전류를 생성하는 제1 전류 생성 회로; 상기 컨트롤러에서 출력된 코드에 기초하여 CTAT(Complementary to absolute temperature) 전류 특성을 갖는 제2 전류를 생성하는 제2 전류 생성 회로; 및 상기 제1 전류에서 상기 제2 전류를 뺀 값의 크기를 갖는 제3 전류 신호를 생성하고, 상기 제3 전류신호에 기초하여 상기 비트 라인으로 공급되는 로드 전류를 제어하고, 상기 비트라인의 누설 전류를 보상하는 비트라인 보상전류를 생성하는 전류 감지 증폭 회로를 포함한다.
또한, 개시된 메모리 장치는 상기 전류 감지 증폭 회로에 제어 신호를 출력하는 펄스 신호 생성기를 더 포함하고, 상기 컨트롤러는, 상기 제3 전류의 크기에 기초하여 상기 프리차지 펄스 신호를 생성하는 펄스신호 생성기를 제어할 수 있다.
또한, 상기 컨트롤러는, 온도가 증가하는 경우, 상기 제3 전류의 크기를 증가시키고, 상기 프리차지 펄스 신호의 펄스 폭을 증가시키는 코드를 출력할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 전류의 크기 증가량에 기초하여 상기 제2 전류를 생성하도록 전류 제어 코드를 생성할 수 있다.
또한, 개시된 메모리 장치는 온도가 감소하는 경우, 상기 제3 전류의 크기를 감소시키고, 상기 프리차지 펄스 신호의 펄스 폭을감소시키는 코드를 출력할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 전류의 크기 감소량에 기초하여 상기 제2 전류를 생성하도록 전류 제어 코드를 생성할 수 있다.
또한, 상기 컨트롤러는, 온도에 따른 상기 제3 전류의 크기의 기울기를 제어하는 코드를 출력할 수 있다.
또한, 상기 제1 전류 생성회로는, 상기 제2 전류 생성회로와 전류 미러링(Current Mirroring)동작을 수행할 수 있다..
또한, 상기 메모리 셀은 DRAM, SRAM, 및 NAND 플래시 메모리 셀 중에서 어느 하나일 수 있다.
개시된 메모리 장치의 제어방법은 전류 제어 코드를 생성하고, 생성된 상기 전류 제어 코드에 의해 메모리 장치를 제어하는 것을 포함하되, 상기 전류 제어 코드에 기초하여 PTAT(proportional to absolute temperature) 전류 특성을 갖는 제1 전류를 생성하고, 상기 전류 제어 코드에 기초하여 CTAT(Complementary to absolute temperature) 전류 특성을 갖는 제2 전류를 생성하고, 상기 제1 전류에서 상기 제2 전류를 뺀 값의 크기를 갖는 제3 전류 신호를 생성하고, 상기 제3 전류신호에 기초하여 상기 비트 라인으로 공급되는 로드 전류를 제어하고, 상기 비트라인의 누설 전류를 보상하는 비트라인 보상전류를 생성한다.
또한, 개시된 메모리 장치의 제어방법은 전류 감지 증폭 회로에 프리차지 펄스 신호를 생성하는 것을 더 포함하고, 상기 제어하는 것은, 상기 제3 전류의 크기에 기초하여 상기 프리차지 펄스 신호를 생성하는 펄스신호 생성기를 제어할 수 있다.
또한, 상기 제어 하는 것은, 온도가 증가하는 경우, 상기 제3 전류의 크기를 증가시키고, 상기 프리차지 펄스 신호의 펄스 폭을 증가시키는 코드를 출력할 수 있다.
또한, 상기 제어하는 것은, 상기 제1 전류의 크기 증가량에 기초하여 상기 제2 전류를 생성하도록 전류 제어 코드를 생성하는 것일 수 있다.
또한, 온도가 감소하는 경우, 상기 제3 전류의 크기를 감소시키고, 상기 프리차지 펄스 신호의 펄스 폭을 감소시키는 코드를 출력할 수 있다.
또한, 상기 제어하는 것은, 상기 제1 전류의 크기 감소량에 기초하여 상기 제2 전류를 생성하도록 전류 제어 코드를 생성할 수 있다.
또한, 상기 제어하는 것은, 온도에 따른 상기 제3 전류의 크기의 기울기를 제어하는 코드를 출력하는 것일 수 있다.
또한, 상기 제1 전류는, 상기 제2 전류와 전류 미러링(Current Mirroring)동작에 의하여 생성될 수 있다,
또한, 상기 제어하는 것은 DRAM, SRAM, 및 NAND 플래시 메모리 셀 중에서 어느 하나의 장치를 제어하는 것일 수 있다.
개시된 메모리 장치의 컨트롤러는 PTAT(proportional to absolute temperature) 전류 특성을 갖는 제1 전류를 생성하는 제1 전류 생성 회로; CTAT(Complementary to absolute temperature) 전류 특성을 갖는 제2 전류를 생성하는 제2 전류 생성 회로; 상기 전류 감지 증폭 회로에 제어 신호를 출력하는 프리차지 펄스 신호 생성기; 및 상기 제1 전류의 크기, 상기 제2 전류의 크기 및 상기 프리차지 펄스 신호의 폭을 제어하는 제어 코드를 출력한다.
또한, 온도의 변화에 기초하여 상기 제1 전류의 크기, 상기 제2 전류의 크기 및 상기 프리차지 펄스 신호의 폭을 제어할 수 있다.
본 발명은 PTAT(proportional to absolute temperature) 전류를 CTAT(Complementary to absolute temperature) 전류를 통해서 보상하는 방법을 제공하고, 보상된 PTAT(proportional to absolute temperature) 전류에 기반하여 비트라인 누설 전류를 효율적으로 보상하는 효과가 존재한다.
또한, 비트라인의 누설전류가 효율적으로 보상된 결과 본 발명에는메모리 장치의 읽기 속도가 증가하는 효과가 존재한다.
도 1은 본 발명에 따른 메모리 장치의 블록도이다.
도 2는 본 발명에 따른 메모리 장치의 전류 생성기들 및 펄스 신호 생성기를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 회로도를 나타낸 것이다.
도 4는 본 발명의 비트라인 누설전류를 보상하는 방법을 도시한 개념도이다.
도 5는 본 발명에 따른 비트라인 누설전류와 로드 전류 및 제3 전류의 온도 경향성을 도시한 것이다.
도 6은 본 발명에 따른 제3 전류와 프리차지 펄스 신호의 경향성을 도시한 것이다.
도 7은 본 발명에 따른 펄스 신호 생성기의 동작 원리를 설명하기 위한 타이밍도이다.
도 8은 본 발명에 따른 메모리 장치의 제어과정을 도시한 순서도이다.
도 9는 온도가 높아지는 과정에서 본 발명에 따른 메모리 장치의 제어과정을 도시한 순서도이다.
도 10은 온도가 낮아지는 과정에서 본 발명에 따른 메모리 장치의 제어과정을 도시한 순서도이다.
도 11은 본 발명에 따른 메모리 장치의 실시예이다.
도 12는 본 발명에 따른 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 본 명세서가 실시예들의 모든 요소들을 설명하는 것은 아니며, 본 발명이 속하는 기술분야에서 일반적인 내용 또는 실시예들 간에 중복되는 내용은 생략한다. 명세서에서 사용되는 '부, 모듈, 부재, 블록'이라는 용어는 소프트웨어 또는 하드웨어로 구현될 수 있으며, 실시예들에 따라 복수의 '부, 모듈, 부재, 블록'이 하나의 구성요소로 구현되거나, 하나의 '부, 모듈, 부재, 블록'이 복수의 구성요소들을 포함하는 것도 가능하다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 간접적으로 연결되어 있는 경우를 포함하고, 간접적인 연결은 무선 통신망을 통해 연결되는 것을 포함한다.
또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
제 1, 제 2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 전술된 용어들에 의해 제한되는 것은 아니다.
단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함한다.
각 단계들에 있어 식별부호는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 실시될 수 있다.
이하 첨부된 도면들을 참고하여 본 발명의 작용 원리 및 실시예들에 대해 설명한다.
도 1은 본 발명에 따른 메모리 장치(100)의 블록도이고, 도 2는 본 발명에 따른 메모리 장치(100)의 전류 생성기들(140, 150) 및 펄스 신호 생성기(170)를 도시한 것이다.
도 1을 참조하면, 본 발명에 따른 메모리 장치(100)는 메모리 셀(110), 비트 라인(120), 전류 제어 코드를 생성하는 컨트롤러(130), PTAT(proportional to absolute temperature) 전류 특성을 갖는 제1 전류를 생성하는 제1 전류 생성기(140), CTAT(Complementary to absolute temperature) 전류 특성을 갖는 제2 전류를 생성하는 제2 전류 생성기 (150), 제1 전류와 제2 전류에 대한 연산을 수행하는 연산기(160), 프리차지 펄스 신호를 생성하는 펄스 신호 생성기(170) 및 전류 감지 증폭기(Sensing Amplifier)(180)를 포함한다.
본 발명에 따른 메모리 셀(110)은 정보 저장 장치로서, 디램(DRAM, Dynamic random-access memory)은, 에스램(SRAM, Static RAM) 및 낸드 플래시(NAND Flash) 메모리 셀 중 어느 하나일 수 있다.
구체적으로, 메모리 장치(100)의 리드 작동(read operation) 동안, 비트 라인(BL)(120)은 프리차지되고, 메모리 장치(100)는 비트 라인(BL)(120)이 프리차지 된 후 메모리 셀(110)이 온-셀인지 오프-셀인지에 따라　비트 라인(BL)(120)을 디벨롭(develope)할 수 있다.
본 발명에 따른 컨트롤러(130)는 전류 제어 코드(Current Control Code)를 생성할 수 있다. 구체적으로, 전류 제어 코드(Current Control Code)는 메모리 장치(100)의 온도에 따라 결정된다.
전류 제어 코드(Current Control Code)는 제1 전류를 생성하기 위한 제1 코드(Code 1) 및 제2 전류를 생성하기 위한 제2 코드(Code 2)를 포함한다. 제1 코드(Code 1)는 제1 전류 생성기140)에 입력되고, 제2 코드(Code 2)는 제2 전류 생성기에 입력된다. 제1 코드(Code 1) 및 제2 코드(Code 2)는 각각 제1 전류 및 제2 전류의 크기를 결정한다. 여기서 제1 코드(Code 1) 및 제2 코드(Code 2)는 메모리 장치(100)의 온도에 기초하여 결정될 수 있다. 또한, 후술할 바와 같이 제1 코드 및 제2 코드에 의하여 결정되는 제3 전류의 크기에 기초하여 프리차지 펄스신호의 폭이 조절될 수 있다.
본 발명에 따른 제1 전류 생성기(140)는 제1 코드(Code 1)에 기초하여 PTAT(proportional to absolute temperature) 전류 특성을 갖는 제1 전류를 생성한다. 제1 전류의 세기는 온도에 비례하는 특성을 갖는다. 메모리 장치(100)의 온도가 상승하면 제1 전류의 세기도 양의 값을 가지며 커지고, 제1 전류는 양의 기울기를 갖는 온도 경향성을 보인다.
본 발명에 따른 제2 전류 생성기(150)는 CTAT(Complementary to absolute temperature)는 제2 코드(Code 2)에 기초하여 전류 특성을 갖는 제2 전류를 생성한다. 제2 전류의 세기는 온도에 반비례하는 특성을 갖는다. 메모리 장치(100)의 온도가 상승하면 제2 전류의 세기도 작아진다. 제2 전류는 음의 기울기를 갖는 온도 경향성을 보인다. 여기서 제2 전류는 CTAT(Complementary to absolute temperature)특성 또는 ZTC(zero current transformer) 전류일 수 있다.
연산기(160)는 제1 전류와 제2 전류에 대한 연산을 수행한다. 구체적으로, 연산기(160)는 제1 전류에서 제2 전류를 뺀 값을 갖는 제3 전류를 생성한다. 여기서, 제1 전류에서 제2 전류를 뺀 값을 가지는 전류를 제3 전류(I)로 정의한다.
또한, 연산기(160)는 제3 전류를 생성 함으로써, 제1 전류의 온도에 따른 상승을 보완할 수 있다. 구체적으로, 온도가 상승하면, 제1 전류의 세기 또한 상승하고, 제2 전류의 세기는 감소 함으로써, 제1 전류에서 제2 전류를 뺀 값은 양의 값을 가지며 증가하게 된다. 일반적으로 온도가 증가할수록, 비트 라인(120)에서 누설되는 전류의 양을 감소시킬 수 있다. 비트 라인(120)에서 누설되는 전류의 크기가 커진다. 그러나, 온도가 증가할수록 본 발명의 제3 전류는 크기가 커지고, 본 발명에 따른 메모리 장치(100)는 제3 전류를 이용하여 비트라인(120)에서 누설되는 전류의 양을 감소시킬 수 있다. 본 발명에 따른 메모리 장치(100)가 비트라인(120)의 누설전류를 감소시키는 과정은 도 8 내지 도 9에서 상세히 설명한다.
본 발명에 따른 펄스 신호 생성기(170)는 제3 전류(I)를 입력받고, 제3 전류(I)의 크기에 기초하여 프리차지 펄스 신호를 생성한다. 구체적으로, 메모리 장치(100)의 온도가 높아지는 경우 펄스 신호 생성기(170)는 제3 전류를 입력받고, 제3 전류의 크기에 기초하여 폭을 넓은 프리차지 펄스 신호를 생성한다. 그러나, 메모리 장치(100)의 온도가 낮아지는 경우, 펄스 신호 생성기(170)는 폭이 좁은 프리차지 펄스 신호를 생성한다.
본 발명에 따른 감지 증폭기(Sense Amplifier)(180)는 제3 전류 및 프리차지 펄스 신호를 입력 받는다. 상술한 바와 같이 제1 전류를 제2 전류가 보상함으로써, 제3 전류는 PTAT 전류 특성을 갖는 제1 전류의 온도 경향성을 극대화 할 수 있다. 그 결과, 감지 증폭기(Sense Amplifier)(180)로 입력되는 보상 전류가 증가하고 프리차지 펄스 신호의 폭이 조절됨으로써, 본 발명에 따른 메모리 장치(100)는 비트라인(120)에서 발생하는 누설전류는 감소하게 되는 효과가 존재한다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치(100)의 회로도를 나타낸 것이다.
도 3을 참조하면 제1 전류 생성기(140)는 연산 증폭기(141), 제1 코드 입력단(142, 143) 및 접합 트랜지스터들(144, 145)를 포함한다. 구체적으로 제1 코드 입력단(142, 143)은 컨트롤러(130)으로부터 제1 코드를 입력받는다. 여기서 제1 코드는 전압신호일 수 있다. 따라서, 제1 코드 입력단(142, 143)은 VDD전원이 인가될 수 있다.
연산 증폭기(141)는 입력된 전압 신호를 증폭하고, 제1 전류를 생성한다. 접합 트랜지스터들(144, 145)은 제1 전류를 제2 전류 생성기(150)로 버퍼링 하여 전달하는 역할을 한다. 구체적으로, 접합 트랜지스터들(144, 145)들은 온도에 따라 증가하는 제1 전류를 버퍼링하여 제2 전류 생성기(150)에 전달 함으로써, 제2 전류 생성기(150)가 제2 전류를 안정적으로 출력할 수 있게 한다.
제2 전류 생성기(150)는 제1 전류 및 제2 코드(Code 2)를 입력 받고, CTAT(Complementary to absolute temperature) 특성을 갖는 제2 전류를 생성한다. 제2 전류 생성기(150)는 연산 증폭기(151), 제2 코드 입력단(152, 153) 및 등가 저항(R)을 포함한다. 제2 전류 생성기(150)의 제2 코드 입력단(152, 153)은 제2 코드(Code 2)를 입력 받고, 연산 증폭기(151)는 제1 전류의 특성을 CTAT(Complementary to absolute temperature) 특성으로 변환시킴으로써, 제2 전류를 생성한다.
전류 미러 회로(161)는 제2 전류 생성기(150)가 출력한 제2 전류를 미러링 하고, 연산기(160)로 제2 전류를 보낸다. 연산기(160)는 제1 전류 및 제2 전류를 입력받고, 제1 전류와 제2 전류를 뺀 값을 갖는 제3 전류(I)를 생성한다. 생성된 제3 전류는 감지 증폭기(180)의 제3 전류 입력단(162)를 통하여 감지 증폭기(180)으로 입력된다.
신호 생성기(170)는 제3 전류 입력단(173)을 통하여 제3 전류를 입력 받는다. 제3 전류가 입력되면, 신호 생성기(170)는 펄스 신호 생성 회로(172)에 제3 전류를 보낸다. 제3 전류는 미리 설정된 기준에 기초하여 버퍼링 과정을 거쳐 펄스 신호 생성 회로(172)에 입력되고, 펄스 신호 생성 회로(172)는 펄스 신호를 생성한다. 여서, 미리 설정된 기준은 제3 전류의 크기에 따라 달라지는 개념인바, 온도에 영향을 받는다. 또한, 펄스 신호 생성 회로(172)는 버퍼링 동작을 통해서 출력되는 전류의 양을 조절하고, 펄스 신호의 폭을 조절한다. 펄스 신호가 생성되면 증폭기(171)은 생성된 펄스 신호를 증폭하고, 감지 증폭기(180)으로 펄스 신호를 출력한다.
감지 증폭기(180)는 신호 입력단(181), 비교기(182) 및 보상 전류 출력단(183)을 포함할 수 있다. 신호 입력단(181)은 제3 전류 및 프리차지 펄스 신호를 입력합는다. 비교기(182)는 입력된 프리차지 펄스신호에 기초하여 비트라인 보상 전류를 출력한다. 구체적으로 입력된 프리차지 펄스신호의 HIGH구간에서 제3 전류를 비트라인 보상 전류로 출력할 수 있다. 보상 전류 출력단(183)은 생성된 비트라인 누설 전류의 보상 전류를 출력한다.
도 4는 본 발명의 메모리 장치(100)가 비트라인 누설전류를 보상하는 방법을 도시한 개념도이다. 설명의 용이함을 위해, 도 1 내지 도 3을 함께 참조한다.
본 발명에 따른 제1 전류 생성기(140) 및 제2 전류 생성기(150)는 각각 제1 전류 및 제2 전류를 생성하고, 연산기(160)는 제1 전류에서 제2 전류를 뺀 값을 갖는 제3 전류를 생성한다(S110). 도 4를 참조하면, 제3 전류는 온도에 비례하는 특성을 갖는다. 생성된 제3 전류는 펄스 신호 생성기(170) 및 전류 감지 증폭기(180)으로 입력 된다.
펄스 신호 생성기(170)는 제3 전류를 입력 받고, 입력된 제3 전류의 크기에 기초하여 전류 감지 증폭기(180)에 입력되는 프리 차지 펄스 신호를 생성한다(S120). 도 4를 참조하면, 펄스 신호 생성기(170)가 생성하는 프리 차지 펄스 신호의 폭은 온도에 비례하는 특성을 갖는다. 즉, 메모리 장치(100)의 온도가 높은 경우 프리 차지 펄스 신호의 폭이 넓어지고, 온도가 낮은 경우 프리 차지 펄스 신호의 폭이 좁아진다. 상술한 과정을 통하여, 메모리 장치(100)의 온도가 높아지면, 감지 증폭기(180)는 크기가 큰 제3 전류와 폭이 넓은 프리 차지 펄스 신호를 입력 받고, 비트라인(120)에서 누설되는 전류를 효율적으로 보상할 수 있게 된다(S130). 또한, 비트라인(120)에서 누설되는 전류가 효율적으로 보상되게 되면, 본 발명에 따른 메모리 장치(100)의 읽기 속도도 증가하는 효과가 존재한다.
도 5는 본 발명에 따른 비트라인 누설전류와 로드 전류 및 제3 전류의 온도 경향성을 도시한 것이다. 여기서 제3 전류는 Isaref로 표현된다. 도 5에 개시된 그래프의 X축은 온도(Temp)이고, Y축은 전류(Current)이다.
도 5를 참조하면, 메모리 셀(110)은 온도에 따라 일정 구간 전류의 세기가 증가하다가 일정한 세기로 유지되는 경향성을 갖는 온-셀 전류(Ioncell)을 입력 받는다. 여기서 제3 전류와 온-셀 전류(Ioncell)의 차이를 온-셀 마진(Ion margin)으로 정의한다. 또한, 비트라인 누설전류(Ilkg)는 온도에 따라 지수함수적으로 증가하는 경향성을 갖는다. 여기서 제3 전류와 누설전류(Ilkg)의 차이를 오프-셀 마진(Ioff margin)으로 정의한다. 도 5에 서 알 수 있듯이, 본 발명에 따른 메모리 장치(100)에서 PTAT 특성을 갖는 제1 전류를 CTAT전류 특성을 갖는 제2 전류가 보상해 줌으로써, 제3 전류의 기울기를 보상할 수 있다. 그 결과, 온-셀 마진(Ion margin)의 크기가 감소하고, 오프-셀 마진(Ioff margin) 의 크기가 증가한다. 온-셀 마진(Ion margin)의 크기가 감소하고, 오프-셀 마진(Ioff margin)의 크기가 증가하면, 메모리 장치(100)는 온도 변화에 대하여 안정적인 특성을 지니고, 비트라인 누설 전류가 빠르게 보상됨으로써 메모리 셀(110)의 읽기 속도가 증가한다.
도 6은 본 발명에 따른 제3 전류와 프리 차지 펄스 신호의 경향성을 도시한 것이다. 도 6에 개시된 그래프의 x축은 온도를 y축은 비트라인(120)에 인가되는 전압을 의미한다. 또한, tPRE 및 I는 감지 증폭기(180)의 입력단(181)에 입력되는 신호이다. tPRE은 프리차지 펄스 신호의 폭을 제어하는 신호이고, ipch는 프리차지 펄스 신호이고, I 는 제3 전류이다. 또한, V1은 오프-셀 전압(Off cell Voltage)이고, V2는 온-셀 전압(On-cell voltage)이며, V3는 보상 전류의 전압이다.
도 6을 참조하면, 임계 온도(T1)까지 온도가 증가 하는 경우, 비트라인(120)에서 누설전류(Leakage)가 증가 하기 때문에 온도 상향시 보상전류를 키워주어야하고, 메모리 셀(110)의 Off Cell Timing 안정성을 위해서는 프리차지 타임이 더 많이 확보 되어야한다. 따라서, 개시된 메모리 장치(100)는 제3 전류(IPTAT - ICTAT)를 생성하여 고온에서 발생하는 비트라인 누설전류(BL Leakage) 및 프리 차지 타임을 보상할 수 있다. 또한, 저온에서는 메모리 셀(110)의 On Cell Speed 개선을 위해 불필요한 제3 전류(I) 및 프리 차지 타임을 축소하여 온도에 의존하는 특성을 개선할 수 있다.
도 7은 본 발명에 따른 펄스 신호 생성기(170)의 동작 원리를 설명하기 위한 타이밍도이다.
도 7을 참조하면, 비트라인(BL)(120)에서 누설 전류가 감지되면, 프리차지 펄스 신호의 폭을 제어하는 신호(tPRE)가 입력되고, 프리차지 펄스신호가 생성된다. 그 결과 전류 감지 증폭기(180)는 tSA시간동안 비트라인 누설 전류를 보상하고, on cell 상태에서 일정한 전류를 메모리 셀(110)로 공급할 수 있다. 여기서 tRA는 프리차지 펄스 신호의 폭을 제어하는 신호(tPRE)가 입력되고 비트라인 누설 전류가 보상되기 까지 소요되는 시간이다.
따라서, 메모리 장치(100)의 온도가 증가할 때 입력 전압의 레벨은 증가하므로 프리차지 제어 신호(Vpre)의 펄스 폭은 증가하고, 메모리 장치(100)의 온도가 감소할 때 입력 전압의 레벨은 감소하므로 프리차지 제어 신호(Vpre)의 펄스 폭은 감소한다.
도 8은 본 발명에 따른 메모리 장치(100)의 제어과정을 도시한 순서도이다.
도 8을 참조하면, 제1 전류 생성기(140)는 제1 전류를 생성한다(S1001). 여기서 제1 전류는 PTAT전류 특성을 갖는다. 따라서, 제1 전류는 온도에 비례하는 특성을 갖는다.
제1 전류가 생성되면, 메모리 장치(100)의 온도에 기초하여 제2 전류 생성기(150)가 제2 전류를 생성한다(S1002). 여기서, 제2 전류는 제1 전류를 보상하는 특성을 갖는 CTAT 전류 특성을 지닌다. 또한, 제1 전류 및 제2 전류는 메모리 장치(100)의 온도에 기초하여 입력된 제1 전류 코드(Code 1) 및 제2 전류 코드(Code 2)에 기초하여 생성된다.
제2 전류가 생성되면, 메모리 장치(100)는 제1 전류에서 제2 전류를 뺀 값을 갖는 제3 전류를 생성한다(S1003). 여기서 제3 전류는 비트라인(120)에서 누설되는 전류를 보상하는 전류이다.
제3 전류가 생성되면, 펄스 신호 생성기(170)는 제3 전류를 입력 받고, 입력된 제3 전류에 기초하여 프리차지 펄스 신호를 생성한다(S1004). 프리차지 펄스 신호는 온도가 증가하면 폭이 증가하고, 온도가 감소하면 폭이 감소하도록 생성된다.
도 8의 과정을 통하여, 본 발명에 따른 메모리 장치는 제3 전류를 활용하여 온도의 변호에도 일정한 비트라인 보상 전류를 생성하고, 온도에 따른 프리차지 펄스 신호를 생성할 수 있는바, 메모리 장치(100)의 읽기 속도를 빠르게 할 수 있다.
도 9는 온도가 높아지는 과정에서 본 발명에 따른 메모리 장치(100)의 제어과정을 도시한 순서도이다.
도 9를 참조하면, 온도가 증가하는 경우 PTAT 전류 특성을 갖는 제1 전류의 크기는 온도에 비례하여 커지고, 제1 전류의 기울기는 증가한다(S2001).
제1 전류의 기울기가 증가하면, CTAT 전류 특성을 갖는 제2 전류의 크기는 온도에 반비례하여 작아지고, 제2 전류의 기울기는 감소한다(S2002).
제1 전류 및 제2 전류가 생성되면, 메모리 장치(100)는 제1 전류에서 제2 전류를 뺀 값을 갖는 제3 전류를 생성한다(S2003). 여기서 제1 전류는 양의 값을 갖고, 제2 전류는 음의 값을 갖기 때문에, 온도가 증가할수록 제3 전류의 온도 경향성은 커진다. 즉, 제3 전류는 증폭된 PTAT전류의 특성을 지니고, 메모리 장치(100)의 온도가 증가하는 경우, 제3 전류는 제1 전류보다 더 큰 폭으로 증가한다.
제3 전류가 생성되면, 펄스 신호 생성기(170)는 프리 차지 펄스 신호를 생성한다. 여기서, 온도가 증가하는 경우, 프리차지 펄스 신호의 펄스 폭은 증가한다(S2004).
펄스 폭이 증가된 프리차지 펄스신호가 생성되면, 전류 감지 증폭기(180)는 제3 전류에 기초하여 비트라인(120)에서 누설되는 전류를 보상한다(S2005). 상술한 바와 같이 온도가 높아지는 경우 제3 전류의 크기가 증가하고 프리차지 펄스 폭이 증가 하므로, 전류 감지 증폭기(180)는 증가하는 비트라인 누설전류를 효율적으로 보상할 수 있다.
도 10은 온도가 낮아지는 과정에서 본 발명에 따른 메모리 장치(100)의 제어과정을 도시한 순서도이다.
도 10을 참조하면, 온도가 감소하는 경우 PTAT 전류 특성을 갖는 제1 전류의 크기는 온도에 반비례하여 작아지고, 제1 전류의 기울기는 감소한다(S3001).
제1 전류의 기울기가 감소하면, CTAT 전류 특성을 갖는 제2 전류의 크기는 증가하고, 제2 전류의 기울기는 증가한다(S3002).
제1 전류 및 제2 전류가 생성되면, 메모리 장치(100)는 제1 전류에서 제2 전류를 뺀 값을 갖는 제3 전류를 생성한다(S3003). 여기서 제1 전류는 양의 값을 갖고, 제2 전류는 음의 값을 갖기 때문에, 온도가 감소하더라도 제3 전류의 온도 경향성은 일정하게 유지된다. 즉, 제3 전류는 증폭된 PTAT전류의 특성을 지니고, 메모리 장치(100)의 온도가 증가하는 경우, 제3 전류는 제1 전류보다 더 큰 폭으로 증가한다.
제3 전류가 생성되면, 펄스 신호 생성기(170)는 프리 차지 펄스 신호를 생성한다. 여기서, 온도가 감소하는 경우, 프리차지 펄스 신호의 펄스 폭은 감소한다(S3004).
펄스 폭이 감소된 프리차지 펄스신호가 생성되면, 감지 증폭기(180)는 제3 전류 및 프리차지 펄스 신호에 기초하여 비트라인(120)에서 누설되는 전류를 보상한다(S3005). 상술한 바와 같이 온도가 낮아지는 경우 제3 전류의 크기는 일정 세기 이상 유지되고 프리차지 펄스 폭이 감소 하므로, 감지 증폭기(180)는 증가하는 비트라인 누설전류를 효율적으로 보상할 수 있다.
도 11은 메모리 장치(300)의 실시예이다. 도 11을 참조하면, 메모리 장치(300)는 제어 로직 회로(320), 메모리 셀 어레이(330), 페이지 버퍼부(340), 전압 생성기(350), 및 로우 디코더(360)를 포함할 수 있다. 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(320)는 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼부(340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(340)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(340)는 동작 모드에 따라 기입 드라이버 또는 본 며에서에서 설명된 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(360)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 12는 본 발명에 따른 메모리 장치(100)에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. 메모리 장치(100)의 스토리지 모듈이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 모듈을 구성하는 복수의 메모리 블록 각각은 도 12에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 12에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 12를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 12에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 8에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
한편, 개시된 실시예들은 컴퓨터에 의해 실행 가능한 명령어를 저장하는 기록매체의 형태로 구현될 수 있다. 명령어는 프로그램 코드의 형태로 저장될 수 있으며, 프로세서에 의해 실행되었을 때, 프로그램 모듈을 생성하여 개시된 실시예들의 동작을 수행할 수 있다. 기록매체는 컴퓨터로 읽을 수 있는 기록매체로 구현될 수 있다.
이상에서와 같이 첨부된 도면을 참조하여 개시된 실시예들을 설명하였다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고도, 개시된 실시예들과 다른 형태로 본 발명이 실시될 수 있음을 이해할 것이다. 개시된 실시예들은 예시적인 것이며, 한정적으로 해석되어서는 안 된다.
100, 300: 메모리 장치
110: 메모리 셀
120: 비트라인
130: 컨트롤러
140: 제1 전류 생성기
150: 제2 전류 생성기
160: 연산기
170: 펄스 신호 생성기
180: 감지 증폭기

Claims (20)

  1. 메모리 셀;
    상기 메모리 셀에 연결된 비트 라인;
    전류 제어 코드를 생성하는 컨트롤러;
    상기 컨트롤러에서 출력된 코드에 기초하여 PTAT(proportional to absolute temperature) 전류 특성을 갖는 제1 전류를 생성하는 제1 전류 생성기;
    상기 컨트롤러에서 출력된 코드에 기초하여 CTAT(Complementary to absolute temperature) 전류 특성을 갖는 제2 전류를 생성하는 제2 전류 생성기; 및
    상기 제1 전류에서 상기 제2 전류를 뺀 값의 크기를 갖는 제3 전류 신호를 생성하고, 상기 제3 전류신호에 기초하여 상기 비트 라인으로 공급되는 로드 전류를 제어하고, 상기 비트라인의 누설 전류를 보상하는 비트라인 보상전류를 생성하는 감지 증폭기를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 감지 증폭기에 제어 신호를 출력하는 펄스 신호 생성기를 더 포함하고,
    상기 컨트롤러는,
    상기 제3 전류의 크기에 기초하여 상기 프리차지 펄스 신호를 생성하는 펄스신호 생성기를 제어하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 컨트롤러는,
    온도가 증가하는 경우,
    상기 제3 전류의 크기를 증가시키고, 상기 프리차지 펄스 신호의 펄스 폭을증가시키는 코드를 출력하는 메모리 장치.
  4. 제2 항에 있어서,
    상기 컨트롤러는,
    상기 제1 전류의 크기 증가량에 기초하여 상기 제2 전류를 생성하도록 전류 제어 코드를 생성하는 메모리 장치.
  5. 제2 항에 있어서,
    온도가 감소하는 경우,
    상기 제3 전류의 크기를 감소시키고, 상기 프리차지 펄스 신호의 펄스 폭을감소시키는 코드를 출력하는 메모리 장치.
  6. 제5 항에 있어서,
    상기 컨트롤러는,
    상기 제1 전류의 크기 감소량에 기초하여 상기 제2 전류를 생성하도록 전류 제어 코드를 생성하는 메모리 장치.
  7. 제1 항에 있어서,
    상기 컨트롤러는,
    온도에 따른 상기 제3 전류의 크기의 기울기를 제어하는 코드를 출력하는 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 전류 생성기는,
    상기 제2 전류 생성기와 전류 미러링(Current Mirroring)동작을 수행하는 메모리 장치.
  9. 제1항에 있어서,
    상기 메모리 셀은 DRAM, SRAM, 및 NAND 플래시 메모리 셀 중에서 어느 하나인 메모리 장치.
  10. 전류 제어 코드를 생성하고, 생성된 상기 전류 제어 코드에 의해 메모리 장치를 제어하는 것을 포함하되,
    상기 전류 제어 코드에 기초하여 PTAT(proportional to absolute temperature) 전류 특성을 갖는 제1 전류를 생성하고,
    상기 전류 제어 코드에 기초하여 CTAT(Complementary to absolute temperature) 전류 특성을 갖는 제2 전류를 생성하고,
    상기 제1 전류에서 상기 제2 전류를 뺀 값의 크기를 갖는 제3 전류 신호를 생성하고, 상기 제3 전류신호에 기초하여 상기 비트 라인으로 공급되는 로드 전류를 제어하고, 상기 비트라인의 누설 전류를 보상하는 비트라인 보상전류를 생성하는 메모리 장치의 제어방법.
  11. 제10 항에 있어서,
    감지 증폭기에 프리차지 펄스 신호를 생성하는 것을 더 포함하고,
    상기 제어하는 것은,
    상기 제3 전류의 크기에 기초하여 상기 프리차지 펄스 신호를 생성하는 펄스신호 생성기를 제어하는 메모리 장치의 제어방법.
  12. 제11 항에 있어서,
    상기 제어 하는 것은,
    온도가 증가하는 경우,
    상기 제3 전류의 크기를 증가시키고, 상기 프리차지 펄스 신호의 펄스 폭을증가시키는 코드를 출력하는 메모리 장치의 제어방법.
  13. 제11 항에 있어서,
    상기 제어하는 것은,
    상기 제1 전류의 크기 증가량에 기초하여 상기 제2 전류를 생성하도록 전류 제어 코드를 생성하는 메모리 장치의 제어방법.
  14. 제11 항에 있어서,
    온도가 감소하는 경우,
    상기 제3 전류의 크기를 감소시키고, 상기 프리차지 펄스 신호의 펄스 폭을감소시키는 코드를 출력하는 메모리 장치의 제어방법.
  15. 제14 항에 있어서,
    상기 제어하는 것은,
    상기 제1 전류의 크기 감소량에 기초하여 상기 제2 전류를 생성하도록 전류 제어 코드를 생성하는 메모리 장치의 제어방법.
  16. 제10 항에 있어서,
    상기 제어하는 것은,
    온도에 따른 상기 제3 전류의 크기의 기울기를 제어하는 코드를 출력하는 메모리 장치의 제어방법.
  17. 제10 항에 있어서,
    상기 제1 전류는,
    상기 제2 전류와 전류 미러링(Current Mirroring)동작에 의하여 생성되는 메모리 장치의 제어방법.
  18. 제10 항에 있어서,
    상기 제어하는 것은
    DRAM, SRAM, 및 NAND 플래시 메모리 셀 중에서 어느 하나의 장치를 제어하는 메모리 장치의 제어방법.
  19. PTAT(proportional to absolute temperature) 전류 특성을 갖는 제1 전류를 생성하는 제1 전류 생성 회로;
    CTAT(Complementary to absolute temperature) 전류 특성을 갖는 제2 전류를 생성하는 제2 전류 생성 회로;
    상기 전류 감지 증폭 회로에 제어 신호를 출력하는 프리차지 펄스 신호 생성기; 및
    상기 제1 전류의 크기, 상기 제2 전류의 크기 및 상기 프리차지 펄스 신호의 폭을 제어하는 제어 코드를 출력하는 메모리 장치의 컨트롤러.
  20. 제19 항에 있어서,
    온도의 변화에 기초하여 상기 제1 전류의 크기, 상기 제2 전류의 크기 및 상기 프리차지 펄스 신호의 폭을 제어하는 컨트롤러.
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