KR101162000B1

KR101162000B1 - 반도체 메모리 장치 및 이의 동작 방법

Info

Publication number: KR101162000B1
Application number: KR1020100139171A
Authority: KR
Inventors: 안성훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-30
Filing date: 2010-12-30
Publication date: 2012-07-03
Also published as: CN102568595A; US8582371B2; CN102568595B; US20120170379A1

Abstract

반도체 메모리 장치는 이븐 비트라인들과 연결된 이븐 스트링들 및 오드 비트라인들과 연결된 오드 스트링들을 포함하는 메모리 어레이와, 이븐 스트링들에 포함된 이븐 메모리 셀들 및 오드 스트링들에 포함된 오드 메모리 셀들의 프로그램 동작 및 리드 동작을 위한 전압들을 공급하는 전압 공급 회로와, 한쌍의 이븐 비트라인 및 오드 비트라인마다 연결된 페이지 버퍼들, 및 각각의 페이지 버퍼가 이븐 비트라인과 양측에 위치한 오드 비트라인들의 전압 레벨을 감지하여 오드 메모리 셀들의 문턱전압 레벨을 검출하도록 페이지 버퍼들을 제어하고, 검출 결과에 따라 오드 메모리 셀들의 사이마다 위치하는 이븐 메모리 셀들의 리드 동작 조건을 조절하기 위해 전압 공급 회로를 제어하도록 구성된 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.

NAND 플래시 메모리 장치는 대표적인 불휘발성 메모리 장치로써, NAND 플래시 메모리 장치의 메모리 어레이는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 비트라인들과 공통 소스 라인 사이에 연결된 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 비트 라인과 공통 소스 라인 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함한다. 서로 다른 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 게이트들이 연결되어 드레인 셀렉트 라인이 되고, 메모리 셀들의 컨트롤 게이트들이 연결되어 워드라인이 되고, 소스 셀렉트 트랜지스터들의 게이트들이 연결되어 소스 셀렉트 라인이 된다.

메모리 셀들에 데이터를 저장하기 위하여 프로그램 동작이 실시된다. 프로그램 동작은 하나의 메모리 블록 내에서 소스 셀렉트 라인과 인접한 워드라인과 연결된 메모리 셀들부터 드레인 셀렉트 라인과 인접한 워드라인에 연결된 메모리 셀들까지 실시된다. 또한, 선택된 워드라인에 연결된 메모리 셀들 중 짝수번째 메모리 셀들을 포함하는 이븐 페이지의 프로그램 동작이 먼저 실시되고, 그 다음으로 홀수번째 메모리 셀들을 포함하는 오드 페이지의 프로그램 동작이 먼저 실시된다.

집적도가 높아짐에 따라 메모리 셀들의 간격이 좁아지고, 이로 인해 프로그램 동작 시 선택된 워드라인과 인접한 워드라인이나 선택된 페이지와 인접한 페이지에 포함된 메모리 셀들에 프로그램 간섭 현상이 발생되어 문턱전압이 변하는 것은 이미 잘 알려진 사실이다.

이 중에서도 이븐 페이지의 프로그램 동작이 오드 페이지의 프로그램 동작보다 먼저 실시되기 때문에, 이븐 페이지 포함된 메모리 셀들의 문턱전압이 프로그램 간섭 현상에 의해 상대적으로 많이 변하게 된다. 이로 인해, 전체적인 메모리 셀들의 문턱전압 분포가 넓어지고 데이터 독출 동작 시 오류가 발생될 수 있다.

본 발명의 실시예는 이븐 페이지의 리드 동작 시 이븐 메모리 셀과 양측에 인접한 오드 메모리 셀들의 문턱전압 레벨을 먼저 센싱하여 프로그램 간섭 현상에 의해 이븐 메모리 셀의 문턱전압 변화를 예측한 후, 예측 결과에 따라 이븐 메모리 셀의 리드 동작 조건을 조절하여 출력되는 데이터의 신뢰성을 향상시킬 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치는 제1 이븐 비트라인 및 제1 오드 비트라인과 연결된 제1 페이지 버퍼와, 제2 이븐 비트라인 및 제2 오드 비트라인과 연결된 제2 페이지 버퍼, 및 제1 오드 비트라인과 연결된 메모리 셀의 리드 동작 시 제1 오드 비트라인의 전압 변화에 따라 제2 이븐 비트라인의 전압이 변하도록 제2 페이지 버퍼가 제2 이븐 비트라인을 플로팅 상태로 설정하고, 제2 페이지 버퍼가 제2 이븐 비트라인의 전압 변화를 센싱하여 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 래치하도록 제1 및 제2 페이지 버퍼들을 제어하는 제어 회로를 포함한다.

제어 회로는 리드 동작 동안 제1 이븐 비트라인 및 제2 오드 비트 라인에 접지 전압 또는 전원 전압이 인가되도록 상기 제1 및 제2 페이지 버퍼들을 제어한다.

제어 회로는 메모리 셀의 문턱전압 레벨에 대응하는 데이터가 제1 페이지 버퍼에도 래치되도록 제1 페이지 버퍼를 제어한다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 이븐 비트라인들과 연결된 이븐 스트링들 및 오드 비트라인들과 연결된 오드 스트링들을 포함하는 메모리 어레이와, 이븐 스트링들에 포함된 이븐 메모리 셀들 및 오드 스트링들에 포함된 오드 메모리 셀들의 프로그램 동작 및 리드 동작을 위한 전압들을 공급하는 전압 공급 회로와, 한쌍의 이븐 비트라인 및 오드 비트라인마다 연결된 페이지 버퍼들, 및 각각의 페이지 버퍼가 이븐 비트라인과 양측에 위치한 오드 비트라인들의 전압 레벨을 감지하여 오드 메모리 셀들의 문턱전압 레벨을 검출하도록 페이지 버퍼들을 제어하고, 검출 결과에 따라 오드 메모리 셀들의 사이마다 위치하는 이븐 메모리 셀들의 리드 동작 조건을 조절하기 위해 전압 공급 회로를 제어하도록 구성된 제어 회로를 포함한다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 제2 페이지 버퍼와 연결된 제2 이븐 비트라인을 플로팅시킨 상태에서, 제1 페이지 버퍼와 연결되고 제2 이븐 비트라인과 인접한 제1 오드 비트라인을 프리차지하는 단계와, 제1 오드 비트라인과 연결된 메모리 셀의 문턱전압 레벨을 센싱하기 위하여 리드 동작을 실시하는 단계, 및 리드 동작의 의한 제1 오드 비트라인의 전압 변화에 따라, 커패시터 커플링 현상에 의해 변경되는 제2 이븐 비트라인의 전압 변화를 센싱하여 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 제2 페이지 버퍼에 저장하는 단계를 포함한다.

리드 동작 동안, 상기 제1 페이지 버퍼와 연결되는 제1 이븐 비트라인과 상기 제2 페이지 버퍼와 연결되는 제2 오드 비트라인에는 접지 전압 또는 전원 전압이 인가된다.

데이터가 제2 페이지 버퍼에 저장될 때 상기 데이터가 제1 페이지 버퍼에도 저장된다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인들마다 연결된 각각의 페이지 버퍼들이 이븐 비트라인과 양측에 위치한 오드 비트라인들의 전압 레벨을 감지하여 오드 메모리 셀들의 문턱전압 레벨을 검출하는 단계와, 검출 결과에 따라 마스크 데이터를 생성하는 단계, 및 허용범위 내에서 리드 전압을 변경하면서 리드 동작을 실시하고, 리드 동작에 의해 출력되는 이븐 메모리 셀의 데이터 중 마스크 데이터에 따라 선택된 데이터를 출력하는 단계를 포함한다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 선택된 워드라인과 인접한 워드라인에 연결된 메모리 셀들의 문턱전압 레벨들을 센싱하여 선택된 워드라인에 연결된 메모리 셀들에 프로그램 간섭 현상이 발생하였는지를 판단하기 위한 제1 마스크 데이터를 생성하는 단계와, 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인들마다 연결된 각각의 페이지 버퍼들이 이븐 비트라인과 양측에 위치한 오드 비트라인들의 전압 레벨을 감지하여 선택된 워드라인의 이븐 메모리 셀의 양측에 위치하는 오드 메모리 셀들의 문턱전압 레벨들을 검출하는 단계와, 오드 메모리 셀들의 문턱전압 레벨들의 검출 결과에 해당하는 제2 마스크 데이터를 생성하는 단계, 및 이븐 메모리 셀에 저장된 데이터를 출력하기 위하여 제1 및 제2 마스크 데이터에 따라 설정되는 리드 전압을 이븐 메모리 셀에 인가하는 리드 동작을 실시하는 단계를 포함한다.

본 발명의 실시예는 이븐 페이지의 리드 동작 시 이븐 메모리 셀과 인접한 오드 메모리 셀들의 문턱전압 레벨을 먼저 센싱하여 프로그램 간섭 현상에 의해 이븐 메모리 셀의 문턱전압 변화를 예측한 후, 예측 결과에 따라 이븐 메모리 셀의 리드 동작 조건을 조절하여 출력되는 데이터의 신뢰성을 향상시킬 수 있다.

또한, 이븐 메모리 셀과 페이지 버퍼를 공유하는 오드 메모리 셀뿐만 아니라 페이지 버퍼를 공유하지 않으면서 이븐 메모리 셀과 인접한 오드 메모리 셀의 문턱전압들을 모두 센싱하여 이븐 메모리 셀의 리드 동작 조건을 조절함으로써, 리드 동작의 신뢰성을 보다 더 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 3a 및 도 3b는 도 1에 도시된 페이지 버퍼들의 동작 방법을 설명하기 위한 회로도이다.
도 4는 2비트 데이터가 저장되는 메모리 셀들의 문턱전압 분포를 설명하기 위한 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 설명하기 위한 회로도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 어레이(110), 메모리 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170), 및 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하기 위해 동작 회로 그룹(130, 140, 150, 160, 170)을 제어하도록 구성된 제어 회로(120)를 포함한다.

NAND 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열선택 회로(160) 그리고 입출력 회로(170)를 포함한다.

메모리 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.

메모리 블록은 데이터를 저장하기 위한 메모리 셀들(Ca0~Cd0)과 메모리 셀들의 데이터 저장 상태 정보를 저장하기 위한 플래그 셀들(Ck-10, Ck0)을 포함한다. 예를 들어, 플래그 셀들에는 메모리 셀들에 1비트의 데이터가 저장되었는지 2비트의 데이터가 저장되었는지에 대한 정보가 저장될 수 있다.

NAND 플래시 메모리 장치에서 각각의 메모리 블록은 물리적 페이지 또는 논리적 페이지로 구분할 수 있다. 물리적 페이지는 이븐 페이지와 오드 페이지를 포함하고, 논리적 페이지는 LSB 페이지와 MSB 페이지를 포함한다. 논리적 페이지는 하나의 메모리 셀에 2비트의 데이터를 저장하는 경우에 적용되며, 이러한 페이지 구분은 이미 널리 알려져 있으므로 구체적인 설명은 생략하기로 한다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.

예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.

한편, 메모리 셀에 저장되는 데이터의 비트수에 따라 각 워드라인에 포함되는 논리적 페이지의 수가 결정된다. 예를 들어, 메모리 셀에 2비트의 데이터가 저장되는 경우 하나의 워드라인에 2개의 논리적 페이지가 포함되고, 3비트의 데이터가 저장되는 경우 하나의 워드라인에 3개의 논리적 페이지가 포함된다.

제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작, 리드 동작 또는 소거 동작을 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.

전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)와 로우 어드레스 신호(RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1 내지 STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.

페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 연결되는 페이지 버퍼들(미도시)을 포함한다. 구체적으로 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인들마다 하나의 페이지 버퍼가 연결될 수 있다. 각각의 페이지 버퍼는 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 ~ BLk)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.

컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.

입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

이하, 상기의 구성들을 포함하는 반도체 메모리 장치의 동작을 설명하면 다음과 같다.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.

도 1 및 도 2를 참조하면, 단계(S202)에서 선택된 워드라인(예, WL0)에 리드 전압(예, 접지 전압)을 인가하여 선택된 페이지의 리드 동작을 실시한다. 이때, 선택된 워드라인에 포함되는 이븐 페이지(Ca0, Cc0)와 오드 페이지(Cb0, Cd0) 중 이븐 페이지가 선택된 경우, 리드 동작에 의해 선택된 페이지의 메모리 셀들(Ca0, Cc0)의 데이터 및 플래그 셀들(Ck-10)의 데이터가 페이지 버퍼 그룹(150)에 래치된다.

단계(S204)에서, 제어 회로(120)는 페이지 버퍼 그룹(150)에 래치된 데이터들 중 플래그 셀(Ck-10)의 데이터를 확인하고 메모리 셀들(Ca0, Cc0)에 1비트의 데이터가 저장되었는지 2비트의 데이터가 저장되었는지 확인한다.

단계(S206)에서, 메모리 셀들(Ca0, Cc0)에 1비트의 데이터(즉, LSB 데이터)만 저장된 경우, 다른 메모리 블록에 포함되거나 다른 워드라인에 연결되고 2비트의 데이터(즉, LSB 데이터 및 MBS 데이터)가 저장된 메모리 셀들과의 리드 동작을 일치시키기 위하여, 메모리 셀들(Ca0, Cc0)의 MSB 데이터를 임의로 설정한다. 예를 들어, 메모리 셀들(Ca0, Cc0)에는 MSB 데이터가 저장되지 않았지만, 모든 메모리 셀들(Ca0, Cc0)에 동일한 값(예, '1')의 MSB 데이터가 저장된 것으로 설정한다. 이러한 설정은 페이지 버퍼 그룹(150) 내에서 제어 회로(120)의 제어에 따라 이루어질 수 있다.

단계(S208)에서, 임의로 설정되어 페이지 버퍼 그룹(150)에 래치된 MSB 데이터를 출력한다.

한편, LSB 프로그램 동작 및 MSB 프로그램 동작에 의해 메모리 셀들(Ca0, Cc0)에 2비트의 데이터(LSB 데이터 및 MSB 데이터)가 저장된 것으로 확인된 경우, 단계(S210)에서, 선택된 페이지가 이븐 페이지인지 오드 페이지인지를 확인한다.

선택된 페이지가 오드 페이지로 확인되면, 단계(S212)에서, 오드 페이지의 MSB 리드 동작을 실시한다. 이로써, 오드 페이지에 저장된 MSB 데이터가 페이지 버퍼 그룹(150)에 래치된다. MSB 프로그램 동작을 실시하여 메모리 셀들에 데이터를 저장할 때, 이븐 페이지에 데이터를 저장하기 위한 MSB 프로그램 동작이 완료된 후 오드 페이지에 데이터를 저장하기 위한 MSB 프로그램 동작이 실시되기 때문에, 오드 페이지의 메모리 셀들에는 이븐 페이지의 MSB 프로그램 동작에 의한 프로그램 간섭 현상이 발생되지 않는다. 따라서, 오드 페이지의 MSB 리드 동작은 이븐 페이지의 프로그램 동작에 의한 프로그램 간섭 현상을 고려하지 않고 정상적으로 실시된다.

이어서, 단계(S208)에서, 페이지 버퍼 그룹(150)에 래치된 오드 페이지의 데이터를 출력한다.

선택된 페이지가 이븐 페이지이고, 이븐 페이지의 메모리 셀들에 2비트의 데이터(LSB 데이터 및 MSB 데이터)가 저장된 경우, 이븐 페이지의 MSB 리드 동작을 실시한다.

데이터를 저장할 때 이븐 페이지에 데이터를 저장하기 위한 프로그램 동작이 완료된 후 오드 페이지에 데이터를 저장하기 위한 프로그램 동작이 실시되기 때문에 오드 페이지의 프로그램 동작에 의한 프로그램 간섭 현상이 이븐 페이지의 메모리 셀들에 발생된다. 이로 인해, 이븐 페이지에 MSB 데이터를 저장하기 위한 프로그램 동작이 완료된 후, 프로그램 간섭 현상에 의해 이븐 페이지의 메모리 셀들의 문턱전압이 변한다. 따라서, 이븐 메모리 셀의 문턱전압 변화를 판단하기 위해 이븐 메모리 셀과 양측에 각각 인접한 오드 메모리 셀들의 문턱전압 레벨을 센싱하고, 센싱 결과에 따라 이븐 페이지의 MSB 리드 동작 조건을 변경해야 한다. 이를 구체적으로 설명하면 다음과 같다.

도 3a 및 도 3b는 도 1에 도시된 페이지 버퍼들의 동작 방법을 설명하기 위한 회로도이다. 도 4는 2비트 데이터가 저장되는 메모리 셀들의 문턱전압 분포를 설명하기 위한 그래프이다.

도 2 및 도 3a를 참조하면, 이븐 페이지의 MSB 리드 동작에 앞서, 이븐 메모리 셀의 MSB 리드 동작 조건을 설정하기 위하여, 오드 비트라인들(BLo0, BLo1)을 통해 이븐 메모리 셀의 양측에 인접한 메모리 셀들의 문턱전압 레벨을 센싱해야 한다. 2비트의 데이터가 저장되는 경우 메모리 셀들의 문턱전압들은 저장되는 데이터에 따라 4개의 레벨들(PV0~PV3)에 나누어 분포된다. 따라서, 메모리 셀들의 문턱전압 레벨을 확인하기 위해서는 3개의 리드 전압들(VR1~VR3)을 이용하여 리드 동작을 실시해야 한다.

이때, 이븐 비트라인(BLe1)과 양측에 인접한 오드 비트라인들(BLo0, BLo1) 중 오드 비트라인(BLo1)은 이븐 비트라인(BLe1)과 동일한 페이지 버퍼(PBb)에 연결되어 있다. 하지만, 오드 비트라인(BLo0)은 이븐 비트라인(BLe1)과 다른 페이지 버퍼(PBa)에 연결되어 있다. 따라서, 페이지 버퍼(PBb)는 오드 비트라인(BLo0)에 연결된 오드 메모리 셀의 문턱전압을 직접 센싱할 수 없다. 이러한 이유로, 페이지 버퍼(PBb)는 오드 비트라인(BLo0)에 연결된 오드 메모리 셀의 문턱전압 레벨값을 인접한 페이지 버퍼(PBa)로부터 전달받을 수밖에 없다. 이를 위해, 인접한 페이지 버퍼(PBa)와 페이지 버퍼(PBb) 사이에 데이터 전송 회로를 설치할 수 있으나, 데이터 전송 회로가 차지하는 면적에 의해 소자의 집적도가 낮아질 수 있다.

따라서, 커패시터 커플링 현상을 이용하여 페이지 버퍼(PBb)가 다른 페이지 버퍼(PBa)에 연결된 오드 비트라인(BLo0)을 통해 오드 메모리 셀의 문턱전압 레벨을 센싱할 수 있는 방법을 제안하면 다음과 같다.

먼저, 비트라인 제어 회로(310C)의 스위칭 소자(예, 310N)를 턴오프시켜 짝수번째 페이지 버퍼들(PBb, PBd)과 연결된 이븐 비트라인들(BLe1, BLe3)을 플로팅 상태로 설정하고, 스위칭 소자들(300N, 312N)을 통해 래치 회로(300L)로부터의 공급되는 프리차지 전압을 이용하여 홀수번째 페이지 버퍼(PBa, PBc)의 오드 비트라인들(BLo0, BLo2)을 프리차지한다. 이때, 오드 비트라인(BLo0)과 이븐 비트라인(BLe1)의 사이에는 기생 커패시터(Cp1)가 존재하고 이븐 비트라인(BLe1)이 플로팅 상태이기 때문에, 커패시터 커플링 현상에 의해 오드 비트라인(BLo0)의 전위가 높아지면 이븐 비트라인(BLe1)의 전위도 같이 높아진다. 이때, 나머지 비트라인들(BLe0, BLo1, BLe2, BLo3)은 커패시터 커플링 현상에 대한 쉴드(shield) 역할을 하도록 가장 전압원(VIRPWR)으로부터 공급되는 특정 전압(예, 접지 전압 또는 전원 전압)이 스위칭 소자들(314N 또는 316N)을 통해 나머지 비트라인들(BLe0, BLo1, BLe2, BLo3)에 인가될 수 있다.

이 후 리드 전압들(VR1~VR3)을 이용하여 오드 메모리 셀의 문턱전압 레벨을 검출하기 위한 센싱 동작(또는 리드 동작)을 수행한다. 센싱 동작에서 오드 메모리 셀에 인가되는 리드 전압이 오드 메모리 셀의 문턱전압이 리드 전압보다 높을 때 오드 비트라인(BLo0 또는 BLo2)의 전위가 낮아진다. 센싱 동작은 제1 리드 전압(VR1)을 이용하는 제1 센싱 동작, 제2 리드 전압(VR2)을 이용하는 제2 센싱 동작 및 제3 리드 전압(VR3)을 이용하는 제 센싱 동작을 포함한다. 예를 들어, 제2 센싱 동작에서 제2 리드 전압(VR2)을 오드 메모리 셀에 인가했을 때 오드 비트라인(BLo0)의 전압이 낮아지면, 오드 메모리 셀의 문턱전압은 제1 리드 전압(VR1)보다 높고 제2 리드 전압(VR2)보다 낮은 제2 레벨(PV1)으로 센싱된다.

제2 리드 동작에서 오드 비트라인(BLo0)의 전압이 낮아짐에 따라 이븐 비트라인(BLe1)의 전압도 커패시터 커플링 현상에 의해 낮아진다. 페이지 버퍼(PBb)는 이븐 비트라인(BLe1)의 전압 변화를 센싱하여 오드 메모리 셀의 문턱전압 레벨에 대응하는 데이터 값을 래치 회로(300L)에 저장한다. 이에 따라, 페이지 버퍼(PBb)는 다른 페이지 버퍼(PBa)와 연결된 오드 비트라인(BLo0)의 전압 변화를 커패시터 커플링 현상으로 센싱하여 오드 비트라인(BLo0)과 연결되는 오드 메모리 셀의 문턱전압을 센싱할 수 있다.

한편, 페이지 버퍼(PBa)도 리드 동작에 의한 오드 비트라인(BLo0)의 전압 변화를 센싱하여 오든 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 페이지 버퍼(PBa)의 래치 회로(300L)에 저장한다.

이어서, 도 3b를 참조하면, 페이지 버퍼(PBc)가 또 다른 오드 비트라인(BLo1)과 연결된 오드 메모리 셀의 문턱전압 레벨을 센싱하기 위한 동작이 실시된다.

먼저, 페이지 버퍼(Pbc)에 포함된 비트라인 제어 회로(310C)의 스위칭 소자(예, 310N)를 턴오프시켜 짝수번째 페이지 버퍼들(PBb, PBd)과 연결된 이븐 비트라인(BLe2)을 플로팅 상태로 설정하고, 페이지 버퍼(PBb)의 스위칭 소자들(300N, 312N)을 통해 래치 회로(300L)로부터의 공급되는 프리차지 전압을 이용하여 홀수번째 페이지 버퍼(PBb)의 오드 비트라인들(BLo1)을 프리차지한다. 이때, 오드 비트라인(BLo1)과 이븐 비트라인(BLe2)의 사이에는 기생 커패시터(Cp3)가 존재하고 이븐 비트라인(BLe2)이 플로팅 상태이기 때문에, 커패시터 커플링 현상에 의해 오드 비트라인(BLo1)의 전위가 높아지면 이븐 비트라인(BLe2)의 전위도 같이 높아진다. 이때, 나머지 비트라인들(BLo0, BLe1, BLo2, BLe3)은 커패시터 커플링 현상에 대한 쉴드(shield) 역할을 하도록 가장 전압원(VIRPWR)으로부터 공급되는 특정 전압(예, 접지 전압)이 스위칭 소자들(314N 또는 316N)을 통해 나머지 비트라인들(BLo0, BLe1, BLo2, BLe3)에 인가될 수 있다.

이 후 리드 전압들(VR1~VR3)을 이용하여 오드 메모리 셀의 문턱전압 레벨을 검출하기 위한 센싱 동작(또는 리드 동작)을 수행한다. 센싱 동작에서 오드 메모리 셀에 인가되는 리드 전압이 오드 메모리 셀의 문턱전압이 리드 전압보다 높을 때 오드 비트라인(BLo1)의 전위가 낮아진다. 센싱 동작은 제1 리드 전압(VR1)을 이용하는 제1 센싱 동작, 제2 리드 전압(VR2)을 이용하는 제2 센싱 동작 및 제3 리드 전압(VR3)을 이용하는 제 센싱 동작을 포함한다. 예를 들어, 제3 센싱 동작에서 제3 리드 전압(VR3)을 오드 메모리 셀에 인가했을 때 오드 비트라인(BLo1)의 전압이 낮아지면, 오드 메모리 셀의 문턱전압은 제2 리드 전압(VR2)보다 높고 제3 리드 전압(VR3)보다 낮은 제3 레벨(PV2)으로 센싱된다.

제2 리드 동작에서 오드 비트라인(BLo1)의 전압이 낮아짐에 따라 이븐 비트라인(BLe2)의 전압도 커패시터 커플링 현상에 의해 낮아진다. 페이지 버퍼(PBc)는 이븐 비트라인(BLe2)의 전압 변화를 센싱하여 오드 메모리 셀의 문턱전압 레벨에 대응하는 데이터 값을 래치 회로(300L)에 저장한다. 이에 따라, 페이지 버퍼(PBc)는 다른 페이지 버퍼(PBb)와 연결된 오드 비트라인(BLo1)의 전압 변화를 커패시터 커플링 현상으로 센싱하여 오드 비트라인(BLo1)과 연결되는 오드 메모리 셀의 문턱전압을 센싱할 수 있다.

한편, 페이지 버퍼(PBb)도 리드 동작에 의한 오드 비트라인(BLo1)의 전압 변화를 센싱하여 오든 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 페이지 버퍼(PBb)의 래치 회로(300L)에 저장한다.

상기에서 설명하는 페이지 버퍼들(PBa~PBd)의 동작은 제어 회로의 제어에 따라 진행된다.

다시 도 1 및 도 2를 참조하면, 단계(S216)에서, 페이지 버퍼 그룹의 페이지 버퍼들에 각각 래치된 오드 메모리 셀들의 문턱전압들의 센싱 결과 값에 따라 마스크 데이터가 생성된다. 여기서, 마스크 데이터는 이븐 비트라인(BLe1)의 양측에 배치된 오드 비트라인들(BLo0, BLo1)을 통해 센싱된 오드 메모리 셀들의 문턱전압들의 센싱 결과를 근거로 프로그램 간섭 현상에 의한 이븐 메모리 셀의 문턱전압 변화량을 나타내는 데이터를 포함한다. 이러한 마스크 데이터는 페이지 버퍼 그룹의 페이지 버퍼들에 저장된 센싱 결과값이 될 수 있으며, 마스크 데이터가 생성 가능하도록 제어 회로(120)가 페이지 버퍼들을 제어할 수 있다. 또한 마스크 데이터는 제어 회로(120)가 센싱 결과값을 이용하여 생성한 데이터가 될 수도 있다. 이러한 마스크 데이터는 제어 회로(120)의 내부(예, 레지스터)에 저장될 수 있다.

단계(S218)에서, 마스크 데이터에 따라 이븐 페이지의 MSB 리드 동작을 위한 MSB 리드 전압들(도 4의 VR1, VR2, VR3)의 레벨들을 설정한 후, 설정된 MSB 리드 전압들을 메모리 셀들에 순차적으로 인가하여 이븐 페이지의 MSB 리드 동작을 실시할 수 있다. 또 다른 방법으로써, 각각의 리드 전압의 레벨을 허용 범위 내에서 변경하면서 이븐 페이지의 MSB 리드 동작을 수차례 수행하고, 제어 회로(120)는 독출된 데이터들 중에서 마스크 데이터에 따라 적절한 데이터가 페이지 버퍼 그룹에 래치되도록 페이지 버퍼 그룹을 제어할 수도 있다. 이러한 방식들은 후술하는 다른 실시예에서도 적용 가능하다.

단계(S208)에서, 페이지 버퍼 그룹(150)에 래치된 데이터를 출력한다.

도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 이하에서 설명하는 동작 방법은 ISPP 방식으로 프로그램 동작이 수행되며, 이븐 워드라인의 프로그램 동작 시 프로그램 전압의 상승폭을 오드 워드라인의 프로그램 동작 시 프로그램 전압의 상승폭보다 낮추어 실시한 경우에 리드 동작이 실시되는 과정을 설명한다.

도 1 및 도 5를 참조하면, 단계(S502)에서 선택된 워드라인에 리드 전압(예, 접지 전압)을 인가하여 선택된 페이지의 리드 동작을 실시한다. 이때, 선택된 워드라인의 선택된 페이지의 메모리 셀들에 저장된 데이터 및 플래그 셀들에 저장된 데이터가 페이지 버퍼 그룹(150)에 래치된다.

단계(S504)에서, 제어 회로(120)는 페이지 버퍼 그룹(150)에 래치된 데이터들 중 플래그 셀의 데이터를 확인하고 선택된 페이지의 메모리 셀들에 1비트의 데이터가 저장되었는지 2비트의 데이터가 저장되었는지 확인한다.

단계(S506)에서, 선택된 페이지의 메모리 셀들에 1비트의 데이터(즉, LSB 데이터)만 저장된 경우, 다른 메모리 블록에 포함되거나 다른 워드라인에 연결되고 2비트의 데이터(즉, LSB 데이터 및 MBS 데이터)가 저장된 메모리 셀들과의 리드 동작을 일치시키기 위하여, 선택된 페이지의 메모리 셀들의 MSB 데이터를 임의로 설정한다. 예를 들어, 메모리 셀들에는 MSB 데이터가 저장되지 않았지만, 모든 메모리 셀들에 동일한 값(예, '1')의 MSB 데이터가 저장된 것으로 설정한다. 이러한 설정은 페이지 버퍼 그룹(150) 내에서 제어 회로(120)의 제어에 따라 이루어진다.

단계(S508)에서, 임의로 설정되어 페이지 버퍼 그룹(150)에 래치된 MSB 데이터를 출력한다.

한편, 메모리 셀들에 2비트의 데이터(LSB 데이터 및 MSB 데이터)가 저장된 경우, 단계(S510)에서, 선택된 페이지가 이븐 페이지인지를 확인한다.

선택된 페이지가 오드 페이지(Cb1, Cd1)인 경우, 단계(S512)에서 선택된 페이지를 포함하는 선택된 워드라인이 이븐 워드라인인지를 확인한다.

선택된 워드라인이 오드 워드라인(WL1)이고 선택된 페이지가 오드 페이지(Cb1, Cd1)인 경우, 단계(S514)에서, 단계(S210)에서와 같이 오드 워드라인(WL1)의 오드 페이지(Cb1, Cd1)의 MSB 리드 동작을 실시한다. 이로써, 오드 워드라인(WL1)의 오드 페이지(Cb1, Cd1)에 저장된 MSB 데이터가 페이지 버퍼 그룹(150)에 래치된다. 오드 워드라인(WL1)의 오드 페이지(Cb1, Cd1)에 포함된 메모리 셀들에는 주변 셀들의 프로그램 동작에 의한 프로그램 간섭 현상이 가장 적게 발생된다. 따라서, 오드 워드라인(WL1)의 오드 페이지(Cb1, Cd1)의 MSB 리드 동작은 프로그램 간섭 현상을 고려하지 않고 정상적으로 실시된다.

하기의 단계들(S516, S518, S520)은 오드 워드라인(WL1)의 프로그램 동작 시 프로그램 간섭 현상에 의해 이븐 워드라인(WL0)의 메모리 셀들의 문턱전압이 변한 것을 보정하기 위해 실시된다. 즉, 선택된 워드라인과 인접한 워드라인에 연결된 메모리 셀들의 문턱전압 레벨들을 센싱하고, 그 결과를 마스크 데이터로 생성한다. 센싱된 문턱전압들의 레벨이 높으면 선택된 워드라인에 연결된 메모리 셀들의 문턱전압들이 프로그램 간섭 현상에 의해 변한 것으로 판단된다. 마스크 데이터를 근거로 리드 동작 조건을 보정하여 메모리 셀들의 데이터를 출력한다.

선택된 페이지가 이븐 워드라인(WL0)의 오드 페이지(Cb0, Cd0)인 경우, 단계(S516)에서 오드 워드라인(WL1)에 연결된 메모리 셀들의 문턱전압 레벨들을 센싱한다. 이때, 이븐 워드라인(WL0)에 연결된 메모리 셀들과 오드 워드라인(WL1)에 연결된 메모리 셀들 중 서로 인접한 메모리 셀들은 페이지 버퍼를 공유하기 때문에, 쉽에 문턱전압 레벨을 센싱할 수 있다.

단계(S518)에서, 페이지 버퍼 그룹의 페이지 버퍼들에 각각 래치된 오드 워드라인(WL1)의 메모리 셀들의 문턱전압들의 센싱 결과 값에 따라 제어 회로(120)는 마스크 데이터를 생성한 후 내부에 저장한다.

단계(S520)에서, 리드 전압의 레벨을 허용 범위 내에서 변경하면서 이븐 워드라인(WL0)의 오드 페이지(Cb0, Cd0)의 MSB 리드 동작을 수차례 수행하고, 제어 회로(120)는 독출된 데이터들 중에서 마스크 데이터에 따라 적절한 데이터가 선별페이지 버퍼 그룹에 래치되도록 페이지 버퍼 그룹을 제어한다.

단계(S508)에서, 페이지 버퍼 그룹(150)에 래치된 데이터를 출력한다.

단계(S510)에서 선택된 페이지가 이븐 페이지로 확인되면, 단계(S522)에서 이븐 페이지를 포함하는 워드라인이 이븐 워드라인인지를 확인한다.

선택된 페이지가 오드 워드라인(WL1)의 이븐 페이지(Ca1, Cc1)로 확인되면, 오드 워드라인(WL1)의 오드 페이지(Cb1, Cd1)의 프로그램 동작 시 프로그램 간섭현상에 의해 이븐 페이지(Ca1, Cc1)의 메모리 셀들의 문턱전압이 변한 것을 보정하기 위해 단계들(S524, S526, S528)이 실시된다. 단계들(S524, S526, S528)은 앞서 도 2에서 설명한 단계들(S214, S216, S18)과 동일한 방법으로 진행된다.

이후, 단계(S508)에서, 페이지 버퍼 그룹(150)에 래치된 데이터를 출력한다.

단계들(S510, S522)에서 선택된 페이지가 이븐 워드라인(WL0)의 이븐 페이지(Ca0, Cc0)로 확인되면, 오드 워드라인(WL1)의 프로그램 동작 시 발생되는 프로그램 간섭현상과, 이븐 워드라인(WL0)의 오드 페이지(Cb0, Cd0)의 프로그램 동작 시 발생되는 프로그램 간섭 현상에 의해 이븐 페이지(Ca0, Cc0)의 메모리 셀들의 문턱전압이 변한 것을 보정하기 위해 실시된다.

상기에서, 단계들(S530, S532)은 단계들(S516, S520)과 동일한 방법으로 진행되고, 단계들(S534, S536, S538)은 단계들(S524, S526, S528)과 동일한 방법으로 진행된다.

이로써, 이븐 메모리 셀과 양측에 인접한 오드 메모리 셀들의 프로그램 동작에 의해 발생되는 프로그램 간섭 현상을 모두 고려하여 이븐 메모리 셀의 리드 동작 조건을 조절함으로써, 출력되는 데이터의 신뢰성을 향상시킬 수 있다.

110 : 메모리 어레이 ST1, ST2, ST3, ST4 : 스트링
120 : 제어 회로 130 : 전압 발생 회로
140 : 로우 디코더 150 : 페이지 버퍼 그룹
160 : 컬럼 선택 회로 170 : 입출력 회로
310C : 비트라인 제어 회로 300L : 래치 회로
PBa, PBb, PBc, PBd : 페이지 버퍼

Claims

이븐 비트라인들과 연결된 이븐 스트링들 및 오드 비트라인들과 연결된 오드 스트링들을 포함하는 메모리 어레이;
상기 이븐 스트링들에 포함된 이븐 메모리 셀들 및 상기 오드 스트링들에 포함된 오드 메모리 셀들의 프로그램 동작 및 리드 동작을 위한 전압들을 공급하는 전압 공급 회로;
한쌍의 이븐 비트라인 및 오드 비트라인마다 연결된 페이지 버퍼들; 및
각각의 페이지 버퍼가 이븐 비트라인과 양측에 위치한 오드 비트라인들의 전압 레벨을 감지하여 오드 메모리 셀들의 문턱전압 레벨을 검출하도록 페이지 버퍼들을 제어하고, 검출 결과에 따라 상기 오드 메모리 셀들의 사이마다 위치하는 이븐 메모리 셀들의 리드 동작 조건을 조절하기 위해 상기 전압 공급 회로를 제어하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 이븐 메모리 셀들의 리드 동작을 실시하기 전에,
상기 제어 회로는 상기 페이지 버퍼들 중 짝수번째 페이지 버퍼와 연결된 이븐 비트라인들을 플로팅 상태로 설정하고, 오드 메모리 셀의 리드 동작에 의해 홀수번째 페이지 버퍼와 연결된 오드 비트라인의 전압이 변할 때 커패시터 커플링 현상에 의한 상기 이븐 비트라인의 전압 변화를 상기 짝수번째 페이지 버퍼가 감지하여 오드 메모리 셀의 문턱전압 레벨을 센싱하도록 상기 페이지 버퍼들을 제어하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 제어 회로는 상기 짝수번째 페이지 버퍼와 연결된 오드 비트라인과 상기 홀수번째 페이지 버퍼와 연결된 이븐 비트라인에 접지 전압을 인가하도록 상기 페이지 버퍼들을 제어하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 이븐 메모리 셀들의 리드 동작을 실시하기 전에,
상기 제어 회로는 상기 페이지 버퍼들 중 홀수번째 페이지 버퍼와 연결된 이븐 비트라인들을 플로팅 상태로 설정하고, 오드 메모리 셀의 리드 동작에 의해 짝수번째 페이지 버퍼와 연결된 오드 비트라인의 전압이 변할 때 커패시터 커플링 현상에 의한 상기 이븐 비트라인의 전압 변화를 상기 홀수번째 페이지 버퍼가 감지하여 오드 메모리 셀의 문턱전압 레벨을 센싱하도록 상기 페이지 버퍼들을 제어하는 반도체 메모리 장치.
제 4 항에 있어서,
상기 제어 회로는 상기 홀수번째 페이지 버퍼와 연결된 오드 비트라인과 상기 짝수번째 페이지 버퍼와 연결된 이븐 비트라인에 접지 전압을 인가하도록 상기 페이지 버퍼들을 제어하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 제어 회로는 상기 이븐 메모리 셀의 양측에 위치하는 오드 메모리 셀들의 센싱된 문턱전압 레벨들에 따라 마스크 데이터를 생성하고, 허용범위 내에서 리드 전압을 변경하면서 리드 동작을 실시하고, 리드 동작에 의해 출력되는 이븐 메모리 셀의 데이터 중 상기 마스크 데이터에 따라 선택된 데이터를 출력하는 기능을 수행하도록 구성된 반도체 메모리 장치.
이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인들마다 연결된 각각의 페이지 버퍼들이 이븐 비트라인과 양측에 위치한 오드 비트라인들의 전압 레벨을 감지하여 이븐 메모리 셀의 양측에 위치하는 오드 메모리 셀들의 문턱전압 레벨을 검출하는 단계;
검출 결과에 해당하는 마스크 데이터를 생성하는 단계; 및
상기 이븐 메모리 셀에 저장된 데이터를 출력하기 위하여 상기 마스크 데이터에 따라 설정되는 리드 전압들을 상기 이븐 메모리 셀에 인가하는 리드 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
선택된 워드라인과 인접한 워드라인에 연결된 메모리 셀들의 문턱전압 레벨들을 센싱하여 상기 선택된 워드라인에 연결된 메모리 셀들에 프로그램 간섭 현상이 발생하였는지를 판단하기 위한 제1 마스크 데이터를 생성하는 단계;
이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인들마다 연결된 각각의 페이지 버퍼들이 이븐 비트라인과 양측에 위치한 오드 비트라인들의 전압 레벨을 감지하여 상기 선택된 워드라인의 이븐 메모리 셀의 양측에 위치하는 오드 메모리 셀들의 문턱전압 레벨들을 검출하는 단계;
상기 오드 메모리 셀들의 문턱전압 레벨들의 검출 결과에 해당하는 제2 마스크 데이터를 생성하는 단계; 및
상기 이븐 메모리 셀에 저장된 데이터를 출력하기 위하여 상기 제1 및 제2 마스크 데이터에 따라 설정되는 리드 전압들을 상기 이븐 메모리 셀에 인가하는 리드 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 7 항 또는 제 8 항에 있어서, 상기 오드 메모리 셀들의 문턱전압 레벨을 검출하는 단계는,
상기 페이지 버퍼들 중 짝수번째 페이지 버퍼와 연결된 이븐 비트라인들을 플로팅 상태로 설정하는 단계;
상기 오드 메모리 셀의 리드 동작에 의해 홀수번째 페이지 버퍼와 연결된 오드 비트라인의 전압이 변할 때 커패시터 커플링 현상에 의한 상기 이븐 비트라인의 전압 변화를 상기 짝수번째 페이지 버퍼가 감지하는 단계;
상기 페이지 버퍼들 중 홀수번째 페이지 버퍼와 연결된 이븐 비트라인들을 플로팅 상태로 설정하는 단계; 및
상기 오드 메모리 셀의 리드 동작에 의해 짝수번째 페이지 버퍼와 연결된 오드 비트라인의 전압이 변할 때 커패시터 커플링 현상에 의한 상기 이븐 비트라인의 전압 변화를 상기 홀수번째 페이지 버퍼가 감지하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 9 항에 있어서,
상기 짝수번째 페이지 버퍼와 연결된 이븐 비트라인들을 플로팅 상태로 설정하고 상기 이븐 비트라인의 전압 변화를 상기 짝수번째 페이지 버퍼가 감지하는 동안, 상기 짝수번째 페이지 버퍼와 연결된 오드 비트라인과 상기 홀수번째 페이지 버퍼와 연결된 이븐 비트라인에 접지 전압이 인가되는 반도체 메모리 장치의 동작 방법.
제 9 항에 있어서,
상기 홀수번째 페이지 버퍼와 연결된 이븐 비트라인들을 플로팅 상태로 설정하고 상기 이븐 비트라인의 전압 변화를 상기 홀수번째 페이지 버퍼가 감지하는 동안, 상기 홀수번째 페이지 버퍼와 연결된 오드 비트라인과 상기 짝수번째 페이지 버퍼와 연결된 이븐 비트라인에 접지 전압이 인가되는 반도체 메모리 장치의 동작 방법.
제 7 항 또는 제 8 항에 있어서, 상기 리드 동작을 실시하는 단계는,
서로 다른 레벨의 리드 전압들을 허용범위 내에서 변경하면서 상기 리드 동작을 실시하고, 상기 리드 동작에 의해 출력되는 이븐 메모리 셀의 데이터 중 상기 마스크 데이터에 따라 선택된 데이터를 출력하는 반도체 메모리 장치의 동작 방법.
제1 이븐 비트라인 및 제1 오드 비트라인과 연결된 제1 페이지 버퍼;
제2 이븐 비트라인 및 제2 오드 비트라인과 연결된 제2 페이지 버퍼; 및
상기 제1 오드 비트라인과 연결된 메모리 셀의 리드 동작 시 상기 제1 오드 비트라인의 전압 변화에 따라 상기 제2 이븐 비트라인의 전압이 변하도록 상기 제2 페이지 버퍼가 상기 제2 이븐 비트라인을 플로팅 상태로 설정하고, 상기 제2 페이지 버퍼가 상기 제2 이븐 비트라인의 전압 변화를 센싱하여 상기 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 래치하도록 상기 제1 및 제2 페이지 버퍼들을 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
제 13 항에 있어서,
상기 제어 회로는 리드 동작 동안 상기 제1 이븐 비트라인 및 상기 제2 오드 비트 라인에 접지 전압 또는 전원 전압이 인가되도록 상기 제1 및 제2 페이지 버퍼들을 제어하는 반도체 메모리 장치.
제 13 항에 있어서,
상기 제어 회로는 상기 메모리 셀의 문턱전압 레벨에 대응하는 상기 데이터가 상기 제1 페이지 버퍼에도 래치되도록 상기 제1 페이지 버퍼를 제어하는 반도체 메모리 장치.
제2 페이지 버퍼와 연결된 제2 이븐 비트라인을 플로팅시킨 상태에서, 제1 페이지 버퍼와 연결되고 상기 제2 이븐 비트라인과 인접한 제1 오드 비트라인을 프리차지하는 단계;
상기 제1 오드 비트라인과 연결된 메모리 셀의 문턱전압 레벨을 센싱하기 위하여 리드 동작을 실시하는 단계; 및
상기 리드 동작의 의한 상기 제1 오드 비트라인의 전압 변화에 따라, 커패시터 커플링 현상에 의해 변경되는 상기 제2 이븐 비트라인의 전압 변화를 센싱하여 상기 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 상기 제2 페이지 버퍼에 저장하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 16 항에 있어서,
상기 리드 동작 동안, 상기 제1 페이지 버퍼와 연결되는 제1 이븐 비트라인과 상기 제2 페이지 버퍼와 연결되는 제2 오드 비트라인에는 접지 전압 또는 전원 전압이 인가되는 반도체 메모리 장치의 동작 방법.
제 16 항에 있어서,
상기 데이터가 상기 제2 페이지 버퍼에 저장될 때 상기 데이터가 상기 제1 페이지 버퍼에도 저장되는 반도체 메모리 장치의 동작 방법.