JP5970993B2 - バンドギャップ回路およびそれを有する集積回路装置 - Google Patents

Description

本発明は，バンドギャップ回路およびそれを有する集積回路装置に関する。

集積回路では，温度，電源電圧に依存しない基準電圧が必要な場合，バンドギャップ回路と呼ばれる基準電圧生成回路が広く用いられている。バンドギャップ回路はアナログ回路であるが，デジタル回路との混載が容易である。したがって，CMOS集積回路においても，バンドギャップ回路は，安定な基準電圧生成回路として広く用いられている。

従来のバンドギャップ回路は，順バイアスされたpn接合の電位と，絶対温度（T）に比例（PTAT，Proportional To Absolute Temperatureと一般に称されている）する電圧を加算することで，温度に依存しない基準電圧を得る。すなわち，順バイアスされたpn接合の電位は，pn接合の電位を１次式で近似すれば，あるいは，１次式で近似できる範囲内では，絶対温度に対して負の線形依存性 (CTAT，Complementary To Absolute Temperature:)を有することが知られている。そこで，この順バイアスされたpn接合の電位（CTAT）に適切なPTAT電圧を加算することで，ほぼ温度に依存しない基準電圧が得られる。

バンドギャップ回路については，以下の特許文献と非特許文献に記載されている。

特許第4476276号

P. Malcovati, F. Maloberti, C. Fiocchi, and M. Pruzzi, "Curvature-compensated BiCMOS bandgap with 1-V supply voltage," IEEE J. Solid-State Circuits, vol. 36, no. 7, pp. 1076-1081, Jul. 2001.

しかしながら，従来のバンドギャップ回路は，バンドギャップ電圧程度の基準電圧を生成するために，比較的高い電源を必要としたり，バイポーラトランジスタの面積が大きかったり，高い精度のカレントミラー回路を必要としたりして，実用性に欠ける面がある。

そこで，本発明の目的は，設計が容易で実用性のあるバンドギャップ回路とそれを有する集積回路装置を提供することにある。

バンドギャップ回路の第１の側面は，基準電圧を生成するバンドギャップ回路であって，
絶対温度に比例する第１電流でバイアスされた第１のPN接合素子と，前記第１電流と絶対温度に対して負の線形依存性を有する第２電流の加算電流でバイアスされ前記第１のPN接合素子より電流密度が低い第２のPN接合素子と，前記第２のPN接合素子のP側端子に一端が接続された第１の抵抗と，前記第１のPN接合素子のP側端子の電位と前記第１の抵抗の他端の電位とを一致させる第１のアンプと，前記第１のアンプの出力と前記第１の抵抗の他端との間に設けられた第２の抵抗と，前記第１のアンプの出力と前記第１のPN接合素子のP側端子との間に設けられた第３の抵抗とを有し，前記第１のアンプの出力に第１の電圧を生成する第１の回路と，
第１の温度依存性を有する第３電流でバイアスされた第３のPN接合素子と，前記第３電流でバイアスされ前記第３のPN接合素子より電流密度が低い第４のPN接合素子と，前記第４のPN接合素子のP側端子に一端が接続された第４の抵抗と，前記第３のPN接合素子のP側端子の電位と前記第４の抵抗の他端の電位とを一致させる第２のアンプとを有し，前記第３及び第４のPN接合素子のPN接合間電圧の差電圧が前記第４の抵抗に印加され前記第４の抵抗に第１の電流を生成する第２の回路と，
前記第２のPN接合素子に供給される前記第２電流を生成する電流生成回路と，
前記第１の回路の第３の抵抗に一端が接続された第５の抵抗を有し，前記第１の電流をカレントミラー回路を介して前記第５の抵抗に供給し，前記第５の抵抗の他端に前記基準電圧を生成する第３の回路とを有する。

第１の側面によれば，設計が容易で実用性のあるバンドギャップ回路を提供できる。

従来のバンドギャップ回路（BGR回路）の回路を示す図である。 従来のバンドギャップ回路（BGR回路）（図1）の基準電圧出力と温度の関係の一例を示す図である。 従来のバンドギャップ回路（BGR回路）の回路を示す図である。 従来のバンドギャップ回路（BGR回路）の回路を示す図である。 従来のバンドギャップ回路（BGR回路）の回路を示す図である。 第１の実施の形態におけるバンドギャップ回路（BGR回路）の回路を示す図である。 第２の実施の形態におけるバンドギャップ回路（BGR回路）の回路を示す図である。 第２の実施の形態の変形例におけるバンドギャップ回路を示す図である。 図6，7，8のバンドギャップ回路（BGR回路）のAMP41，AMP42の回路を示す図である。 図6，7，8のバンドギャップ回路（BGR回路）のAMP43，AMP44の回路を示す図である。 図8のバンドギャップ回路（BGR回路）の基準電圧出力と温度の関係の一例を示す図である。 第２の実施の形態におけるバンドギャップ回路の変形例を示す図である。 図12のバンドギャップ回路（BGR回路）のAMP51，AMP52の回路を示す図である。 図12のバンドギャップ回路（BGR回路）のAMP53，AMP54の回路を示す図である。 本実施の形態のバンドギャップ回路を有するマイクロコントローラの回路を示す図である。

図1は従来のバンドキャップ回路（BGR回路）の回路図である。図1のQ11，Q12はpnpバイポーラトランジスタ（以下pnpBJTと略す場合がある。）を，R11，R12，R13は抵抗（その抵抗値もR11，R12，R13で示す。以下同様に，Rn（nは整数など）は抵抗を表すとともに，その抵抗値も示す。）を，AMP11はオペアンプ回路を，GNDはGND端子（0V）を，VBGRは出力基準電位を，VBE12，IM，IPは内部のノードを示している。

抵抗に添えられた値は，抵抗値の例を，BJTに添えられた数字は，BJTの相対的なエミッタ面積の比を示す（同様に，他の図でもBJTに添えられた数字は，BJTの相対的なエミッタ面積の比を示すものとする）。VBE12はノードの名前であると同時に，トランジスタQ12のベース・エミッタ間電圧も指すものとする。ノードIPの電位は，pnpトランジスタQ11のベース・エミッタ間電圧に等しいので，その電位をVBE11で表すものとする。

BJTのQ11，Q12は，ベースとコレクタが接続されたダイオードと同等の構成になっている。したがって，これらのBJTをpnダイオードに置き換えても良い。

図1のバンドギャップ回路の動作を簡単に説明する。

BJTのベース・エミッタ間電圧あるいは，pn接合の順方向電圧をVBEで表わすと，そのpn接合の順方向電圧と絶対温度Tの関係は，概略，以下の式（1-1）となることが知られている。
VBE＝Veg−aT 式（1-1）
ここで，VBE：pn接合の順方向電圧，Veg：シリコンのバンドギャップ電圧で約1.2V，a：VBEの温度依存性を示す定数で約2mV／℃，T：絶対温度である。定数aの値はバイアス電流により異なるが，実用領域で，概略2mV／℃程度となることが知られている。

また，一方で，BJTのエミッタ電流IEとベース・エミッタ間電圧VBEの関係は，概略，以下の式（1-2）となることが知られている。
IE＝I0exp（qVBE／kT） 式（1-2）
ここで，IE：BJTのエミッタ電流あるいはダイオードの電流，I0：定数（面積に比例する飽和電流），q：電子の電荷，k：ボルツマン定数である。

そして，オペアンプAMP11による負帰還動作により，オペアンプAMP11の電圧利得が十分大きい場合には，その入力IMとIPの電位がほぼ等しくなって回路が安定する。その結果，R13にはQ11とQ12のVBEの差電圧ΔVBE(Q11Q12)が印加され，またR11，R12には同じ電圧が印加される。

このとき，図1に示すように，抵抗R11とR12の抵抗の値を，例えば1：10（例えば100キロオーム：1メガオーム）に設計しておくと，トランジスタQ11とQ12に流れる電流の大きさは10：1となり，トランジスタQ11に流れる電流を10*Iで，トランジスタQ12に流れる電流をIで表わすことができる。なお，トランジスタQ11，Q12の下に添えられたＩ×10とＩは，この電流の相対関係を示す。同様に，他の図でもBJTに添えられたＩ×10とＩなどは，流れる電流の相対関係を示すものとする。

仮に，トランジスタQ12のエミッタ面積を，Q11のエミッタ面積の10倍とし（図1のQ11，Q12に添えられた×1，×10は，このエミッタ面積の相対関係を示す。），トランジスタＱ11のベース・エミッタ間電圧をVBE11で，Q12のベース・エミッタ間電圧をVBE12で表わすと，上記の式（1-2）より，以下の式（1-3）と式（1-4）の関係があることがわかる。
10×Ｉ＝I0exp（qVBE11／kT） 式（1-3）
Ｉ＝10×I0exp（qVBE12／kT） 式（1-4）
上記の両辺それぞれを割り算し，VBE11−VBE12＝ΔVBEと表わすと，式（1-5），式（1-6）が得られる。
100＝exp（qVBE11／kT−qVBE12／kT） 式（1-5）
よって，ΔVBE＝（kT／q）ln（100） 式（1-6）
つまり，式(1-6)に示されるとおり，トランジスタQ11とQ12のベース・エミッタ間電圧の差ΔVBEは，Q11とQ12の電流密度比100の対数（ln（100））と熱電圧（kT／q）で表わされる。このベース・エミッタ間電圧ΔVBEが抵抗R13の両端の電位差に等しいので，抵抗R12，R13には，ΔVBE／R13の電流が流れる。式(1-6)のとおり，ベース・エミッタ間電圧ΔVBEは温度Tに比例するので，抵抗R13の抵抗値が温度に依存しない理想的な条件では，抵抗R12，R13に流れる電流も温度Tに比例する。また抵抗R11とR12の電流の比が一定なので，R11に流れる電流も温度Tに比例（PTAT，Proportional To Absolute Temperature）する。つまり，両トランジスタQ11，Q12に流れる電流は，PTAT電流（温度Tに正に比例する電流）となる。

次に，抵抗R12，R13は直列に接続され，抵抗R13にはベース・エミッタ間電圧ΔVBEが印加されているので，抵抗R12の両端の電位差VR12は，次の式（1-7）で表わされる。
VR12＝ΔVBE（R12／R13） 式（1-7）
そして，オペアンプAMP11の入力ノードIPの電位とIMの電位は等しく，それらの電位はトランジスタQ11のベース・エミッタ間電圧VBE11と等しい。したがって，基準電圧VBGRの電位は，次の式（1-8）で表わされる。
VBGR＝VBE11＋ΔVBE（R12／R13） 式（1-8）
式(1-8)において，pn接合の順方向電圧VBE11は，式(1-1)（VBE＝Veg−aT）のとおり温度の上昇にともなって減少する負の温度依存性を持ち，一方，ΔVBEは，式（1-6）に示されるように温度に比例して大きくなる。適切に式(1-1)(1-6)の定数を選ぶことで，負の温度依存性と正の温度依存性が打ち消されて，基準電圧VBGRの値が温度に依存しないように設計できる。そのときのVBGRの値は，シリコンのバンドギャップ電圧Vegに相当する約1.2V（1200mV）となる。

このように，図1の従来回路では，電流密度が異なるトランジスタQ11,Q12の異なるVBE（または電流密度が異なるPN接合の異なるPN接合電圧）により，VBEの差ΔVBEをR13に印加し，ΔVBEが正の温度依存性を有することを利用して，ΔVBEを適切に増幅してR11に生成し，Q11のVBEに含まれる負の温度依存性成分をR11の正の温度依存性成分により除去する。抵抗値やエミッタ面積比などの回路定数を適切に選ぶことで，負の温度依存性成分を適切に除去し，温度に依存しないバンドギャップ電圧VBGRを比較的簡単な回路で発生することが可能となる。

しかしながら，図1の従来回路は，上で説明したように，比較的単純な回路で，基準電圧を発生できる利点はあったが，一方，次に説明するような欠点もあった。

図2は，図1のBGR回路の出力電圧と温度の関係の一例を示している。横軸は温度を，縦軸は電圧をあらわしている。図1のBGR回路は，ベース・エミッタ間電圧VBEと温度の関係を，式（1-1）のように1次式で近似して，その温度依存性を打ち消す回路となっている。しかし，現実のVBEと温度の関係は，完全に1次式で表現できるわけではなく，より高次の依存性を示す成分も含んでいる。このため，図1の従来回路の基準電圧は，図2に示すように，室温付近で最大値となり，低温側，高温側で電圧が小さくなる特性となることが一般的である。その基準電圧VBGRの最大値とある温度範囲での最小値との電圧差は，図2では例えば5mV程度となっている。

このように，図1のBGR回路では，図2に示すように，基準電圧（VBGR）の温度変化を，5mV程度より小さくすることができない欠点があった。

図3は，従来のバンドギャップ回路（BGR回路）の回路図である。この例は，上記図１，２のような欠点を取り除く回路として提案されている。

図3のQn（nは整数など）はpnpバイポーラトランジスタを，R21，R22，R23は抵抗（その抵抗値もR21，R22，R23で示す。以下同様に，Rn（nは整数など）は抵抗を表すとともに，その抵抗値も示す。）を，AMP21はオペアンプ回路を，GNDはGND端子（0V）を，VDDはプラスの電源端子を，Vrefは出力基準電位を，VBE21，VBE23，IM，IPは内部のノードを，PMn（nは整数など）はPMOSトランジスタを，NMn（nは整数など）はNMOSトランジスタを，示している。図1など他の図と対応するノード，素子には同じ符号を与えて示している。また，pnpバイポーラトランジスタBJTに添えられた数字は，BJTの相対的な面積の比を示す。VBE21，VBE23はノードの名前であると同時に，Q21，Q23のベース・エミッタ間電圧も指すものとする。

図3の従来回路の動作を簡単に説明する。

式（1-1）ではベース・エミッタ間電圧VBEを1次式であらわす最も単純な近似を示した。しかし，より正確には，例えば，次の式（3-1）のようにベース・エミッタ間電圧VBEを表現できることが知られている。

（ここで，Vbe(T)：BJTの温度Tでのベース・エミッタVbe，Vg0：シリコンのバンドギャップ電圧で約1.2V，Vbe(T0)：基準温度T0（例えば300k）でのVbe，σ：飽和電流温度指数，製造プロセスに依存する定数3.6から4の値が一般的，q：電子の電荷，k：ボルツマン定数，T：絶対温度，Ic：コレクタ電流，Ic0：基準温度T0でのコレクタ電流）
上記式（3-1）における最初の項Vg0はシリコンのバンドギャップ電圧であり定数であり，２番目の項は，温度の増加に伴ってベース・エミッタ電圧の線形減少を示し，温度に対する一次の変化の項（負の線形項）である。つまり，最初の２つの項は，式(1-1)に対応する部分である。そして，式（3-1）における最後の2つの項は，ベース・エミッタ電圧の非線形項であり，図１における電圧の未補正温度曲率成分として知られる。

図3のバンドギャップ回路は，式(3-1)内の非線形項と線形項の両方を除去して，温度依存性を抑制した基準電圧Vrefを生成する。

図3では，トランジスタQ21，Q22，Q24はPTAT電流（温度Tに正に比例する電流）でバイアスされる。その理由は，トランジスタQ21，Q22のベース・エミッタ間電圧VBE(Q21Q22)と，トランジスタQ23，Q24のVBE(Q23Q24)との差ΔVBEが抵抗R21に印加され，ノードIP,IMがオペアンプAMP21により等しい電位にされ，図１と同様の構成であることから推測できるからである。図3において，IfはこのPTAT電流を示している。

PTAT電流は温度に正に比例するので，BJTのコレクタ電流（またはエミッタ電流）と温度の間には式（3-2）の関係がある。Icは温度Tでのコレクタ電流（またはエミッタ電流）を，Ic0は温度T0でのコレクタ電流（またはエミッタ電流）を示すものとする。

式(3-1)に式(3-2)を代入してln(T/T0)でまとめると，トランジスタQ21，Q22，Q24のVBEは，次の式（3-3）(3-4)（3-5）であらわされる。ここでVbeQ21(T)，VbeQ22(T)，VbeQ24(T)は，温度TでのQ21，Q22，Q24のVBEをあらわし，VbeQ21(T0)，VbeQ22(T0)，VbeQ24(T0)は，温度T0でのQ21，Q22，Q24のVBEをあらわすものとする。

一方，図3で電流Icrは，PTAT電流と相補な電流，温度Tに負に比例する電流CTAT（Complementary To Absolute Temperature: 絶対温度に対して負の線形依存性）電流となる。この理由は，トランジスタQ21のベース・エミッタ間電圧VBE21は，トランジスタNM21のソース電圧であり，ゲートが共通に接続されているNM22のソース電圧もVBE21に等しくなり，抵抗R22に印加され，一方，VBE21は，式(1-1)から絶対温度に対して負の線形依存性を有する電圧であるため，抵抗R22に流れる電流はCTAT電流になるからである。したがって，カレントミラー回路を構成するトランジスタPM27，PM26に流れる電流IcrはCTAT電流となる。PM27とPM26に流れる電流は等しいものとする。

次に，図3で，トランジスタQ23には，PTAT電流Ifと，CTAT電流Icｒとが合流するので，例えば，PTAT電流IfとCTAT電流Icrの大きさを選ぶことで，Q23に流れる電流が温度に依存しないようにできる。その場合，トランジスタQ23の電流には温度依存性がなくなるので，Ic=Ic0とすることができ，式(3-1)の最終項の対数内の値は，Ic/Ic0=1となり，最終項はゼロとなる。よって，Q23のVBEは以下のとおりとなる。

ここでVbeQ23(T)は，温度TでのQ23のVBEをあらわし，VbeQ23(T0)は，温度T0でのQ23のVBEをあらわす。

上記の式（3-3）〜(3-6)にはそれぞれある基準温度T0(例えば室温300K)のベース・エミッタ間電圧VbeQ21(T0)-VbeQ24(T0)が含まれている。これらのベース・エミッタ間電圧は次のように求められる。

まず，図3に示すように，カレントミラー回路を構成するPMOSトランジスタのPM21，PM22，PM25に流れる電流をIfとし，PM23に流れる電流はIfのn4倍とし，PM24に流れる電流はIfの（n3-1）倍とする。つまり，カレントミラー回路を構成する各トランジスタのサイズがそのような割合に設定されている。

したがって，トランジスタQ21には，PM24の電流If(n3-1)とPM25の電流Ifの合計n3*If（Ifのn3倍）が流れる。同様に，トランジスタQ22には，Ifのn4倍の電流が流れ，トランジスタQ24には，電流Ifが流れる。Q21，Q22が1倍のエミッタ面積を持つものとすると，Q23はそれのn1倍，Q24はn2倍のエミッタ面積を持つものとする。

基準温度T0でのトランジスタQ21のVBEは，以下の式（3-7），Q22のVBEは，式（3-8），Q24のVBEは，式（3-9）となる。つまり，前述の式(1-2)において，I0＝Is（飽和電流）と置き換えて，左辺と右辺のそれぞれ対数をとって変形すると，VBE=（kT/q）ｌn（IE/Is)となるので，各トランジスタのエミッタ電流IEを代入すると，式(3-7)〜(3-9)のようになる。

ここで，If(T0)は，図3の電流Ifの基準温度T0での電流値を示すものとする。Isは，Q21，Q22の飽和電流をあらわす。Is(T0)は温度T0での飽和電流をあらわす。

一方，残りのトランジスタQ23には，PM22の電流Ifと，PM26の電流Icrの合計電流If+Icrが流れる。したがって，上記と同様に式(1-2)から導かれるVBE=（kT/q）ｌn（IE/Is)に，エミッタ電流IE=If+Icrを代入すれば，基準温度T0でのQ23のVBEは，式（3-10）となる。

ここで，IeQ23(T0)は基準温度T0でのQ23のエミッタ電流をあらわす。飽和電流は，エミッタ面積に比例するので，エミッタ面積がn1倍のQ23の飽和電流はn1Isとなる。また，Icr(T0)は，電流Icrの基準温度T0での電流値を示す。

そして，オペアンプAMP21によりノードIPとIMの電位は等しくなる。したがって，抵抗R21の両端に加わる差電圧ΔVbeは，次の式（3-11）で与えられる。

この式（3-11）に，式（3-3）から式（3-10）を代入し，整理すると，抵抗R21の両端に加わる電圧ΔVbeは，式（3-12）となる。電圧ΔVbeは，トランジスタQ21とQ22のベース・エミッタ間電圧VBE(Q21Q22)と，Q23とQ24のベース・エミッタ間電圧VBE(Q23Q24)との差電圧である。

式(3-12)の最終項は，ベース・エミッタ間電圧VBEの詳細な式(3-1)に含まれている非線形項(kT/q)ln(T/T0)に対応する。つまり，トランジスタQ21，Q22，Q24をPTAT電流でバイアスし，トランジスタQ23のみ温度に依存しない一定電流（If+Icr）でバイアスすることで，トランジスタQ21とQ22のベース・エミッタ間電圧VBE(Q21Q22)と，Q23とQ24のベース・エミッタ間電圧VBE(Q23Q24)との差電圧ΔVbeに，その非線形項(kT/q)ln(T/T0)を取り出すことができるのである。式（3-1）に示されるように，この(kT/q)ln(T/T0)の項は，ベース・エミッタ電圧の非線形項に関連している。

図3の回路では，式(3-12)の非線形項を利用して，トランジスタQ21のベース・エミッタ間電圧（式(3-1)）の非線形項を打ち消して基準電圧Vrefを生成する。図３の回路の基準電圧Vrefは，電圧ΔVbeが印加される抵抗R21の電流If=ΔVbe/R21に基づくと，以下の式（3-13）で示される。そして，この式(3-13)に，式（3-12）のΔVbeを代入し，式（3-14）が得られる。

そこで，出力される基準電圧Vrefの温度依存性を考察するために，式（3-14）を式（3-15）の形式で表現することを考える。

式(3-15)において，Aは温度Tに比例する成分を示している。また，Bは対数ln(T)に比例する非線形成分を示している。そして，式(3-14)から，そのA，Bは，式（3-16），式（3-17）となる。

Aは基準電圧の線形成分の係数であり，Bは基準電圧の非線形成分の係数となっている。上記において，A=0，B=0であればVrefは温度Tに対して独立となる。つまり，図3の回路では，Vrefの温度の線形成分の係数Aをゼロとし，同時に非線形成分の係数Bをゼロに設計することで，基準電圧Vrefの温度変動をより小さくする（実質的に温度に対して不変とする）ことが可能な回路となっている。

まず，Bを0とおくと，次の式(3-18)が得られる。

この式(3-18)から理解できるとおり，素子の特性として定まるσをσ＝4と仮定すると，(R23/R21)(n3-1)=3を満たすことが，Vrefの非線形成分Bをゼロとするために必要となる。例えば，R23=R21のときには，n3=4となる。これが，出力基準電圧Vrefの非線形成分Bをゼロにする条件である。

一方，式（3-16）のAをA=0にするためには，例えば，Vg0=1205mV，Q21の基準温度T0でのVBE＝VbeQ21(T0)を700mV程度と考えると，式(3-16)＝０を変形した次の式（3-19）を満足する必要がある。

この式(3-19)において，例えば室温T0＝300Kでは，kT0/q=26mVとなり，さらに，σ＝4，(R23/R21)(n3-1)=3を代入すれば，A=0のためには式（3-20）を満たすように設計する必要がある。

ここで，R23=R21，n3=4，n4=4，IeQ23(T0)= 2×If(T0)とすると，次の式（3-21）が得られる。ここで，IeQ23(T0)= 2×If(T0)としたのは，図３において，トランジスタQ23にPTAT電流IfとCTAT電流Icrとが供給されて温度に依存しない一定電流が供給される場合においては，If=Icrとなり，結局，IeQ23(T0)= 2×If(T0)となるからである。

したがって，上記の式(3-21)から，n1n2=81となるので，n1=n2=9，n3=4，n4=4，R23=R21，のとき，A＝0とB=0を同時に満足することが分かる。

つまり，図3の回路では，ΔVbe（PTAT電圧）の抵抗R21からR23への増幅係数は，(R23/R21)(n3-1)=3（程度）（式（3-18））を満たすことが，Vrefの非線形成分Bをゼロとするために必要となる。同時に，ΔVbe（PTAT電圧）の抵抗R21からR23への増幅係数が3に限定されるので，抵抗R21に印加される差電圧ΔVBEは，式(3-19)の基準電圧Vreｆとして求められるバンドギャップ電圧Vg0=1205mVから，トランジスタQ21のVBE（T0)=700mVを減じた，抵抗R23に必要な電圧505mVを増幅係数３で除した値，つまり505mV/3=168mV程度に設計することが必要となる。

この抵抗R21に印加される差電圧ΔVBE=168mVは次のとおり実現される。まず，トランジスタQ21とQ23の電流密度の比は，例えば，室温で，18倍異なる。なぜなら，Q21には電流If*(n3-1)+If=If*n3=４Ifが，Q23には電流２Ifが流れるので，電流が2倍異なり，エミッタ面積が9倍（n1=9）ことなるからである。この部分でのVBEの差ΔVBEは，75mVとなる。さらに，トランジスタQ22とQ24の電流密度の比は，例えば，室温で，36倍異なる。なぜなら，電流が4倍異なり，エミッタ面積が9倍(b2=9)ことなるからである。この部分でのVBEの差ΔVBEは，93mVとなる。これらのトランジスタQ21,Q22とQ23,Q24をそれぞれ直列接続したことよりそれぞれのVBEを加算することで，VBEの差ΔVBEは，全体として，75mV + 93mV = 168mVとなる。このような定数設計を採用することで，図3の回路は，基準電圧の温度変動を小さくすることが可能となっていた。

前述のとおり，図1の回路は，簡単な回路構成で，温度依存性の少ないバンドギャップ電圧を発生できる利点があるが，一方で，ベース・エミッタ電圧VBEの温度依存性の1次の項（線形項）を打ち消すだけなので，出力される基準電圧の温度変動が比較的大きい問題がある。

それに対して，図3の回路では，PTAT電流でバイアスされたpnpトランジスタQ21,Q22のベース・エミッタ間電圧VBE(Q21Q22)と，同じくPTAT電流でバイアスされたpnpトランジスタQ24及び温度に依存しない一定電流でバイアスされたpnpトランジスタQ23のベース・エミッタ間電圧VBE（Q23Q24）との差ΔVBEから，VBEの非線形成分に相当する電圧（ (kT/q)ln(T/T0) ）を取り出す。そして，式(3-13)のように，このΔVBEを抵抗R21からR23にσ（：飽和電流温度指数）程度に増幅して，トランジスタQ21のVBEに加算することで，VBEの非線形成分を相殺した出力の基準電圧Vrefを生成する。

さらにVBEの非線形成分を相殺する条件B=0が，VBEの1次の成分（線形成分）の温度依存性をも相殺できる条件A=0に一致するようΔVBEを設計する。つまり，式（3-15）の非線形成分の係数Bをゼロに設計し，同時にVrefの温度の1次の成分（線形成分）の係数AをゼロとするようΔVBEの値を設計することで，基準電圧Vrefの温度変動をより小さくすることが可能となっている。

しかしながら，図3の回路では，PTAT電圧のR21からR23への増幅係数は，(R23/R21)(n3-1)=3（程度）（式（3-18））に限定され，PTAT電圧の増幅率が3に限定されるので，ΔVBEは505mV/3=168mV程度と大きく設計することが必要となる。

このΔVBEを168mV程度と大きな値に設計する必要があるので，Q21とQ22を，Q22とQ24を共にダーリントン接続（Q21のエミッタをQ22のベースに接続し，Q23のエミッタをQ24のベースに接続）することで，ΔVBE（Q22のエミッタ電位とQ24のエミッタ電位の差）をVBE(Q21+Q22)−VBE(Q23+Q24)として，適切な値168mVに設計している。

このため，図3のノードIP，IMの電位は，GND電位からVBE×2倍程度高い電位となる。これは，図3の回路の最低動作電源電圧を大きくする要因となる。つまり，図3の回路には，ΔVBE（Q22のエミッタ電位とQ24のエミッタ電位の差）を168mV程度と大きな値に設計する必要があるために，PNPトランジスタのダーリントン接続が採用され，最低動作電源電圧が大きくなる問題がある。

図4は，従来のバンドギャップ回路の回路図である。図４は，図3の回路と同様の考え方で設計された，最低動作電源電圧のより小さい回路の例である。

図4のQn（nは整数など）はpnpバイポーラトランジスタを，R21，R22，R23は抵抗（その抵抗値もR21，R22，R23で示すものとする。以下同様に，Rn（nは整数など）は抵抗を表すとともに，その抵抗値も示すものとする。）を，AMP21はオペアンプ回路を，GNDはGND端子（0V）を，VDDはプラスの電源端子を，Vrefは出力基準電位を，VBE23，IM，IPは内部のノードを，PMn（nは整数など）はPMOSトランジスタを，NMn（nは整数など）はNMOSトランジスタを，示している。図3など他の図と対応するノード，素子には同じ符号を与えて示している。

BJTに添えられた数字は，BJTの相対的な面積の比を示す。VBE23はノードの名前であると同時に，Q23のベース・エミッタ間電圧も指すものとする。

図4の回路の動作を簡単に説明する。図3ではQ21，Q22，Q23，Q24を用いて，ΔVBEを適切な値に設計し，出力電圧Vrefの温度変動を小さくしていた。それに対して，図4のような接続であっても，図3と同様にΔVBEを適切に設計することで，同じ効果が得られる。

まず，VBEは式（3-1）で表現されるものとする。図4において，トランジスタQ21,Q23のVBEの差ΔVBE（PTAT電圧）が抵抗R21に印加され，R21の電流がカレントミラーPM22,PM24によりQ23,Q21にバイアスされる。そのため，トランジスタQ21はPTAT電流でバイアスされる。したがって，以下の式（3-2）の関係がある。ここで，Icは温度Tでのコレクタ電流を，Ic0は温度T0でのコレクタ電流を示すものとする。特に記号の意味を説明しない場合は，例えば図3の説明で既に説明した記号の意味と同じであるものとして説明を進める。

（Vbe(T)：BJTの温度TでのVbe，Vg0：シリコンのバンドギャップ電圧，約1.2V，Vbe(T0)：基準温度T0でのVbe，σ：飽和電流温度指数，製造プロセスに依存する定数3.6から4の値が一般的，q：電子の電荷，k：ボルツマン定数，T：絶対温度，Ic：コレクタ電流，Ic：基準温度T0でのコレクタ電流）

したがって，トランジスタQ21のVBEは式（4-1）で示される。式(3-3)に対応する。

さらに，図4で，例えば，Q23に流れる電流が温度に依存しないようにPTAT電流IfとCTAT電流Icrの大きさを選ぶと，Q23のVBEは式（4-2）で示される。式(3-6)に対応する。

一方，式(4-1)内の基準温度T0でのQ21のVBEは，式（4-3）となる。これは式(3-7)に対応する。同様に，式(4-2)内の基準温度T0でのQ3のVBEは，式（4-4）となる。これは式(3-10)に対応する。

ここで，Isは，Q21の飽和電流をあらわす。これはエミッタ面積に比例するので，Q23の飽和電流はn1Isとなる。Q21に対してQ23のエミッタ面積はn1倍とする。IeQ23(T0)は基準温度T0でのQ23のエミッタ電流をあらわす。

そこで，抵抗R21に加わる電圧ΔVbeは式（4-5）で与えられる。これは式(3-11)に対応する。そして，式(4-5)に式(4-1)〜(4-4)を代入すると，トランジスタQ21,Q23のVBEの差ΔVbeは，式（4-6），式（4-7）になる。式(4-7)は式(3-12)に対応する。

次に，図4の回路の基準電圧Vrefは，Q21のVBEとR23の電圧の和であり，次の式（4-8）で示される。この式(4-8)に式（4-7）を代入し，式（4-9）が得られる。

そこで，基準電圧Vrefの温度依存性を考察するために，式（4-9）を式（3-15）の形式で表現することを考える。

この式(3-15)で，Aは温度Tに比例する成分（線形成分）を示し，Bはln(T)に比例する非線形成分を示している。これらのA，Bは，式(4-9)から，式（4-10），式（4-11）となる。これらは，式(3-16),(3-17)に対応する。

上記において，A は基準電圧の線形成分の係数であり，Bは基準電圧の非線形成分の係数となっている。そして，A=0，B=0であればVrefは温度Tに対して独立となる。つまり，図4の回路では，Vrefの温度の1次の成分（線形成分）の係数Aをゼロとし，同時に非線形成分の係数Bをゼロに設計することで，基準電圧Vrefの温度変動をより小さくする，または実質的に温度に対して不変とすることが可能となっている。

まず，Bを0とおくと，以下の式(4-12)が得られる。

素子の特性として定まるσを，σ＝4と仮定すると，σ＝4とすると，(R23/R21)(n3-1)=3を満たすことが，Vrefの非線形成分Bをゼロとするために必要となる。例えば，R23=R21のときには，n3=4となる。

一方，式（4-10）のA=0を満たすためには，例えば，Vg0=1205mV，Q21のVBEを700mV程度と考えると，1205-700=505mVとなるので，次の式（4-13）を満足する必要がある。これは式(3-19)に対応する。

そこで，kT0/q=26mVとすると，式(4-13)は，式（4-14）となる。これは式(3-20)に対応する。

ここで，R23=R21，n3=4，IeQ23(T0)=2×If(T0)（なぜならIf=Icr，If+Icr=2If）とすると，式（4-15）が得られる。これは式(3-21)に対応する。

この式(4-15)から，n1=322.5となる。よって，，n1=322.5，n3=4，R23=R21，のとき，A＝0とB=0を同時に満足することが分かる。

図4の回路では，PTAT電圧の増幅係数は，式（4-12）から(R23/R21)(n3-1)=3（程度）を満たすことが，Vrefの非線形成分Bをゼロとするために必要となる。同時に，PTAT電圧の増幅率が3に限定されるので，ΔVBEは式(4-13)の基準電圧Vreｆとして求められるバンドギャップ電圧Vg0=1205mVから，トランジスタQ21のVBE（T0)=700mVを減じた，抵抗R23に必要な電圧505mVを増幅係数３で除した値，つまり505mV/3=168mV程度に設計することが必要となる。

Q21とQ23の電流密度の比は，例えば，室温で，645倍異なる（電流が2倍，エミッタ面積が322.5倍）。これだけ異なれば，Q21とQ23のVBE差は，168mVとなる。このような定数設計を採用することで，図4の回路は，基準電圧の温度変動を小さくすることが可能となっていた。

つまり，図4の回路では，PTAT電流でバイアスされたPNPトランジスタQ21と，温度に依存しない一定電流でバイアスされたPNPトランジスタQ23のVBE差ΔVBEから，VBEの非線形成分に相当する電圧（ (kT/q)ln(T/T0) ）を取り出す。そして，このΔVBEをσ（：飽和電流温度指数）程度に増幅して抵抗R32に生成し，トランジスタQ21のVBEに加算することで，VBEの非線形成分を相殺した基準電圧Vrefを生成する。

さらにVBEの非線形成分を相殺する条件B=0が，VBEの1次の（線形成分の）温度依存性を相殺できる条件A=0と一致するようΔVBEを設計する。つまり，式（3-15）の非線形成分Bをゼロに設計し，同時にVrefの温度の1次の成分AをゼロとするようΔVBEの値を設計することで，基準電圧Vrefの温度変動をより小さくすることが可能となっている。

しかしながら，図4の回路では，PTAT電圧の増幅係数は，(R23/R21)(n3-1)=3（程度）（式（4-12））に限定され，PTAT電圧の増幅率が3に限定されるので，ΔVBEは505mV/3=168mV程度に設計することが必要となる。このため，例えば，Q23の面積はQ21の面積の323倍となる。これは非常に大きな面積である。このように，図4の回路では，最低動作電圧を下げるために，PNPトランジスタの直列接続を避けているが，それに伴って，PNPトランジスタの面積が大幅に増加する問題があった。

図5は，従来のバンドギャップ回路の回路図である。図5の回路もBGR出力電圧の温度依存性を改善できる回路として知られている。図5の回路は，例えば，非特許文献1で示されている。

図5のQn（nは整数など）はpnpバイポーラトランジスタを，Rn（nは整数など）は抵抗を，AMP31はオペアンプ回路を，GNDはGND端子（0V）を，VDDはプラスの電源端子を，Vrefは出力基準電位を，VA，VBは内部のノードを，PMn（nは整数など）はPMOSトランジスタを，示している。他の図と対応するノード，素子には同じ符号を与えて示している。

BJTに添えられた数字は，BJTの相対的なエミッタ面積の比を示す。PMOSトランジスタに添えられた数字は，PMOSトランジスタの相対的なゲート幅Wの比を示す。抵抗に添えられた数値は，抵抗の値の例を示している。

図5の回路の動作を簡単に説明する。

図5の回路では，PTAT電流でバイアスされたpnpトランジスタQ31と，温度に依存しない一定電流でバイアスされたpnpトランジスタQ33のVBE差ΔVBE（VBE33-VBE31）から，VBEの非線形成分に相当する電圧（ (kT/q)ln(T/T0) ）を取り出す。ΔVBE（VBE33-VBE31）にはVBEの非線形成分に相当する電圧が含まれる。

このΔVBE（VBE33-VBE31）から発生した抵抗R35の電流（IR35=ΔVBE/R35）と，VBEを電流に変換した値（IVBE=VBE/R31）とを加算したときに，VBEの非線形成分が相殺されるように，電流変換の係数を決定する。この目的のために，R31とR35の比は，σ（：飽和電流温度指数）程度とされる。

図3，図4の回路と異なり，図５の回路では，VBEの非線形成分を相殺する条件（R31とR35の関係）は，VBEの1次の成分（線形成分）の温度依存性を相殺できる条件（R31とR30の関係）とは独立に設定できる利点がある。

以下，特に記号の意味を説明しない場合は，既に説明した記号の意味と同じものとして説明を進める。

図5の回路の基準電圧出力Vrefは，カレントミラーで生成される電流IMOSと抵抗R33の積であるから，以下の式（5-1）で表わされる。カレントミラー回路のPM31，PM32，PM33，PM43に流れる電流は等しいとし，その値をIMOSとする。また，Q31，Q32に流れる電流は等しく温度に比例する電流IPTATで表わすものとする。R31とR32の抵抗値は等しく，等しい電流IVBEが流れるものとする。抵抗R35とR34の抵抗値も等しく，それぞれに流れる電流をIR35，IR34で表わす。すると，IMOSは，ノードVAでの電流関係から，式（5-2）で表現できる。

AMP31により，VAとVBの電位が一致し，トランジスタQ31，Q32のVBEの差ΔVBEが抵抗R30に印加されるので，Q31，Q32にはPTAT電流（温度Tに比例する電流）が流れる。このように，Q31，Q32はPTAT電流でバイアスされるので，それぞれのVBEは，式（5-3），式（5-4）で示される。

上記の式(5-3),(5-4）内の基準温度T0でのQ31，Q32のVBEは，以下の式（5-5），式（5-6）となる。なお，Q32はQ31の24倍（n1倍）のエミッタ面積を持つものとする。

式(5-3)，(5-4)に式(5-5),(5-5)を代入して，基準温度T0でのVBEを使って，Q31，Q32の温度TでのVBEを表わすと，次の式（5-7），式（5-8）が得られる。

したがって，抵抗R30の両端に加わるトランジスタQ31とQ32のVBE差ΔVBEは，式（5-9）となる。これを整理すると，式（5-10）が得られる。

つまり，トランジスタQ31とQ32は同じ温度依存性を持つ電流（PTAT電流）でバイアスされるので，そのVBEの非線形成分は同じ値（同じ温度依存性，同じ係数）を持つ。このため，PTAT電圧でバイアスされたトランジスタQ31，Q32のΔVBEには上記の通りVBEの非線形成分が含まれない。

そこで，PTAT電流IPTATは，ΔVbe/R30であるので，式（5-11）で示される。

次に，IVBEは，式(5-3)，(5-5)を利用して，式（5-12）で表わすことができる。

そして，Q33は温度に依存しない電流ITIでバイアスされるように設計されるので，式(3-1)においてIc/Ic0=1により，そのVBEは式（5-13）となる。

式(5-13)内の基準温度T0でのQ33のVBEは，式（5-14）となる。ここで，Q33の電流ITIはIPTATの2倍程度の大きさの電流となるはずなので，2IPTATをQ33のエミッタ電流と等しいものとした。

式(5-13)に式(5-14)を代入すると，任意の温度でのQ33のVBEは，式（5-15）となる。

次に，抵抗R35に流れる電流IR35は，次の式（5-16）であらわされる。

そこで，抵抗R35の電流IR35を求めるために，Q31とQ33のVBE差を求めると，式(5-7)，(5-14)から，式（5-17）が得られる。その結果，式(5-16)に(5-17)を代入すると，IR35は，式（5-18）となる。

したがって，IMOSは，式(5-2)より，次の式（5-19）となる。

上記のIMOSのうち非線形項である，log(T/T0)の項をゼロとするためには，次の式（5-20）を満たす必要がある。したがって，式(5-20)を解くと，IMOSの非線形成分をゼロとするための条件は，式（5-21）となる。

さらに，VBEの1次の温度依存性（線形性分）を相殺するための条件（kT/qの項をゼロとするための条件）は，ほぼ，式（5-22）となる。

上記のとおり，図5の回路には，図3，図4の回路と異なり，VBEの非線形成分を相殺するための条件，式（5-21）と，VBEの1次の温度依存性（線形性分）を相殺するための条件，式（5-22）を，独立に達成できる利点がある。

図5の定数については，300K程度の温度のときに，Q31，Q32のΔVBE=26mV*ln(24)=82.6mV, R30=13.5kohm, IPTAT=6.1uA となる。その結果，ICTAT=600mV/80k=7.5uAと，概算で両者がつりあう。

しかしながら，図5の回路は，VBEの非線形成分に相当する電流，VBEに相当する電流，非線形成分を含まないPTAT電流などの発生，加減算を，全てカレントミラー回路PM31,PM32,PM33,PM34を使用して実現している。このため，カレントミラー回路の誤差を小さくすることが重要となる。誤差を小さくするためには，カレントミラー回路のトランジスタサイズを大きくしないと，精度を保てない問題がある。

以下，上記の回路の問題点を解決する本実施の形態のバンドギャップ回路について説明する。

［第１の実施の形態］
図6は，第１の実施の形態におけるバンドギャップ回路の回路図である。図6の例は，図1，図3，図4，図5の回路の問題を解決するバンドギャップ回路である。

図6において，Qn（nは整数など）はpnpバイポーラトランジスタを，Rn（nは整数など）は抵抗を，AMP41からAMP43はオペアンプ回路を，GNDはGND端子（0V）を，VDDはプラスの電源端子を，Vrefは出力基準電位を，NIM1，VBE43，NIM3，VBE42，VBE41，NR46は内部のノードを，PMn（nは整数など）はPMOSトランジスタを，示している。特に断らない限り，他の図と対応するノード，素子には同じ符号を与えて，説明の重複を避けるものとする。

BJTに添えられた数字は，BJTの相対的なエミッタ面積の比を示す。PMOSトランジスタに添えられた数字は，PMOSトランジスタの相対的なゲート幅Wの比を示す。VBE41，VBE42，VBE43はノード名であると同時に，Q41，Q42，Q43のVBEも表わしているものとする。

図6のバンドギャップ回路は，次の構成を有する。

第１に，PTAT電流でバイアスされた第１のバイポーラトランジスタQ41と，PTAT電流とCTAT電流の加算電流でバイアスされ第１のバイポーラトランジスタより電流密度が低い第２のバイポーラトランジスタQ42と，第２のバイポーラトランジスタのエミッタに一端が接続された第１の抵抗R41と，第１のバイポーラトランジスタのエミッタの電位と第１の抵抗R41の他端の電位とを一致させる第１のオペアンプAMP43と，第１のオペアンプの出力と第１の抵抗の他端との間に設けられた第２の抵抗R42と，第１のオペアンプAMP43の出力と第１のバイポーラトランジスタQ41のエミッタとの間に設けられた第３の抵抗R43とを有し，第１のオペアンプAMP43の出力に第１の電圧VLCTATを生成する第１の回路を有する。

この第１の回路では，PTAT電流でバイアスされた第１のpnpトランジスタQ41のベース・エミッタ間電圧VBEと，温度に依存しない一定の電流でバイアスされた第２のpnpトランジスタQ42のベース・エミッタ間電圧VBEとの差電圧ΔVBEQ41Q42を，抵抗R41に生成する。この差電圧ΔVBEQ41Q42にはpnpトランジスタのVBEの温度に対する正の線形成分と，温度に対する非線形成分とが含まれる。そして，抵抗R41の差電圧ΔVBEQ41Q43は，抵抗R41,R42,R43の抵抗値に対応した増幅率で抵抗R43にも印加される。これで，第１のpnpトランジスタQ41のベース・エミッタ間電圧VBE(Q41)に含まれる温度に対する非線形成分が抵抗R43の電圧の非線形成分により除去される。

さらに，図６のバンドギャップ回路は，第２に，第１の温度依存性を有する電流でバイアスされた第３のpnpトランジスタQ43と，同じ第１の温度依存性を有する電流でバイアスされ第３のpnpトランジスタより電流密度が低い第４のpnpトランジスタQ44と，第４のpnpトランジスタQ44のエミッタに一端が接続された第４の抵抗R44と，第３のpnpトランジスタQ43のエミッタの電位と第４の抵抗R41の他端の電位とを一致させる第２のアンプAMP41とを有し，第３及び第４のpnpトランジスタQ43，Q44のベース・エミッタ間電圧の差電圧が第４の抵抗R44に印加され第４の抵抗R44に第１の電流を生成する第２の回路を有する。

この第２の回路では，電流密度が異なる第３及び第４のpnpトランジスタQ43，Q44のベース・エミッタ間電圧の差電圧ΔVBE(Q43Q44)を，抵抗R44に生成する。トランジスタQ43，Q44は，カレントミラー回路を構成するPMOSトランジスタPM41，PM42が生成する同じ温度特性の電流でバイアスされるので，この差電圧ΔVBE(Q43Q44)には，温度に対する非線形成分は含まれず，温度に正に比例する線形成分を含む。したがって，第２の回路によりPTAT電流が生成される。

そして，図６のバンドギャップ回路は，第２のpnpトランジスタQ42に供給されるCTAT電流を生成するCTAT電流生成回路（AMP42，PM44，R46，PM45）を有し，ここで生成されるCTAT電流が，第２のpnpトランジスタQ42のエミッタに供給される。これにより，第２のpnpトランジスタQ42には，抵抗R41に生成される温度対して正比例するPTAT電流と，上記CTAT電流とが供給されるので，Q42は温度依存のない一定電流でバイアスされる。

また，図６のバンドギャップ回路は，第１の回路の第３の抵抗R43に一端が接続された第５の抵抗R45を有し，第１の電流をカレントミラー回路を介して第５の抵抗R45に供給し，第５の抵抗R45の他端に基準電圧を生成する第３の回路を有する。この第３の回路の抵抗R45には，第２の回路のPTAT電流が流れるので，PTAT電流の温度に対する１次（正）の線形成分により，第１のpnpトランジスタQ41に含まれている温度に対する１次の線形成分が除去される。

上記のバイポーラトランジスタ，pnpトランジスタは，PN接合素子，またはPN接合ダイオードでもよい。

次に，図6のバンドギャップ回路の動作を説明する。

まず，電流IPTAT2を発生する回路部分（第２の回路）の動作を説明する。図6のPMOSトランジスタPM41，PM42，pnpバイポーラトランジスタQ43，Q44，抵抗R44，AMP41は，PTAT電流IPTAT2を発生するための回路として働く。このIPTAT2には後述するとおりVBEの非線形成分は含まれない。

PM41はPM42のK4（>1）倍のゲート幅Wを持ち，PM41には，PM42のK4倍の電流が流れる。AMP41による帰還制御によりノードNIM1の電位とノードVBE43の電位は一致する。Q44のエミッタ面積は，Q43のK3（>1）倍とする。したがって，Q43のエミッタ電流密度はQ44よりK3K4倍大きく，よって，Q43のVBEがQ44のVBEより大きくなる。

このベース・エミッタ間電圧VBEは，前述と同様に，次の式（3-1）で表現される。

（Vbe(T)：BJTの温度TでのVbe，Vg0：シリコンのバンドギャップ電圧，約1.2V，Vbe(T0)：基準温度T0でのVbe，σ：飽和電流温度指数，製造プロセスに依存する定数3.6から4の値が一般的，q：電子の電荷，k：ボルツマン定数，T：絶対温度，Ic：コレクタ電流，Ic：基準温度T0でのコレクタ電流）
オペアンプAMP41の動作により，Q43のエミッタのノードVBE43とR44のQ44側と反対側のノードNIM1の電位が一致するので，抵抗R44にはQ43,Q44の差電圧ΔVBE(Q43Q44)が発生し，その差電圧には温度に対する非線形成分は含まれず，温度に対して正の比例成分が含まれるので，トランジスタQ43，Q44にはPTAT電流が流れる。Q43，Q44はPTAT電流でバイアスされるので，Ic/Ic0=T/T0となり，式(3-1)にIc/Ic0=T/T0を代入すれば，それぞれのVBEは，次の式（6-1），式（6-2）で示される。

そして，上記の式に含まれる基準温度T0でのQ43，Q44のVBEは，前述の式(1-2)から求めた式(3-7)〜(3-9)と同様にして，次の式（6-3），式（6-4）となる。Q44はQ43のK3（＞１）倍のエミッタ面積を持つものとする。

式（6-3），（6-4）の基準温度T0でのVBEを，式（6-１），（6-2）の温度TでのVBEの式に代入すると，次の式（6-5），式（6-6）が得られる。なお，IPTAT2は，図6のQ43，Q44に流れる電流を示している。また，IPTAT2(T0)は，IPTAT2の基準温度T0での値を指す。

オペアンプAMP41によりノードVBE43とNIM1とが同じ電位になっているので，抵抗R44の両端にはQ43とQ44のVBE差，ΔVBEQ43Q44が印加される。このΔVBEQ43Q44は，式（6-7）となる。これを整理すると，式（6-8）が得られる。

Q43とQ44は同じ温度依存性を持つ電流（PTAT電流）でバイアスされるので，そのVBEの非線形成分は同じ値（同じ温度依存性，同じ係数）を持つ。このため，式(6-8)に示されるように，PTAT電圧でバイアスされたトランジスタどうしのΔVBEにはVBEの非線形成分が含まれない。

ΔVBEQ43Q44が抵抗R44に印加されるので，そこで発生するIPTAT2は，式（6-9）で示される。

次に，電流ICTATを発生する回路部分（CTAT電流生成回路）の動作を説明する。AMP42，PM44，R46はCTAT電流ICTATを発生する回路を構成する。

AMP42により，ノードNR46の電位をノードVBE43の電位に一致させる。これにより，PM44から流れる電流ICTATは，ICTAT＝VBE43/R46となるように定まる。トランジスタQ43のVBEは，式(1-1)に示されるように，温度上昇とともに減少するCTAT特性を示すので，R46に流れる電流もCTAT電流となる。

次に，VBEの非線形成分を含まない電圧VLCTATを発生する回路部分（第１の回路）の動作を説明する。

トランジスタQ42はQ41のK1（＞１）倍のエミッタ面積を有する。さらに，オペアンプAMP43によりノードVBE41とNIM3とが等しい電位にされるので，抵抗R42とR43には同じ電圧が印加される。そして，抵抗R43は，R42のK2（＞１）分の１と小さい。したがって，Q41にはQ42よりK2倍の電流が流れて，エミッタ面積比率がQ41:Q42=1:K1であるから，Q41のエミッタ電流密度はQ42よりK1K2倍大きく，よって，Q41のVBEがQ42のVBEより大きくなる。

Q41，Q42，R41，AMP43，R42，R43，PM45からなる回路は，PTAT電流でバイアスされるトランジスタQ41と，温度に依存しない一定電流でバイアスされるトランジスタQ42のVBE差ΔVBEQ41Q42を抵抗R41に生成する。このVBE差ΔVBEQ41Q42には，VBEの非線形成分が含まれる。そこで，抵抗R41の印加電圧ΔVBEQ41Q42を，抵抗R43にσ程度増幅して生成することで，Q41のVBEにΔVBEQ41Q42をσ程度に増幅した電圧を加算した電位VLCTATを生成することができる。したがって，この電位VLCTATは，Q41のVBE（式(3-1)）から温度に対する非線形成分(ln(T/T0)を除去することができる。

さらに説明すると，AMP43によりNIM3の電位とVBE41の電位は一致する。そのため，Q41のVBEとQ42のVBE差ΔVBEQ41Q42がR41に加わるので，R41に流れる電流はPTAT電流となる。これは，式(3-12)と同様である。例えば，R43の抵抗値をR42のK2分の1としておく。R42，R43の両端の電位は，電圧VLCTATとノードNIM3，VBE41の電圧となり，AMP43の2つの入力NIM3，VBE41の電位は等しいので，R43に流れる電流は，R42に流れる電流IPTAT1のK2倍となる。従って，Q41に流れる電流は，PTAT電流（PTAT1×K2）となる。PTAT1はR41に流れる電流である。

このように，Q41はPTAT電流でバイアスされるので，Ic/Ic0=T/T0であり，式(3-1)から，Q41のVBEは式（6-10）となる。

カレントミラー回路のPMOSトランジスタPM44とPM45を同じサイズにしておくと，PM45に流れる電流は，CTAT電流ICTATとなる。そこで，トランジスタQ42に供給されるR41に流れる電流IPTAT1とICTATの加算電流が，温度によらず一定となるように，これらの電流IPTAT1とICTATの値を選んでおく。これにより，Q42は，温度に対して一定電流でバイアスされる。

このように，Q42のバイアス電流を温度に対して一定となるように選ぶとすると，Ic/Ic0=1であるので，式(3-1)から，Q42のVBEは，式（6-11）となる。

そこで，式(6-10)に含まれる基準温度T0でのQ41のVBEは，式（6-12）となる。同様に，式(6-11)に含まれる基準温度T0でのQ42のVBEは，式（6-13）となる。

上記の式において，Isは，Q41，Q42の飽和電流をあらわす。飽和電流Isはエミッタ面積に比例するので，Q42の飽和電流はK1Isとなる。Is（T0）は，温度T0での飽和電流をあらわす。IeQ42(T0)は温度T0での，Q42のエミッタ電流を示す。また，Q42に供給される電流はIPTAT1=ICTATになるので，IeQ42(T0)=2×IPTAT1程度の値となるものとする。抵抗R41に加わるQ41とQ42のVBE差ΔVbeQ41Q42は，次の式（6-14）で与えられる。そして，式(6-10)，(6-11)に，式(6-12)，(6-13)を代入し，さらに，式(6-14)に代入して，次の式（6-15），式（6-16）を得る。

このように，Q41とQ42を異なる温度依存性を持つバイアス電流で，バイアスしたので，両トランジスタのVBEの差電圧ΔVbeQ41Q42に，VBEの非線形成分に相当する電圧（(kT/q)ln(T/T0)）を取り出すことができる。

次に，AMP43の出力電位VLCTATは，式（6-17），式（6-18），式（6-19）で表現できる。

そこで，式(6-19)の電圧VLCTATの温度依存性を考察するために，式（6-20）とおく。

この式において，非線形成分（(kT/q)ln(T/T0)に関する項）をゼロとするためには，B=0とすればよい。このBは式（6-21）となる。そして，B＝0とすると，式（6-22）が得られる。

図6の回路では，電圧VLCTATにVBEの非線形成分を含まないようにするため，式（6-22）を満たすように設計する。この式(6-22)は，図4のPTAT電圧の式(3-18)に示した増幅率の設計と同等である。ただし，図4の回路では，VBEの非線形成分を含まないようにするのと同時に，VBEの温度の1次の項をも打ち消すようにQ21とQ23のVBE差を設計していた。このためQ23の面積が非現実的に大きくなる問題があった。

それに対して，図６の第１の実施の形態では，ΔVbeQ41Q42は小さくてもよい。なぜなら，VLCTAT電圧発生の目的は，VBEの非線形成分（(kT/q)ln(T/T0)に関する項）をゼロとすることのみにあり，VBEの温度に関する1次の項をゼロとする動作は，R45に生成されるPTAT電圧をVLCTAT電圧に加算することによって達成されるからである。

具体例で説明すると，次の通りである。図4の回路の例と同じ定数例で説明する。Q42のサイズはQ41の，例えば10倍とする（K1=10）。そして，素子の特性として定まるσを，σ＝4と仮定する。σ＝4とすると，式(6-22)より，(R42/R41) =3を満たすことが，電位VLCTATに含まれるVBEの非線形成分Bをゼロとするために必要となる。

そして，K1=10程度の一般的な値を仮定して，K1=10，K2=10とすると，式（6-16）より，基準温度T0=300K程度では，ΔVBEQ41Q42＝26mV×ln(50)=102mV程度の値となる。すると，例えば，Q41のVBEを700mV程度と考えると，式（6-17）と(R42/R41) =3より，VLCTATの電圧は，室温で例えば，700mV + 3×102mV＝1006mVとなる。この電圧は，バンドギャップ電圧の1200mVよりも低い。上記の電圧VLCTATは，前述のVBEの非線形成分Bをゼロにする条件だけが満たされていて，VBEの温度の１次項（線形項）は打ち消されていない。

このように，第１の実施の形態では，式（6-22）を満足させ，電圧VLCTATに含まれるVBEの非線形成分をゼロとするだけでよいので，ΔVBEQ41Q42＝26mV×ln(50)=102mV程度の小さい値でよいことになる。このことは，図４のようなバイポーラトランジスタのダーリントン接続や，図５のトランジスタQ23の大面積を必要としないことを意味する。ただし，その電圧VLCTATは，ΔVBEQ41Q42の値が図4で設計される値より小さいことから，バンドギャップ電圧より小さく，温度とともに減少する（CTAT）電圧となる。

次に，基準電圧Vrefを，電圧VLCTATから発生する回路の部分（第３の回路）の動作を説明する。R45，PM43はVLCTAT電圧からVrefを発生する回路として動作する。

VLCTAT電圧には，VBEの非線形成分が含まれないが，温度の1次で変化する成分（線形成分）を含む。したがって，それを打ち消すことで，図4の回路の出力電圧と同じ精度の温度に依存しない一定電圧を得ることができる。

まず，カレントミラー回路を構成するPMOSトランジスタPM43とPM41のサイズを，例えば，同じとしておくことで，PM41とPM43に流れる電流は等しくなる。PM41を流れる電流IPTAT2には，式(6-9)に示されるとおりVBEの非線形成分が含まれないので，電圧VLCTATにR45とIPTAT2電圧の積を加えて，バンドギャップ電圧とすると，出力される基準電圧Vrefは温度に依存しないようにできる。つまり，式(6-20)のA（T/T0)を除去することができる。

以上説明したように，図6の第１の実施の形態におけるバンドギャップ回路では，K1=10が比較的小さく，それによりQ41とQ42の電流密度の差を極端に大きくすることなく，Q41をPTAT電流でバイアスし，Q42を温度に依存しない電流でバイアスする。電流密度の差が大きくないのでVBEの差ΔVBEQ41Q42は大きくない。そして，Q41とQ42のVBEの差ΔVBEQ41Q42を抵抗R41に生成する。そのVBEの差ΔVBEQ41Q42に，VBEの温度に対する非線形成分が含まれることを利用して，このΔVBEQ41Q42をσ（飽和電流指数，4程度）程度に増幅して抵抗R43に生成し，Q41のVBEに加算して電圧VLCTATを生成する。加算された電圧VLCTATは，バンドギャップ電圧よりも室温で小さい電圧となり，温度とともに減少する温度依存性（CTAT）を持つが，VBEの非線形成分を含まないように設計できる。そして，抵抗R45に，VBEの非線形成分を含まないPTAT電流を流して，VLCTAT電圧に抵抗R45に生成される温度Tに比例する電圧を加算する。加算された基準電圧Vrefの電位がバンドギャップ電圧程度になるときに，Vrefの温度依存性はゼロとなる。このような2段階の電圧発生により，温度依存性を小さくした基準電圧Vrefを生成できる。

第１の実施の形態におけるバンドギャップ回路が，図4の回路と異なる点は，次のとおりである。VLCTAT電圧を発生する回路において，カレントミラー回路を使用せず，R42とR43の比で，Q41とQ42の電流を設計している。R42とR43に流れる電流の比は，抵抗の比で設計できるので，カレントミラー回路のようにMOSトランジスタを使用するりも，精度を確保しやすい利点がある。カレントミラー回路を利用すると，MOSトランジスタのサイズ比の精度を高くすることが要求されるが，それはプロセス上の観点から容易ではない。

また，第１の実施の形態では，VLCTAT電圧に，抵抗R45の温度Tに比例する電圧を加算して，基準電圧Vrefを発生するために，カレントミラー回路のPM43を使用している。しかし，このカレントミラー回路の精度は，加算される200mV程度の電圧に影響を与えるだけである。つまり，基準電圧Vref=1200mVの一部の200mVに，カレントミラー回路の精度が影響を与える。したがって，カレントミラー回路のPM43の誤差が，Vrefに与える影響は，図４のようにVref電位をすべてカレントミラー回路の電流で生成する場合に比較して，1/5程度に緩和できる効果が得られる。逆に言えば，カレントミラー回路の精度は，1/5程度に緩和可能である。

さらに，第１の実施の形態では，図3の回路のようにバイポーラトランジスタを直列接続（ダーリントン接続）して使用しないので，最低動作電源電圧が大きくなることを避けられる。

以上のように，図6の第１の実施の形態では，以下の手段1から4を採用する。

（手段1）
同じ温度依存性で異なる電流密度でバイアスされたPNPトランジスタQ43とQ44を設け，Q44のエミッタに抵抗R44を直列接続し，アンプAMP41でQ43のエミッタ電位VBE43と，Q44と直列接続されたR44の一端の電位NIM1を一致させる。その構成によりQ43，Q44に流れる電流は，PTAT電流（IPTAT2×K4，IPTAT2）とすることができる。

（手段2）
VBE43と，一端が接地された抵抗R46の他の一端の電位を，アンプAMP42で一致させることで，R46に流れる電流をCTAT電流（温度Tに対して負に比例する電流，温度上昇に伴って，温度に比例する傾きで減少する電流）とできる。

（手段3）
PTAT電流（絶対温度に比例する電流，IPTAT1×K2）でバイアスされたPNPトランジスタQ41と，温度に依存しない一定電流（図6のTI電流，IPTAT1+ICTAT）でバイアスされたPNPトランジスタQ42のVBE差ΔVBEQ41Q42（R41の両端の電位差）から，VBEの非線形成分に相当する電圧（ (kT/q)ln(T/T0) ）を取り出す。このΔVBEQ41Q42をσ（飽和電流温度指数）程度に増幅してR43に印加し，Q41のVBEに加算することで，VBEの非線形成分を相殺する。得られた線形成分のみを含む電圧は，アンプAMP43の出力電圧VLCTATとして得られる。

（手段4）
VBEの非線形成分が相殺されているが，線形成分を含む電圧VLCTATに，PTAT電圧を加算し，VLCTAT電圧の温度の1次の依存性（線形成分）を打ち消す。そのために，抵抗R45にPTAT電流（PTAT2×K4）を流し，R45をAMP43の出力VLCTAT電圧に接続することで，基準電圧Vrefを得る。

上記の手段により次のようなメリットが得られる。

（手段1）
図1の回路と同様に，同じ温度依存性，かつ，異なる電流密度でバイアスされたPNPトランジスタQ43とQ44のVBEの差電圧ΔVBEは，PTAT電圧となり，その電位差ΔVBEには，非線形成分は含まれない。つまり，非線形成分を含まないPTAT電流IPTAT2を得ることができる。

（手段2）
一端を接地された抵抗R46の電位を，VBE43の電位に一致させることで，VBEと同じ温度依存性を持つ（非線形成分を含む）CTAT電流（ICTAT）が得られる。

（手段3）
PTAT電流でバイアスされたPNPトランジスタQ41と，温度に依存しない一定電流（IPTAT1+ICTAT）でバイアスされたPNPトランジスタQ42のVBE差ΔVBEQ41Q42（R41の両端の電位差）から，VBEの非線形成分に相当する電圧（ (kT/q)ln(T/T0) ）を取り出し，これをσ（：飽和電流温度指数）程度に増幅してR43に印加し，Q41のVBEに加算することで，VBEの非線形成分を相殺できる。

（手段4）
VBEの非線形成分を相殺して，線形化された電圧VLCTATに，PTAT電圧を加算することで，温度に依存しない基準電圧Vrefが得られる。

VBEの非線形成分を相殺するためのΔVBEQ41Q42（R41の両端の電位差）の増幅率は，図4と同様σ（：飽和電流温度指数）程度とする必要があるが，Vrefの温度の1次の項(線形項)を相殺するための電圧は，R45で電圧加算をすることで達成される。このため，ΔVBE Q41Q42（R41の両端の電位差）の値は，Vrefの温度の1次の項(線形項)を相殺する条件に縛られることなく，Q42の面積を大幅に増加させない範囲内で自由に設計できる。つまり，Q42の面積を削減することが可能となる。

また，VBEの非線形成分を打ち消した電位VLCTATを発生する仕組みには，カレントミラー回路を使用しないので，MOSトランジスタの精度を下げることが可能となる。R45でカレントミラー回路により電流を流してPTAT電圧を加算し，基準電圧Vrefを得ているが，基準電圧全体に占めるカレントミラー回路が関与する電圧の割合を30%未満程度に下げることが可能となり，カレントミラー回路に要求される精度の要求を緩和できる。

［第２の実施の形態］
図7は，第２の実施の形態におけるバンドギャップ回路を示す図である。図7のQn（nは整数など）はpnpバイポーラトランジスタを，Rn（nは整数など）は抵抗を，AMP41からAMP44はオペアンプ回路を，GNDはGND端子（0V）を，VDDはプラスの電源端子を，Vrefは出力基準電位を，NIM1，VBE43，NIM3，VBE42，VBE41，BVBE42は内部のノードを，PMn（nは整数など）はPMOSトランジスタを，示している。特に断らない限り，他の図と対応するノード，素子には同じ符号を与えて，説明の重複を避けるものとする。

BJTに添えられた数字は，BJTの相対的なエミッタ面積の比を示す。PMOSトランジスタに添えられた数字は，PMOSトランジスタの相対的なゲート幅Wの比を示す。VBE41，VBE42，VBE43はノード名であると同時に，Q41，Q42，Q43のVBEも表わしているものとする。

図７のバンドギャップ回路の構成は，次のとおりである。

基準電圧を生成するバンドギャップ回路は，まず，PTAT電流でバイアスされた第１のバイポーラトランジスタQ41と，CTAT電流でバイアスされ第１のバイポーラトランジスタQ41より電流密度が低い第２のバイポーラトランジスタQ42と，第２のバイポーラトランジスタQ42のエミッタを入力し当該エミッタの電位を出力する電圧生成回路AMP14と，電圧生成回路AMP14の出力に一端が接続された第１の抵抗R41と，第１のバイポーラトランジスタQ41のエミッタの電位VBE41と第１の抵抗R41の他端の電位NIM3とを一致させる第１のアンプAMP43と，第１のアンプAMP43の出力VLCTATと第１の抵抗R41の他端との間に設けられた第２の抵抗R42と，第１のアンプAMP43の出力VLCTATと第１のバイポーラトランジスタQ41のエミッタとの間に設けられた第３の抵抗R43とを有し，第１のアンプの出力VLCTATに第１の電圧VLCTATを生成する第１の回路を有する。

この第１の回路は，図６の第１の回路に対応するが，図７のバイポーラトランジスタQ42は，図６のバイポーラトランジスタQ42のように温度に依存しないバイアス電流が供給されるトランジスタではなく，CTAT電流でバイアスされるトランジスタである。そして，Q42はQ41よりエミッタ面積がK1倍と大きいので，Q41より電流密度が低く，Q42のVBEはQ41より低い。さらに，Q42のベース・エミッタ間電圧VBE42は，バッファアンプAMP14により，ノードBVBE42に生成される。

この第１の回路は，図６の第１の回路と同様に，抵抗R41にQ41とQ42のVBEの差ΔVbeQ41Q42が生成され，それにはVBEの非線形成分が抽出される。そして，このR41のΔVbeQ41Q42を，R43に所定の増幅率で生成し，Q41のVBEから非線形成分を除去する。したがって，Q41のVBEとR43の印加電圧の和が，電圧VLCTATとなる。この電圧VLCTATは，VBEの非線形成分を含まず，温度に対してCTATの特性を有する。

図７のバンドギャップ回路は，さらに，第１の温度依存性を有する電流でバイアスされた第３のバイポーラトランジスタQ43と，同じ第１の温度依存性を有する電流でバイアスされ第３のバイポーラトランジスタQ43より電流密度が低い第４のバイポーラトランジスタQ44と，第４のバイポーラトランジスタQ44のエミッタに一端が接続された第４の抵抗R44と，第３のバイポーラトランジスタQ43のエミッタの電位VBE43と第４の抵抗R41の他端の電位NIM1とを一致させる第２のアンプAMP41とを有し，第３及び第４のバイポーラトランジスタのベース・エミッタ間電圧の差電圧ΔVbeQ43Q44が第４の抵抗R41に印加され第４の抵抗R44に第１の電流IPTAT2を生成する第２の回路を有する。

この第２の回路は，図１の回路に類似し，抵抗R44にPTAT電流を生成する。そして，後述するとおり，カレントミラー回路PM41,PM42,PM43を介して，R44に生成したPTAT電流IPTAT2を抵抗R45に流す。

図７のバンドギャップ回路は，さらに，第１の回路の第３の抵抗R43に一端が接続された第５の抵抗R45を有し，第１の電流IPTAT2をカレントミラー回路を介して第５の抵抗R45に供給し，第５の抵抗R45の他端に基準電圧Vrefを生成する第３の回路を有する。

第２の回路により，第１の回路が生成した電圧VLCTATに含まれている温度に対する一次成分（線形成分）が，抵抗R45に生成される第１の電流IPTAT2とR45の積の電圧により，除去される。その結果，基準電圧Vrefは，VBEの一次の成分（線形成分）と非線形成分とが含まれず，温度にほぼ一定の電圧になる。

上記のバイポーラトランジスタ，pnpトランジスタは，PN接合素子，またはPN接合ダイオードでもよい。

次に，図7の発明の回路の動作を説明する。図6の回路と異なる部分を説明する。

前述のとおり，図7の回路と，図6の回路の違いは，AMP44が追加されていること，トランジスタQ42はCTAT電流でバイアスされていることにある。

まず，第２の回路において，AMP41で，PM41，PM42，PM43にPTAT電流IPTAT2を流すことは，図6の回路と同様である。Q43とQ44がともにPTAT電流でバイアスされるので，それらのベース・エミッタ間電圧VBEの差ΔVbeQ43Q44からは非線形成分が除去される。したがって，PM41，PM42，PM43に流れる電流に，VBEの非線形成分に相当する成分は含まれない。

さらに，AMP42によりPM44とPM45にCTAT電流（温度に負に比例し，温度上昇とともに減少する電流，ICTAT）を発生することも，図6の回路と同じである。つまり，トランジスタQ43のベース・エミッタ間電圧VBEは，式(1-1)のように負の特性を有しているから，抵抗R46に流れる電流はCTAT電流である。

図6の回路では，トランジスタQ42に電流ICTATと電流IPTAT1とを加算して供給し，その合計電流が温度に依存しない電流となるようにした。それにより，抵抗R41に印加される電圧ΔVbeQ41Q42に非線形成分を持たせた。それに対して，図7の回路では，Q42に流す電流は，ICTATとし，VBE42の電位を，電圧バッファとして働くオペアンプAMP44でノードBVBE42に供給している。そして，抵抗R41に印加される電圧ΔVbeQ41Q42に非線形部分が抽出されるようにしている。図６のようにQ42への電流ICTATとIPTATを一致させる必要はなくなっている。

図６の回路では，Q41とQ42を異なる温度依存性の電流でバイアスすることで，そのVBE差に，VBEの非線形成分に相当する電圧を取り出す。しかし，以下のベース・エミッタ間電圧VBEを示す式（3-1）から分かるように，Q42のバイアス電流は，図６のように温度に依存しない場合だけでなく，図７のように温度とともに減少するCTAT特性であっても，PTAT電流でバイアスされたQ41のVBEとの差に，VBEの非線形成分に相当する電圧(kT/q)ln(T/T0)を取り出すことができる。その点について以下説明する。

まず，トランジスタQ41は，PTAT電流でバイアスしているので，式（3-1）で，Ic/Ic0の値がT/T0となり，（Ic/Ic0）=（T/T0）により，上記の式(3-1)のVBEは，式(6-1)のとおりである。

一方，Q42のバイアス電流を仮に温度に対して反比例する電流と仮定すると，（Ic/Ic0）=（T/T0）^-1となり，ln(T/T0)^-1＝-ln(T/T0)となる。その場合，式(3-1)のVBEは，以下の式(7-1)となる。

したがって，VBEの差ΔVbeQ41Q42は，上記式(6-10)，(7-1)から，次の式(7-2)になる。この式(7-2)は，前述の式(6-16)における非線形成分(KT/q)ln(T/T0)が２倍になっているだけで，同様に非線形成分が抽出されている。

そこで，このVBEの差ΔVbeQ41Q42を，抵抗R41に印加し，抵抗R43にも印加することで，Q41のVBEからR43の電圧VBEの差ΔVbeQ41Q42に含まれる非線形成分を除去することができる。

上記において，式(7-1)を導出するときに，Q42のバイアス電流を温度に対して反比例する電流と仮定した。この温度に対して反比例する電流は，厳密にはCTAT電流の温度に対して負の傾きで比例する電流とは異なる。しかし，反比例する電流の一部の特性を，CTAT電流の特性と同等にすることは可能であり，そのようにすることで，上記の式(7-2)のVBEの差ΔVbeQ41Q42を得ることができる。

図７において，別の面から考察をする。まず，CTAT電流ICTATでQ42をバイアスする場合のIc/Ic0の値を求める。抵抗R46にはQ43のVBEが印加されるので，CTAT電流ICTATはそのVBEを抵抗R46で割った値に等しい。一方，Q43のVBEは，バンドギャップ電圧と温度であらわすことができ，最も単純な近似では，式（1-1）であらわせた。
VBE＝Veg−aT 式（1-1）
（VBE：pn接合の順方向電圧，Veg：シリコンのバンドギャップ電圧，約1.2V，a：VBEの温度依存性，約2mV／℃，T：絶対温度）（aの値はバイアス電流により異なるが，実用領域で，概略2mV／℃程度となることが，知られている。）
上記のVBEが抵抗R46に印加され，そこで生成される電流ICTATがQ42に流れる。つまり，Q42の電流はCTAT電流である。

ここで，Veg=1200mV，温度依存性の係数ａを-2mV/℃とすると，Ｑ４３のVBEは，VBE=1200-2Tで表わされる。そして，基準温度T0=300KでのQ43のVBEを600mVとすると，抵抗R46の温度Tと基準温度T0=300Kでの電流比，すなわちQ42のIc/Ic0は，Ic/Ic0 =(1200-2T)/600= (2-T/T0)と近似できる。ここで，温度Tは基準温度T0と温度ｘだけ異なると仮定してT=T0+xと表すと，Ic/Ic0＝(2-T0/T0-x/T0)=1-x/T0となる。

このIc/Ic0を，式(3-1)に代入すると，Q42のVBEは，式（7-3）となる。

この式(7-3)について解析的に解くことは難しいが，T=T0近辺（ｘ＝T-T0＝0）で(kT/q)ln(1-x/T0)を展開することができる。式（7-3）の最後の項をテイラー展開して，1次の項で近似すると，例えば，定数分の違いで，図6の回路のQ41とQ42のVBEの差と同様に，式(6-10),(7-3)とから式(7-2)のように，非線形成分を取り出せる。あるいは，ln(T/T0)と，ln(1-x/T0)をともにT0付近で展開して，2次の項までで近似し，2次項がゼロとなる条件を求めてもよい。

式（6-10）と式（7-1）あるいは(7-3)の差分ΔVBEQ41Q42のm(kT/q)ln(T/T0)が抵抗R41に印加され，その差電圧をσ程度に増幅して抵抗R43に生成し，Q41のVBEに加算することで，Q41のVBEの非線形成分を相殺できることは，図6の回路と同様である。

図6の回路ではQ42を，温度によらない一定電流でバイアスした。そのため，CTAT電流と，IPTAT1を加算したときに，Q42に流れる電流が温度によらないように設計する必要があった。それに対して，図7の回路では，Q42をCTAT電流のみでバイアスしているので，ICTATとIPTAT1の和が一定になるように設計する必要がなくなり，より設計しやすい利点がある。

Q41とQ42のVBE差ΔVbeQ41Q42は，式(7-2)に示されるとおり，ほぼPTAT特性となるので，R41に流れる電流もPTAT電流IPTAT1となる。一方，Q42はCTAT電流ICTATでバイアスしなければならない。両者の動作を実現するために，図７の回路では，オペアンプAMP44により，ノードBVBE42の電位を，抵抗R41の電流IPTAT1の値に依存することなく，VBE42に一致させるようにしている。

このように，図7の第２の実施の形態のバンドギャップ回路では，オペアンプAMP44を追加することで，R41に流れるPTAT1電流の温度特性とは独立に，Q42に流す電流をCTAT特性に保つことが可能となる。この構成により，図６のように，IPTAT1とICTATの和を正確に温度不変に設計しなくてもよい利点が得られる。

上記のように，電圧VLCTATには，VBEの温度に対する非線形成分が除去されているが，温度に対する一次成分（線形成分）は残っている。そこで，抵抗R44に生成されたVBEの温度に対する一次成分（線形成分）を有するΔVbeQ43Q44による電流IPTAT2を，カレントミラー回路PM41,PM42,PM43を介して抵抗R45に流して，電圧VLCTATから温度に対する一次成分を除去する。この動作は，図6の回路と同じである。

以上のとおり，図7の第２の実施の形態では，図6と類似の手段1から手段5を有する。

（手段1）
同じ温度依存性で異なる電流密度でバイアスされたPNPトランジスタQ43とQ44を設け，Q44のエミッタに抵抗R44を直列接続し，アンプAMP41でQ43のエミッタ電位VBE43と，Q44と直列接続されたR44の一端の電位NIM1を一致させる。これにより，Q43，Q44に流れる電流は，PTAT電流（IPTAT2×K4，IPTAT2）とすることができる。

（手段2）
VBE43と，一端が接地された抵抗R46の他の一端の電位を，アンプAMP42で一致させることで，R46に流れる電流をCTAT電流（温度Tに対して負に比例する電流，温度上昇に伴って，温度に比例する傾きで減少する電流）とできる。

（手段3）
PTAT電流（絶対温度に比例する電流，IPTAT1×K2）でバイアスされたPNPトランジスタQ41と，CTAT電流でバイアスされたPNPトランジスタQ42のVBE差ΔVBEQ41Q42（R41の両端の電位差）から，VBEの非線形成分に相当する電圧（ (kT/q)ln(T/T0) ）を取り出す。このΔVBEQ41Q42をσ（：飽和電流温度指数）程度に増幅してR43に印加し，Q41のVBEに加算することで，VBEの非線形成分を相殺する。得られた線形成分のみを含む電圧は，アンプAMP43の出力電圧VLCTATとして得られる。

（手段4）
VBEの非線形成分を相殺し，線形化された電圧VLCTATに，PTAT電圧を加算し，VLCTAT電圧の温度の1次の依存性を打ち消す。抵抗R45にPTAT電流（PTAT2×K4）を流し，R45をAMP43の出力VLCTAT電圧に接続することで，基準電圧Vrefを得る。

（手段5）
電圧バッファとして働くオペアンプAMP44により，CTAT電流でバイアスしたQ42のエミッタ電位を，抵抗R41の一端の電位とする。手段5により，PTAT電流が流れる抵抗R41の一端の電位を，CTAT電流が流れるPNPトランジスタQ42のVBEに保つことが可能となる。

［第２の実施の形態の変形例］
図8は，第２の実施の形態の変形例におけるバンドギャップ回路を示す図である。

図8のQn（nは整数など）はpnpバイポーラトランジスタを，Rn（nは整数など）は抵抗を，AMP41からAMP44はオペアンプ回路を，GNDはGND端子（0V）を，VDDはプラスの電源端子を，Vrefは出力基準電位を，NIM1，VBE43，NIM3，VBE42，VBE41，BVBE42は内部のノードを，PMn（nは整数など）はPMOSトランジスタを，PBCAはカスコード回路用のバイアス電位を，示している。特に断らない限り，他の図と対応するノード，素子には同じ符号を与えて，説明の重複を避けるものとする。

BJTに添えられた数字は，BJTの相対的なエミッタ面積の比を示す。PMOSトランジスタに添えられた数字は，PMOSトランジスタの相対的なゲート幅Wの比を示す。VBE41，VBE42，VBE43はノード名であると同時に，Q41，Q42，Q43のVBEも表わしているものとする。

図8のバンドギャップ回路が，図7の回路と異なる部分は，図７のPM41，PM42，PM43によるカレントミラー回路と，PM44，PM45によるカレントミラー回路が，図８ではカスコード接続された回路なっていることにある。PM41，PM42，PM43によるカレントミラー回路では，できるだけ高い精度で各トランジスタの電流を一致させる（または面積比の値にする）必要がある。しかし，図７のように各トランジスタPM41，PM42，PM43のドレイン電圧が異なると，電流を一致させることができない。

それに対して，図８の回路では，ゲートが同じバイアス電位PBCAに接続されたトランジスタPM41C，PM42C，PM43Cが，PM41，PM42，PM43のドレイン側に追加され，カスコード回路となっている。これにより，トランジスタPM41，PM42，PM43のドレイン電位はバイアス電位PBCAから閾値電圧高い電位になる。さらに，PM43Cのドレイン電位Vrefと，PM42C，PM41Cのドレイン電位は近い電位であることが好ましいので，PM41C，PM42C，PM４３Cのドレインに抵抗R47，R48を追加して，PM43Cのドレインとグランドとの間のR45，R43，Q41の回路と同等の構成にしている。これらの抵抗R47，R48と，カスコード回路により，PM41，PM42，PM43によるカレントミラー回路の電流精度を向上できる。

同様に，PM44，PM45によるカレントミラー回路においても，そのドレイン側に，ゲートが同じバイアス電位PBCAに接続されたPM44C，PM45Cを追加してカスコード接続にして，カレントミラーの電流精度を改善している。

上記の構成以外は，図８の回路は，図７の回路と同様である。

［第１の実施の形態の変形例］
図６の第１の実施の形態のバンドギャップ回路においても，図８のカスコード接続のカレントミラー回路と，抵抗R47，R48とを設けることが好ましい。すなわち，図６のバンドギャップ回路におけるPM41，PM42，PM43のカレントミラー回路を，図８のPM41，PM42，PM43とそれらにそれぞれカスコード接続されるPM41C，PM42C，PM43Cとからなるカレントミラー回路に置き換えることが好ましい。同様に，図６のバンドギャップ回路におけるPM44，PM45のカレントミラー回路を，図８のPM44，PM45とそれらにそれぞれカスコード接続されるPM44C，PM45Cとからなるカレントミラー回路に置き換えることが好ましい。

［オペアンプの回路図］
図9は，図6，図7，図8のバンドギャップ回路のオペアンプAMP41，AMP42の回路例を示す図である。図9において，GNDはGND端子（0V）を，VDDはプラスの電源端子を，AMPOUTは出力を，AMPINPはプラスの入力端子を，AMPINMはマイナスの入力端子を，PBCA，NBCAはカスコード回路用のバイアス電位を，PBAは差動対のテイル電流用のバイアス電位を，NMn（nは整数など）はNMOSトランジスタを，PMn（nは整数など）はPMOSトランジスタを，示している。

入力端子AMPINP，AMPINMの電位差に応じて，例えば，AMPINP＜AMPINMであれば，PMA2よりPMA3がより導通し，PMA3のドレイン電位が上昇，PMA2のドレイン電位が下降し，NMA4がNMA2より導通し，出力AMPOUTの電位が下降する。

図６，図７，図８においてオペアンプAMP41，AMP42の出力は，PMOSトランジスタのゲートに接続されるので，出力段のトランジスタNMA4による引き込み電流やPMA5による出力電流をそれほど大きくする必要がない。したがって，図9のような1段構成のアンプ構成にしている。

図10は，図6，図7，図8のバンドギャップ回路のオペアンプAMP43，AMP44の回路例を示す図である。図10において，GNDはGND端子（0V）を，VDDはプラスの電源端子を，AMPOUTは出力を，AMPINPはプラスの入力端子を，AMPINMはマイナスの入力端子を，PBCA，NBCAはカスコード回路用のバイアス電位を，PBAは差動対のテイル電流用のバイアス電位を，NMn（nは整数など）はNMOSトランジスタを，PMn（nは整数など）はPMOSトランジスタを，示している。

基本的な動作は，図9と同じである。ただし，オペアンプAMP43，AMP44の出力は負荷電流を出力（ソース）あるいは吸収（シンク）する必要がある。したがって，図10のような2段構成のアンプ構成にしている。つまり，図９の回路の出力段に，さらに，PMA6，PMA6C，NMA5からなる出力回路を設けて，２段構成にしている。これにより，図１０では，電流出力能力と電流吸収能力が，図９より大きくなっている。

［本実施の形態における基準電圧Vrefの温度特性］
図11は，図8の第１の実施の形態のバンドギャップ回路の出力基準電圧Vrefの電位と温度の関係の一例を示す図である。この例のバンドギャップ回路は，図８の回路において，図９，図１０のオペアンプを使用し，それぞれのオペアンプがオフセット電圧がゼロで理想的に動作している場合の温度と基準電圧の関係を示している。

この例では，-40℃から125℃（図11では150℃までプロットしている）の温度範囲で，2mVの電圧範囲に収まっている。この設計例では，図2の5mVの電圧変動に対して1/2くらいの電圧変動に改善されている。図11に示されるように，図8のバンドギャップ回路により，基準電圧の温度変動を抑制できる。

［第１，第２の実施の形態のバンドギャップ回路の変形例］
図12は，図７に示した第２の実施の形態におけるバンドギャップ回路の変形例を示す図である。この変形例は，図６，８に示したバンドギャップ回路にも適用可能である。

図12において，Qn（nは整数など）はpnpバイポーラトランジスタを，Rn（nは整数など）は抵抗を，AMP51からAMP54，AMP11はオペアンプ回路を，GNDはGND端子（0V）を，VDDはプラスの電源端子を，Vrefは出力基準電位を，NIM1，VBE43，NIM3，VBE42，VBE41，BVBE42，IP，IMは内部のノードを，PMn（nは整数など）はPMOSトランジスタを，VBGR2はVrefとは独立の回路で発生したBGR電圧を，SEL1はセレクタを，VSEL1はSEL1の出力電圧を，VDIV1からVDIV4はVBGR2の分圧電圧を，ADCTは，温度測定用のAD変換回路を，CTEMP1は，温度計回路を，Tempは温度計CTEMP1のデジタル温度出力を，示している。特に断らない限り，図7と対応するノード，素子には同じ符号を与えて，説明の重複を避けるものとする。

図12の回路と，図7の回路と異なる部分を説明する。図7では，説明を簡単にするために，アンプAMP41，AMP42，AMP43，AMP44は，単純な増幅機能を持つ回路として図示し説明した。ただし，実際の集積回路では，理想的なオペアンプを製造することはできず，製造したアンプ個体毎に，異なるオフセット電圧を持つ。オフセット電圧の原因は，例えば，アンプ中のMOSトランジスタの閾値電圧Vth差，チャネル長の差，応力の差，位置の違いによる温度の差，チャネル幅の差，など多岐にわたり，これをゼロとすることはできない。このため，図7の回路，あるいは図6の回路で，VBEの非線形成分を補償して基準電圧Vrefを高精度化したとしても，バンドギャップ回路で使用しているオペアンプのオフセット電圧が大きな値となっていると，結果として，基準電圧Vrefには，オフセット電圧に起因する誤差が含まれ，高精度な出力を得ることができない。

そこで，図12では，使用するアンプAMP51，AMP52，AMP53，AMP54のオフセット電圧を調整可能としている。図を単純にするために，AMP53にのみオフセット調整用の電圧VDIV3とVSEL1が供給される構成になっているが，他のアンプAMP51，AMP52，AMP54も同様にオフセット調整用の入力をもつものとする。

まず，オフセット調整用アンプのより具体的な回路例を，図13と図14に示す。図13は，AMP51，AMP52の回路例を示す図である。図14はAMP53，AMP54の回路例を示す図である。

先に，図14のAMP53の回路について簡単に説明する。図14において，GNDはGND端子（0V）を，VDDはプラスの電源端子を，AMPOUTは出力を，AMPINPはプラスの入力端子を，AMPINMはマイナスの入力端子を，PBCA，NBCAはカスコード回路用のバイアス電位を，PBAは差動対のテイル電流用のバイアス電位を，NMn（nは整数など）はNMOSトランジスタを，PMn（nは整数など）はPMOSトランジスタを，AUXINPはオフセット調整用の補助入力のプラスの入力端子を，AUXINMはオフセット調整用の補助入力のマイナスの入力端子を，示している。

図14のアンプ回路は，図10の２段構成のアンプ回路に，オフセット調整のためにPMS1，PMS2，PMS3を追加し，PMS2，PMS3で構成される差動対の出力電流（ドレイン電流）をPMA2，PMA3の差動対の出力電流（ドレイン電流）に加算する回路となっている。PMS1はPMS2，PMS3のテイル電流として働く。

図14において，PMA2，PMA3の差動対のゲートに，入力信号AMPINP，AMPINMが印加される。理想的には，入力AMPINP，AMPINMが同電位であれが，差動対PMA2，PMA3のドレインの出力電流は等しくなり，出力AMPOUTは，電源電圧の1/2の電位になる。しかし，差動対PMA2，PMA3の，例えば閾値電圧がずれている場合は，入力AMPINP，AMPINMが同電位であっても，差動対PMA2，PMA3の導通状態が異なり，いずれかのドレインの出力電流のほうが大きくなる。その結果，出力AMPOUTは，電源電圧の1/2の電位にならない。

そこで，オフセット調整用の回路PMS1，PMS2，PMS3を追加し，AUXINP，AUXINMのどちらかをより高い電位とすることで，差動対PMA2とPMA3のドレイン電流に，調整用回路PMS2，PMS3のドレイン電流が加算され，AUXINP，AUXINMの電位差で，出力AMPOUTの電位を調整できるようになる。つまり，AUXINP，AUXINMの電位差を，AMPINPとAMPINのオフセット電位をちょうど打ち消す電位とすることで，図14の回路の，入力AMPINPとAMPINMのオフセット電圧をゼロに調整できる。

図12において，図14のようなオフセット調整用差動対入力AUXINP，AUXINMに調整用の電位差を与えて，オフセット電圧をゼロに調整するアンプ回路を，AMP53に採用する。オフセット調整用の電位差VSEL1，VDIV3は，別に設けたQ51，Q52，R51，R52，R53，アンプAMP11からなるバンドギャップ回路の出力VBGR2を，抵抗R0-R64で分圧して生成する。

R51，R52，R53，AMP11，Q51，Q52からなるバンドギャップ回路は，図1の回路と同じである。これによりほぼ温度に依存しない出力VBGR2が生成される。このVBGR2の電位を抵抗R60，R61，R62，R63，R64で分圧し，VDIV1からVDIV4までの電位を発生する。VDIV1からVDIV4までの電位は，600mV近傍の電位で，1mVステップで異なる4つの電位の例である。つまり，電位VDIV3が一方のオフセット調整用電位としてAMP53に供給され，その電位VDIV3を基準に，より高い電位VDIV1，VDIV2と，同じ電位VDIV3と，より低い電位VDIV4の４つの電位から適切な電位が，他方のオフセット調整用電位としてAMP53に供給される。図12では，セレクタSEL1により，VDIV1からVDIV4の４つの電位からVSEL1が選択され与えられている。

図12において，他のアンプAMP51，AMP52，AMP54についても，同様のオフセット調整用電位を与えることで，オフセット電圧をゼロに調整することができる。

図12のアンプAMP53のオフセット電圧は，バンドギャップ電圧VBGR2に基づいて生成した電位差でゼロに調整できるが，オフセット電圧自体の値が温度依存性を持つので，温度によってオフセット調整用の電位をある程度変化させる必要がある。

そこで，図12の回路は，この目的のために温度計測回路CTEMP1を有する。例えば，バンドギャップ電圧VBGR2を基準電圧として，Q51のVBEをAD変換器ADCTでAD変換すると，温度に対応したデジタル温度出力Tempが得られる。そこで，あらかじめ測定し，決定しておいた温度毎のそれぞれのオフセット調整用電位を，温度計測結果Tempを利用して，セレクタSEL1により選択することで，温度変化に対応した適切なオフセット調整用入力電位をアンプAMP53に与えることができる。

トランジスタのベース・エミッタ間電圧VBEは温度とともに減少するのに対して，バンドギャップ電圧VBGR2は温度によらずほぼ一定の電位である。そこで，バンドギャップ電圧VBGR2を基準電圧とするAD変換器ADCTにより，VBEをAD変換することで，温度とともに減少するデジタル変換値が得られる。

次に，図13に示したアンプAMP51，AMP52について説明する。図１３において，GNDはGND端子（0V）を，VDDはプラスの電源端子を，AMPOUTは出力を，AMPINPはプラスの入力端子を，AMPINMはマイナスの入力端子を，PBCA，NBCAはカスコード回路用のバイアス電位を，PBAは差動対のテイル電流用のバイアス電位を，NMn（nは整数など）はNMOSトランジスタを，PMn（nは整数など）はPMOSトランジスタを，AUXINPはオフセット調整用の補助入力のプラスの入力端子を，AUXINMはオフセット調整用の補助入力のマイナスの入力端子を，示している。

図13のアンプ回路は，図9の１段構成のアンプ回路に，オフセット調整のためにPMS1，PMS2，PMS3を追加し，PMS2，PMS3で構成される差動対の出力電流（ドレイン電流）をPMA2，PMA3の差動対の出力電流（ドレイン電流）に加算する回路となっている。PMS1はPMS2，PMS3のテイル電流として働く。

そのアンプ回路の動作は，図14のアンプ回路と同様であり，オフセット調整用の入力信号UXINPとAUXINMの電位差を調整することで，アンプ回路AMPINPとAMPINMのオフセット電圧をゼロに調整する。

以上のように，図１２のバンドギャップ回路では，アンプ回路をオフセット電圧調整可能な構成にし，別途設けたバンドギャップ回路の出力電圧を基準に生成した分圧電圧から，オフセット調整電位を選択してアンプ回路に供給している。また，そのオフセット調整電位も温度変化に対応して調整しているので，温度依存性のあるオフセット電圧を正確に調整することができる。これにより，バンドギャップ回路は基準電圧Vrefを高精度に生成することができる。

［本実施の形態のバンドギャップ回路を有するマイクロコントローラ］
図15は，本実施の形態のバンドギャップ回路を有するマイクロコントローラの回路を示す図である。

図15において，Rn（nは整数など）は抵抗を，GNDはGND端子（0V）を，VDDはプラスの電源端子を，BGR1は図12で示したバンドギャップ回路と同様の回路を，Vrefはバンドギャップ回路BGR1の出力基準電位を，VBGR2は図12のVBGR2と同じ電位を，VDIV1からVDIVnはVBGR2を分圧した電位を，SEL1からSELmはセレクタ回路を，VSEL1からVSELmは各セレクタ回路の出力を，CSEL1からCSELmは各セレクタの制御信号を，FLASH1はフラッシュメモリを，REG1はADコンバータADC1の基準電圧を供給する電圧レギュレータを，EAMP1はREG1内の誤差アンプを，PMn（nは整数など）はPMOSトランジスタを，VDIVR1はレギュレータ内部の分圧電位を，VREFはADCの基準電位を，CO1はVREFの安定化容量を，MCU1はマイクロコントローラを，ADC1はAD変換回路をVinはADCの入力電位を，ADCOはADC1のAD変換結果を，それぞれ示している。

レギュレータREG1内の誤差アンプEAMP1は，VDIVR1の電位とVrefの電位を一致させる帰還アンプとして働く。したがって，誤差アンプEAMP1が，基準電圧VREFを抵抗RR1,RR2で分圧した電圧VDIVR1と，バンドギャップ回路BGR１の基準出力Vrefとを一致するように動作することで，レギュレータ回路REG1例えば2.5Vの基準電圧VREFを発生することができる。

AD変換器ADC1は，VREFの電位を基準として，入力信号Vinをデジタル値ADCOに変換するので，VREFの電位には高い精度が求められる。このような目的を達成するために，図15のMCUでは，基準電位Vrefとして図12のバンドギャップ回路の出力基準電位Vrefを使用している。このVrefの高い精度を利用して，レギュレータ回路REG1がADCの基準電位VREFを発生するので，AD変換器ADC1は，高精度にデジタル値を出力することができる。

なお，図12では，図を単純にするために，アンプのオフセット電圧調整用のセレクタSEL1は1つだけを図示したが，図15ではm個のセレクタSEL1−SELmを有する例を示している。オフセット調整用の電位もVDIV1−VDIVnまでのn個としている。このように任意の数nの分圧電圧から任意の数mの電圧を選択し，BGR内部のオペアンプのオフセット電圧調整に使用する。

セレクタSEL1−SELmを制御する信号値CSEL1−CSELmは，フラッシュメモリFLASH1から読み出して使用すればよい。また，検出温度Tempに従って，例えば，用意しておいたテーブルを読み出し，適切な制御値CSEL1−CSELmを使用して，それぞれの温度で，バンドギャップ回路BGR1内部のオペアンプのオフセット電圧を調整することが望ましい。

図15のように，不揮発メモリFLASH1と，図12のようなバンドギャップ回路BGR1と，AD変換回路ADC1とを組み合わせることで，マイクロコントローラMCU1において，高精度な基準電圧を使用してAD変換を実行することが可能となる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
基準電圧を生成するバンドギャップ回路であって，
絶対温度に比例する第１電流でバイアスされた第１のPN接合素子と，前記第1電流と絶対温度に対して負の線形依存性を有する第２電流の加算電流でバイアスされ前記第１のPN接合素子より電流密度が低い第２のPN接合素子と，前記第２のPN接合素子のP側端子に一端が接続された第１の抵抗と，前記第１のPN接合素子のP側端子の電位と前記第１の抵抗の他端の電位とを一致させる第１のアンプと，前記第１のアンプの出力と前記第１の抵抗の他端との間に設けられた第２の抵抗と，前記第１のアンプの出力と前記第１のPN接合素子のP側端子との間に設けられた第３の抵抗とを有し，前記第１のアンプの出力に第１の電圧を生成する第１の回路と，
第１の温度依存性を有する第３電流でバイアスされた第３のPN接合素子と，前記第３電流でバイアスされ前記第３のPN接合素子より電流密度が低い第４のPN接合素子と，前記第４のPN接合素子のP側端子に一端が接続された第４の抵抗と，前記第３のPN接合素子のP側端子の電位と前記第４の抵抗の他端の電位とを一致させる第２のアンプとを有し，前記第３及び第４のPN接合素子のPN接合間電圧の差電圧が前記第４の抵抗に印加され前記第４の抵抗に第１の電流を生成する第２の回路と，
前記第２のPN接合素子に供給される前記第２電流を生成する電流生成回路と，
前記第１の回路の第３の抵抗に一端が接続された第５の抵抗を有し，前記第１の電流をカレントミラー回路を介して前記第５の抵抗に供給し，前記第５の抵抗の他端に前記基準電圧を生成する第３の回路とを有するバンドギャップ回路。

（付記２）
付記１において，
前記電流生成回路は，所定のPN接合素子のP側端子の電位と，一端が接地された第６の抵抗の他端の電位とを一致させる第３のアンプとを有し，前記第６の抵抗に前記第２電流が生成され，
前記第２電流は，前記第２のPN接合素子のP側端子に供給されるバンドギャップ回路。

（付記３）
付記１または２において，
前記カレントミラー回路は，前記第３のPN接合素子のP側端子，前記第４の抵抗の他端，前記第５の抵抗の他端それぞれと，電源電圧との間に設けられた第１，第２，第３のカレントミラー用トランジスタを有し，前記第１，第２，第３のカレントミラー用トランジスタのゲートに前記第２のアンプの出力電圧が供給されるバンドギャップ回路。

（付記４）
付記２において，
前記所定のPN接合素子は，前記第３のPN接合素子であるバンドギャップ回路。

（付記５）
基準電圧を生成するバンドギャップ回路であって，
絶対温度に比例する第１電流でバイアスされた第１のPN接合素子と，絶対温度に対して負の線形依存性を有する第２電流でバイアスされ前記第１のPN接合素子より電流密度が低い第２のPN接合素子と，前記第２のPN接合素子のP側端子を入力し当該P側端子の電位を出力する電圧生成回路と，前記電圧生成回路の出力に一端が接続された第１の抵抗と，前記第１のPN接合素子のP側端子の電位と前記第１の抵抗の他端の電位とを一致させる第１のアンプと，前記第１のアンプの出力と前記第１の抵抗の他端との間に設けられた第２の抵抗と，前記第１のアンプの出力と前記第１のPN接合素子のP側端子との間に設けられた第３の抵抗とを有し，前記第１のアンプの出力に第１の電圧を生成する第１の回路と，
第１の温度依存性を有する第３電流でバイアスされた第３のPN接合素子と，前記第３電流でバイアスされ前記第３のPN接合素子より電流密度が低い第４のPN接合素子と，前記第４のPN接合素子のP側端子に一端が接続された第４の抵抗と，前記第３のPN接合素子のP側端子の電位と前記第４の抵抗の他端の電位とを一致させる第２のアンプとを有し，前記第３及び第４のPN接合素子のPN接合間電圧の差電圧が前記第４の抵抗に印加され前記第４の抵抗に第１の電流を生成する第２の回路と，
前記第１の回路の第３の抵抗に一端が接続された第５の抵抗を有し，前記第１の電流をカレントミラー回路を介して前記第５の抵抗に供給し，前記第５の抵抗の他端に前記基準電圧を生成する第３の回路とを有するバンドギャップ回路。

（付記６）
付記５において，
前記電圧生成回路は，前記第２のPN接合素子のP側端子を第１の入力とし，出力を第２の入力とする第４のアンプを有するバンドギャップ回路。

（付記７）
付記５において，
前記第２のPN接合素子に供給される前記第２電流は，所定のPN接合素子のP側端子の電位と一端が接地された第６の抵抗の他端の電位とを一致させる第３のアンプを有し，前記第６の抵抗に前記第２電流を生成する電流生成回路により生成され，
前記第２電流は，前記第２のPN接合素子のP側端子に供給されるバンドギャップ回路。

（付記８）
付記７において，
前記所定のPN接合素子は，前記第３のPN接合素子であるバンドギャップ回路。

（付記９）
付記５において，
前記カレントミラー回路は，前記第３のPN接合素子のP側端子，前記第４の抵抗の他端，前記第５の抵抗の他端それぞれと，電源電圧との間に設けられた第１，第２，第３のカレントミラー用トランジスタを有し，前記第１，第２，第３のカレントミラー用トランジスタのゲートに前記第２のアンプの出力電圧が供給されるバンドギャップ回路。

（付記１０）
付記１乃至９のいずれかにおいて，
前記PN接合素子は，ベース・エミッタ間を短絡したバイポーラトランジスタであり，P側端子はエミッタであるバンドギャップ回路。

（付記１１）
付記１乃至９のいずれかにおいて，
前記カレントミラー回路は，カスコード接続構造の回路であるバンドギャップ回路。

（付記１２）
付記１乃至９のいずれかにおいて，
前記アンプ回路は，１対の入力信号が入力される差動対トランジスタと，当該差動対トランジスタに並列に設けられ，１対のオフセット調整用入力信号が入力されるオフセット調整用トランジスタ対とを有するバンドギャップ回路。

（付記１３）
付記１乃至９のいずれかに記載のバンドギャップ回路と，
前記バンドギャップ回路が出力する基準電圧に基づいて，アナログ信号をデジタル信号に変換するアナログ・デジタル変換回路とを有する集積回路装置。

Q41，Q42，Q43，Q44:第１乃至第４のPN接合素子
AMP41，AMP42，AMP43:アンプ回路
VLCTAT:第１の電圧
IPTAT：PTAT電流
ICTAT：CTAT電流

Claims (8)

1. 基準電圧を生成するバンドギャップ回路であって，
   絶対温度に比例する第１電流でバイアスされた第１のPN接合素子と，前記第１電流と絶対温度に対して負の線形依存性を有する第２電流の加算電流でバイアスされ前記第１のPN接合素子より電流密度が低い第２のPN接合素子と，前記第２のPN接合素子のP側端子に一端が接続された第１の抵抗と，前記第１のPN接合素子のP側端子の電位と前記第１の抵抗の他端の電位とを一致させる第１のアンプと，前記第１のアンプの出力と前記第１の抵抗の他端との間に設けられた第２の抵抗と，前記第１のアンプの出力と前記第１のPN接合素子のP側端子との間に設けられた第３の抵抗とを有し，前記第１のアンプの出力に第１の電圧を生成する第１の回路と，
   第１の温度依存性を有する第３電流でバイアスされた第３のPN接合素子と，前記第３電流でバイアスされ前記第３のPN接合素子より電流密度が低い第４のPN接合素子と，前記第４のPN接合素子のP側端子に一端が接続された第４の抵抗と，前記第３のPN接合素子のP側端子の電位と前記第４の抵抗の他端の電位とを一致させる第２のアンプとを有し，前記第３及び第４のPN接合素子のPN接合間電圧の差電圧が前記第４の抵抗に印加され前記第４の抵抗に第１の電流を生成する第２の回路と，
   前記第２のPN接合素子に供給される前記第２電流を生成する電流生成回路と，
   前記第１の回路の第３の抵抗に一端が接続された第５の抵抗を有し，前記第１の電流をカレントミラー回路を介して前記第５の抵抗に供給し，前記第５の抵抗の他端に前記基準電圧を生成する第３の回路とを有するバンドギャップ回路。
2. 請求項１において，
   前記電流生成回路は，前記第３のPN接合素子のP側端子の電位と，一端が接地された第６の抵抗の他端の電位とを一致させる第３のアンプとを有し，前記第６の抵抗に前記第２電流が生成され，
   前記第２電流は，前記第２のPN接合素子のP側端子に供給されるバンドギャップ回路。
3. 請求項１または２において，
   前記カレントミラー回路は，前記第３のPN接合素子のP側端子，前記第４の抵抗の他端，前記第５の抵抗の他端それぞれと，電源電圧との間に設けられた第１，第２，第３のカレントミラー用トランジスタを有し，前記第１，第２，第３のカレントミラー用トランジスタのゲートに前記第２のアンプの出力電圧が供給されるバンドギャップ回路。
4. 基準電圧を生成するバンドギャップ回路であって，
   絶対温度に比例する第１電流でバイアスされた第１のPN接合素子と，絶対温度に対して負の線形依存性を有する第２電流でバイアスされ前記第１のPN接合素子より電流密度が低い第２のPN接合素子と，前記第２のPN接合素子のP側端子を入力し当該P側端子の電位を出力する電圧生成回路と，前記電圧生成回路の出力に一端が接続された第１の抵抗と，前記第１のPN接合素子のP側端子の電位と前記第１の抵抗の他端の電位とを一致させる第１のアンプと，前記第１のアンプの出力と前記第１の抵抗の他端との間に設けられた第２の抵抗と，前記第１のアンプの出力と前記第１のPN接合素子のP側端子との間に設けられた第３の抵抗とを有し，前記第１のアンプの出力に第１の電圧を生成する第１の回路と，
   第１の温度依存性を有する第３電流でバイアスされた第３のPN接合素子と，前記第３電流でバイアスされ前記第３のPN接合素子より電流密度が低い第４のPN接合素子と，前記第４のPN接合素子のP側端子に一端が接続された第４の抵抗と，前記第３のPN接合素子のP側端子の電位と前記第４の抵抗の他端の電位とを一致させる第２のアンプとを有し，前記第３及び第４のPN接合素子のPN接合間電圧の差電圧が前記第４の抵抗に印加され前記第４の抵抗に第１の電流を生成する第２の回路と，
   前記第１の回路の第３の抵抗に一端が接続された第５の抵抗を有し，前記第１の電流をカレントミラー回路を介して前記第５の抵抗に供給し，前記第５の抵抗の他端に前記基準電圧を生成する第３の回路とを有するバンドギャップ回路。
5. 請求項４において，
   前記電圧生成回路は，前記第２のPN接合素子のP側端子を第１の入力とし，出力を第２の入力とする第４のアンプを有するバンドギャップ回路。
6. 請求項４において，
   前記第２のPN接合素子に供給される前記第２電流は，前記第３のPN接合素子のP側端子の電位と一端が接地された第６の抵抗の他端の電位とを一致させる第３のアンプを有し，前記第６の抵抗に前記第２電流を生成する電流生成回路により生成され，
   前記第２電流は，前記第２のPN接合素子のP側端子に供給されるバンドギャップ回路。
7. 請求項４において，
   前記カレントミラー回路は，前記第３のPN接合素子のP側端子，前記第４の抵抗の他端，前記第５の抵抗の他端それぞれと，電源電圧との間に設けられた第１，第２，第３のカレントミラー用トランジスタを有し，前記第１，第２，第３のカレントミラー用トランジスタのゲートに前記第２のアンプの出力電圧が供給されるバンドギャップ回路。
8. 請求項１乃至７のいずれかにおいて，
   前記第１乃至第４のPN接合素子は，ベース・コレクタ間を短絡したバイポーラトランジスタであり，P側端子はエミッタであるバンドギャップ回路。

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