JP4799167B2 - 基準電圧発生回路 - Google Patents

Description

本発明は、基準電圧発生回路に関し、特に、半導体チップ上に集積可能なバンドギャップ型定電圧発生回路に関する。

アナログ回路の設計等では各種のばらつき要因に対して安定な電圧を得る必要が生じる。例えば、高分解能のＡ／Ｄ変換器やＤ／Ａ変換器等では、その分解能を保証するため、温度補償をも考慮した高精度の基準電圧回路が必要となる。この様な目的で、例えば、複数のトランジスタ及び複数の抵抗からなり、出力電圧を出力するバンドギャップ回路と、供給電源との間に、複数のトランジスタからなる電流反転増幅器、及び複数のダイオード抵抗からなる起動回路を付加し、供給電源の変動に起因する出力電圧の変動を低減したバンドギャップ型定電圧発生回路が提案されている（特許文献１参照。）
図１６は、シリコンの絶対０度（０Ｋ）におけるバンドギャップ電圧（約１．２Ｖ）よりも低く温度依存性の無い基準電圧Ｖ_refを発生する基準電圧発生回路の一例である。又、図１７に図１６に示した基準電圧発生回路の動作電圧と動作電流の温度依存特性を模式的に示す。

図１６では、正の温度依存性を持った電流Ｉ₀₁を出力する電流源回路Ｃ₀₁と、負の温度依存性を持った電流Ｉ₀₂を出力する電流源回路Ｃ₀₂を設置し、電流Ｉ₀₁と電流Ｉ₀₂の和が温度依存特性を持たない一定の電流Ｉ₀₁₂となるように設定される。この電流Ｉ₀₁₂は、カレントミラー回路Ｃ₀₃によって所望のミラー比で折り返され電流Ｉ₀₁₃を出力する。Ｉ₀₁₃は抵抗Ｒ₁に印加され抵抗Ｒ₁の値に応じた電圧Ｖ_refを出力する。

図１８に図１６に示した基準電圧発生回路の電源電圧依存特性を示す。図１６に示した基準電圧発生回路ではＶ_DD電源電圧が低下しシリコンのバンドギャップ電圧（約１．２Ｖ）程度の低電圧領域になると、カレントミラー回路Ｃ₀₃の出力トランジスタ_P2のＶ_DＳが減少するため、電流Ｉ₀₁₃が低下し出力Ｖ_refが理想特性から大きく低下する。よって、低電圧領域では、基準電圧Ｖ_refの精度が悪化する不具合を生じる。

図１９に基準電圧発生回路の他の例を示す。図１９は、電流密度の異なるｐｎｐトランジスタＱ₁，Ｑ₂のＶ_BE電位差Ｖ₀をＲ₀によって電流Ｉ₁に変換し、抵抗Ｒ₁によりシリコンの０Ｋにおけるバンドギャップ電圧（約１．２Ｖ）近傍の電圧Ｖ_BGを作成する。この時、熱電圧Ｖ_Ｔ＝ｋＴ／ｑとし、Ｑ₁とＱ₂のＶ_BEをそれぞれＶ_BEQ1，Ｖ_BEQ2とし、Ｑ₁と並列接続されたＱ₂のエミッタ面積をそれぞれＳ_Q1，Ｓ_Q2とすると、
Ｖ₀＝Ｉ₁×Ｒ₀＝Ｖ_Ｔ×ln（（Ｓ_Q1／Ｓ_Q2）×（Ｒ₁／Ｒ₂）） …（１）
Ｖ_BG＝Ｖ_BEQ2＋Ｒ₁／Ｒ₀×Ｖ₀
＝Ｖ_BEQ2＋Ｒ₁／Ｒ₀×Ｖ_Ｔ×ln（（Ｓ_Q1／Ｓ_Q2）×（Ｒ₁／Ｒ₂）） …（２）
で表わせる。このＶ_Ｔは約０．０８６[ｍＶ／℃]で正の温度依存性を持ち、Ｖ_BEQ2はおよそ−１．９[ｍＶ／℃]程度の負の温度依存性を持つ。よって、Ｒ₁／Ｒ₀を温度依存特性を相殺する値に設定すると温度依存性の無いＶ_BGを出力できる。Ｖ_refはＶ_BGをブリーダ抵抗Ｒ₃，Ｒ₄の抵抗比で分割した電圧であり、Ｖ_BGと同様に温度依存性の無い一定の電圧となる。

通常、Ｖ_BGはシリコンのバンドギャップ電圧（約１．２Ｖ）近傍の電圧となるため、Ｒ₄／（Ｒ₃＋Ｒ₄）の比を１より小さく設定することで１．２Ｖ以下の電圧を出力可能であるが、Ｖ_DD電源電圧が１．２Ｖ程度以下の低電圧領域ではＶ_BGが低下しＶ_refは所望の値を出力できないという不具合を生じる。
特開平７−２３０３３２号公報

本発明は、バンドギャップ電圧以下の低い電源電圧でも動作し、電源電圧依存特性が小さく、温度補償された基準電圧を発生させることのできる基準電圧発生回路を提供することを目的とする。

上記目的を達成するために、本発明の第１の態様は、（イ）第１の基準電圧発生素子が生成する負の温度依存性を有する第１基準電圧と、この第１の基準電圧発生素子より電流密度の低い第２の基準電圧発生素子が生成する負の温度依存性を有する第２基準電圧との差を、第１及び第２の基準電圧の差に比例した第１の電流量に変換する第１の電流変換回路と、（ロ）第１又は第２の基準電圧を、この基準電圧に比例した第２の電流量に変換する第２の電流変換回路と、（ハ）第１の電流量から第２の電流量を減じ、第３の電流量を生成する電流減算回路と、（ニ）第３の電流量を電圧変換して正の温度依存性を有する温度特性補償電圧を生成する電流電圧変換回路と、（ホ）第１基準電圧と温度特性補償電圧とを加算し、この加算した値を基準電圧として出力する電圧加算回路とを備える基準電圧発生回路であることを特徴とする。

本発明の第２の態様は、（イ）第１電源と第２電源間の第１電流経路に設けられ、第２電源の電位に一端の電位が固定され、他端を第１ノードに接続し、この第１ノードに負の温度依存性を有する第１基準電圧を発生する第１の基準電圧発生素子と、（ロ）第１電源と第２電源間の第２電流経路に設けられ、第２電源の電位に一端の電位が固定され、第１の基準電圧発生素子より電流密度の低く、他端に負の温度依存性を有する第２基準電圧を発生する第２の基準電圧発生素子と、この第２の基準電圧発生素子の他端に一端を接続され、他端を第２ノードに接続する第１の抵抗素子からなる直列回路と、（ハ）第１基準電圧と、第２ノードに生じる第２基準電圧と第１の抵抗素子に発生する電圧の和とを比較し、第１及び第２電流経路に一定の比で電流を供給し、第１及び第２基準電圧の差から正の温度依存性を有する第１の電流量を、第１の抵抗素子に流す第１の電流制御回路とを備える基準電圧発生回路であることを特徴とする。第２の態様に係る基準電圧発生回路では、第１の電流量から負の温度依存性を有する第２の電流量を減じ、正の温度依存性を有する第３の電流量を生成し、この第３の電流量を正の温度依存性を有する電圧に変換し、この正の温度依存性を有する電圧と第１又は第２ノードの電圧とを加算して、基準電圧を発生する。

本発明によれば、バンドギャップ電圧以下の低い電源電圧でも動作し、電源電圧依存特性が小さく、温度補償された基準電圧を発生させることのできる基準電圧発生回路を提供することができる。

次に、図面を参照して、本発明の第１〜第９の実施の形態を説明する。以下の図面の記載において、同一又は類似の回路素子等の構成要素には同一又は類似の符号を付している。但し、図面は模式的なものであり、以下に示す第１〜第９の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、回路構成のトポロジーや、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。

図１は、本発明の第１〜第９の実施の形態に係る基準電圧発生回路の論理的な構成を示すブロック図である。図１に示す基準電圧発生回路は、第１の基準電圧発生素子が生成する負の温度依存性を有する第１基準電圧Ｖ_BEQ2と、この第１の基準電圧発生素子より電流密度の低い第２の基準電圧発生素子が生成する負の温度依存性を有する第２基準電圧Ｖ_BEQ1との差Ｖ₁₁を、第１及び第２の基準電圧の差に比例した第１の電流量Ｉ₁₁に変換する第１の電流変換回路Ｃ₁₁と、第１基準電圧Ｖ_BEQ2＝Ｖ_BEQ1＋Ｖ₁₁又は第２基準電圧Ｖ_BEQ1を、第１基準電圧Ｖ_BEQ2＝Ｖ_BEQ1＋Ｖ₁₁又は第２基準電圧Ｖ_BEQ1に比例した第２の電流量Ｉ₂₁に変換する第２の電流変換回路Ｃ₁₂と、第１の電流量Ｉ₁₁から第２の電流量Ｉ₂₁を減じ第３の電流量Ｉ₃₁＝Ｉ₁₁−Ｉ₂₁を出力する電流減算回路Ｃ₁₃と、第３の電流量Ｉ₃₁を電圧変換して正の温度依存性を有する温度特性補償電圧Ｖ₃₁を生成する電流電圧変換回路Ｃ₁₅と、第１基準電圧Ｖ_BEQ1と温度特性補償電圧Ｖ₃₁とを加算し、この加算した値Ｖ_ref＝Ｖ_BEQ2＋Ｖ₃₁を基準電圧Ｖ_refとして出力する電圧加算回路Ｃ₁₆とを備える。

「第１の基準電圧発生素子」及び「第２の基準電圧発生素子」としては、電流密度を変えｐｎ接合ダイオード、電流密度の互いに異なるダイオード接続されたバイポーラトランジスタや電流密度の互いに異なるダイオード接続されたＭＯＳトランジスタが使用可能である。

ｐｎ接合ダイオードの場合は、電流密度の互いに異なるｐｎ接合の順方向電圧Ｖ_f特性、ダイオード接続されたバイポーラトランジスタの場合は電流密度の互いに異なるバイポーラトランジスタのベースエミッタ間電圧Ｖ_BE特性、ダイオード接続されたＭＯＳトランジスタの場合は、電流密度の互いに異なるＭＯＳトランジスタの弱反転領域特性が第１基準電圧及び第２基準電圧として使用可能である。

例えば、ｐｎ接合の順方向電圧の差を用いる場合は、図１に示す基準電圧発生回路の第１の電流変換回路Ｃ₁₁は、電流密度を変えたｐｎ接合の順方向電圧の差をその電圧に比例した第１の電流量Ｉ₁₁に変換する。第２の電流変換回路Ｃ₁₂は、ｐｎ接合の順方向電圧をその電圧に比例した第２の電流量Ｉ₂₁に変換する。なお、図１では、ｐｎ接合の順方向電圧に依存する第１の電圧Ｖ₁（＝Ｖ_BEQ2＝Ｖ_BEQ1＋Ｖ₁₁）を発生する電圧発生回路Ｃ₁₄を示しているが、図１は論理的な回路構成を示しているためであり、現実の回路としては、第１の電流変換回路Ｃ₁₁の第１の基準電圧発生素子又は第２の電流変換回路Ｃ₁₂の第２の基準電圧発生素子が生成する第２基準電圧を用いて、第１の電圧Ｖ₁（＝Ｖ_BEQ2＝Ｖ_BEQ1＋Ｖ₁₁）を発生するようにすることができる。

図２（ａ）に図１に論理的な構成を示した基準電圧発生回路の動作電圧の温度依存特性を、図２（ｂ）に図１の基準電圧発生回路の動作電流の温度依存特性を、それぞれ模式的に示す。電流密度を変えた２種類のｐｎ接合電位をＶ_f1，Ｖ_f2とすると、Ｖ₀＝Ｖ_f1−Ｖ_f2で示される電位差は絶対０度（０Ｋ）を原点とする正の温度依存性を持った値となる。これを抵抗素子などで電流変換した第１の電流量Ｉ₁₁は、同じく０Ｋを原点とする正の温度依存性を持った電流となる。又、ｐｎ接合電位Ｖ_f1は、負の温度依存性を持った値となる。これを抵抗素子などで電流変換した第２の電流量Ｉ₂₁は、負の温度依存性を持った電流となる。第１の電流量Ｉ₁₁から第２の電流量Ｉ₂₁を減じた第３の電流量Ｉ₃₁＝Ｉ₁₁−Ｉ₂₁は、図２（ｂ）に示すように、温度Ｔ₀を原点に増加する電流Ｉ₃₁となる。ｐｎ接合の順方向電圧に依存する第１の電圧を例えばＶ_f1とし、電流Ｉ₃₁を抵抗素子などで電圧に変換した電圧を第２の電圧（温度特性補償電圧）Ｖ₂とし、この和が温度依存特性を持たない比率で加算した電圧をＶ_refとすると、Ｖ_ref＝Ｖ_f1＋Ｖ₂は図２（ａ）に示すように定電圧になる。

このとき、非常に低い温度Ｔ₀以上の温度領域において、Ｖ_refは温度Ｔ₀におけるｐｎ接合順方向電圧Ｖ_f1の値と等しく温度依存性の無い電圧を出力する。この値は、シリコンの絶対０度（０Ｋ）におけるバンドギャップ電圧（約１．２Ｖ）よりも低い電圧となる。このＴ₀は、例えばＶ_ref＝０．８Ｖに設定した場合、−１００℃程度以下の値となり通常のＩＣの最低動作温度条件よりも小さな値となるため、低温での動作範囲が制限されることは無い。

上記効果は、ｐｎ接合のＶ_f特性の代わりにｐｎｐトランジスタなどのバイポーラトランジスタのＶ_BE特性や、ダイオード接続されたＭＯＳトランジスタの弱反転領域特性を利用しても同様の効果が得られる。

（第１の実施の形態）
図３に本発明の第１の実施の形態に係る基準電圧発生回路の回路構成の一例を示す。図３の基準電圧発生回路は、ベースとコレクタ端子を共にＧＮＤ電源に接続しダイオード接続したｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ₂と、ベースとコレクタ端子を共にＧＮＤ電源に接続した（ダイオード接続した）単位素子を複数個並列接続させ、ｐｎｐトランジスタＱ₂よりエミッタ電流密度を低くしたｐｎｐトランジスタ（第２の基準電圧発生素子）Ｑ₁と、出力端子Ｖ_refとｐｎｐトランジスタＱ₁のエミッタ間に直列接続された抵抗素子Ｒ₃₁及びＲ₁₁と、出力端子Ｖ_refとｐｎｐトランジスタＱ₂のエミッタ間に接続された抵抗素子Ｒ₃₂と、抵抗素子Ｒ₃₁と抵抗素子Ｒ₁₁の接続点（第２ノード）Ｘ₁₁を正（＋）入力端子に接続し抵抗素子Ｒ₃₂とｐｎｐトランジスタＱ₂との接続点（第１ノード）Ｘ₁₂（＝Ｘ₁₀）を負（−）入力端子に接続した第１差動増幅回路Ａ₁と、Ｖ_DD電源をソースに接続し出力端子Ｖ_refをドレインに接続し第１差動増幅回路Ａ₁の出力をゲートに接続したｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀と、一端をＧＮＤ電源に接続した抵抗素子Ｒ₂₀と、抵抗素子Ｒ₃₂とｐｎｐトランジスタＱ₂の接続点（第１ノード）Ｘ₁₂（＝Ｘ₁₀＝Ｘ₂₂）を負（−）入力端子に接続し抵抗素子Ｒ₂₀の他方の端子（ノード）Ｘ₂₀を正（＋）入力端子に接続した第２差動増幅回路Ａ₂と、それぞれＶ_DD電源をソースに接続し第２差動増幅回路Ａ₂の出力をゲートに接続したｐＭＯＳトランジスタＰ₂₀，Ｐ₂₁，Ｐ₂₂と、ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀のドレインを第３ノードＸ₂₀で抵抗素子Ｒ₂₀の他端に接続し、ｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ_2１のドレインを抵抗素子Ｒ₃₁とＲ₁₁の接続点（第２ノード）Ｘ₁₁に接続し、ｐＭＯＳトランジスタＰ₂₂のドレインを抵抗素子Ｒ₃₂とｐｎｐトランジスタＱ₂の接続点（第１ノード）Ｘ₁₂（＝Ｘ₁₀＝Ｘ₂₂）に接続している。

図４に示すように、第１差動増幅回路Ａ₁及び第２差動増幅回路Ａ₂は、第１電源Ｖ_DDにソースを接続し、ゲートとドレインとを短絡したｐＭＯＳトランジスタＰ₁₀₁と、第１電源Ｖ_DDにソースを接続し、ｐＭＯＳトランジスタＰ₁₀₁のゲートにゲートを接続したｐＭＯＳトランジスタＰ₁₀₂と、ｐＭＯＳトランジスタＰ₁₀₁のドレインにドレインを接続し定電流源Ｋ₁₂₀にソースを接続したｎＭＯＳトランジスタＮ₁₀₁と、ｐＭＯＳトランジスタＰ₁₀₂のドレインにドレインを接続し定電流源Ｋ₁₂₀にソースを接続したｎＭＯＳトランジスタＮ₁₀₂とを備え、ｎＭＯＳトランジスタＮ₁₀₁のゲートを正（＋）入力端子、ｎＭＯＳトランジスタＮ₁₀₂のゲートを負（−）入力端子、ｎＭＯＳトランジスタＮ₁₀₂のドレインを出力端子としている。

図３に示す第１の実施の形態に係る基準電圧発生回路を、図１に示したブロック図に対応させると、図１に示したブロック図の第１の電流変換回路Ｃ₁₁は、第１電源Ｖ_DDと第２電源（ＧＮＤ）間に設けられ第２電源（ＧＮＤ）に一端を接続されたダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ₂と、第２電源（ＧＮＤ）に一端を接続された、ダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ₂より電流密度の低いダイオード接続されたｐｎｐトランジスタ（第２の基準電圧発生素子）Ｑ₁と第１の抵抗素子Ｒ₁₁からなる直列回路（Ｑ₁，Ｒ₁₁）と、ダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ₂に発生するベース・エミッタ間電圧（ｐｎ接合順方向電圧）Ｖ_BEQ2で規定される第１の電圧とダイオード接続されたｐｎｐトランジスタ（第２の基準電圧発生素子）Ｑ₁に発生するベース・エミッタ間電圧（ｐｎ接合順方向電圧）Ｖ_BEQ1で規定される電圧と第１の抵抗素子Ｒ₁₁に発生する電圧Ｖ₁₁の和（Ｖ_BEQ1＋Ｖ₁₁）となる第２の電圧を比較しダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ₂及び直列回路（Ｑ₁，Ｒ₁₁）に一定の比で電流を供給し第１の電圧と第２の電圧が等しくなる様に制御する第１の電流制御回路（Ａ₁，Ｐ₀）とを備える。第１の電流制御回路（Ａ₁，Ｐ₀）は、第１ノードＸ₁₀の第１の電圧を負（−）入力端子に接続し、第２ノードＸ₁₁の第２の電圧を正（＋）入力端子に接続し、第１の電圧と第２の電圧を比較する第１差動増幅回路Ａ₁と、第２電源Ｖ_DDに一端を接続し、他端を出力ノードＸ₃₁に接続し、ゲートを第１差動増幅器Ａ₁の出力端子に接続したｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀とを備える。

そして、第１の電流変換回路Ｃ₁₁は、ダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ₂のベース・エミッタ間電圧（ｐｎ接合順方向電圧）Ｖ_BEQ2とダイオード接続されたｐｎｐトランジスタ（第２の基準電圧発生素子）Ｑ₁のベース・エミッタ間電圧（ｐｎ接合順方向電圧）Ｖ_BEQ1との差Ｖ₁₁＝Ｖ_BEQ2−Ｖ_BEQ1から正の温度依存を持った第１の電流量Ｉ₁₁に変換する。

図１に示したブロック図の第２の電流変換回路Ｃ₁₂は、第１電源Ｖ_DDと第２電源（ＧＮＤ）間の第３電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、他端を第３ノードＸ₂₀に接続した第２の抵抗素子Ｒ₂₀と、第３ノードＸ₂₀と第１電源Ｖ_DD間に接続されたｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀と、第１ノードＸ₁₂の電位と、第３ノードＸ₂₀の電位を比較する第２差動増幅器Ａ₂と、第１電源Ｖ_DDと第１ノードＸ₁₁の間に接続され、ゲートに第２差動増幅器Ａ₂の出力を接続し、ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀とカレントミラーを構成するｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ₂₁とを更に備える。第１ノードＸ₁₂の電位と第３ノードＸ₂₀の電位とが等しくなる様にｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀及びｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ₂₁を制御し、ｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ₂₁から負の温度依存性を持った第２の電流量の電流Ｉ₂₁を第２ノードＸ₁₁に出力する。カレントミラーを構成するｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀とｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ₂₁に、第２差動増幅器Ａ₂を加えて、第２の電流制御回路（Ａ₂，Ｐ₂₀、Ｐ₂₁）を構成している。

図１に示したブロック図の電圧加算回路Ｃ₁₆は、第１電源Ｖ_DDと第２電源（ＧＮＤ）間に設けられ一端を直列回路（Ｑ₁，Ｒ₁₁）に直列接続され他端に第１の電流制御回路Ａ₁の出力電流に応じた電流が供給される第３の抵抗素子Ｒ₃₁を設け、この第３の抵抗素子Ｒ₃₁の一端に第２の電流変換回路Ｃ₁₂の出力電流Ｉ₂₁を供給することで、第３の抵抗素子Ｒ₃₁に正の温度依存を持った第１の電流量Ｉ₁₁から負の温度依存を持った第２の電流量Ｉ₂₁を減じた第３の電流量Ｉ₃₁＝Ｉ₁₁−Ｉ₂₁を発生させ、第３の抵抗素子Ｒ₃₁の他端に温度補償された電源電圧に依存しないバンドギャップ電圧以下の電圧Ｖ_ref＝Ｖ_BEQ2＋Ｖ₃₁を出力させる。これにより、第１の電流制御回路Ａ₁の帰還作用によって第１電源Ｖ_DDの電圧がバンドギャップ電圧以下であっても電圧依存がより小さくなる様にしている。

図５（ａ）に図３に示した第１の実施の形態に係る基準電圧発生回路の動作電圧の温度依存特性を、図５（ｂ）に図３の基準電圧発生回路の動作電流の温度依存特性を、それぞれ模式的に示す。ｐｎｐトランジスタＱ₁，Ｑ₂のベース・エミッタ間電圧Ｖ_BEをそれぞれＶ_BEQ1，Ｖ_BEQ2とすると、エミッタ電流密度の違いからＶ₁₁＝Ｖ_BEQ2−Ｖ_BEQ1なる電位差を発生する。第１差動増幅回路Ａ₁は正（＋）入力端子と負（−）入力端子を同電位に保つ様にフィードバック制御し、抵抗素子Ｒ₁₁によってベース・エミッタ間電圧Ｖ_BEの電位差Ｖ₁₁に応じた電流Ｉ₁₁を発生する電流変換回路を構成する。又、第２差動増幅回路Ａ₂は正（＋）入力端子と負（−）入力端子を同電位に保つ様にフィードバック制御し、ベース・エミッタ間電圧Ｖ_BEQ2を抵抗素子Ｒ₂₀によって電圧電流変換しカレントミラー構成のｐＭＯＳトランジスタＰ₂₀，Ｐ₂₁，Ｐ₂₂によりドレイン電流Ｉ₂₀，Ｉ₂₁，Ｉ₂₂を出力する電圧電流変換回路を構成する。Ｉ₂₁，Ｉ₂₂は、それぞれｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ_2１，Ｐ₂₂によって、Ｉ₂₀に依存した電流として出力されそれぞれＱ₁とＱ₂のエミッタ電流Ｉ₁₁，Ｉ₁₂にそれぞれ注入される。よって、抵抗素子Ｒ₃₁とＲ₃₂にそれぞれに流れる電流Ｉ₃₁，Ｉ₃₂は、
Ｉ₃₁＝Ｉ₁₁−Ｉ₂₁ …（３）
Ｉ₃₂＝Ｉ₁₂−Ｉ₂₂ …（４）
となる。それぞれＩ₁₁，Ｉ₁₂からＩ₂₁，Ｉ₂₂を減じた電流として出力されることで、図１に示したブロック図の電流減算回路Ｃ₁₃を構成する。又、抵抗素子Ｒ₃₁，Ｒ₃₂は、図１に示したブロック図の電流電圧変換回路Ｃ₁₅を構成し、Ｉ₃₁，Ｉ₃₂は、それぞれ抵抗素子Ｒ₃₁，Ｒ₃₂により第２の電圧（温度特性補償電圧）Ｖ₂（＝Ｖ₃₁）を形成する。第２の電圧（温度特性補償電圧）Ｖ₂（＝Ｖ₃₁）は、ベース・エミッタ間電圧Ｖ_BEQ2（＝Ｖ_BEQ1＋Ｖ₁₁）に加算され出力電圧Ｖ_refを出力する。

ここで、熱電圧をＶ_Ｔ（＝ｋＴ／ｑ）、ｐｎｐトランジスタＱ₁とＱ₂のエミッタ面積をそれぞれＳ_Q1，Ｓ_Q2、ｐＭＯＳトランジスタＰ₂₀，Ｐ₂₁，Ｐ₂₂のカレントミラー比Ｉ₂₀：Ｉ₂₁：Ｉ₂₂＝ｐ：ｑ：ｒとするとＶ₁₁，Ｉ₁₁，Ｉ₁₂は、
Ｖ₁₁＝Ｉ₁₁×Ｒ₁₁＝Ｖ_Ｔ×ln((Ｓ_Q1／Ｓ_Q2) ×(Ｉ₁₂／Ｉ₁₁)) …（５）
Ｉ₁₁＝Ｉ₂₁＋Ｉ₃₁
＝（(Ｖ_BEQ2／Ｒ₂₀)×(ｑ／ｐ)）＋(Ｖ_ref−Ｖ_BEQ2)／Ｒ₃₁ …（６）
Ｉ₁₂＝Ｉ₂₂＋Ｉ₃₂
＝（(Ｖ_BEQ2／Ｒ₂₀)×(ｒ／ｐ)）＋(Ｖ_ref−Ｖ_BEQ2)／Ｒ₃₂ …（７）
と表わせる。更に、
Ｋ＝(１／Ｒ₂₀)×(ｑ／ｐ)＝(１／ｍ)×(１／Ｒ₂₀)×(ｒ／ｐ) …（８）
Ｌ＝１／Ｒ₃₁＝１／(ｎ×Ｒ₃₂) …（９）
と置き、式（６），（７）に代入するとＩ₁₂／Ｉ₁₁は、
Ｉ₁₂／Ｉ₁₁＝(ｍ×Ｖ_BEQ2×Ｋ＋ｎ×Ｌ×(Ｖ_ref−Ｖ_BEQ2))／(Ｖ_BEQ2×Ｋ＋Ｌ×(Ｖ_ref−Ｖ_BEQ2))
…（１０）
となる。簡単化のために式（１０）において例えばｍ＝ｎとすると、Ｉ₁₂／Ｉ₁₁＝ｍ（＝ｎ）となる。この場合、
Ｉ₁₁＝Ｖ_Ｔ×ln（(Ｓ_Q1／Ｓ_Q2)×ｍ）／Ｒ₁₁ …（１１）
と表わせる。又、
Ｉ₂₁＝(Ｖ_BEQ2／Ｒ₂₀)×(ｑ／ｐ) …（１２）
であるから、出力電圧Ｖ_refは、
Ｖ_ref＝Ｖ_BEQ2＋Ｖ₃₁
＝Ｖ_BEQ2＋Ｒ₃₁×（Ｉ₁₁−Ｉ₂₁）
＝Ｖ_BEQ2＋Ｒ₃₁×（Ｖ_Ｔ×ln（(Ｓ_Q1／Ｓ_Q2)×ｍ）／Ｒ₁₁−(Ｖ_BEQ2／Ｒ₂₀)×(ｑ／ｐ)） …（１３）
と表わせる。この式（１３）にはＶ_DD電源の電圧に依存する項が無いのでＶ_refはＶ_DD依存の無い電圧として定電圧動作を行なう。又、一般的にｐｎｐトランジスタのベース・エミッタ間電圧Ｖ_BEはおよそ−１．９[ｍＶ／℃]程度の負の温度依存性を持つ。又、Ｉ₁₁はＶ_Ｔに依存し約０．０８６ｍＶ×ln（（Ｓ_Q1／Ｓ_Q2）×ｍ）／Ｒ₁₁[Ａ／℃]の正の温度依存性を持つ。Ｉ₂₁は−１．９ｍＶ／Ｒ₂₀×（ｑ／ｐ）[Ａ／℃]で表わされる負の温度依存性を持つ。Ｒ₁₁，Ｒ₂₀，Ｒ₃₁，ｍ，ｐ，ｑ，Ｓ_Q1，Ｓ_Q2等の値を適宜設定することで図５に示した通り温度依存性の無いＶ_ref電圧を得ることが可能となる。

ここで、Ｖ_DDが低下した場合の動作について更に詳細に説明する。Ｖ_DDが低下すると、ｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀のＶ_DＳが低下しＩ₃₁，Ｉ₃₂が減少しようとする。この時、電流Ｉ₁₁，Ｉ₁₂が減少し、第１差動増幅回路Ａ₁の正（＋）入力端子が負（−）入力端子より小さくなると、ｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀のゲートを下げＩ₃₁，Ｉ₃₂を増やす方向にフードバック制御する。これにより、Ｉ₁₁，Ｉ₁₂が増加し第１差動増幅回路Ａ₁の正（＋）入力端子と負（−）入力端子が等しい点で安定しようと動作する。又、ｐＭＯＳトランジスタＰ₂₀，Ｐ₂₁，Ｐ₂₂は、第１差動増幅回路Ａ₁及び第２差動増幅回路Ａ₂のオフセットを無視すると、Ｖ_DＳが等しくなる。よって、Ｖ_DD変動によるチャネル長変調の影響は３つのトランジスタでまったく同じに作用するため、Ｖ_DＳの違いによるカレントミラー電流比の設計値からのずれは非常に小さくなる。よって、Ｉ₂₁，Ｉ₂₂のＶ_DD変動による設計値からのずれ量は非常に小さくなり、Ｉ₃₁，Ｉ₃₂に殆ど影響しない。

図６に第１の実施の形態に係る基準電圧発生回路の出力電圧の電源電圧依存特性を示す。図６に示した様にＶ_DD電源が低電圧領域、例えばシリコンの絶対０度におけるバンドギャップ電圧Ｖ_BG（約１．２Ｖ）より小さな領域であっても、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。これは、図１６に示した従来回路でのＶ_ref出力特性における不具合を大幅に改善するものである。

又、従来の基準電圧発生回路では、抵抗素子Ｒ₁₁の温度依存等により高温時と低温時で抵抗値が変化すると、ベース・エミッタ間電圧Ｖ_BEQ1，Ｖ_BEQ2特性が温度に対して湾曲し、Ｖ_ref出力電圧が温度に対して湾曲した特性となる不具合があった。式（１０）において、ｍ及びｎをベース・エミッタ間電圧Ｖ_BEの特性変化を補正する様に変更することで更に温度依存に対する精度向上が図れる。ｍ≠ｎの時、低温時はベース・エミッタ間電圧Ｖ_BEQ2がより大きくなるため、（Ｖ_BEQ2×Ｋ）に掛かる係数ｍの依存度が大きくなり動作電流Ｉ₁₂／Ｉ₁₁比は係数ｎ〜ｍの範囲内でより係数ｍにより近い値となる。その逆に高温時はベース・エミッタ間電圧Ｖ_BEQ2がより小さな値となるため、（Ｌ×（Ｖ_ref−Ｖ_BEQ2））に掛かる係数ｎの依存度が大きくなり動作電流Ｉ₁₂／Ｉ₁₁比は係数ｎ〜ｍの範囲内でより係数ｎにより近い値となる。例えば、正の温度依存の抵抗素子を用いた場合、高温時はエミッタ電流が減少しベース・エミッタ間電圧Ｖ_BEQ2が本来の値より小さくなる。これにより、Ｖ_ref電圧は温度に対して上に凸の弧を描いた特性となってしまう。これは、温度依存に対する精度が悪化することを意味する。図３に示す第１の実施の形態に係る基準電圧発生回路の場合、係数ｍ、ｎの関係をｍ＜ｎと設定することで低温時に比べ高温時のＩ₁₂／Ｉ₁₁比をより大きくすることが可能となる。Ｖ₁₁は式（５）で示される様にＩ₁₂／Ｉ₁₁比が大きい程大きくなるので、高温時においてｍ＝ｎと設定した場合よりもＶ₁₁をより大きくできる。よって、高温時にＩ₁₁が増大し抵抗素子の温度依存によるＩ₁₁の減少を抑制できる。つまり、Ｖ_ref出力電圧の温度に対して上に凸の弧を描く特性を改善する効果を有する。負の温度特性の抵抗素子を用いた場合はその逆でｎ＜ｍと設定することで、従来技術では温度に対して下に凸の弧を描くＶ_ref電圧特性を緩和することが可能となる。

更に、図３の構成の場合はベース・エミッタ間電圧Ｖ_BEQ1，Ｖ_BEQ2の値がプロセスばらつき等で大きくなった場合、式（１２）で示される様に、電流Ｉ₂₁，Ｉ₂₂もそれに伴い増加する。よって、電流Ｉ₃₁，Ｉ₃₂は減少する方向に作用するため、ベース・エミッタ間電圧Ｖ_BEの上昇は相殺されＶ_refの上昇を抑える効果も有する。

この様に、第１の実施の形態に係る基準電圧発生回路によれば、シリコンのバンドギャップ電圧（約１．２Ｖ）以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、バンドギャップ電圧以下等の低電圧電源でも電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第１の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖ_f特性やＶ_BE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第１の実施の形態に係る基準電圧発生回路によれば、基準電圧が供給されるアナログ回路等の半導体集積回路の精度を向上でき、半導体集積回路の製品としての付加価値を高めることができる。

（第２の実施の形態）
図３で示した第１の実施の形態に係る基準電圧発生回路では、第１及び第２の基準電圧発生素子としてバイポーラトランジスタを採用したが、第２の実施の形態に係る基準電圧発生回路のように、基準電圧発生素子としてｐｎ接合ダイオードを採用することも可能であり、ｐｎ接合ダイオードのＶ_f特性を利用しても同様の効果が得られる。即ち、図７では、図３に示した第１の実施の形態に係る基準電圧発生回路のｐｎｐトランジスタＱ₁，Ｑ₂のエミッタ−コレクタ（ベース）間の代わりにｐｎ接合ダイオード（以下、ダイオード）Ｄ₁，Ｄ₂のアノード−カソード間を接続し置き換えている。

図７では、図１に示したブロック図の第１の電流変換回路Ｃ₁₁は、第１電源Ｖ_DDと第２電源（ＧＮＤ）間に設けられ第２電源（ＧＮＤ）に一端を接続された第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ₂と、第２電源（ＧＮＤ）に一端を接続された、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ₂より電流密度の低い第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ₁と第１の抵抗素子Ｒ₁₁からなる直列回路（Ｄ₁，Ｒ₁₁）と、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ₂に発生する順方向電圧Ｖ_f2で規定される第１の電圧と第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ₁に発生する順方向電圧Ｖ_f1で規定される電圧と第１の抵抗素子Ｒ₁₁に発生する電圧Ｖ₁₁の和（Ｖ_f1＋Ｖ₁₁）となる第２の電圧を比較し第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ₂及び直列回路（Ｄ₁，Ｒ₁₁）に一定の比で電流を供給し第１の電圧と第２の電圧が等しくなる様に制御する第１の電流制御回路（Ａ₁，Ｐ₀）とを備える。第１の電流制御回路（Ａ₁，Ｐ₀）は、第１の電圧を負（−）入力端子に接続し、第２の電圧を正（＋）入力端子に接続し、第１の電圧と第２の電圧を比較する第１差動増幅回路Ａ₁と、第１差動増幅回路Ａ₁の出力をゲートに入力するｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀とを備える。そして、第１の電流変換回路Ｃ₁₁は、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ₂の順方向電圧Ｖ_f2と第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ₁の順方向電圧Ｖ_f1との差Ｖ₁₁＝Ｖ_f2−Ｖ_f1から正の温度依存を持った第１の電流量Ｉ₁₁に変換する。

第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ₁は、図３に示した第１の実施の形態に係る基準電圧発生回路のＱ₁と同様に、複数個のｐｎ接合ダイオードＤ₁₁，Ｄ₁₂，・・・・・，Ｄ_1nを並列接続され、第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ₁の並列接続されたすべてのｐｎ接合面積の合計をＳ_D1、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ₂のｐｎ接合面積をＳ_D2とし、第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ₁の順方向電圧をＶ_f1、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ₂の順方向電圧をＶ_f2とするとＶ₁₁には、
Ｖ₁₁＝Ｉ₁₁×Ｒ₁₁＝Ｖ_Ｔ×ln（(Ｓ_D1／Ｓ_D2)×(Ｉ₁₂／Ｉ₁₁)） …（１４）
の電圧を発生し、図３に示す第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果を得られる。

図１に示したブロック図の第２の電流変換回路Ｃ₁₂は、図７では、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ₂の順方向電圧Ｖ_f2を入力電圧とし第２電源（ＧＮＤ）を一端に接続された第２の抵抗素子Ｒ₂₀の他端が入力電圧と等しくなる様に電流を制御する第２の電流制御回路（Ａ₂，Ｐ₂₀、Ｐ₂₁）を備え、負の温度依存を持った第２の電流量Ｉ₂₁に変換する。第２の電流制御回路（Ａ₂，Ｐ₂₀、Ｐ₂₁）は、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ₂の順方向電圧Ｖ_f2を負（−）入力端子に接続し、第２の抵抗素子Ｒ₂₀の他端を正（＋）入力端子に接続した第２差動増幅回路Ａ₂と、第２差動増幅回路Ａ₂の出力をゲートに入力するｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀及びｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ_2１とを備える。ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀とｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ_2１とは、カレントミラー回路を構成している。

図１に示したブロック図の電圧加算回路Ｃ₁₆は、第１電源Ｖ_DDと第２電源（ＧＮＤ）間に設けられ一端を直列回路（Ｄ₁，Ｒ₁₁）に直列接続され他端に第１の電流制御回路Ａ₁の出力電流に応じた電流が供給される第３の抵抗素子Ｒ₃₁を設け、この第３の抵抗素子Ｒ₃₁の一端に第２の電流変換回路Ｃ₁₂の出力電流Ｉ₂₁を供給することで、第３の抵抗素子Ｒ₃₁に正の温度依存を持った第１の電流量Ｉ₁₁から負の温度依存を持った第２の電流量Ｉ₂₁を減じた第３の電流量Ｉ₃₁＝Ｉ₁₁−Ｉ₂₁を発生させ、第３の抵抗素子Ｒ₃₁の他端に温度補償された電源電圧に依存しないバンドギャップ電圧以下の電圧Ｖ_ref＝Ｖ_f2＋Ｖ₃₁を出力させる。これにより、第１の電流制御回路Ａ₁の帰還作用によって第１電源Ｖ_DDの電圧がバンドギャップ電圧以下であっても電圧依存特性がより小さくなる様にしている。

本発明の第２の実施の形態に係る基準電圧発生回路によれば、第１の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧（約１．２Ｖ）以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、バンドギャップ電圧以下等の低電圧電源でも電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第２の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖ_f特性やＶ_BE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第２の実施の形態に係る基準電圧発生回路が基準電圧を供給するアナログ回路等の半導体集積回路の精度を向上でき、半導体集積回路の製品としての付加価値を高めることができる。

（第３の実施の形態）
図３で示した第１の実施の形態に係る基準電圧発生回路では、第１及び第２の基準電圧発生素子としてバイポーラトランジスタを用いる場合を例示したが、基準電圧発生素子として、ダイオード接続されたＭＯＳトランジスタを採用することも可能であり、ダイオード接続されたＭＯＳトランジスタの弱反転領域特性を利用しても同様の効果が得られる。即ち、図８に示す第３の実施の形態に係る基準電圧発生回路では、図３に示した基準電圧発生回路のｐｎｐトランジスタＱ₁，Ｑ₂のエミッタ−コレクタ（ベース）間の代わりに、ダイオード接続されたｎＭＯＳトランジスタＮ₁，Ｎ₂のドレイン（ゲート）−ソース間を接続し置き換えている。

図１に示したブロック図の第１の電流変換回路Ｃ₁₁は、図８に示す第３の実施の形態に係る基準電圧発生回路では、第１電源Ｖ_DDと第２電源（ＧＮＤ）間に設けられ第２電源（ＧＮＤ）に一端を接続されたダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ₂と、第２電源（ＧＮＤ）に一端を接続された、ダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ₂より電流密度の低いダイオード接続されたｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ₁と第１の抵抗素子Ｒ₁₁からなる直列回路（Ｎ₁，Ｒ₁₁）と、ダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ₂に発生する弱反転領域特性で規定される第１の電圧とダイオード接続されたｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ₁に発生する弱反転領域特性で規定される電圧と第１の抵抗素子Ｒ₁₁に発生する電圧Ｖ₁₁の和（Ｖ₁＋Ｖ₁₁）となる第２の電圧を比較しダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ₂及び直列回路（Ｎ₁，Ｒ₁₁）に一定の比で電流を供給し第１の電圧と第２の電圧が等しくなる様に制御する第１の電流制御回路（Ａ₁，Ｐ₀）とを備える。第１の電流制御回路（Ａ₁，Ｐ₀）は、第１の電圧を負（−）入力端子に接続し、第２の電圧を正（＋）入力端子に接続し、第１の電圧と第２の電圧を比較する第１差動増幅回路Ａ₁と、第１差動増幅回路Ａ₁の出力をゲートに入力するｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀とを備える。そして、第１の電流変換回路Ｃ₁₁は、ダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ₂の弱反転領域特性で規定される電圧Ｖ₂とダイオード接続されたｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ₁の弱反転領域特性で規定される電圧Ｖ₁との差Ｖ₁₁＝Ｖ₂−Ｖ₁から正の温度依存を持った第１の電流量Ｉ₁₁に変換する。

第２のｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ₁は、図３に示した第１の実施の形態に係る基準電圧発生回路のＱ₁と同様に、それぞれのチャネル長Ｌが等い複数個のｎＭＯＳトランジスタＮ₁₁，Ｎ₁₂，・・・・・，Ｎ_1nを並列接続されている。第２のｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ₁の並列接続されたすべてのチャネル幅Ｗの合計をＷ_N1、第１のｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ₂のチャネル幅ＷをＷ_N2とし、それぞれのチャネル長Ｌが等しい第２、第１のｎＭＯＳトランジスタＮ₁，Ｎ₂のゲート−ソース間電圧をＶ_G1，Ｖ_G2とし、ｎＭＯＳトランジスタの弱反転領域におけるＶ_GS−ln（Ｉ_DＳ）特性の傾きを１／（αＶ_Ｔ）とする。第２、第１のｎＭＯＳトランジスタＮ₁，Ｎ₂のＩ_DＳ Ｉ₁₁，Ｉ₁₂を第２、第１のｎＭＯＳトランジスタＮ₁，Ｎ₂の弱反転領域の直線領域で動作する様に設定すると、このαＶ_Ｔは温度比例することからＶ₁₁には、
Ｖ₁₁＝Ｉ₁₁×Ｒ₁₁＝αＶ_Ｔ×ln（(Ｗ_N1／Ｗ_N2)×(Ｉ₁₂／Ｉ₁₁)） …（１５）
の電圧を発生し、図３に示す第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果を得られる。

図１に示したブロック図の第２の電流変換回路Ｃ₁₂は、図８に示す第３の実施の形態に係る基準電圧発生回路では、ダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ₂の弱反転領域特性で規定される電圧Ｖ₂を入力電圧とし第２電源（ＧＮＤ）を一端に接続された第２の抵抗素子Ｒ₂₀の他端が入力電圧と等しくなる様に電流を制御する第２の電流制御回路（Ａ₂，Ｐ₂₀、Ｐ₂₁）を備え、負の温度依存を持った第２の電流量Ｉ₂₁に変換する。第２の電流制御回路（Ａ₂，Ｐ₂₀、Ｐ₂₁）は、ｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ₂の弱反転領域特性で規定される電圧Ｖ₂を負（−）入力端子に接続し、第２の抵抗素子Ｒ₂₀の他端を正（＋）入力端子に接続した第２差動増幅回路Ａ₂と、第２差動増幅回路Ａ₂の出力をゲートに入力するｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀及びｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ_2１とを備える。ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀とｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ_2１とは、カレントミラー回路を構成している。

図１に示したブロック図の電圧加算回路Ｃ₁₆は、図８に示す第３の実施の形態に係る基準電圧発生回路では、第１電源Ｖ_DDと第２電源（ＧＮＤ）間に設けられ一端を直列回路（Ｎ₁，Ｒ₁₁）に直列接続され他端に第１の電流制御回路Ａ₁の出力電流に応じた電流が供給される第３の抵抗素子Ｒ₃₁を設け、この第３の抵抗素子Ｒ₃₁の一端に第２の電流変換回路Ｃ₁₂の出力電流Ｉ₂₁を供給することで、第３の抵抗素子Ｒ₃₁に正の温度依存を持った第１の電流量Ｉ₁₁から負の温度依存を持った第２の電流量Ｉ₂₁を減じた第３の電流量Ｉ₃₁＝Ｉ₁₁−Ｉ₂₁を発生させ、第３の抵抗素子Ｒ₃₁の他端に温度補償された電源電圧に依存しないバンドギャップ電圧以下の電圧Ｖ_ref＝Ｖ₂＋Ｖ₃₁を出力させる。これにより、第１の電流制御回路Ａ₁の帰還作用によって第１電源Ｖ_DDの電圧がバンドギャップ電圧以下であっても電圧依存がより小さくなる様にしている。

本発明の第３の実施の形態に係る基準電圧発生回路によれば、第１及び第２の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第３の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、ＭＯＳトランジスタ閾値電圧特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第３の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度を向上でき、半導体集積回路の製品としての付加価値を高めることができる。

（第４の実施の形態）
図９に本発明の第４の実施の形態に係る基準電圧発生回路を示す。図９では、図３に示した第１の実施の形態に係る基準電圧発生回路のｐｎｐトランジスタＱ₁，Ｑ₂と抵抗素子Ｒ₁₁の代わりに第１差動増幅回路Ａ₁の負（−）入力端子とＧＮＤ電源間にｎｐｎトランジスタＱ₁₂を接続し、第１差動増幅回路Ａ₁の正（＋）入力端子とＧＮＤ電源の間に複数個並列接続させｎｐｎトランジスタＱ₁₂よりエミッタ電流密度を低くしたｎｐｎトランジスタＱ₁₁と抵抗素子Ｒ₁₁₁を直列接続している。

ｎｐｎトランジスタＱ₁₁，Ｑ₁₂のＶ_BEをそれぞれＶ_BEQ11，Ｖ_BEQ12とすると、エミッタ電流密度の違いからＶ₁₁＝Ｖ_BEQ12−Ｖ_BEQ11なる電位差を発生する。第１差動増幅回路Ａ₁は正（＋）入力端子と負（−）入力端子を同電位に保つ様にフィードバック制御し、抵抗素子Ｒ₁₁によってＶ_BE電位差Ｖ₁₁に応じた電流Ｉ₁₁を発生する電流変換回路を構成する。よって、この場合も図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。

本発明の第４の実施の形態に係る基準電圧発生回路によれば、第１〜第３の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第４の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖ_f特性やＶ_BE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第４の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。

（第５の実施の形態）
図１０に本発明の第５の実施の形態に係る基準電圧発生回路を示す。図１０では、図３に示した第１の実施の形態に係る基準電圧発生回路の第２差動増幅回路Ａ₂の負（−）入力端子を抵抗素子Ｒ₃₂とｐｎｐトランジスタＱ₂との接続点（第１ノード）Ｘ₁₀（＝Ｘ₂₂）から抵抗素子Ｒ₃₁と抵抗素子Ｒ₁₁の接続点（第２ノード）Ｘ₁₁（＝Ｘ₂₁）に変更している。

抵抗素子Ｒ₃₂とｐｎｐトランジスタＱ₂との接続点（第１ノード）Ｘ₁₂（＝Ｘ₁₀）と、抵抗素子Ｒ₃₁と抵抗素子Ｒ₁₁の接続点（第２ノード）Ｘ₁₁は共に第１差動増幅回路Ａ₁によってフィードバック制御され同電位（イマジナリショート）となるため、図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。

本発明の第５の実施の形態に係る基準電圧発生回路によれば、第１〜第４の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第５の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖ_f特性やＶ_BE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第５の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。

（第６の実施の形態）
図１１に本発明の第６の実施の形態に係る基準電圧発生回路を示す。図１１では、図３に示した第１の実施の形態に係る基準電圧発生回路のｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀と抵抗素子Ｒ₃₂の代わりに、Ｖ_DD電源と出力端子Ｖ_ref間に直列接続された抵抗素子Ｒ₁₀₁とｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀₁と、Ｖ_DD電源とｐｎｐトランジスタＱ₂のエミッタ間に直列接続された抵抗素子Ｒ₁₀₂とｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀₂を設置し、ｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀₁，Ｐ₀₂のゲートには第１差動増幅回路Ａ₁₁の出力を接続する。又、ｐＭＯＳトランジスタＰ₂₀，Ｐ₂₁，Ｐ₂₂のソースとＶ_DD電源間にそれぞれ抵抗素子Ｒ₁₂₀，Ｒ₁₂₁，Ｒ₁₂₂を設置している。抵抗素子Ｒ₁₀₁，Ｒ₁₀₂とｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ₀₁，Ｐ₀₂は第１差動増幅回路Ａ₁₁からのフィードバック制御によって、所望の電流比を持ったＩ₃₁，Ｉ₃₂を出力するカレントミラー回路として動作する。

図１に示す基準電圧発生回路の第１の電流変換回路Ｃ₁₁は、図１１では、第１電源Ｖ_DDと第２電源（ＧＮＤ）の第１電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、他端を第１ノードＸ₁₂に接続し、この第１ノードＸ₁₂に負の温度依存性を有する第１基準電圧を発生する第１の基準電圧発生素子Ｑ₂と、第１電源Ｖ_DDと第２電源（ＧＮＤ）の第２電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、第１の基準電圧発生素子Ｑ₂より電流密度の低く、他端に負の温度依存性を有する第２基準電圧を発生する第２の基準電圧発生素子Ｑ₁と、この第２の基準電圧発生素子Ｑ₁の他端に一端を接続され、他端を第２ノードＸ₁₁に接続する第１の抵抗素子Ｒ₁₁からなる直列回路（Ｑ₁，Ｒ₁₁）と、第１基準電圧と、第２ノードＸ₁₁に生じる第２基準電圧と第１の抵抗素子Ｒ₁₁に発生する電圧の和とを比較し、第１及び第２電流経路に一定の比で電流を供給し、第１及び第２基準電圧の差から正の温度依存性を有する第１の電流量Ｉ₁₁を、第１の抵抗素子Ｒ₁₁に流す第１の電流制御回路（Ａ₁₁，Ｐ₀₁）とを備える。ここで、第１の電流制御回路（Ａ₁₁，Ｐ₀₁）は、第１ノードＸ₁₂に一方の入力端子、第２ノードＸ₁₁に他方の入力端子を接続した第１差動増幅器Ａ₁₁と、第１電源Ｖ_DDに抵抗Ｒ₁₀₁を介して一端を接続し、他端を第２電流経路に設けられ、基準電圧Ｖrefを出力する出力ノードＸ₃₁に接続し、ゲートを第１差動増幅器Ａ₁₁の出力端子に接続した第１電流制御トランジスタＰ₀₁とを備える。

又、図１に示したブロック図の第２の電流変換回路Ｃ₁₂は、図１１では、第１電源Ｖ_DDと第２電源（ＧＮＤ）の第３電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、他端を第３ノードＸ₂₀に接続した第２の抵抗素子Ｒ₂₀と、第３ノードＸ₂₀と第１電源Ｖ_DD間に抵抗Ｒ₁₂₀を介して接続された第２電流制御トランジスタＰ₂₀と、第１ノードＸ₁₂（＝Ｘ₁₀＝Ｘ₂₂）を負（−）入力端子に、第３ノードＸ₂₀を正（＋）入力端子に接続した第２差動増幅器Ａ₁₂と、第１電源Ｖ_DDと第２差動増幅器Ａ₁₂の負（−）入力端子の間に抵抗Ｒ₁₂₂を介して接続され、ゲートに第２差動増幅器Ａ₁₂の出力を接続し、第２電流制御トランジスタＰ₂₀とカレントミラーを構成する第３電流制御トランジスタＰ₂₂と、第１電源Ｖ_DDと第２ノードＸ₁₁の間に抵抗Ｒ₁₂₁を介して接続され、ゲートに第２差動増幅器Ａ₁₂の出力を接続し、第２電流制御トランジスタＰ₂₀とカレントミラーを構成する第４電流制御トランジスタＰ₂₁とを更に備える。第２の電流変換回路Ｃ₁₂は、第２差動増幅器Ａ₁₂の負（−）入力端子と、正（＋）入力端子の電位とが等しくなる様に、第２〜第４電流制御トランジスタＰ₂₀，Ｐ₂₂，Ｐ₂₁を制御し、第４電流制御トランジスタＰ₂₁から負の温度依存性を持った第２の電流量Ｉ₂₁の電流を第２ノードＸ₁₁に出力する。

図１に示したブロック図の電圧加算回路Ｃ₁₆は、図１１では、出力ノードＸ₃₁と第２ノードＸ₁₁間に接続された第３の抵抗素子R₃₁を更に備え、この第３の抵抗素子R₃₁に第１の電流量Ｉ₁₁から第２の電流量Ｉ₂₁を減じた電流量の電流を、第３の電流量Ｉ₃₁の電流として流し、第３の抵抗素子R₃₁の両端子間に正の温度依存性を有する温度特性補償電圧Ｖ₃₁を発生させ、出力ノードＸ₃₁から基準電圧Ｖrefを出力する。

図１２に示すように、第１差動増幅回路Ａ₁₁，Ａ₁₂は、第１電源Ｖ_DDに抵抗Ｒ₂₀₁を介してソースを接続し、ゲートとドレインとを短絡したｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀₁と、第１電源Ｖ_DDに抵抗Ｒ₂₀₂を介してソースを接続し、ｐＭＯＳトランジスタＰ₂₀₁のゲートにゲートを接続したｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀₂と、ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀₁のドレインにドレインを接続し定電流源Ｋ₂₂₀にソースを接続したｎＭＯＳトランジスタＮ₂₀₁と、ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀₂のドレインにドレインを接続し定電流源Ｋ₂₂₀にソースを接続したｎＭＯＳトランジスタＮ₂₀₂とを備え、ｎＭＯＳトランジスタＮ₂₀₁のゲートを正（＋）入力端子、ｎＭＯＳトランジスタＮ₂₀₂のゲートを負（−）入力端子、ｎＭＯＳトランジスタＮ₂₀₂のドレインを出力端子としている。

第６の実施の形態に係る基準電圧発生回路において、抵抗素子Ｒ₁₂₀，Ｒ₁₂₁，Ｒ₁₂₂は、トランジスタＰ₂₀，Ｐ₂₁，Ｐ₂₂の素子相対ばらつきやチャネル長変調による設計値からのずれを改善させ出力電流Ｉ₂₀，Ｉ₂₁，Ｉ₂₂の精度を向上させる効果を持つ。図１１に示した基準電圧発生回路の場合も図３に示した第１の実施の形態に係る基準電圧発生回路と同様に、Ｉ₃₁＝Ｉ₁₁−Ｉ₂₁なる電流を発生し、式（１３）で示すＶ_ref出力電圧を得る。よって、図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。

本発明の第６の実施の形態に係る基準電圧発生回路によれば、第１〜第５の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第６の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖ_f特性やＶ_BE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第６の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。

（第７の実施の形態）
図１３に本発明の第７の実施の形態に係る基準電圧発生回路を示す。図１３では、図３に示した第１の実施の形態に係る基準電圧発生回路のｐＭＯＳトランジスタＰ₂₀，Ｐ₂₁，Ｐ₂₂の代わりに、ソースをＶ_DD電源に接続しゲートを第２差動増幅回路Ａ₂に接続したｐＭＯＳトランジスタＰ₂₂₀と、それぞれ一端をｐＭＯＳトランジスタＰ₂₂₀のドレインに接続した抵抗素子Ｒ₂₂₀，Ｒ₂₂₁，Ｒ₂₂₂を設置し、抵抗Ｒ₂₂₀の他端を第３ノードＸ₂₀において抵抗素子Ｒ₂₀の他端に接続し、抵抗素子Ｒ₂₂₁の他端を抵抗素子Ｒ₃₁と抵抗素子Ｒ₁₁の接続点（第２ノード）Ｘ₁₁に接続し、抵抗素子Ｒ₂₂₂の他端を抵抗素子Ｒ₃₂とｐｎｐトランジスタＱ₂の接続点（第１ノード）Ｘ₁₀に接続している。

抵抗素子Ｒ₂₂₀は、図３の基準電圧発生回路と同様に第２差動増幅回路Ａ₂によってフィードバック制御された電流Ｉ₂₀＝Ｖ_BEQ2／Ｒ₂₀が印加される。

ここで、抵抗素子Ｒ₂₂₀の他端の接続された第３ノードＸ₂₀と抵抗素子Ｒ₂₂₂の他端の接続されたノードＸ₂₂とは第２差動増幅回路Ａ₂によって同電位（イマジナリショート）となり、抵抗素子Ｒ₂₂₂の他端の接続されたノードＸ₁₂と抵抗素子Ｒ₂₂₁の他端の接続されたノードＸ₁₁とは第１差動増幅回路Ａ₁によって同電位（イマジナリショート）となる。結果として、第３ノードＸ₂₀，ノードＸ₂₂，ノードＸ₁₂，ノードＸ₁₁は、それぞれ第１差動増幅回路Ａ₁及び第２差動増幅回路Ａ₂によって同電位（イマジナリショート）となるため、電流Ｉ₂₀，Ｉ₂₁，Ｉ₂₂はそれぞれ抵抗素子Ｒ₂₂₀，Ｒ₂₂₁，Ｒ₂₂₂の抵抗値に反比例する電流を出力する。よって、図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。

本発明の第７の実施の形態に係る基準電圧発生回路によれば、第１〜第６の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第７の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖ_f特性やＶ_BE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第７の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。

（第８の実施の形態）
図１４に本発明の第８の実施の形態に係る基準電圧発生回路を示す。図１４では、図３に示した基準電圧回路の出力端子Ｖ_refとＧＮＤ電源間に直列接続された抵抗素子Ｒ₃₃とｐｎｐトランジスタＱ₃を接続点（ノード）Ｘ₁₃で接続し、図３の抵抗素子Ｒ₃₂とｐｎｐトランジスタＱ₂の接続点（第１ノード）Ｘ₁₀の代わりに抵抗素子Ｒ₃₃とｐｎｐトランジスタＱ₃の接続点（ノード）Ｘ₁₃を第２差動増幅回路Ａ₂の負（−）入力端子に接続している。

ｐｎｐトランジスタＱ₃には抵抗素子Ｒ₃₃の値に応じたＶ_BE電圧Ｖ_BEＱ3を発生する。又、第２差動増幅回路Ａ₂は正（＋）入力端子と負（−）入力端子を同電位に保つ様にフィードバック制御し、Ｖ_BEＱ3を抵抗素子Ｒ₂₀によって電圧電流変換しカレントミラー構成のＭＯＳトランジスタＰ₂₀，Ｐ₂₁，Ｐ₂₂によりドレイン電流Ｉ₂₀，Ｉ₂₁，Ｉ₂₂を出力する電圧電流変換回路を構成する。このＶ_BEＱ3は、図３に示した基準電圧回路のＶ_BEQ2と同様に負の温度依存性を持った電圧となるため、この場合も図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。

本発明の第８の実施の形態に係る基準電圧発生回路によれば、第１〜第７の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第８の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖ_f特性やＶ_BE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第８の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。

（第９の実施の形態）
図１５に本発明の第９の実施の形態に係る基準電圧発生回路を示す。図１５では、図１１に示した第６の実施の形態に係る基準電圧発生回路の第１電源Ｖ_DDと第２電源（ＧＮＤ）間に直列接続された抵抗素子Ｒ₁₀₃，ｐＭＯＳトランジスタＰ₀₃，ｐｎｐトランジスタＱ₃と、ｐｎｐトランジスタＱ₃のエミッタ端子とＧＮＤ電源間に直列接続された抵抗素子Ｒ₂₃₂とＲ₂₃₁を追加している。

即ち、図１に示す基準電圧発生回路の第１の電流変換回路Ｃ₁₁は、図１５では、第１電源Ｖ_DDと第２電源（ＧＮＤ）の第１電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端（コレクタ端子）の電位が固定され、他端（エミッタ端子）を第１ノードＸ₁₂に接続し、この第１ノードＸ₁₂に負の温度依存性を有する第１基準電圧を発生する第１の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ₂と、第１電源Ｖ_DDと第２電源（ＧＮＤ）の第２電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端（コレクタ端子）の電位が固定され、第１の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ₂より電流密度の低く、他端（エミッタ端子）に負の温度依存性を有する第２基準電圧を発生する第２の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ₁と、第１電源Ｖ_DDと第２電源（ＧＮＤ）の第３電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端（コレクタ端子）の電位が固定され、他端（エミッタ端子）に負の温度依存性を有する第３基準電圧を発生する第３の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ₃と、この第２の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ₁の他端に一端を接続され、他端を第２ノードＸ₁₁に接続する第１の抵抗素子Ｒ₁₁からなる直列回路（Ｑ₁，Ｒ₁₁）と、第１基準電圧と、第２ノードＸ₁₁に生じる第２基準電圧と第１の抵抗素子Ｒ₁₁に発生する電圧の和とを比較し、第１及び第２電流経路に一定の比で電流を供給し、第１及び第２基準電圧の差から正の温度依存性を有する第１の電流量Ｉ₁₁を、第１の抵抗素子Ｒ₁₁に流す第１の電流制御回路（Ａ₁₁，Ｐ₀₁）とを備える。第３の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ₃の他端（エミッタ端子）は、抵抗素子Ｒ₁₀₃及びｐＭＯＳトランジスタＰ₀₃を介して第１電源Ｖ_DDに接続され、第３の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ₃のエミッタ端子とコレクタ端子間には、抵抗素子Ｒ₂₃₂と抵抗素子Ｒ₂₃₁とが第４ノードＸ₂₃で接続された直列回路が、並列接続されている。ここで、第１の電流制御回路（Ａ₁₁，Ｐ₀₁）は、第１ノードＸ₁₂に一方の入力端子、第２ノードＸ₁₁に他方の入力端子を接続した第１差動増幅器Ａ₁₁と、第１電源Ｖ_DDに抵抗Ｒ₁₀₁を介して一端を接続し、他端を第２電流経路に設けられ、基準電圧Ｖrefを出力する出力ノードＸ₃₁に接続し、ゲートを第１差動増幅器Ａ₁₁の出力端子に接続した第１電流制御トランジスタＰ₀₁とを備える。

図１に示したブロック図の第２の電流変換回路Ｃ₁₂は、図１５では、第１電源Ｖ_DDと第２電源（ＧＮＤ）の第３電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、他端を第３ノードＸ₂₀に接続した第２の抵抗素子Ｒ₂₀と、第３ノードＸ₂₀と第１電源Ｖ_DD間に抵抗Ｒ₁₂₀を介して接続された第２電流制御トランジスタＰ₂₀と、第４ノードＸ₂₃を負（−）入力端子に、第３ノードＸ₂₀を正（＋）入力端子に接続した第２差動増幅器Ａ₁₂と、第１電源Ｖ_DDと第２ノードＸ₁₁の間に抵抗Ｒ₁₂₁を介して接続され、ゲートに第２差動増幅器Ａ₁₂の出力を接続し、第２電流制御トランジスタＰ₂₀とカレントミラーを構成する第３電流制御トランジスタＰ₂₁と、第１電源Ｖ_DDと第１ノードＸ₁₀の間に抵抗Ｒ₁₂₂を介して接続され、ゲートに第２差動増幅器Ａ₁₂の出力を接続し、第２電流制御トランジスタＰ₂₀とカレントミラーを構成する第４電流制御トランジスタＰ₂₂とを更に備える。第２差動増幅器Ａ₁₂は、負（−）入力端子と正（＋）入力端子の電位とが等しくなる様に、第２〜第４電流制御トランジスタＰ₂₀，Ｐ₂₁，Ｐ₂₂を制御し、第３電流制御トランジスタＰ₂₁から負の温度依存性を持った第２の電流量Ｉ₂₁の電流を第２ノードＸ₁₁に出力し、第４電流制御トランジスタＰ₂₂から負の温度依存性を持った電流量Ｉ₂₂の電流を第１ノードＸ₁₀（＝Ｘ₁₂）に出力する。

図１に示したブロック図の電圧加算回路Ｃ₁₆は、図１５では、出力ノードＸ₃₂と第１ノードＸ₁₀（＝Ｘ₁₂）間に接続された第３の抵抗素子R₃₂を更に備え、この第３の抵抗素子R₃₂に第１の電流量Ｉ₁₁から第２の電流量Ｉ₂₁を減じた電流量Ｉ₃₁に比例した電流量Ｉ₃₂の電流を第３の電流量Ｉ₃₂の電流として流し、第３の抵抗素子R₃₂の両端子間に正の温度依存性を有する温度特性補償電圧Ｖ₃₂を発生させ、出力ノードＸ₃₂から基準電圧Ｖrefを出力する。

即ち、図１１に示した第６の実施の形態に係る基準電圧発生回路のｐＭＯＳトランジスタＰ₀₂とｐｎｐトランジスタＱ₂の接続点（第１ノード）Ｘ₁₂の代わりに抵抗素子Ｒ₂₃₂とＲ₂₃₁の接続点（第４ノード）Ｘ₂₃を第２差動増幅回路Ａ₂の負（−）入力端子に接続し、抵抗素子Ｒ₃₁を廃止しｐＭＯＳトランジスタＰ₀₁のドレインと抵抗素子Ｒ₁₁の他端を接続点（第２ノード）Ｘ₁₁で接続し第１差動増幅回路Ａ₁の正（＋）入力端子に接続し、替わりにｐＭＯＳトランジスタＰ₀₂のドレインとｐｎｐトランジスタＱ₂のエミッタ間に抵抗Ｒ₃₂を追加し、ｐＭＯＳトランジスタＰ₀₂と抵抗Ｒ₃₂の接続点（出力ノード）Ｘ₃₂を出力端子Ｖ_refとしている。

この場合、抵抗素子Ｒ₁₀₁とｐＭＯＳトランジスタＰ₀₁及び抵抗素子Ｒ₁₀₂とｐＭＯＳトランジスタＰ₀₂で構成されるカレントミラー回路の電流比Ｉ₃₁：Ｉ₃₂＝１：ｍとし、抵抗素子Ｒ₁₂₀とｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ₂₀及び抵抗素子Ｒ₁₂₁とｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ_2１及び抵抗素子Ｒ₁₂₂とｐＭＯＳトランジスタＰ₂₂で構成されるカレントミラー回路の電流比Ｉ₂₀：Ｉ₂₁：Ｉ₂₂＝ｐ：ｑ：(ｍ×ｑ)とし、抵抗素子Ｒ₃₂に発生する電圧をＶ₃₂とすると、
Ｉ₁₂＝Ｖ_Ｔ×ln（(Ｓ_Q1／Ｓ_Q2)×ｍ）／Ｒ₁₁×ｍ …（１６）
と表わせる。又、
Ｉ₂₂＝(Ｖ_BEQ3／Ｒ₂₀)×(Ｒ₂₃₁／(Ｒ₂₃₁＋Ｒ₂₃₂))×((ｍ×ｑ)／ｐ) …（１７）
となり、出力電圧Ｖ_refは、
Ｖ_ref＝Ｖ_BEQ2＋Ｖ₃₂
＝Ｖ_BEQ2＋Ｒ₃₂×（Ｉ₁₂−Ｉ₂₂）
＝Ｖ_BEQ2＋Ｒ₃₂×（Ｖ_Ｔ×ln（(Ｓ_Q1／Ｓ_Q2)×ｍ）／Ｒ₁₁×ｍ
−(Ｖ_BEQ3／Ｒ₂₀)×(Ｒ₂₃₁／(Ｒ₂₃₁＋Ｒ₂₃₂))×((ｍ×ｑ)／ｐ))
…（１８）
式（１８）は式（１３）と同様にＶ_DD電源の電圧に依存する項が無いので、Ｖ_refはＶ_DD依存の無い電圧として定電圧動作を行なう。又この場合、ｐｎｐトランジスタのＶ_BE電圧、Ｖ_BEＱ3の温度依存の傾きを抵抗素子Ｒ₂₃₁，Ｒ₂₃₂により任意に変更でき、電圧電流変換後の電流Ｉ₂₁とＩ₂₂の設定自由度が増す。この場合も、図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。

本発明の第９の実施の形態に係る基準電圧発生回路によれば、第１〜第８の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第９の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖ_f特性やＶ_BE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第９の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。

（その他の実施の形態）
上記のように、本発明は第１〜第９の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１〜第９の実施の形態に係る基準電圧発生回路の論理的な構成を示すブロック図である。 図２（ａ）は、図１の基準電圧発生回路の動作電圧の温度依存特性を模式的に示す図で、図２（ｂ）は、その動作電流の温度依存特性を模式的に示す図である。 本発明の第１の実施の形態に係る基準電圧発生回路の構成を示す回路図である。 図３の差動増幅回路の構成を示す回路図である。 図５（ａ）は、図３に示した本発明の第１の実施の形態に係る基準電圧発生回路の動作電圧の温度依存特性を模式的に示す図で、図５（ｂ）は、第１の実施の形態に係る基準電圧発生回路の動作電流の温度依存特性を模式的に示す図である。 第１の実施の形態に係る基準電圧発生回路の出力電圧の電源電圧依存特性を示す図である。 本発明の第２の実施の形態に係る基準電圧発生回路の構成を示す回路図である。 本発明の第３の実施の形態に係る基準電圧発生回路の構成を示す回路図である。 本発明の第４の実施の形態に係る基準電圧発生回路の構成を示す回路図である。 本発明の第５の実施の形態に係る基準電圧発生回路の構成を示す回路図である。 本発明の第６の実施の形態に係る基準電圧発生回路の構成を示す回路図である。 図１１の差動増幅回路の構成を示す回路図である。 本発明の第７の実施の形態に係る基準電圧発生回路の構成を示す回路図である。 本発明の第８の実施の形態に係る基準電圧発生回路の構成を示す回路図である。 本発明の第９の実施の形態に係る基準電圧発生回路の構成を示す回路図である。 比較例としての基準電圧発生回路の構成を示すブロック図である。 図１６に示した基準電圧発生回路の動作電圧と動作電流の温度依存特性を模式的に示す図である。 図１６に示した基準電圧発生回路の電源電圧依存特性を示す図である。 基準電圧発生回路の他の比較例を示す回路図である。

符号の説明

Ａ₁，Ａ₂，Ａ₁₁，Ａ₁₂…差動増幅回路
Ｃ₀₁，Ｃ₀₂…電流源回路
Ｃ₀₃…カレントミラー回路
Ｃ₁₁…第１の電流変換回路
Ｃ₁₂…第２の電流変換回路
Ｃ₁₃…電流減算回路
Ｃ₁₄…電圧発生回路
Ｃ₁₅…電流電圧変換回路
Ｃ₁₆…第１の電圧加算回路
Ｄ₁，Ｄ₂…ダイオード
Ｎ₁，Ｎ₂…ｎＭＯＳトランジスタ
Ｐ₀，Ｐ₁，Ｐ₂，Ｐ₀₁，Ｐ₀₂，Ｐ₂₀，Ｐ₂₁，Ｐ₂₂，Ｐ₂₂₀…ｐＭＯＳトランジスタ
Ｑ₁₁，Ｑ₁₂…ｎｐｎトランジスタ
Ｑ₁，Ｑ₂，Ｑ₃…ｐｎｐトランジスタ
Ｒ₀，Ｒ₁，Ｒ₂，Ｒ₁₀₁，Ｒ₁₀₂，Ｒ₁₀₃，Ｒ₁₁₁，Ｒ₁₁，Ｒ₁₂₀，Ｒ₁₂₁，Ｒ₁₂₂，Ｒ₂₀，Ｒ₂₂₀，Ｒ₂₂₁，Ｒ₂₂₂，Ｒ₂₃₁，Ｒ₂₃₂，Ｒ₃₁，Ｒ₃₂，Ｒ₃₃…抵抗素子
Ｒ₃，Ｒ₄…ブリーダ抵抗

Claims (1)

1. 第１電源と前記第２電源間の第１電流経路に設けられ、前記第２電源の電位に一端の電位が固定され、他端を第１ノードに接続し、該第１ノードに負の温度依存性を有する第１基準電圧を発生する第１の基準電圧発生素子と、
   前記第１電源と前記第２電源間の第２電流経路に設けられ、前記第２電源の電位に一端の電位が固定され、前記第１の基準電圧発生素子より電流密度の低く、他端に負の温度依存性を有する第２基準電圧を発生する第２の基準電圧発生素子と、
   該第２の基準電圧発生素子の他端に一端を接続され、他端を前記第２電流経路に設けられた第２ノードに接続された第１の抵抗素子と、
   前記第１ノードに一方の入力端子、前記第２ノードに他方の入力端子を接続した第１差動増幅器、及び、前記第１電源に一端を接続し、他端を前記第１又は前記第２電流経路に設けられ、前記基準電圧を出力する出力ノードに接続し、ゲートを前記第１差動増幅器の出力端子に接続した第１電流制御トランジスタを有し、前記第１基準電圧と、前記第２ノードに生じる前記第２基準電圧と前記第１の抵抗素子に発生する電圧の和とを比較し、前記第１及び第２電流経路に一定の比で電流を供給し、前記第１及び第２基準電圧の差から正の温度依存性を有する第１の電流量を、前記第１の抵抗素子に流す第１の電流制御回路と、
   前記第１電源と前記第２電源間の第３電流経路において、前記第２電源の電位に一端の電位を固定した第２の抵抗素子と、
   前記第３電流経路において、前記第２の抵抗素子に直列接続されるように、前記第２の抵抗素子の他端と第３ノードの間に接続された第３の抵抗素子と、
   前記第１ノードを負入力端子に、前記第２の抵抗素子の他端を正入力端子に接続した第２差動増幅器と、
   前記第３ノードと前記第１電源間に接続され、ゲートに前記第２差動増幅器の出力を接続した第２電流制御トランジスタと、
   前記第３ノードと前記第１ノードの間に接続された第４の抵抗素子と、
   前記第３ノードと前記第２ノードの間に接続された第５の抵抗素子と、
   前記出力ノードと前記第１ノードの間に接続された第６の抵抗素子と、
   前記出力ノードと前記第２ノードの間に接続された第７の抵抗素子と
   を備え、前記負入力端子と、前記正入力端子の電位とが等しくなる様に、前記第２電流制御トランジスタを制御し、前記第２電流制御トランジスタから前記第５の抵抗素子を経由して、負の温度依存性を持った第２の電流量の電流を前記第２ノードに出力し、前記第７の抵抗素子に前記第１の電流量から前記第２の電流量を減じた電流量の電流を第３の電流量の電流として流し、前記第７の抵抗素子の両端子間に正の温度依存性を有する電圧を発生させ、該正の温度依存性を有する電圧と前記第２ノードの電圧とを加算して、基準電圧を発生し、前記出力ノードから前記基準電圧を出力することを特徴とする基準電圧発生回路。

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