KR20120080567A - 보상된 밴드갭 - Google Patents

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KR20120080567A
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

밴드갭 회로는, 제1 출력 전압을 생성하는 1차 보상 밴드갭 유닛과, 및 상기 제1 출력 전압에 제2 출력 전압을 추가하고, 제1 저항에 병렬로 연결된 제1 금속 산화물 반도체(MOS) 트랜지스터를 포함하는 2차 보상 회로를 포함하고, 상기 제1 MOS 트랜지스터는 반전된 PTAT 전압으로 바이어스되는 것을 특징으로 한다.

Description

보상된 밴드갭{COMPENSATED BANDGAP}
본 발명은 밴드갭 회로들에 관한 것으로서, 더욱 상세하게는 밴드갭 보상 회로들에 관한 것이다.
아날로그 회로 설계에 있어서, 아날로그 부품들은 공정, 온도 및/또는 공급된 전원에 따라 변화하는 파라미터들이 많기 때문에, 전압값들 또는 측정값들을 정확하게 얻기 어렵다. 그래서, 집적 회로를 위한 하나 이상의 기준 전압들이, 밴드갭 기준 전압 회로로부터 생성될 수 있다. 하지만, 밴드갭 기준 전압이 특히 온도 변화로 인해 부정확해지면, 밴드갭 기준 전압으로부터 얻은 모든 기준 전압들 역시 부정확해질 것이다. 이는 집적 회로의 동작에 있어서 상당한 오류들을 유도할 수 있다.
표준 밴드갭 기준 전압에 대한 2차 호(bow)는, 확장된 온도 동작 범위에 대한 밴드갭 전압의 정밀도를 현저하게 감소시킨다. 또한, 2차 호는, 밴드갭 셀이 저온 또는 고온에서 동작중일 때, 기준 전압 상에 노이즈를 추가할 수 있다.
온도에 덜 의존적인 밴드갭에 대한 필요성이 존재한다.
일 실시예에 따르면, 밴드갭 회로는, 제1 출력 전압을 생성하는 1차 보상 밴드갭 유닛과, 및 상기 제1 출력 전압에 제2 출력 전압을 추가하고, 제1 저항에 병렬로 연결된 제1 금속 산화물 반도체(MOS) 트랜지스터를 포함하는 2차 보상 회로를 포함하고, 상기 제1 MOS 트랜지스터는 반전된 PTAT(proportional to absolute temperature) 전압으로 바이어스된다.
추가 실시예에 따르면, 상기 1차 보상 밴드갭 유닛은 제1 및 제2 바이폴라 트랜지스터를 포함한다. 또한, 상기 2차 보상 회로는, 다이오드 연결된 제2 MOS 트랜지스터와 직렬로 연결된 다이오드 연결된 제3 바이폴라 트랜지스터를 통해 기준 전위에 연결된 출력을 갖는 제1 제어가능 전류원을 포함하고, 상기 제1 전류원의 출력은 상기 제1 MOS 트랜지스터를 제어한다. 또한, 상기 2차 보상 회로를 상기 1차 보상 밴드갭 유닛에 직렬로 연결함으로써, 2차 보상 전압이 추가된다.
제1 실시예에 따르면, 상기 1차 보상 밴드갭 유닛은, 상기 제1 및 제2 바이폴라 트랜지스터와 연결되는 전류 미러와, 상기 제1 바이폴라 트랜지스터와 기준 전위 사이에 직렬로 연결된 제2 및 제3 저항들과, 및 입력들은 상기 전류 미러와 상기 제1 및 제2 바이폴라 트랜지스터들 사이의 노드들과 각각 연결되어 있고 출력은 상기 제1 및 제2 바이폴라 트랜지스터들을 제어하는 연산 증폭기를 포함하고, 상기 제2 바이폴라 트랜지스터는 상기 제2 및 제3 저항 사이의 노드에 연결된다. 추가 실시예에 따르면, 상기 전류 미러는 MOS 트랜지스터들로 형성된다. 또한, 상기 제1 제어가능 전류원은, MOS 트랜지스터로 형성되고, 또한 상기 전류 미러에 연결된다.
또다른 실시예에 따르면, 상기 1차 보상 밴드갭 유닛은, 직렬 연결된 제2 및 제3 저항들을 통해 상기 제1 바이폴라 트랜지스터와 연결되고 또한 제4 저항을 통해 상기 제2 바이폴라 트랜지스터와 연결된 제2 제어가능 전류원과, 및 상기 제2 및 제3 저항들 사이의 노드와 연결된 제1 입력, 상기 제4 저항과 상기 제2 바이폴라 트랜지스터 사이의 노드에 연결된 제2 입력, 및 상기 제1 및 제2 제어가능 전류원들을 제어하는 출력을 포함하는 연산 증폭기를 포함한다.
또다른 실시예에 따르면, 상기 2차 보상 회로는, 제1 및 제2 제어가능 전류원과, 및 상기 제1 제어가능 전류원과 기준 전위 사이에 다이오드 연결된 제1 바이폴라 트랜지스터와 직렬로 연결된 다이오드 연결된 제2 MOS 트랜지스터를 포함하고, 상기 제1 제어가능 전류원과 상기 제2 MOS 트랜지스터 사이의 상기 노드는 상기 제1 MOS 트랜지스터를 제어하고, 상기 제2 제어가능 전류원은 병렬 연결된 상기 제1 MOS 트랜지스터와 제1 저항에 연결된다. 또한, 상기 1차 보상 밴드갭 유닛의 상기 바이폴라 트랜지스터들을 2차 보상 전압으로 제어함으로써, 상기 2차 보상 전압이 추가된다. 또한, 상기 1차 보상 밴드갭 유닛은, 제2 및 제3 저항들과 상기 제1 바이폴라 트랜지스터의 직렬 연결을 포함하는 제1 브랜치 그리고 제4 저항과 상기 제2 바이폴라 트랜지스터의 직렬 연결을 포함하는 제2 브랜치를 통해 접지에 연결된 제3 제어가능 전류원과, 입력은 상기 제2 및 제3 저항 사이의 노드 및 상기 제4 저항과 상기 제2 바이폴라 트랜지스터 사이의 노드에 연결되고, 출력은 상기 제1, 제2 및 제3 전류원을 제어하는 연산 증폭기를 포함한다. 또한, 상기 제1, 제2 및 제3 제어가능 전류원은 MOS 트랜지스터들로 형성된다.
또다른 실시예에 따르면, 기준 전압 생성 방법은, 1차 보상 밴드갭 전압을 생성하는 단계, 제1 저항과 병렬로 연결된 제1 금속 산화물 반도체(MOS) 트랜지스터를 이용하여 2차 보상 전압을 생성하는 단계로서, 상기 제1 MOS 트랜지스터는 반전된 PTAT(proportional to absolute temperature) 전압으로 바이어스되는 2차 보상 전압을 생성하는 단계, 및 상기 1차 보상 밴드갭 전압에 상기 2차 보상 전압을 추가하는 단계를 포함한다.
또다른 실시예에 따르면, 상기 제1 MOS 트랜지스터는 트라이오드 영역(triode region)에서 동작한다. 또한, 상기 2차 보상 전압은, 다이오드 연결된 제2 MOS 트랜지스터와 직렬로 연결된 다이오드 연결된 제3 바이폴라 트랜지스터에 공급되는 제어가능 전류에 의해 생성된 제어 신호로 상기 제1 MOS 트랜지스터를 제어함으로써 생성된다. 또한, 상기 2차 보상 전압은, 제1 전류를 병렬 연결된 상기 제1 MOS트랜지스터와 상기 제1 저항에 공급하고, 다이오드 연결된 제1 바이폴라 트랜지스터와 직렬로 연결된 다이오드 연결된 제2 MOS 트랜지스터에 공급되는 제2 전류에 의해 생성된 신호에 의해 상기 제1 MOS 트랜지스터를 제어함으로써 생성된다.
또다른 실시예에 따르면, 밴드갭 회로는, 제1 출력 전압을 생성하는 제1 및 제2 바이폴라 트랜지스터들을 포함하는 1차 보상 밴드갭 유닛, 및 상기 제1 출력 전압에 제2 출력 전압을 추가하고, 제1 저항에 병렬로 연결된 제1 금속 산화물 반도체(MOS) 트랜지스터를 포함하는 2차 보상 회로를 포함하는 밴드갭 회로로서, 상기 제1 MOS 트랜지스터는 반전된 PTAT 전압으로 바이어스되고, 상기 2차 보상 회로는, 제어가능 전류원과, 상기 제어가능 전류원과 기준 전위 사이의 다이오드 연결된 제2 MOS 트랜지스터와 직렬로 연결된 다이오드 연결된 제3 바이폴라 트랜지스터를 포함하고, 상기 제어가능 전류원에 의해 생성된 전압이 상기 제1 MOS 트랜지스터를 제어하는 것을 특징으로 한다.
추가 실시예에 따르면, 상기 2차 보상 회로를 상기 1차 보상 밴드갭 유닛에 직렬로 연결함으로써, 2차 보상 전압이 추가된다. 또한, 상기 1차 보상 밴드갭 유닛은, 상기 제1 및 제2 바이폴라 트랜지스터와 연결되는 전류 미러와, 상기 제1 바이폴라 트랜지스터와 기준 전위 사이에 직렬로 연결된 제2 및 제3 저항과, 및 입력들은 상기 전류 미러와 상기 제1 및 제2 바이폴라 트랜지스터들 사이의 노드들에 각각 연결되어 있고, 출력은 상기 제1 및 제2 바이폴라 트랜지스터들을 제어하는 연산 증폭기를 포함하고, 상기 제2 바이폴라 트랜지스터는 상기 제2 및 제3 저항 사이의 노드에 연결된다. 또한, 상기 1차 보상 밴드갭 유닛은, 제2 및 제3 저항들과 상기 제1 바이폴라 트랜지스터의 직렬 연결을 포함하는 제1 브랜치를 통해서 및 제4 저항과 상기 제2 바이폴라 트랜지스터의 직렬 연결을 포함하는 제2 브랜치를 통해서 접지에 연결되어 있는 제3 제어가능 전류원과, 입력은 상기 제2 및 제3 저항 사이의 노드 및 상기 제4 저항과 상기 제2 바이폴라 트랜지스터 사이의 노드에 연결되고, 출력은 상기 제1, 제2 및 제3 전류원을 제어하는 연산 증폭기를 포함한다. 또한, 상기 1차 보상 밴드갭 유닛의 상기 바이폴라 트랜지스터들을 2차 보상 전압으로 제어함으로써, 상기 2차 보상 전압이 추가된다.
본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않으며 이러한 한정을 의미하지도 않는다. 개시된 본 발명은 이 기술 분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물 및 등가물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예시일 뿐으로서, 본 발명의 범위를 한정하지 않는다.
본 실시예들의 더욱 완전한 이해 및 그에 의한 장점들이, 동일한 참조 부호들은 동일한 구성을 표시하는 첨부 도면들과 결부하여 제공되는 이어지는 설명을 참조하여, 얻어질 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 밴드갭 회로를 도시한 도면이다.
도 2a 및 도 2b는 밴드갭 회로의 추가 실시예를 도시한 도면이다.
도 3은 다른 실시예들의 기능을 나타낸 도면이다.
도 4는 도 1에 도시된 회로의 시뮬레이션된 기준 전압 대 온도를 보여주는 제1 그래프이다.
도 5는 도 2a에 도시된 회로의 시뮬레이션된 기준 전압 대 온도를 보여주는 제2 그래프이다.
도 6a 및 도 6b는 종래의 밴드갭 회로를 도시한 도면이다.
도 7 및 도 8은 종래의 밴드갭의 기능을 나타낸 도면이다.
바람직한 실시예들 및 그들의 장점들은, 같거나 관련된 부분들을 같은 부호들을 이용하여 나타낸 도 1 내지 5를 참조하여 이해될 수 있다.
도 8은 종래의 밴드갭의 원리를 도시한다. PTAT(Proportional To Absolute Temperature; 절대 온도 비례) 전압이 접합 전압에 추가된다. 접합 전압은, 0K(절대 0)에서 밴드갭 전압과 동등하고, 2mV/K(이는 2mV/℃와 동일)의 비율로 감소한다. PTAT 전압이 2mV/K와 동등하다면, 다이오드 전압(Vbandgap - 2mV/K)과 PTAT 전압의 합계는 온도에 무관하게 밴드갭 전압과 동등하다.
도 6a는 종래의 밴드갭 생성 회로를 나타낸다. 2개의 전류원들이, MOSFET 트랜지스터들(105 및 115)로 구성된 전류 미러(current mirror)에 의해 형성된다. 이 전류 미러의 제1 브랜치(branch)는, A(A>1)의 크기를 갖는 제1 바이폴라 트랜지스터(140)를 포함한다. 제1 바이폴라 트랜지스터(140)는, 직렬 연결된 2개의 저항들(145 및 150)을 통해 접지에 연결된 이미터 노드(142)와, 출력 전압 노드(125)에 연결된 베이스와, 전류 미러 입력 노드(107)에 연결된 컬렉터를 구비한다. 제2 브랜치는 1의 크기를 갖는 제2 바이폴라 트랜지스터(135)를 포함하고, 제2 바이폴라 트랜지스터(135)는 저항(150)을 통해 접지에 연결되어 있는 이미터 노드(147)를 구비한다. 따라서, 트랜지스터(135)의 이미터는 저항들(145 및 150) 사이의 중간 포인트(147)에 연결된다. 연산 증폭기는 제1 및 제2 바이폴라 트랜지스터(140, 135)의 컬렉터들에 연결되며, 연산 증폭기의 출력은 양 바이폴라 트랜지스터들(135, 140)의 베이스 및 기준 출력 전압을 전달하는 출력 터미널(125)에 연결된다. 도 6a는, PTAT 전류 생성기 및 PTAT 전압 생성기의 2 부분으로 나뉠 수 있다.
PTAT 전류 생성기는, MOS 전류 미러(105 및 115), 2개의 바이폴라(135 및 140), 저항(145) 및 증폭기(130)를 포함한다. 전류 미러의 각 브랜치에서 흐르는 전류의 1차 추정는 다음과 같다.
T*ln(A)*Ut/R145
여기서, T는 켈빈(Kelvin)의 절대 온도이고, ln(A)은 A의 자연로그이고, 열역학적 전압 Ut는 86μV와 동등하고, R145는 저항(145)의 값이다. ln(A)*Ut/R145가 A 및 R145에 의존하는 회로 상수이므로, 전류 미러의 각 브랜치에서 흐르는 전류는 절대 온도에 비례한다.
출력 노드(125)와 중간 저항 포인트 노드(147) 사이의 베이스-이미터 접합에는, 접합 전압이 존재한다. 따라서, 출력 노드(125)와 노드(147) 사이의 전압차는 2mV/K로 감소한다.
PTAT 전압은, 2개의 PTAT 전류들의 합을 저항(150)으로 흐르게 함으로써얻어진다. 저항(150)의 양단 전압은, 2*T*86μV*ln(A)*(R150/R145)이 되는데, 여기서, R150은 저항(150)의 값이다. 그러므로, (R150/R145) 저항비가 1mV/(86μV*ln(A))로 설정된다면, 2mV/K PTAT 전압이 노드(147)에서 얻어진다.
출력 노드(125)에서의 전압은, 바이폴라(135) 베이스-이미터 접합 전압(2mV/K로 감소함)과 노드(147)에서의 전압의 합계이므로, (R150/R145) 저항비가 1mV/(86μV*ln(A))로 설정된다면 온도에 독립적으로 된다.
사실상, PTAT 전류와 접합 전압 모두는, 표준 밴드갭 셀의 공지된 벨(bell) 특성을 유도하는 더높은 차수 요소들을 갖는다. 이들 더높은 차수 요소들은, 밴드갭 셀의 표준 -50℃ 내지 150℃ 동작 범위에 걸쳐, 밴드갭 전압의 약간의 mV 변화를 유도한다. 이는 많은 적용예에서 문제시되지 않는다. 하지만, 높은 정밀도가 요구된다면, 벨 증폭은 최소화될 필요가 있다. (더높은 차수 요소들 중에서 지배적인) 2차 성분을 제거하는 것은, 온도에 대한 밴드갭 전압 정밀도를 현저하게 향상시킨다.
밴드갭 전압의 2차 성분을 제거하는 종래의 방법은, R150으로 양의 온도 계수를 갖는 재료를 이용하는 것이다. 불행하게도, R150로 사용하기 위한 정확한 양의 온도 계수를 제공하는 재료를 얻는 것은 거의 불가능하다. 보통, 이용가능한 재료는 매우 높은 양의 온도 계수를 갖는다. 따라서, R150은, 도 6b에 도시된 바와 같이, 잔여 온도 계수를 위한 정확한 값을 얻기 위하여, 서로다른 2개의 저항들(R150a 및 R150b)의 직렬 조합에 의해 실현된다. 그러나 R150 및 R145가 다른 재료로 실현됨에 따라, R150/R145 비율의 정밀도가 현저하게 감소하여, R150은 트리밍 기능(trimming capability)을 가질 필요가 있다. 이 트리밍은, (이 양의 온도 계수의 처리 분산뿐만 아니라) R150의 양의 온도 계수의 잔여값에 영향을 주며, 따라서, 도 7에 도시된 바와 같이, 벨 특성 보상의 정밀도가 감소된다.
2차 성분에 대하여 하위 1차 성분을 갖는 보상 전압을 생성하여 밴드갭 회로의 전형적인 호를 보상함으로써, 상술한 문제점들이 해결되고 다른 그리고 추가적인 장점들이 달성된다. 본 발명의 사상에 따르면, 밴드갭 호에 대한 간단하고 일반적인 해법이, 밴드갭 회로 아키텍처 타입들의 대부분에 적용될 수 있고, 또한, 2차 볼록 형태(convex behavior)를 보상하기 위해 초기 밴드갭 전압에 작은 증폭도(최대 10 ~ 20mV) 오목 전압(concave voltage)을 추가함으로써 오직 최소의 수정들만으로 현존하는 밴드갭 셀들에 적용될 수 있다.
다양한 실시예들에 따르면, 이것은 트라이오드 영역(triode region)에서 동작하는 MOS 디바이스를 이용하여 달성될 수도 있다. 트라이오드 영역에서 이용되는 MOS 디바이스는, 반전된 PTAT 전압에 의해 바이어스된 게이트 전압을 갖는다. 따라서, MOS 디바이스의 "on" 저항값은, 온도에 따라 현저하게 증가한다. 이것은 "on" 저항을 위한 매우 높은 양의 온도 계수를 에뮬레이트한다. 저항을 PTAT 전류로 바이어싱하는 것은, 두드러진 2차 성분을 갖는 전압을 생성한다.
상술한 바와 같이, 이러한 오목(2차) 전압은, 예를 들면, 온도에 따라 변화하는 저항으로서 이용되는 금속 산화물 반도체(MOS) 트랜지스터를 통해 얻을 수 있다. MOS 트랜지스터 디바이스의 게이트 전압은, 반전된 PTAT를 통해 바이어스되고, 그에 의해, 온도에 따른 주로 2차 성분들을 포함하는 "온 저항값(on resistance)"의 오목 거동(concave behavior)을 일으킨다. 이 오목 거동은, 밴드갭 셀의 초기 2차 볼록 거동을 현저하게 감소시키는, "온 저항값" 상의 오목 전압 강하를 유도한다. 사실상, 유도된 오목 전압은, 고온에서 매우 많은 이득을 갖는다. 이것이, 오목 전압이, 고온에서 이득을 클램핑하는 표준 저항값과 병렬로 이용되는 이유이다.
도 1은, 추가적인 보상 회로를 갖는 도 6에 도시된 종래의 밴드갭 회로를 도시한다. 보상 회로는, 저항(150)과 직렬로 연결된 추가적인 저항(155)을 포함한다. 저항(155)과 병렬로, MOSFET 트랜지스터(160)가 연결된다. 이 MOSFET 트랜지스터(160)의 게이트는, MOSFET(115)와 병렬로 연결된 MOSFET(120)에 의해 형성된 또다른 전류원에 의해 공급되는 또다른 바이폴라 트랜지스터(165)의 베이스와 컬렉터에 연결된다. 더욱이, 또다른 MOSFET(170)는 바이폴라 트랜지스터(165)를 접지에 연결한다. MOSFET(170)의 게이트는, 바이폴라 트랜지스터(165)와 MOSFET(170)의 해당 부분들 사이의 노드에 연결된다. 다른 실시예에 따르면, 디바이스들(165 및 170)이 도 1에 도시된 순서로 연결될 필요는 없으며, 또는 교체될 수도 있다.
도 2a는 도 1에 도시된 바와 같은 추가 보상 회로를 갖는 또다른 표준 밴드갭 셀을 도시한다. 이 회로는, 전압원(Vdd)에 연결된 MOSFET 트랜지스터들(205, 210 및 215)을 포함한다. MOSFET(205)는, 출력 터미널(270)에 연결되며, 또한, 저항들(220 및 235)과 바이폴라 트랜지스터(260)의 직렬을 통해 접지에 연결된다. 더욱, MOSFET(205)는, 저항(225)과 바이폴라 트랜지스터(255)를 포함하는 제2 브랜치를 통해, 접지에 연결된다. 연산 증폭기(230)는, 입력측에 저항들(220 및 235) 사이의 노드와 저항(225)과 바이폴라 트랜지스터(255) 사이의 노드가 각각 연결된다. 연산 증폭기(230)의 출력은, 3개의 MOSFET들(205, 210 및 215)을 제어한다. MOSFET(210)는 MOSFET(240)와 병렬로 연결된 저항(250)을 통해 접지에 연결된다. MOSFET(210)와 병렬 연결된 바이폴라 트랜지스터(240)와 저항(250) 사이의 노드는, 바이폴라 트랜지스터들(255 및 260)의 베이스들을 제어한다. MOSFET(215)는, 바이폴라 트랜지스터(265)와 직렬로 연결된 MOSFET(245)를 통해 접지에 연결된다. 바이폴라 트랜지스터(265)의 베이스는 접지에 연결되며, MOSFET(245)의 게이트는 MOSFET(240)의 게이트 및 MOSFET(215)에 연결된다.
보통, 수직 PNP 디바이스들(255 및 260)의 컬렉터에는 접속(access)이 없는데, 기판이 컬렉터가 되기 때문이다. 이는, 보상 전압이 그들의 베이스 터미널을 통해 인가되어야 하는 이유이다. 하지만, 수직 PNP 트랜지스터들(255 및 260)의 베이스 전류는, 보통, 그들의 이미터 전류에 비하여 매우 작다. 더욱이, 베이스 전류는, 강인한 온도 의존성을 가지며(일반적으로 온도에 따라서 감소한다), 프로세스에 걸쳐서 분산을 갖는다. 이로 인해, 외부 바이어스 전류가 없이 보상이 비효율적으로 된다. 이것이, 그러한 디바이스들에 여분의 바이어스 소스(210)가 필요한 이유이다.
하지만, 플로팅 바이폴라(또는 다이오드) 디바이스들이 이용가능하다면, 보상 회로는 도 2b에 도시된 바와 같이 연결될 수 있으며, 여분의 바이어스 소스(210)는 불필요하다. 또한, 저항(250)과 트랜지스터들(255 및 260)은, 저항(250')과 트랜지스터들(255' 및 260')로 교체될 수 있다. 트랜지스터들(255' 및 260')의 베이스와 컬렉터는 결합되어 MOSFET(240)에 연결되고 또한 저항(250')을 통해 접지에 연결된다. 회로의 다른 나머지들은, 도 2a에 도시된 바와 동일하다.
도 1의 MOSFET 트랜지스터(160)와 도 2a 및 도 2b의 MOSFET(240)의 게이트 전압은, 그것의 "온(on)" 저항값의 PTAT 형태를 유도하는 반전된 PTAT 전압을 통해 바이어스된다. 이 PTAT 저항을 PTAT 전류로 바이어싱하는 것은, 밴드갭 회로의 초기 2차 볼록 거동을 현저하게 줄이는 "온 저항값" 상의 오목 전압 강하를 유도한다. 사실상, 유도된 오목 전압은 고온에서 매우 많은 이득을 갖는다. 따라서, 오목 전압은, 고온에서 이득을 클램핑하는 표준 저항값과 병렬로 이용된다. 온도에 따른 밴드갭 전압 변화는, 본 기술을 이용하여 3 내지 10배 만큼 개선된다. 이 볼록 보상 방법의 협력으로 인해 트리밍이 불필요하다. 반전된 PTAT 전압은, 초기 전압을 생성하는 MOSFET 트랜지스터(170)(도 1 참조) 또는 MOSFET(245)(도 2 참조)와, 효율적인 반전된 PTAT 성분을 생성하는 바이폴라 트랜지스터(165)(도 1 참조) 또는 바이폴라 트랜지스터(265)(도 2 참조)의 직렬 조합을 통해 생성될 수 있다. 오목 보상은, 전체 밴드갭 전압 내에서 제거될 수 있는, 정밀 제어된 1차항을 가지므로, 따라서 PTAT 루프의 이득을 감소시킬 수 있다. 궁극적으로, 전체 1차항은, 밴드갭 셀의 가능한한 최소의 온도 의존성을 얻기 위해 트리밍될 수 있다.
도 1(도 2a, 2b)은 디바이스들(165 및 170)(디바이스들(245 및 265))을 위한 로컬 바이어스를 도시한다. 또한, 이 디바이스들은 외부 바이어스 소스로부터 바이어스될 수도 있다. 하지만, 반전된 PTAT 전압은, 디바이스들(165 및 170)(디바이스들(245 및 265))이 외부 소스를 통해 바이어스된 경우, 정밀도가 떨어질 것이다. 밴드갭 셀이 전류를 외부 부하에 전달해야한다면, 그런 외부 바이어싱이 도 2a 및 도 2b의 토폴로지를 위해 필요하게 될 것이다.
또한, 도 1 및 도 2는, 밴드갭 전압(Vbg0)과 2차 보상 전압(Vcomp)을 나타낸다. 이론적으로 초래된 밴드갭 기준 전압뿐만 아니라, 온도에 따른 이 전압들의 관련 곡선들이 도 3에 도시된다. 도 1에 도시된 회로에 대하여 온도에 따라 시뮬레이션된 기준 출력 전압들이 도 4에 도시되어 있으며, 도 2a에 도시된 회로에 대해서는 도 5에 도시된다.

Claims (21)

  1. 제1 출력 전압을 생성하는 1차 보상 밴드갭 유닛과, 및
    상기 제1 출력 전압에 제2 출력 전압을 추가하고, 제1 저항에 병렬로 연결된 제1 금속 산화물 반도체(MOS) 트랜지스터를 포함하는 2차 보상 회로를 포함하고,
    상기 제1 MOS 트랜지스터는 반전된 PTAT(proportional to absolute temperature) 전압으로 바이어스되는 것을 특징으로 하는 밴드갭 회로.
  2. 제1항에 있어서,
    상기 1차 보상 밴드갭 유닛은 제1 및 제2 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 밴드갭 회로.
  3. 제2항에 있어서,
    상기 2차 보상 회로는, 다이오드 연결된 제2 MOS 트랜지스터와 직렬로 연결된 다이오드 연결된 제3 바이폴라 트랜지스터를 통해 기준 전위에 연결된 출력을 갖는 제1 제어가능 전류원을 포함하고,
    상기 제1 전류원의 출력은 상기 제1 MOS 트랜지스터를 제어하는 것을 특징으로 하는 밴드갭 회로.
  4. 제3항에 있어서,
    상기 2차 보상 회로를 상기 1차 보상 밴드갭 유닛에 직렬로 연결함으로써, 2차 보상 전압이 추가되는 것을 특징으로 하는 밴드갭 회로.
  5. 제4항에 있어서,
    상기 1차 보상 밴드갭 유닛은,
    상기 제1 및 제2 바이폴라 트랜지스터와 연결되는 전류 미러와,
    상기 제1 바이폴라 트랜지스터와 기준 전위 사이에 직렬로 연결된 제2 및 제3 저항들과, 및
    입력들은 상기 전류 미러와 상기 제1 및 제2 바이폴라 트랜지스터들 사이의 노드들과 각각 연결되어 있고 출력은 상기 제1 및 제2 바이폴라 트랜지스터들을 제어하는 연산 증폭기를 포함하고,
    상기 제2 바이폴라 트랜지스터는 상기 제2 및 제3 저항 사이의 노드에 연결되는 것을 특징으로 하는 밴드갭 회로.
  6. 제5항에 있어서,
    상기 전류 미러는 MOS 트랜지스터들로 형성되는 것을 특징으로 하는 밴드갭 회로.
  7. 제5항에 있어서,
    상기 제1 제어가능 전류원은, MOS 트랜지스터로 형성되고, 또한 상기 전류 미러에 연결된 것을 특징으로 하는 밴드갭 회로.
  8. 제4항에 있어서,
    상기 1차 보상 밴드갭 유닛은,
    직렬 연결된 제2 및 제3 저항들을 통해 상기 제1 바이폴라 트랜지스터와 연결되고 또한 제4 저항을 통해 상기 제2 바이폴라 트랜지스터와 연결된 제2 제어가능 전류원과, 및
    상기 제2 및 제3 저항들 사이의 노드와 연결된 제1 입력, 상기 제4 저항과 상기 제2 바이폴라 트랜지스터 사이의 노드에 연결된 제2 입력, 및 상기 제1 및 제2 제어가능 전류원들을 제어하는 출력을 포함하는 연산 증폭기를 포함하는 것을 특징으로 하는 밴드갭 회로.
  9. 제2항에 있어서,
    상기 2차 보상 회로는,
    제1 및 제2 제어가능 전류원과, 및
    상기 제1 제어가능 전류원과 기준 전위 사이에 다이오드 연결된 제1 바이폴라 트랜지스터와 직렬로 연결된 다이오드 연결된 제2 MOS 트랜지스터를 포함하고,
    상기 제1 제어가능 전류원과 상기 제2 MOS 트랜지스터 사이의 상기 노드는 상기 제1 MOS 트랜지스터를 제어하고, 상기 제2 제어가능 전류원은 병렬 연결된 상기 제1 MOS 트랜지스터와 제1 저항에 연결되는 것을 특징으로 하는 밴드갭 회로.
  10. 제9항에 있어서,
    상기 1차 보상 밴드갭 유닛의 상기 바이폴라 트랜지스터들을 2차 보상 전압으로 제어함으로써, 상기 2차 보상 전압이 추가되는 것을 특징으로 하는 밴드갭 회로.
  11. 제9항에 있어서,
    상기 1차 보상 밴드갭 유닛은,
    제2 및 제3 저항들과 상기 제1 바이폴라 트랜지스터의 직렬 연결을 포함하는 제1 브랜치 그리고 제4 저항과 상기 제2 바이폴라 트랜지스터의 직렬 연결을 포함하는 제2 브랜치를 통해 접지에 연결된 제3 제어가능 전류원과,
    입력은 상기 제2 및 제3 저항 사이의 노드 및 상기 제4 저항과 상기 제2 바이폴라 트랜지스터 사이의 노드에 연결되고, 출력은 상기 제1, 제2 및 제3 전류원을 제어하는 연산 증폭기를 포함하는 것을 특징으로 하는 밴드갭 회로.
  12. 제11항에 있어서,
    상기 제1, 제2 및 제3 제어가능 전류원은 MOS 트랜지스터들로 형성되는 것을 특징으로 하는 밴드갭 회로.
  13. 1차 보상 밴드갭 전압을 생성하는 단계,
    제1 저항과 병렬로 연결된 제1 금속 산화물 반도체(MOS) 트랜지스터를 이용하여 2차 보상 전압을 생성하는 단계로서, 상기 제1 MOS 트랜지스터는 반전된 PTAT(proportional to absolute temperature) 전압으로 바이어스되는 2차 보상 전압을 생성하는 단계, 및
    상기 1차 보상 밴드갭 전압에 상기 2차 보상 전압을 추가하는 단계를 포함하는 기준 전압 생성 방법.
  14. 제13항에 있어서,
    상기 제1 MOS 트랜지스터는 트라이오드 영역(triode region)에서 동작하는 것을 특징으로 하는 기준 전압 생성 방법.
  15. 제13항에 있어서,
    상기 2차 보상 전압은,
    다이오드 연결된 제2 MOS 트랜지스터와 직렬로 연결된 다이오드 연결된 제3 바이폴라 트랜지스터에 공급되는 제어가능 전류에 의해 생성된 제어 신호로 상기 제1 MOS 트랜지스터를 제어함으로써 생성되는 것을 특징으로 하는 기준 전압 생성 방법.
  16. 제13항에 있어서,
    상기 2차 보상 전압은,
    제1 전류를 병렬 연결된 상기 제1 MOS트랜지스터와 상기 제1 저항에 공급하고, 다이오드 연결된 제1 바이폴라 트랜지스터와 직렬로 연결된 다이오드 연결된 제2 MOS 트랜지스터에 공급되는 제2 전류에 의해 생성된 신호에 의해 상기 제1 MOS 트랜지스터를 제어함으로써 생성되는 것을 특징으로 하는 기준 전압 생성 방법.
  17. 제1 출력 전압을 생성하는 제1 및 제2 바이폴라 트랜지스터들을 포함하는 1차 보상 밴드갭 유닛, 및
    상기 제1 출력 전압에 제2 출력 전압을 추가하고, 제1 저항에 병렬로 연결된 제1 금속 산화물 반도체(MOS) 트랜지스터를 포함하는 2차 보상 회로를 포함하는 밴드갭 회로로서,
    상기 제1 MOS 트랜지스터는 반전된 PTAT 전압으로 바이어스되고,
    상기 2차 보상 회로는, 제어가능 전류원과, 상기 제어가능 전류원과 기준 전위 사이의 다이오드 연결된 제2 MOS 트랜지스터와 직렬로 연결된 다이오드 연결된 제3 바이폴라 트랜지스터를 포함하고,
    상기 제어가능 전류원에 의해 생성된 전압이 상기 제1 MOS 트랜지스터를 제어하는 것을 특징으로 하는 밴드갭 회로.
  18. 제17항에 있어서,
    상기 2차 보상 회로를 상기 1차 보상 밴드갭 유닛에 직렬로 연결함으로써, 2차 보상 전압이 추가되는 것을 특징으로 하는 밴드갭 회로.
  19. 제17항에 있어서,
    상기 1차 보상 밴드갭 유닛은,
    상기 제1 및 제2 바이폴라 트랜지스터와 연결되는 전류 미러와,
    상기 제1 바이폴라 트랜지스터와 기준 전위 사이에 직렬로 연결된 제2 및 제3 저항과, 및
    입력들은 상기 전류 미러와 상기 제1 및 제2 바이폴라 트랜지스터들 사이의 노드들에 각각 연결되어 있고, 출력은 상기 제1 및 제2 바이폴라 트랜지스터들을 제어하는 연산 증폭기를 포함하고,
    상기 제2 바이폴라 트랜지스터는 상기 제2 및 제3 저항 사이의 노드에 연결되는 것을 특징으로 하는 밴드갭 회로.
  20. 제17항에 있어서,
    상기 1차 보상 밴드갭 유닛은,
    제2 및 제3 저항들과 상기 제1 바이폴라 트랜지스터의 직렬 연결을 포함하는 제1 브랜치를 통해서 및 제4 저항과 상기 제2 바이폴라 트랜지스터의 직렬 연결을 포함하는 제2 브랜치를 통해서 접지에 연결되어 있는 제3 제어가능 전류원과,
    입력은 상기 제2 및 제3 저항 사이의 노드 및 상기 제4 저항과 상기 제2 바이폴라 트랜지스터 사이의 노드에 연결되고, 출력은 상기 제1, 제2 및 제3 전류원을 제어하는 연산 증폭기를 포함하는 것을 특징으로 하는 밴드갭 회로.
  21. 제17항에 있어서,
    상기 1차 보상 밴드갭 유닛의 상기 바이폴라 트랜지스터들을 2차 보상 전압으로 제어함으로써, 상기 2차 보상 전압이 추가되는 것을 특징으로 하는 밴드갭 회로.
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