JP7193364B2

JP7193364B2 - 基準電圧源回路

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Publication number: JP7193364B2
Application number: JP2019015018A
Authority: JP
Inventors: 伴弘小金
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2019-01-31
Filing date: 2019-01-31
Publication date: 2022-12-20
Anticipated expiration: 2039-01-31
Also published as: JP2020123184A

Description

本発明は、ダイオード接続のバイポーラトランジスタを用いた基準電圧源回路に関する。

基準電圧源回路は、アナログ回路で多く用いられる電圧源回路の一つであり、バンドギャップ回路ともよばれていて、Ａ／Ｄコンバータのリファレンス電圧や温度センサーなどに用いられている。従来は、非特許文献１～４にあるように、図４のような構成が用いられている。

従来の基準電圧源回路の原理について図４を用いて説明する。差動増幅回路１１ｐの非反転入力端子（＋）側の電位をｖ₊、反転入力端子（－）側の電位をｖ_－、電圧利得をＡp、ＰＭＯＳトランジスタＭp1pの電圧電流変換率をｇ_ｍMp1p、ＰＮＰバイポーラトランジスタＱp1pの電圧電流変換率をｇ_ｍQp1p、ＰＮＰバイポーラトランジスタＱp2pの電圧電流変換率をｇ_ｍQp2pとすると、出力電圧Ｖ_REFpは、以下の式（１）のように表せられる。

Ａp、ｇ_ｍMp1p{(Ｒ_1ｐ＋1/ｇ_ｍQp1p）//（Ｒ_2ｐ＋Ｒ_3p＋1/ｇ_ｍQp2p)}を十分に大きく設定することで、ｖ_＋ ≒ ｖ_－という関係が得られる。このときＰＮＰバイポーラトランジスタＱp1pのエミッタ・ベース間の電圧をＶ_BEQp1p、ＰＮＰバイポーラトランジスタＱp2pのエミッタ・ベース間の電圧をＶ_BEQp2pとすると、抵抗Ｒ3pに流れる電流Ｉ_R3pは以下の式（２）ように表せられる。

ＰＮＰバイポーラトランジスタＱp1p、Ｑp2pの正規化エミッタ面積比をＱp1p：Ｑp2p＝１：ｍとし（ｍは正の数）、ＰＮＰバイポーラトランジスタのコレクタ電流とベース電流と飽和電流とベース電流増幅率を、それぞれＩ_Cp、Ｉ_Bp、Ｉ_Sp、β_p、熱電圧をＶ_Tとすると、コレクタ電流Ｉ_Cpとべース・エミッタ間電圧Ｖ_BEとの関係、コレクタ電流Ｉ_Cpとベース電流Ｉ_Bpの関係は、一般にガンメル・プーンモデルの場合、以下の式（３）ように表せられる。

Ｒ1p＝Ｒ2pと設定し、ｖ_＋ ≒ ｖ_－であることから、式（３）を用いて式（２）を変形すると以下の式（４）ように表せられる。

式（４）を用いると、出力電圧Ｖ_REFpは以下のように表せられる。

非特許文献１、２より、ＰＮＰバイポーラトランジスタのエミッタ・ベース間電圧Ｖ_EBの温度特性は負の傾きを持っていることがすでに判明している。よって、式（５）において、第１項の電圧Ｖ_EBQ2pの温度特性の負の傾きを第２項の電圧Ｖ_Tの持つ正の温度特性で打ち消すことで、出力電圧Ｖ_REFpを温度不感にすることができる。

Johan H. Huijsing, Rudy J. Van de Plassche, Willy M.C. Sansen, "Analog Circuit Design Low-Noise, Low-Power, Low-Voltage Mixed-Mode Design with CAD Tools Voltage, Current, and Time References", Kluwer Academic Publishers, 1995. 浅田邦博・永田穣監訳、P.R.グレイ／P.J.フルスト／S.H.レビス／R.G.メイヤー共著、「システムLSIのためのアナログ集積回路設計技術（基礎編）（応用編）」培風館、2004年。 KAREL E. KUIJK, "A precision reference voltage source," IEEE Journal of Solid-State Circuits,vol. 8, no. 3, pp.222-226, June. 1973. BANG-SUP SONG, PAUL R. GRAY, "A precision curvature-compensated CMOS bandgap reference," IEEE Journal of Solid-State Circuits, vol. 18, no. 6, pp.634-643, Dec. 1983.

しかし従来例の場合、式（４）のバイアス電流はＰＮＰバイポーラトランジスタＱp1p、Ｑp2pのエミッタに流れる。このため、ＰＮＰバイポーラトランジスタＱp1p、Ｑp2pのベース電流増幅率をβ_Qpとすると、ＰＮＰバイポーラトランジスタＱp1p、Ｑp2pのコレクタ電流Ｉ_CQpは以下のようになる。

以上の式（６）より、従来例の場合、ＰＮＰバイポーラトランジスタのコレクタ電流にベース電流増幅率β_Qpが含まれた形となってしまい、ＰＮＰバイポーラトランジスタのエミッタ・ベース間電圧Ｖ_EBの特性がベース電流増幅率β_Qpのばらつき、及び、温度特性の影響を受けてしまうという問題を抱えている。特にベース電流増幅率β_Qpが小さい場合には、ベース電流増幅率β_Qpのばらつきの影響が大きくなって、出力電圧Ｖ_REFpが大きくばらつく。

本発明の目的は、ベース電流増幅率の影響を受けない基準電圧を生成することのできる基準電圧源回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、基準電圧生成回路と、第２の電圧電流変換回路と、ベース電流生成回路と、カレントミラー回路とを備え、前記基準電圧生成回路は、ベース及びコレクタが接地された第１及び第２のＰＮＰバイポーラトランジスタと、前記第１のＰＮＰバイポーラトランジスタのエミッタに一端が接続された第１の抵抗と、前記第２のＰＮＰバイポーラトランジスタのエミッタに一端が接続された第３の抵抗と、該第３の抵抗の他端に一端が接続された第２の抵抗と、非反転入力端子が前記第３の抵抗の他端に接続され反転入力端子が前記第１のＰＮＰバイポーラトランジスタのエミッタに接続された差動増幅回路と、入力端子が前記差動増幅回路の出力端子に接続され出力端子が前記第１及び第２の抵抗の他端に接続された第１の電圧電流変換回路と、該第１の電圧電流変換回路の入力端子と出力端子の間に接続された容量とを有し、前記第２の電圧電流変換回路は、入力端子が前記差動増幅回路の出力端子に接続され出力端子が前記ベース電流生成回路の入力端子に接続され、前記ベース電流生成回路は、前記入力端子が前記カレントミラー回路の第１の出力端子に接続され出力端子が前記カレントミラー回路の入力端子に接続され、第１のＰＮＰバイポーラトランジスタ及び第２のＰＮＰバイポーラトランジスタのベース電流と同じ値の電流を生成して出力し、前記カレントミラー回路は、第２の出力端子が前記第１のＰＮＰバイポーラトランジスタのエミッタに接続され第３の出力端子が前記第２のＰＮＰバイポーラトランジスタのエミッタに接続されていることを特徴とする。

請求項２にかかる発明は、請求項１に記載の基準電圧源回路において、前記基準電圧生成回路は、前記第１のＰＮＰバイポーラトランジスタと前記第２のＰＮＰバイポーラトランジスタの正規化エミッタ面積比が、第１のＰＮＰバイポーラトランジスタ：第２のＰＮＰバイポーラトランジスタ＝１：ｍに設定され（ｍは正の数）、前記第１の抵抗と第２の抵抗の値が同値に設定されていることを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の基準電圧源回路において、前記ベース電流生成回路は、エミッタが前記ベース電流生成回路の入力端子に接続されコレクタが接地された第３のＰＮＰバイポーラトランジスタと、ゲートとドレインが前記第３のＰＮＰバイポーラトランジスタのベースに接続されソースが接地された第１のＮＭＯＳトランジスタと、ゲートが前記第３のＰＮＰバイポーラトランジスタのベースに接続されソースが接地された第２のＮＭＯＳトランジスタと、ゲートが前記ベース電流生成回路の入力端子に接続されドレインが前記ベース電流生成回路の出力端子に接続されソースが前記第２のＮＭＯＳトランジスタのドレインに接続された第３のＮＭＯＳトランジスタとを有し、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのサイズ比が、第１のＮＭＯＳトランジスタ：第２のＮＭＯＳトランジスタ＝１：１に設定されていることを特徴とする。

請求項４にかかる発明は、請求項１、２又は３に記載の基準電圧源回路において、前記第１の電圧電流変換回路と前記第２の電圧電流変換回路の電圧電流変換率が、第１の電圧電流変換回路：第２の電圧電流変換回路＝２：１に設定されていることを特徴とする。

請求項５にかかる発明は、請求項１、２、３又は４に記載の基準電圧源回路において、前記カレントミラー回路は、前記カレントミラー回路の入力端子、第１の出力端子、第２の出力端子、第３の出力端子の電流比が、入力端子：第１の出力端子：第２の出力端子：第３の出力端子＝１：１：１：１に設定されていることを特徴とする。

本発明によれば、第１及び第２のＰＮＰバイポーラトランジスタのコレクタ電流を第３の抵抗に流れる電流と等しくすることができ、第１及び第２のＰＮＰバイポーラトランジスタのベース電流増幅率の影響のない基準電圧を生成することができる。

本発明の基準電圧源回路のブロック図である。本発明の基準電圧源回路の回路図である。従来例と本発明の温度特性を示すグラフである。従来例の基準電圧源回路の回路図である。

図１に本発明の基準電圧源回路の原理構成を示す。１０は基準電圧生成回路であり、ＰＮＰバイポーラトランジスタＱp1a、Ｑp2aと、抵抗Ｒ1a、Ｒ2a、Ｒ3aと、差動増幅回路１１と、第１の電圧電流変換回路１２と、容量Ｃｃａからなる。抵抗Ｒ1aは、ＰＮＰバイポーラトランジスタＱp1aのエミッタと第１の電圧電流変換回路１２の出力端子Ｏ１２１の間に接続され、抵抗Ｒ2a、Ｒ3aの直列回路は、ＰＮＰバイポーラトランジスタＱp2aのエミッタと第１の電圧電流変換回路１２の出力端子Ｏ１２１の間に接続されている。差動増幅回路１１は、非反反転入力端子が抵抗Ｒ2aと抵抗Ｒ3aの共通接続点に接続され、反転入力端子が抵抗Ｒ1aとＰＮＰバイポーラトランジスタＱp1aのエミッタの共通接続点に接続され、出力端子が第１の電圧電流変換回路１２の入力端子Ｉ１２１に接続されている。容量Ｃｃａは第１の電圧電流変換回路１２の入力端子Ｉ１２１と出力端子Ｏ１２１の間に接続されている。

２０は第２の電圧電流変換回路であり、入力端子Ｉ２１、出力端子Ｏ２１を備え、入力端子Ｉ２１が差動増幅回路１１の出力端子に接続されている。

３０はベース電流生成回路であり、入力端子Ｉ３１、出力端子Ｏ３１を備え、入力端子Ｉ３１が第２の電圧電流変換回路の出力端子Ｏ２１に接続さている。

４０はカレントミラー回路であり、入力端子Ｉ４１、第１の出力端子Ｏ４１、第２の出力端子Ｏ４２、第３の出力端子Ｏ４３を備える。そして、入力端子Ｉ４１はベース電流生成回路３０の出力端子Ｏ３１に接続され、第１の出力端子Ｏ４１はベース電流生成回路３０の入力端子Ｉ３１に接続され、第２の出力端子Ｏ４２はＰＮＰトランジスタＱp1aのエミッタに接続され、第３の出力端子Ｏ４３はＰＮＰトランジスタＱp2aのエミッタに接続されている。

図２に基準電圧源回路の具体的回路を示す。基準電圧生成回路１０において、第１の電圧電流変換回路１２は、ゲートが入力端子Ｉ１２１に接続され、ドレインが出力端子Ｏ１２１に接続され、ソースに電圧ＶＤＤが印加するＰＭＯＳトランジスタＭp1aで構成されている。ＰＮＰバイポーラトランジスタＱp1a、Ｑp2a の正規化エミッタ面積比は、Ｑp1a：Ｑp2a ＝１：ｍである（ｍは正の数）。抵抗Ｒ1a、Ｒ2aの値は、Ｒ1a＝Ｒ2aである。

第２の電圧電流変換回路２０は、ゲートが入力端子Ｉ２１に接続され、ドレインが出力端子Ｏ２１に接続され、ソースに電圧ＶＤＤが印加するＰＭＯＳトランジスタＭp2aで構成されている。そして、第１の電圧電流変換回路１２のＰＭＯＳトランジスタＭp1aと第２の電圧電流変換回路２０のＰＭＯＳトランジスタＭp2aのサイズ比（Ｗ／Ｌ）は、Ｍp1a：Ｍp2a＝２：１に設定されている。つまり、第１の電圧電流変換回路１２の電圧電流変換率は第２の電圧電流変換回路２０の電圧電流変換率の２倍となっている。

ベース電流生成回路３０は、ＮＭＯＳトランジスタＭn1a、Ｍn2a、Ｍn3aと、ＰＮＰバイポーラトランジスタＱp3aにより構成されている。そして、ＮＭＯＳトランジスタＭn1aのゲート及びドレインとＮＭＯＳトランジスタＭn2aのゲートが、ＰＮＰバイポーラトランジスタＱp3aのベースに接続されている。ＮＰＮバイポーラトランジスタＱp3aのコレクタは接地され、エミッタは入力端子Ｉ３１に接続されている。ＮＭＯＳトランジスタＭn3aは、ゲートが入力端子Ｉ３１に接続され、ソースがＮＭＯＳトランジスタＭn2aのドレインに接続され、ドレインが出力端子Ｏ３１に接続されている。ＰＮＰバイポーラトランジスタＱp1a、Ｑp2a、Ｑp3a の正規化エミッタ面積比は、Ｑp1a：Ｑp2a：Ｑp3a ＝１：ｍ：１である。

カレントミラー回路４０は、ＰＭＯＳトランジスタＭp3a、Ｍp4a、Ｍp5a、Ｍp6aを有する。ＰＭＯＳトランジスタＭp3a、Ｍp4a、Ｍp5a、Ｍp6aは、そのゲートがＰＭＯＳトランジスタＭp4aのドレインに共通接続されている。ＰＭＯＳトランジスタＭp3aのドレインは出力端子Ｏ４１に、ＰＭＯＳトランジスタＭp4aのドレインは第１の入力端子Ｉ４１に、ＰＭＯＳトランジスタＭp5aのドレインは第２の出力端子Ｏ４２に、ＰＭＯＳトランジスタＭp6aのドレインは第３の出力端子Ｏ４３に、それぞれ接続されている。ＰＭＯＳトランジスタＭp3a、Ｍp4a、Ｍp5a、Ｍp6aのソースには電源電圧ＶＤＤが印加している。そして、ＰＭＯＳトランジスタＭp3a、Ｍp4a、Ｍp5a、Ｍp6aのサイズ比（Ｗ／Ｌ）は、Ｍp3a：Ｍp4a：Ｍp5a：Ｍp6a＝１：１：１：１に設定されている。つまり、端子Ｉ４１、Ｏ４１～Ｏ４３の電流比が、Ｉ４１：Ｏ４１：Ｏ４２：Ｏ４３＝１：１：１：１に設定されている。

ＰＮＰバイポーラトランジスタＱp3aの各端子に流れる電流は、ＰＭＯＳトランジスタＭp2aのドレイン電流をＩ_DMp2a、ＰＭＯＳトランジスタＭp3aのドレインを電流Ｉ_DMp3a、ＰＮＰバイポーラトランジスタＱp3aのベース電流をＩ_BQp3a、ＰＮＰバイポーラトランジスタＱp3aのコレクタ電流をＩ_CQp3aとすると、以下の式（７）のように表せられる。

ＭＯＳトランジスタＭn1aとＭＯＳトランジスタＭn2aのサイズ比(Ｗ／Ｌ)がＭn1a：Ｍn2a＝１：１であることから、ＭＯＳトランジスタＭn1aのドレイン電流をＩ_DMn1a、ＭＯＳトランジスタＭn2aのドレイン電流をＩ_DMn2aとすると、ＰＮＰバイポーラトランジスタＱp3aのベース電流Ｉ_BQp3aには以下の式（８）の関係が成り立つ。

ＮＭＯＳトランジスタＭn2aのドレイン電流Ｉ_DMn2aは、ゲート接地回路であるＰＭＯＳトランジスタＭp3aのソース、ドレイン、ＰＭＯＳトランジスタＭp4aのドレインを経由している。また、ＰＭＯＳトランジスタＭp3a、Ｍp4a、Ｍp5a、Ｍp6aのサイズ比(Ｗ／Ｌ)はＭp3a：Ｍp4a：Ｍp5a：Ｍp6a＝１：１：１：１であるので、ＰＭＯＳトランジスタＭp4aのドレイン電流をＩ_DMp4a、ＰＭＯＳトランジスタＭp5aのドレイン電流をＩ_DMp5a、ＰＭＯＳトランジスタＭp6aのドレイン電流をＩ_DMp6aとすると、式（８）は次の式（９）のように書き換えられる。

ＰＯＳトランジスタＭp1a、Ｍp2aのサイズ比(Ｗ／Ｌ)はＭp1a：Ｍp2a＝２：１であることから、ＰＭＯＳトランジスタＭp2aのドレイン電流Ｉ_DMp2aは、抵抗Ｒ1a、Ｒ2aに流れる電流の和の半分となる。つまり、抵抗Ｒ3aに流れる電流をＩ_R3aとすると、次の式（１０）の関係が成立する。

式（８）と式（９）と式（１０）を用いて式（７）を変形すると、次の関係式（１１）が得られる。

以上の説明により、ＰＮＰバイポーラトランジスタＱp3aのベース電流Ｉ_BQp3aをベース電流生成回路３０からカレントミラー回路４０までを用いてＰＮＰバイポーラトランジスタＱp3aのエミッタにフィードバックすることで、ＰＭＯＳトランジスタＭp2aのドレイン電流Ｉ_DMp2aの値をそのままＰＮＰバイポーラトランジスタＱp3aのコレクタ電流Ｉ_CQp3aと等しくさせることが証明できた。

そして、ＰＮＰバイポーラトランジスタＱp3aのベース電流Ｉ_BQp3aと同じ電流であるＭＯＳトランジスタＭp5aのドレイン電流Ｉ_DMp5aをＰＮＰバイポーラトランジスタＱp1aのエミッタに注入し、同様のＭＯＳトランジスタＭp6aのドレイン電流Ｉ_DMp6aをＰＮＰバイポーラトランジスタＱp2aのエミッタに注入することで、注入した電流Ｉ_DMp5aがＰＮＰバイポーラトランジスタＱp1aのベース電流となり、注入した電流Ｉ_DMp6aがＰＮＰバイポーラトランジスタＱp2aのベース電流となる。

よって、ＰＮＰバイポーラトランジスタＱp1a、Ｑp2aのそれぞれのコレクタ電流は、抵抗Ｒ3aに流れる電流Ｉ_R3aに等しい電流となる。この抵抗Ｒ3aに流れる電流Ｉ_R3aは、式（４）に示した通りのＩ_R3a＝Ｖ_T×ln(ｍ)／Ｒ3aであるので、本発明はＰＮＰバイポーラトランジスタＱp1a、Ｑp2aに、ベース電流増幅率の影響を受けないコレクタ電流を供給できることが証明された。

以上から本発明では、ＰＮＰバイポーラトランジスタＱp1a、Ｑp2aのエミッタ・ベース間電圧Ｖ_EBQ1a、Ｖ_EBQ2aがベース電流増幅率の影響を受けないので、式（１２）のように、そのベース電流増幅率の影響を受けない基準電圧Ｖ_REFを生成することができる。なお、抵抗Ｒ3aの値はこの式（１２）の右辺の第１項の電圧Ｖ_EBQ2ｐの温度特性の負の傾きを第２項の電圧Ｖ_Tの持つ正の温度係数で打ち消すことができるような値に、抵抗Ｒ2aとの関係で設定される。

本発明の効果を示すために、シミュレーション結果を図３に示す。図３より本発明は、従来例よりも理想特性に近いことが分かる。

なお、以上説明した実施例は本発明の一つの形態でありこれに限られるものではない。例えば、第１の電圧電流変換回路１２と第２の電圧電流変換回路２０とカレントミラー回路４０はカスコード化してもよく、また、ベース電流生成回路３０に用いたＮＭＯＳトランジスタＭn1a、Ｍn2a、Ｍn3aは実施例のようなカスコード型だけでなくウィルソン型した場合でも同様の機能を得られる。

１０：基準電圧生成回路、１１：差動増幅回路、１２：第１の電圧電流変換回路
２０：第２の電圧電流変換回路
３０：ベース電流生成回路
４０：カレントミラー回路

Claims

基準電圧生成回路と、第２の電圧電流変換回路と、ベース電流生成回路と、カレントミラー回路とを備え、
前記基準電圧生成回路は、ベース及びコレクタが接地された第１及び第２のＰＮＰバイポーラトランジスタと、前記第１のＰＮＰバイポーラトランジスタのエミッタに一端が接続された第１の抵抗と、前記第２のＰＮＰバイポーラトランジスタのエミッタに一端が接続された第３の抵抗と、該第３の抵抗の他端に一端が接続された第２の抵抗と、非反転入力端子が前記第３の抵抗の他端に接続され反転入力端子が前記第１のＰＮＰバイポーラトランジスタのエミッタに接続された差動増幅回路と、入力端子が前記差動増幅回路の出力端子に接続され出力端子が前記第１及び第２の抵抗の他端に接続された第１の電圧電流変換回路と、該第１の電圧電流変換回路の入力端子と出力端子の間に接続された容量とを有し、
前記第２の電圧電流変換回路は、入力端子が前記差動増幅回路の出力端子に接続され出力端子が前記ベース電流生成回路の入力端子に接続され、
前記ベース電流生成回路は、前記入力端子が前記カレントミラー回路の第１の出力端子に接続され出力端子が前記カレントミラー回路の入力端子に接続され、第１のＰＮＰバイポーラトランジスタ及び第２のＰＮＰバイポーラトランジスタのベース電流と同じ値の電流を生成して出力し、
前記カレントミラー回路は、第２の出力端子が前記第１のＰＮＰバイポーラトランジスタのエミッタに接続され第３の出力端子が前記第２のＰＮＰバイポーラトランジスタのエミッタに接続されている、
ことを特徴とする基準電圧源回路。
請求項１に記載の基準電圧源回路において、
前記基準電圧生成回路は、前記第１のＰＮＰバイポーラトランジスタと前記第２のＰＮＰバイポーラトランジスタの正規化エミッタ面積比が、第１のＰＮＰバイポーラトランジスタ：第２のＰＮＰバイポーラトランジスタ＝１：ｍに設定され（ｍは正の数）、前記第１の抵抗と第２の抵抗の値が同値に設定されていることを特徴とする基準電圧源回路。
請求項１又は２に記載の基準電圧源回路において、
前記ベース電流生成回路は、エミッタが前記ベース電流生成回路の入力端子に接続されコレクタが接地された第３のＰＮＰバイポーラトランジスタと、ゲートとドレインが前記第３のＰＮＰバイポーラトランジスタのベースに接続されソースが接地された第１のＮＭＯＳトランジスタと、ゲートが前記第３のＰＮＰバイポーラトランジスタのベースに接続されソースが接地された第２のＮＭＯＳトランジスタと、ゲートが前記ベース電流生成回路の入力端子に接続されドレインが前記ベース電流生成回路の出力端子に接続されソースが前記第２のＮＭＯＳトランジスタのドレインに接続された第３のＮＭＯＳトランジスタとを有し、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのサイズ比が、第１のＮＭＯＳトランジスタ：第２のＮＭＯＳトランジスタ＝１：１に設定されていることを特徴とする基準電圧源回路。
請求項１、２又は３に記載の基準電圧源回路において、
前記第１の電圧電流変換回路と前記第２の電圧電流変換回路の電圧電流変換率が、第１の電圧電流変換回路：第２の電圧電流変換回路＝２：１に設定されていることを特徴とする基準電圧源回路。
請求項１、２、３又は４に記載の基準電圧源回路において、
前記カレントミラー回路は、前記カレントミラー回路の入力端子、第１の出力端子、第２の出力端子、第３の出力端子の電流比が、入力端子：第１の出力端子：第２の出力端子：第３の出力端子＝１：１：１：１に設定されていることを特徴とする基準電圧源回路。