CN114035640B - 基准电压电路及其设计方法 - Google Patents

Abstract

本发明提供一种基准电压电路及其设计方法，在通过主放大单元对基准核单元形成反馈的基础上，通过前馈放大单元对主放大单元形成前馈，通过基准核单元、主放大单元与前馈放大单元形成三阶负反馈环路，相较于主放大单元与基准核单元形成的二阶负反馈环路，三阶负反馈环路的增益更高，基于三阶负反馈环路中主放大单元与前馈放大单元两个较大的增益对电源电压波动的衰减缓冲，基准电压受电源电压的波动影响十分微弱，呈现出较好的电源抵制能力；同时，基于该三阶负反馈环路结构的创新，相比目前技术，在电源电压变化时，主放大单元两个输入端的电压差保持相对稳定，从而使得基准电压也保持相对稳定。

Description

基准电压电路及其设计方法

技术领域

本发明涉及集成电路技术领域，特别是涉及一种基准电压电路及其设计方法。

背景技术

基准电压电路是A/D转换器等高精密集成电路的关键组件。其精度直接影响了A/D转换器的精度。基准电压电路除了优良的温度特性外，还需要较高的电源抵制能力，以适应在电源电压波动较大的环境中保持较高的精度。但是，现有基准电压电路产生的基准电压十分容易受到电源电压的波动影响，其电源抑制能力较弱。

因此，目前急需一种能提高基准电压电路电源抑制比的技术方案。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基准电压电路技术方案，用于解决上述技术问题。

为实现上述目的及其他相关目的，本发明提供的技术方案如下。

一种基准电压电路，包括：

基准核单元，输出基准电压；

主放大单元，与所述基准核单元连接，对所述基准核单元形成反馈；

前馈放大单元，与所述主放大单元连接，对所述主放大单元形成前馈；

其中，所述基准核单元、所述主放大单元及所述前馈放大单元构成三阶负反馈环路，以提高所述基准电压的电源抑制比。

可选地，所述基准核单元包括第一NMOS管、第一电阻、第二电阻、第三电阻、第一NPN三极管、第二NPN三极管、第三NPN三极管及第四NPN三极管，所述第一NMOS管的漏极接电源电压，所述第一NMOS管的源极经依次串联的所述第一电阻和所述第二电阻后接所述第一NPN三极管的集电极，所述第一NPN三极管的集电极接所述第一NPN三极管的基极，所述第一NPN三极管的发射极接所述第二NPN三极管的集电极，所述第二NPN三极管的集电极接所述第二NPN三极管的基极，所述第二NPN三极管的发射极接地，所述第一NMOS管的源极还经串联的所述第三电阻后接所述第三NPN三极管的集电极，所述第三NPN三极管的集电极接所述第三NPN三极管的基极，所述第三NPN三极管的发射极接所述第四NPN三极管的集电极，所述第四NPN三极管的集电极接所述第四NPN三极管的基极，所述第四NPN三极管的发射极接所述第二NPN三极管的发射极，其中，所述第一NMOS管的源极输出所述基准电压。

可选地，所述第二NPN三极管与所述第四NPN三极管的发射结面积之比为n：1，所述第一NPN三极管与所述第三NPN三极管的发射结面积之比也为n：1，n为大于等于1的整数。

可选地，所述基准核单元还包括第一电容，所述第一电容的一端接所述第一NMOS管的源极，所述第一电容的另一端接地。

可选地，所述基准核单元还包括第四电阻、第五电阻及第六电阻，所述第四电阻与所述第五电阻依次串接在接所述第二NPN三极管的发射极与地之间，所述第六电阻的一端接所述第一NMOS管的源极，所述第六电阻的另一端接所述第四电阻与所述第五电阻的公共端。

可选地，所述第六电阻包括可调电阻。

可选地，所述主放大单元包括第一PNP三极管、第二PNP三极管、第二NMOS管、第三NMOS管、第五NPN三极管、第六NPN三极管及第一尾电流源，所述第一PNP三极管的发射极接所述电源电压，所述第一PNP三极管的基极接所述第二PNP三极管的基极，所述第一PNP三极管的集电极接所述第二NMOS管的漏极，所述第二NMOS管的栅极接偏置电压，所述第二NMOS管的源极接所述第五NPN三极管的集电极，所述第五NPN三极管的基极接所述第三NPN三极管的集电极，所述第五NPN三极管的发射极经串联的所述第一尾电流源后接地，所述第二PNP三极管的发射极接所述电源电压，所述第二PNP三极管的集电极接所述第一NMOS管的栅极，所述第二PNP三极管的集电极还接所述第三NMOS管的漏极，所述第三NMOS管的栅极接所述偏置电压，所述第三NMOS管的源极接所述第六NPN三极管的集电极，所述第六NPN三极管的基极接所述第一电阻与所述第二电阻的公共端，所述第六NPN三极管的发射极接所述第五NPN三极管的发射极。

可选地，所述前馈放大单元包括第一PMOS管、第二PMOS管、第四NMOS管、第五NMOS管及第二尾电流源，所述第一PMOS管的源极接所述电源电压，所述第一PMOS管的栅极接所述第二PMOS管的栅极，所述第一PMOS管的栅极还接所述第一PMOS管的漏极，所述第一PMOS管的漏极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第二NMOS管的漏极，所述第四NMOS管的源极经串联的所述第二尾电流源后接地，所述第二PMOS管的源极接所述电源电压，所述第二PMOS管的漏极接所述第一PNP三极管的基极，所述第二PMOS管的漏极还接所述第五NMOS管的漏极，所述第五NMOS管的栅极接所述第三NMOS管的漏极，所述第五NMOS管的源极接所述第四NMOS管的源极。

可选地，所述前馈放大单元还包括第二电容，所述第二电容的一端接所述第四NMOS管的栅极，所述第二电容的另一端接所述第五NMOS管的漏极。

一种基准电压电路的设计方法，在通过主放大单元对基准核单元形成反馈的基础上，通过前馈放大单元对主放大单元形成前馈，通过所述基准核单元、所述主放大单元与所述前馈放大单元形成三阶负反馈环路，通过所述三阶负反馈环路提高所述基准核单元输出的基准电压的电源抑制比。

如上所述，本发明的基准电压电路及其设计方法，具有以下有益效果：

在通过主放大单元对基准核单元形成反馈的基础上，通过前馈放大单元对主放大单元形成前馈，通过基准核单元、主放大单元与前馈放大单元形成三阶负反馈环路，相较于主放大单元与基准核单元形成的二阶负反馈环路，三阶负反馈环路的增益更高，进而有效提高了三阶负反馈环路上基准核单元输出的基准电压的电源抑制比。

附图说明

图1显示为现有技术中一种基准电压电路的电路图。

图2显示为本发明中基准电压电路的结构框图。

图3显示为本发明一实施例中基准电压电路的电路图。

图4显示为本发明另一实施例中基准电压电路的电路图。

附图标记说明

C₁—第一电容，C₂—第二电容，I₁—第一电流，I₂—第二电流，N₁—第一NMOS管，N₂—第二NMOS管，N₃—第三NMOS管，N₄—第四NMOS管，N₅—第五NMOS管，P₁—第一PMOS管，P₂—第二PMOS管，Q₁—第一NPN三极管，Q₂—第二NPN三极管，Q₃—第三NPN三极管，Q₄—第四NPN三极管，Q₅—第一PNP三极管，Q₆—第二PNP三极管，Q₇—第五NPN三极管，Q₈—第六NPN三极管，R₁—第一电阻，R₂—第二电阻，R₃—第三电阻，R₄—第四电阻，R₅—第五电阻，R₆—第六电阻，S₁—第一尾电流源，S₂—第二尾电流源，Vdd—电源电压，V_REF—基准电压，GND—地，A、B、D、E、F、H—节点。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

针对如图1所示的基准电压电路，其由基准核单元1及主放大单元2构成，其为基础的带隙基准结构。发明人研究发现，该基准电压电路产生的基准电压V_REF受电源电压V_dd的波动影响较大，其电源抑制能力较弱。

详细地，如图1所示，基准核单元1包括第一NMOS管N₁、第一电阻R₁、第二电阻R₂、第三电阻R₃、第一NPN三极管Q₁、第二NPN三极管Q₂、第三NPN三极管Q₃、第四NPN三极管Q₄及第一电容C₁，第一NMOS管N₁的漏极接电源电压V_dd，第一NMOS管N₁的源极经依次串联的第一电阻R₁和第二电阻R₂后接第一NPN三极管Q₁的集电极，第一NPN三极管Q₁的集电极接第一NPN三极管Q₁的基极，第一NPN三极管Q₁的发射极接第二NPN三极管Q₂的集电极，第二NPN三极管Q₂的集电极接第二NPN三极管Q₂的基极，第二NPN三极管Q₂的发射极接地GND，第一NMOS管N₁的源极还经串联的第三电阻R₃后接第三NPN三极管Q₃的集电极，第三NPN三极管Q₃的集电极接第三NPN三极管Q₃的基极，第三NPN三极管Q₃的发射极接第四NPN三极管Q₄的集电极，第四NPN三极管Q₄的集电极接第四NPN三极管Q₄的基极，第四NPN三极管Q₄的发射极接第二NPN三极管Q₃的发射极，其中，第一NMOS管N₁的源极输出基准电压V_REF，第一电容C₁的一端接第一NMOS管N₁的源极，第一电容C₁的另一端接地GND。

其中，第二NPN三极管Q₂与第四NPN三极管Q₄发射结面积之比为n：1，第一NPN三极管Q₁与第三NPN三极管Q₃发射结面积之比也为n：1，n为大于等于1的整数。

详细地，如图1所示，主放大单元2包括第一PMOS管P₁、第二PMOS管P₂、第二NMOS管N₂、第三NMOS管N₃、第五NPN三极管Q₇、第六NPN三极管Q₈及第一尾电流源S₁，第一PMOS管P₁的源极接电源电压V_dd，第一PMOS管P₁的栅极接第二PMOS管P₂的栅极，第一PMOS管P₁的栅极还接第一PMOS管P₁的漏极，第一PMOS管P₁的漏极接第二NMOS管N₂的漏极，第二NMOS管N₂的栅极接偏置电压V_b，第二NMOS管N₂的源极接第五NPN三极管Q₇的集电极，第五NPN三极管Q₇的基极接第三NPN三极管Q₃的集电极，第五NPN三极管Q₇的发射极经串联的第一尾电流源S₁后接地GND，第二PMOS管P₂的源极接电源电压V_dd，第二PMOS管P₂的漏极接第一NMOS管N₁的栅极，第二PMOS管P₂的漏极还接第三NMOS管N₃的漏极，第三NMOS管N₃的栅极接偏置电压V_b，第三NMOS管N₃的源极接第六NPN三极管Q₈的集电极，第六NPN三极管Q₈的基极接第一电阻R1与第二电阻R2的公共端，第六NPN三极管Q₈的发射极接第五NPN三极管Q₇的发射极。

更详细地，如图1所示，在基于差分放结构的主放大单元2的作用下，主放大单元2的差分输入正端与差分输入负端的电压几乎相等，即基准核单元1中节点A和节点B的电位相同。因此，有：

V_be2+V_be1+I₁R₂＝V_be4+V_be3 (1)

其中，V_be1、V_be2、V_be3和V_be4分别为第一NPN三极管Q₁、第二NPN三极管Q₂、第三NPN三极管Q₃和第四NPN三极管Q₄的基射结电压降，且I₁为流过第二电阻R₂的电流。

根据三极管固有的电流电压关系和式(1)，有：

其中，k是玻尔兹曼常数，T是绝对温度，q是电子电荷，I_s1、I_s2、I_s3和I_s4分别是第一NPN三极管Q₁、第二NPN三极管Q₂、第三NPN三极管Q₃和第四NPN三极管Q₄的反向饱和电流，且I₂为流过第三电阻R₃的电流。

整理式(2)，得到：

根据三极管原理，三极管的反向饱和电流与三极管的发射结面积成正比，而第二NPN三极管Q₂与第四NPN三极管Q₄发射结面积之比为n：1，第一NPN三极管Q₁与第三NPN三极管Q₃发射结面积之比也为n：1，因此，有：

因为I₁R₁＝I₂R₃，因此，有：

因为V_REF＝V_be2+V_be1+I₁(R₁+R₂)，因此，有：

其中，假设V_be1等于V_be2，即第一NPN三极管Q₁与第二NPN三极管Q₂的参数规格完全一样，式(6)右边第一项为负温度系数，第二项为正温度系数，可以通过调整第一电阻R₁、第二电阻R₂和第三电阻R₃的具体阻值来调制式(6)右边第二项温度系数的大小，从而实现第一项的负温度系数与第二项的正温度系数之间的补偿抵消，得到几乎不随温度变化的基准电压V_REF。

但是，如图1所示，节点E的电位会随着电源电压V_dd的升高而升高，但是节点F的电平却近似保持不变。根据主放大单元2的原理，节点E的电位相对节点F的电位升高△V，会引起节点A的电位相对节点B的电位升高△V/G_A1，其中，G_A1为主放大单元2的增益。节点A的电位相对节点B的电位升高最终会引起输出的基准电压V_REF升高约(R₁+R₂)*△V/(R₂*G_A1)，在主放大单元2的增益G_A1有限的情况下，图1所示的基准电压电路产生的基准电压V_REF将十分容易受到电源电压V_dd的波动影响。

基于此，本发明提出一种基准电压电路的设计方法，在通过主放大单元对基准核单元形成反馈的基础上，通过前馈放大单元对主放大单元形成前馈，通过基准核单元、主放大单元与前馈放大单元形成三阶负反馈环路，通过三阶负反馈环路的高增益来提高基准核单元输出的基准电压的电源抑制比。

与此对应的，如图2所示，本发明还提出一种基准电压电路，其包括：

基准核单元1，输出基准电压V_REF；

主放大单元2，与基准核单元1连接，对基准核单元1形成反馈；

前馈放大单元3，与主放大单元2连接，对主放大单元2形成前馈；

其中，基准核单元1、主放大单元2及前馈放大单元3构成三阶负反馈环路，以提高基准电压V_REF的电源抑制比。

在本发明的一可选实施例中，如图3所示，基于如图1所示的基准电压电路进行改进，在主放大单元2上的输出端添加前馈放大单元3，让环路扩充为三阶环路。

详细地，如图3所示，同图1一样，基准核单元1包括第一NMOS管N₁、第一电阻R₁、第二电阻R₂、第三电阻R₃、第一NPN三极管Q₁、第二NPN三极管Q₂、第三NPN三极管Q₃及第四NPN三极管Q₄，第一NMOS管N₁的漏极接电源电压V_dd，第一NMOS管N₁的源极经依次串联的第一电阻R₁和第二电阻R₂后接第一NPN三极管Q₁的集电极，第一NPN三极管Q₁的集电极接第一NPN三极管Q₁的基极，第一NPN三极管Q₁的发射极接第二NPN三极管Q₂的集电极，第二NPN三极管Q₂的集电极接第二NPN三极管Q₂的基极，第二NPN三极管Q₂的发射极接地GND，第一NMOS管N₁的源极还经串联的第三电阻R₃后接第三NPN三极管Q₃的集电极，第三NPN三极管Q₃的集电极接第三NPN三极管Q₃的基极，第三NPN三极管Q₃的发射极接第四NPN三极管Q₄的集电极，第四NPN三极管Q₄的集电极接第四NPN三极管Q₄的基极，第四NPN三极管Q₄的发射极接第二NPN三极管Q₃的发射极，其中，第一NMOS管N₁的源极输出基准电压V_REF。

其中，第二NPN三极管Q₂与第四NPN三极管Q₄发射结面积之比为n：1，第一NPN三极管Q₁与第三NPN三极管Q₃发射结面积之比也为n：1，n为大于等于1的整数。

在本发明的一可选实施例中，如图3所示，基准核单元1还包括第一电容C₁，第一电容C₁的一端接第一NMOS管N₁的源极，第一电容C₁的另一端接地GND。基准核单元1、主放大单元2及前馈放大单元3构成的三阶负反馈环路的增益很大，该三阶负反馈环路极易振荡，因此，采用较大的第一电容C₁来稳定整个环路。一般地，第一电容C₁的容值在微法量级。

详细地，如图3所示，同图1一类似，主放大单元2包括第一PNP三极管Q₅、第二PNP三极管Q₆、第二NMOS管N₂、第三NMOS管N₃、第五NPN三极管Q₇、第六NPN三极管Q₈及第一尾电流源S₁，第一PNP三极管Q₅的发射极接电源电压V_dd，第一PNP三极管Q₅的基极接第二PNP三极管Q₅的基极，第一PNP三极管Q₅的集电极接第二NMOS管N₂的漏极，第二NMOS管N₂的栅极接偏置电压V_b，第二NMOS管N₂的源极接第五NPN三极管Q₇的集电极，第五NPN三极管Q₇的基极接第三NPN三极管Q₃的集电极，第五NPN三极管Q₇的发射极经串联的第一尾电流源S₁后接地，第二PNP三极管Q₆的发射极接电源电压V_dd，第二PNP三极管Q₆的集电极接第一NMOS管N₁的栅极，第二PNP三极管Q₆的集电极还接第三NMOS管N₃的漏极，第三NMOS管N₃的栅极接偏置电压V_b，第三NMOS管N₃的源极接第六NPN三极管Q₈的集电极，第六NPN三极管Q₈的基极接第一电阻R1与第二电阻R2的公共端，第六NPN三极管Q₈的发射极接第五NPN三极管Q₇的发射极。

详细地，如图3所示，前馈放大单元3包括第一PMOS管P₁、第二PMOS管P₂、第四NMOS管N₄、第五NMOS管N₅及第二尾电流源S₁，第一PMOS管P₁的源极接电源电压V_dd，第一PMOS管P₁的栅极接第二PMOS管P₂的栅极，第一PMOS管P₁的栅极还接第一PMOS管P₁的漏极，第一PMOS管P₁的漏极接第四NMOS管N₄的漏极，第四NMOS管N₄的栅极接第二NMOS管N₂的漏极，第四NMOS管N4的源极经串联的第二尾电流源S₂后接地，第二PMOS管P₂的源极接电源电压V_dd，第二PMOS管P₂的漏极接第一PNP三极管Q₅的基极，第二PMOS管P₂的漏极还接第五NMOS管N₅的漏极，第五NMOS管N₅的栅极接第三NMOS管N₃的漏极，第五NMOS管N₅的源极接第四NMOS管N₄的源极。

详细地，如图3所示，前馈放大单元3还包括第二电容C₂，第二电容C₂的一端接第四NMOS管N₄的栅极，第二电容C₂的另一端接第五NMOS管N₅的漏极。

更详细地，针对如图3所示的基准电压电路，假设开始时节点A和节点B的电位相同。如果基准电压V_REF升高△V，会使节点A的电位高于节点B的电位约△V*R₂/(R₁+R₂)。用G_A1表示主放大单元2的增益，经过主放大单元2的作用，节点F的电位会低于节点E的电位G_A1*△V*R₂/(R₁+R₂)。用G_A2表示前馈放大单元3的增益，经过前馈放大器单元3的作用，节点D的电位会升高G_A2*G_A1*△V*R₂/(R₁+R₂)。节点D电位的升高会使节点F的电位下降G_D2F*G_A2*G_A1*△V*R₂/(R₁+R₂)，这里G_D2F表示节点D点到节点F的增益。因此，通过主放大单元2和前馈放大单元3的作用，节点F电位总共下降G_A1*△V*R₂/(R₁+R₂)+G_D2F*G_A2*G_A1*△V*R₂/(R₁+R₂)＝(G_A1+G_D2F*G_A2*G_A1)*△V*R₂/(R₁+R₂)。通过节点F到基准电压V_REF的作用，基准电压V_REF会下降(G_A1+G_D2F*G_A2*G_A1)*△V*R₂/(R₁+R₂)。因此，从基准电压V_REF到节点A，从节点A到节点F，从节点F返回基准电压V_REF形成了一个三阶负反馈环路，环路的增益G_loop如下式所示：

G_loop＝(G_A1+G_D2F*G_A2*G_A1)*R₂/(R₁+R₂) (7)

≈G_D2F*G_A2*G_A1*R₂/(R₁+R₂)

由集成电路的知识可知，G_D2F、G_A2和G_A1都是几十、上百的数值，因此，三阶负反馈环路的增益G_loop可以达到上万的数值。因此，较大的环路增益可以使得基准电压V_REF迅速进行自我纠正，基准电压V_REF存在偏高或者偏低等变化时可通过该三阶负反馈环路快速修正，不会因为电源电压V_dd的波动而波动，基准电压V_REF具有极高的电源抑制比。

同时，如此大的环路增益使得V_REF→A→F→V_REF反馈环路极易振荡，因此我们用较大的第二电容C₂来稳定整个环路。

同图1的分析一样，图3中基准电压V_REF的输出大小分析如下：由于反馈环路V_REF→A→F→V_REF的作用，再加上其环路增益G_loop是上万的数量级，因此，节点A和节点B的电位近似相等，忽略掉第五NPN三极管Q₇和第六NPN三极管Q₈的基极电流的影响，有：

V_be2+V_be1+I₁R₂＝V_be4+V_be3 (8)

其中，V_be1、V_be2、V_be3和V_be4分别为第一NPN三极管Q₁、第二NPN三极管Q₂、第三NPN三极管Q₃和第四NPN三极管Q₄的基射结电压降，且I₁为流过第二电阻R₂的电流。

根据三极管固有的电流电压关系和式(1)，有：

其中，k是玻尔兹曼常数，T是绝对温度，q是电子电荷，I_s1、I_s2、I_s3和I_s4分别是第一NPN三极管Q₁、第二NPN三极管Q₂、第三NPN三极管Q₃和第四NPN三极管Q₄的反向饱和电流，且I₂为流过第三电阻R₃的电流。

整理式(9)，得到：

根据三极管原理，三极管的反向饱和电流与三极管的发射结面积成正比，而第二NPN三极管Q₂与第四NPN三极管Q₄发射结面积之比为n：1，第一NPN三极管Q₁与第三NPN三极管Q₃发射结面积之比也为n：1，因此，有：

因为I₁R₁＝I₂R₃，因此，有：

因为V_REF＝V_be2+V_be1+I₁(R₁+R₂)，因此，有：

同式(6)一样，式(13)右边第一项为负温度系数，第二项为正温度系数，可以通过调整第一电阻R₁、第二电阻R₂和第三电阻R₃的具体阻值来调制式(13)右边第二项温度系数的大小，从而实现第一项的负温度系数与第二项的正温度系数之间的补偿抵消，得到几乎不随温度变化的基准电压V_REF。

同时，在图3中节点E→节点D→节点E也形成了一个反馈环路，也会引起振荡。因此，我们引入第二电容C₂(米勒电容)来稳定该环路。

更详细地，在图3中，如果电源电压V_dd上升，则节点H电位会上升，与图1电路不同的是这里节点D的电位也会随着电源电压V_dd上升而上升。因此节点H与节点D的电位差受电源电压V_dd影响较小。根据前馈放大单元3的原理，节点E和节点F的电位差相比节点H和节点D的电位差来说，受电源电压V_dd的影响减小了G_A2倍。根据主放大单元2的原理，节点A和节点B的电位差相比节点E和节点F的电位来说，受电源电压V_dd的影响减小了G_A1倍。这样，经过整个三阶负反馈环路的作用，基准电压V_REF受电源电压V_dd的影响十分微弱，呈现出较好的电源抵制能力。

此外，在本发明的另一可选实施例中，如图4所示，为了获得精确的基准电压V_REF(如2.5V)，基准核单元1还包括第四电阻R₄、第五电阻R₅及第六电阻R₆，第四电阻R₄与第五电阻R₅依次串接在接第二NPN三极管Q₂的发射极与地GND之间，第六电阻R₆的一端接第一NMOS管N₁的源极，第六电阻R6的另一端接第四电阻R₄与第五电阻R₅的公共端。其中，第六电阻R₆包括可调电阻，第六电阻R₆可通过模拟或者数字等方法进行调节。如图4所示，基于电阻的分压调节，调节第六电阻R₆的阻值，可输出精确的基准电压V_REF(如2.5V)。

综上所述，在本发明所提供的基准电压电路及其设计方法，在通过主放大单元对基准核单元形成反馈的基础上，通过前馈放大单元对主放大单元形成前馈，通过基准核单元、主放大单元与前馈放大单元形成三阶负反馈环路，相较于主放大单元与基准核单元形成的二阶负反馈环路，三阶负反馈环路的增益更高，基准电压存在偏高或者偏低等变化时可通过该三阶负反馈环路快速修正，不会因为电源电压的波动而波动，基准电压具有极高的电源抑制比，或者说基于三阶负反馈环路中主放大单元与前馈放大单元两个较大的增益对电源电压波动的衰减缓冲，基准电压受电源电压的波动影响十分微弱，呈现出较好的电源抵制能力；同时，基于该三阶负反馈环路结构的创新，相比目前技术，在电源电压变化时，主放大单元两个输入端的电压差保持相对稳定，从而使得基准电压也保持相对稳定。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种基准电压电路，其特征在于，包括：

基准核单元，输出基准电压；

主放大单元，与所述基准核单元连接，对所述基准核单元形成反馈；

前馈放大单元，与所述主放大单元连接，对所述主放大单元形成前馈；

其中，所述基准核单元、所述主放大单元及所述前馈放大单元构成三阶负反馈环路，以提高所述基准电压的电源抑制比；

所述基准核单元包括第一NMOS管、第一电阻、第二电阻、第三电阻、第一NPN三极管、第二NPN三极管、第三NPN三极管及第四NPN三极管，所述第一NMOS管的漏极接电源电压，所述第一NMOS管的源极经依次串联的所述第一电阻和所述第二电阻后接所述第一NPN三极管的集电极，所述第一NPN三极管的集电极接所述第一NPN三极管的基极，所述第一NPN三极管的发射极接所述第二NPN三极管的集电极，所述第二NPN三极管的集电极接所述第二NPN三极管的基极，所述第二NPN三极管的发射极接地，所述第一NMOS管的源极还经串联的所述第三电阻后接所述第三NPN三极管的集电极，所述第三NPN三极管的集电极接所述第三NPN三极管的基极，所述第三NPN三极管的发射极接所述第四NPN三极管的集电极，所述第四NPN三极管的集电极接所述第四NPN三极管的基极，所述第四NPN三极管的发射极接所述第二NPN三极管的发射极，其中，所述第一NMOS管的源极输出所述基准电压；

所述主放大单元包括第一PNP三极管、第二PNP三极管、第二NMOS管、第三NMOS管、第五NPN三极管、第六NPN三极管及第一尾电流源，所述第一PNP三极管的发射极接所述电源电压，所述第一PNP三极管的基极接所述第二PNP三极管的基极，所述第一PNP三极管的集电极接所述第二NMOS管的漏极，所述第二NMOS管的栅极接偏置电压，所述第二NMOS管的源极接所述第五NPN三极管的集电极，所述第五NPN三极管的基极接所述第三NPN三极管的集电极，所述第五NPN三极管的发射极经串联的所述第一尾电流源后接地，所述第二PNP三极管的发射极接所述电源电压，所述第二PNP三极管的集电极接所述第一NMOS管的栅极，所述第二PNP三极管的集电极还接所述第三NMOS管的漏极，所述第三NMOS管的栅极接所述偏置电压，所述第三NMOS管的源极接所述第六NPN三极管的集电极，所述第六NPN三极管的基极接所述第一电阻与所述第二电阻的公共端，所述第六NPN三极管的发射极接所述第五NPN三极管的发射极；

所述前馈放大单元包括第一PMOS管、第二PMOS管、第四NMOS管、第五NMOS管及第二尾电流源，所述第一PMOS管的源极接所述电源电压，所述第一PMOS管的栅极接所述第二PMOS管的栅极，所述第一PMOS管的栅极还接所述第一PMOS管的漏极，所述第一PMOS管的漏极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第二NMOS管的漏极，所述第四NMOS管的源极经串联的所述第二尾电流源后接地，所述第二PMOS管的源极接所述电源电压，所述第二PMOS管的漏极接所述第一PNP三极管的基极，所述第二PMOS管的漏极还接所述第五NMOS管的漏极，所述第五NMOS管的栅极接所述第三NMOS管的漏极，所述第五NMOS管的源极接所述第四NMOS管的源极。

2.根据权利要求1所述的基准电压电路，其特征在于，所述第二NPN三极管与所述第四NPN三极管的发射结面积之比为n：1，所述第一NPN三极管与所述第三NPN三极管的发射结面积之比也为n：1， n为大于等于1的整数。

3.根据权利要求2所述的基准电压电路，其特征在于，所述基准核单元还包括第一电容，所述第一电容的一端接所述第一NMOS管的源极，所述第一电容的另一端接地。

4.根据权利要求2所述的基准电压电路，其特征在于，所述基准核单元还包括第四电阻、第五电阻及第六电阻，所述第四电阻与所述第五电阻依次串接在接所述第二NPN三极管的发射极与地之间，所述第六电阻的一端接所述第一NMOS管的源极，所述第六电阻的另一端接所述第四电阻与所述第五电阻的公共端。

5.根据权利要求4所述的基准电压电路，其特征在于，所述第六电阻包括可调电阻。

6.根据权利要求5所述的基准电压电路，其特征在于，所述前馈放大单元还包括第二电容，所述第二电容的一端接所述第四NMOS管的栅极，所述第二电容的另一端接所述第五NMOS管的漏极。

7.一种基准电压电路的设计方法，其特征在于，在通过主放大单元对基准核单元形成反馈的基础上，通过前馈放大单元对主放大单元形成前馈，通过所述基准核单元、所述主放大单元与所述前馈放大单元形成三阶负反馈环路，通过所述三阶负反馈环路提高所述基准核单元输出的基准电压的电源抑制比；

其中，所述基准核单元包括第一NMOS管、第一电阻、第二电阻、第三电阻、第一NPN三极管、第二NPN三极管、第三NPN三极管及第四NPN三极管，所述第一NMOS管的漏极接电源电压，所述第一NMOS管的源极经依次串联的所述第一电阻和所述第二电阻后接所述第一NPN三极管的集电极，所述第一NPN三极管的集电极接所述第一NPN三极管的基极，所述第一NPN三极管的发射极接所述第二NPN三极管的集电极，所述第二NPN三极管的集电极接所述第二NPN三极管的基极，所述第二NPN三极管的发射极接地，所述第一NMOS管的源极还经串联的所述第三电阻后接所述第三NPN三极管的集电极，所述第三NPN三极管的集电极接所述第三NPN三极管的基极，所述第三NPN三极管的发射极接所述第四NPN三极管的集电极，所述第四NPN三极管的集电极接所述第四NPN三极管的基极，所述第四NPN三极管的发射极接所述第二NPN三极管的发射极，其中，所述第一NMOS管的源极输出所述基准电压；

所述主放大单元包括第一PNP三极管、第二PNP三极管、第二NMOS管、第三NMOS管、第五NPN三极管、第六NPN三极管及第一尾电流源，所述第一PNP三极管的发射极接所述电源电压，所述第一PNP三极管的基极接所述第二PNP三极管的基极，所述第一PNP三极管的集电极接所述第二NMOS管的漏极，所述第二NMOS管的栅极接偏置电压，所述第二NMOS管的源极接所述第五NPN三极管的集电极，所述第五NPN三极管的基极接所述第三NPN三极管的集电极，所述第五NPN三极管的发射极经串联的所述第一尾电流源后接地，所述第二PNP三极管的发射极接所述电源电压，所述第二PNP三极管的集电极接所述第一NMOS管的栅极，所述第二PNP三极管的集电极还接所述第三NMOS管的漏极，所述第三NMOS管的栅极接所述偏置电压，所述第三NMOS管的源极接所述第六NPN三极管的集电极，所述第六NPN三极管的基极接所述第一电阻与所述第二电阻的公共端，所述第六NPN三极管的发射极接所述第五NPN三极管的发射极；

所述前馈放大单元包括第一PMOS管、第二PMOS管、第四NMOS管、第五NMOS管及第二尾电流源，所述第一PMOS管的源极接所述电源电压，所述第一PMOS管的栅极接所述第二PMOS管的栅极，所述第一PMOS管的栅极还接所述第一PMOS管的漏极，所述第一PMOS管的漏极接所述第四NMOS管的漏极，所述第四NMOS管的栅极接所述第二NMOS管的漏极，所述第四NMOS管的源极经串联的所述第二尾电流源后接地，所述第二PMOS管的源极接所述电源电压，所述第二PMOS管的漏极接所述第一PNP三极管的基极，所述第二PMOS管的漏极还接所述第五NMOS管的漏极，所述第五NMOS管的栅极接所述第三NMOS管的漏极，所述第五NMOS管的源极接所述第四NMOS管的源极。

Images