CN111064453B - 电压比较器 - Google Patents

Abstract

本发明实施例提供一种电压比较器。所述电压比较器包括：基准电路，其提供基准的输出电压；比较单元，其第一输入端接收所述基准的输出电压，其第二输入端连接目标电压，其输出端输出比较结果。所述基准电路包括:包括电压产生单元、近似零温度系数电流源单元、电平移动单元。近似零温度系数电流源单元包括：负反馈调压单元、均分电流单元、第一正温度系数电流单元、第一负温度系数电压单元、第一负温度系数电流单元、第二负温度系数电压单元、第二负温度系数电流单元。可通过设计第一负温度系数电流单元/第二负温度系数电流单元的电阻比例，实现零温度系数；可通过设计均分电流单元上的电压，实现较小的电源工作电压。

Description

电压比较器

技术领域

本发明涉及模拟电路领域，更具体地，涉及一种电压比较器。

背景技术

基准电路(基准电压电路)又叫基准电压源，是一种在工艺、电源电压、温度变化时能够提供稳定输出电压的电路。基准电压源广泛应用于数据转换器、智能传感器和电源转换器等电路中。

常规的基准电路一般采用带隙电路设计。由于带隙电压一般为1.21～1.22V左右，这样输出电压即为1.21～1.22V，这样会要求最低的电源电压需要大于此电压加上至少一个Vds的电压才能工作，一般Vds至少需要0.1V，因此一般这种电路需要电源电压大于1.31V。在一些应用场合下，需要在更低的电源电压下工作，因此需要进行改进。

由于产生的基准电压存在偏差，导致采用这样的基准电路的电压比较器的输出结果也不准确。

发明内容

本发明为解决上述技术问题采用的技术方案为，一方面提供一种电压比较器，其包括：基准电路，其提供基准的输出电压；比较单元，其第一输入端接收所述基准的输出电压，其第二输入端连接目标电压，其输出端输出比较结果；所述基准电路包括:电压产生单元、近似零温度系数电流源单元，其中：所述电压产生单元，耦接于所述基准电路的电压输入端和电压输出端之间，通过电压产生单元给所述基准电路产生一个输出电压；所述近似零温度系数电流源单元，耦接于所述电压产生单元的输出端和地电平之间，所述近似零温度系数电流源单元在温度变化时给所述基准电路产生稳定的电流。

另一方面，提供一种电压比较器，其包括：电压比较器，其包括：基准电路，其提供基准的输出电压；比较单元，其第一输入端接收所述基准的输出电压，其第二输入端连接目标电压，其输出端输出比较结果；所述基准电路包括：第一运算放大器、第一驱动控制管、第一电阻、第二电阻、第三电阻、第四电阻、第六电阻，第七电阻，第一双级型晶体管、第二双级型晶体管；其中所述基准电路的电压输入端耦接第四电阻的一端；第四电阻的另一端耦接所述基准电路的输出端、以及所述第一驱动控制管的第一连接电极；第二电阻的一端和第三电阻的一端耦接于所述第一驱动控制管的第二连接电极；第一双极型晶体管的基极和集电极被耦接在一起，第二双极型晶体管的基极和集电极被耦接在一起，第三电阻的另一端、第一运算放大器的第一输入端，以及第一电阻、第六电阻的一端耦接于第一钳位节点；第一电阻的另一端与第一双级型晶体管的发射极或集电极耦接；第二电阻的另一端、第一运算放大器的第二输入端、第七电阻的一端以及第二双级型晶体管的发射极或集电极耦接于第二钳位节点；第一运算放大器的输出端耦接至所述第一驱动控制管的控制电极；第一双级型晶体管和第二双级型晶体管的集电极或发射极、第六电阻的另一端、第七电阻的另一端耦接至地。

本发明实施例提供的一种低电源电压下的基准电路，通过设计电路中电阻上的电压，可以实现较小的电源工作电压。这样，采用这种基准电路的电压比较器可以输出更为准确的比较结果。

附图说明

图1为本发明实施例提供的一种低电源电压下的基准电路的结构图；

图2为本发明实施例提供的一种低电源电压下的基准电路的近似零温度系数电流源单元的结构图；

图3为本发明另一个实施例提供的一种低电源电压下的基准电路的结构图；

图4为本发明的一个实施例提供的一种低电源电压下的基准电路的电路图；

图5为本发明的实施例提供的一种低电源电压下的基准电路的第二种实施方案的电路图；

图6为本发明实施例提供的一种低电源电压下的基准电路的第三种实施方案的电路图；

图7为本发明实施例提供的一种低电源电压下的基准电路的第三种实施方案的时钟波形图；

图8为本发明实施例提供的一种低电源电压下的基准电路的第四种实施方案的电路图；

图9为本发明实施例提供的一种低电源电压下的基准电路的第五种实施方案的电路图；

图10为本发明中的改进的电压比较器在一个实施例中的电路图。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它的实施例，都属于本发明保护的范围。

图1为本发明实施例提供的一种低电源电压下的基准电路的结构图，如图所示，其中包含，电压产生单元、近似零温度系数电流源单元。

电压产生单元，耦接于所述基准电路的电压输入端和电压输出端之间，通过电压产生单元给所述基准电路产生一个输出电压；

近似零温度系数电流源单元，耦接于所述电压产生单元的输出端和地电平之间，该近似零温度系数电流源单元在温度变化时给所述基准电路产生稳定的电流。

该基准电路的运作原理为，由于近似零温度系数电流源单元在温度变化时提供稳定的电流，当温度变化，基准电路的电压输入端提供的输入电压通过电压产生单元的电压，在近似零温度系数电流源和电压产生单元的内部电阻温度特性相似时，可以忽略其电阻影响，从而输出稳定的电压。所以，需要注意的是在近似零温度系数电流源和电压产生单元内部使用的电阻类元件应该是同类的、具有相似温度系数的。

图2为本发明实施例提供的一种低电源电压下的基准电路的近似零温度系数电流源单元的结构图；

如图所示，近似零温度系数电流源单元包括：负反馈调压单元、均分电流单元、第一正温度系数电流单元、第一负温度系数电压单元、第一负温度系数电流单元、第二负温度系数电压单元、第二负温度系数电流单元。

其中，负反馈调压单元，连接所述均分电流单元的输入端和各输出支路，用于通断输入均分电流单元的电流，以及保证所述均分电流单元各个输出支路输出端的电压相等。

均分电流单元，保证其各个电流输出端的通过电流相等；

第一正温度系数电流单元、第一负温度系数电流单元的一端并行连接于均分电流单元的第一输出支路，第一正温度系数电流单元提供正温度系数电流，第一正温度系数电流单元提供负温度系数电流；第一负温度系数电压单元连接第一正温度系数电流单元的另一端，提供负温度系数电压；

第二负温度系数电压单元、第二负温度系数电流单元的一段并行连接于均分电流单元的第二输出支路，第一正温度系数电流单元提供正温度系数电流，第一正温度系数电流单元提供负温度系数电流；

第一正温度系数电流单元、所述第一负温度系数电压单元、所述第二负温度系数电压单元、第二负温度系数电流单元的另一段互相连接，并接地。

近似零温度系数电流源单元的运作原理为，其中，负反馈调压单元用以保证均分电流模块的两个输出支路的电压相等，均分电流模块用以保证其两个输出支路的输出电流相等，均分电流模块的第二输出支路(包括第二负温度系数电压单元、第二负温度系数电流单元)用以保证其第一输出之路中第一正温度系数电流单元的电压等于第二负温度系数电压单元上的电压和第一负温度系数电压单元上的电压之差，该电压差的温度系数为正温度系数。(是否可以去掉第二支路，这里需要电话问清)与此同时，第一输出支路中第一负温度系数电流单元上的电压等于第二负温度系数电压单元上的电压，该电压的温度系数为负温度系数。也就是因温度变化而使的通过第一负温度系数电流单元和第一正温度系数电流单元上的电流变化会相反，其中一个变大，另一个就会变小。因为两者之间，通过第一支路的总电流，可以通过两者之间的抵消达到近似不变。具体的，两者之间的抵消通过调节第一负温度系数电流单元和第一正温度系数电流单元的内电阻的比例进行。

图3为本发明另一个实施例提供的一种低电源电压下的基准电路的结构图；

如图所示，在图1实施例所示的结构的基础上，还包括电平移动单元，此电平移动单元，耦接所述电压产生单元的输出端与所述近似零温度系数电流源单元的输出端，其输出端输出所述基准电路的输出电压。其作用是将所述基准电路的输出电压由相对于器件内部的输出电压变为相对于地电平的输出电压。

图4为本发明的一个实施例提供的一种低电源电压下的基准电路的电路图，该实施例是使用前述基准电路结构所设计的一个具体的电路。

如图所示，在该实施例中，电压产生单元由第四电阻R4构成，负反馈调压单元由运算放大器OP1和第一PMOS管MP1(这里MOS管的作用为驱动控制管)构成、均分电流单元由第二电阻R2和第三电阻R3构成，第一正温度系数电流单元由第一电阻R1构成，第一负温度系数电流单元由第六电阻R6构成，第二负温度系数电流单元由第七电阻R7构成，第一负温度系数电压单元由第一双级型晶体管Q1构成、第二负温度系数电压单元由第二双级型晶体管Q2构成。

图4中的实施例提供的基准电路输出电压为相对于电源电压VIN的一个高精度基准电压，即VIN-VO的电压比较精确，并且可以通过调节基准电路中的电阻使其被补偿为一个零温度系数电压。如图所示，运算放大器OP1通过负反馈调整使得VP和VN电压相等，因此VP电压等于Q2的V_BE2，电阻R1上的电压为ΔV_BE＝V_BE2-V_BE1，这样形成一个正温度系数电压。而R1的电流等于ΔV_BE/R1，其中R1是电阻R1的电阻值。由于，VP节点和VN节点的电压都等于V_BE2，即Q2的基极-发射极电压，所以，R6的电流等于V_BE2/R6，R7的电流等于V_BE2/R7，其中R6为电阻R6的电阻值，R7为电阻R7的电阻值。又由于VP电压等于VN电压，同时R3和R2的另一端电压一样，连接在一起，将R2和R3的电阻值设计相等，所以，R3的电流等于R2的电流。根据基尔霍夫定律，流过R3的电流等于流过R1的电流和流过R6的电流之和。因此可以得到：

其中R1为电阻R1的电阻值，R6为R6的电阻值。

通过设计合适的R1和R6可以实现较好的温度补偿。

具体的，比如V_BE的温度系数为负温度系数，ΔV_BE温度系数为正温度系数，且V_BE的温度系数(例如温度每增加20摄氏度，V_BE减小42mV)的绝对值为ΔV_BE温度系数(例如温度每增加20摄氏度，ΔV_BE增加7mV)的6倍，则设计R6/R1为6，即可以实现抵消两者的温度系数，实现零温度系数。

由于R3的电流与R2的电流相等，因此R4的电流等于R3电流的两倍，R4上的电压等于:

在另一个实施例中，进一步，为了实现比较低的电源工作电压，把R3、R2的电阻值选取比较小，以便在R3、R2上的电压尽可能设计的比较小，同时可以把R4的电阻值设计的比较小，这样R4上的电压也会比较低。

在另一个实施例中，根据合理设计，把R3和R2上的电压设计为50mV，R4上的电压也设计为50mV，将MP1的源漏电压设计为100mV，Q2的Vbe电压为600mV，这样整个电路可以工作在约800mV(50+50+100+600＝800mV)。

此外，为了提高精度，采用输入失配电压比较小的运放结构，图1中的OP应该采用输入失调电压比较小的结构。

在另一个实施例中，采用双极型晶体管作为输入对管的结构。其原因是由器件自身特性造成的，MOS器件在工艺制造时，结构复杂、栅极氧化层厚度、沟道掺杂浓度、栅极氧化层的质量等因素都会影响其输入失调电压。而双极型晶体管则由于结构简单，因此匹配更好。并且，该实施例中作为输入对管的双极型晶体管和前述Q1、Q2类型不同，所述Q1、Q2通常是MOS工艺中寄生的一种双极型晶体管，其电流放大系数较小，不适合用于运算放大器的输入对管。一般输入对管用的双极型晶体管，需要在MOS工艺上加以改造，增加额外的光刻步骤，来制造专门的高增益双极晶体管，制作成本比较高。

图5为本发明实施例提供的一种低电源电压下的基准电路的第二种实施方案的电路图。

作为使用前述基准电路结构所设计的另一个具体的电路方案，与图4所示方案相比，本实施例的方案中增加了电平移动单元，该电平移动单元耦接于电压产生单元的输出端与近似零温度系数电流源单元的接地端，其输出端输出电压即为基准电路的输出电压，其作用为将基准电路的输出电压由相对于器件内部的输出电压变为相对于地电平的输出电压。该单元由第五电阻R5、第八电阻R8、第二运算放大器OP2、第二PMOS管MP2构成。

具体的，图4所示方案实现的输出电压是相对于VDD(器件内部的工作电压)的VO电压，图5所示方案实现的输出电压是相对于地电平的VO电压。如图5所示，OP2通过负反馈实现A点的电压等于B点的电压，因此电阻R5的电压等于电阻R4的电压:

根据基尔霍夫定律，电阻R8上电流等于电阻R5上电流。

由此可以计算R8的电压(其等于VO)：

其中，ΔVBE为Q2的基极-发射极电压与Q1的基极-发射极电压之差，VBE为Q2的基极-发射极电压。可见，本实施例所述方案中，通过设计合理的R1和R6的比例，亦可以设计出零温度系数的电压值，且其值比较准确。同时，基准电路的输出电压由相对于器件内部的输出电压变为相对于地电平的输出电压。

图6为本发明实施例提供的一种低电源电压下的基准电路的第三种实施方案的电路图。与图5所示的实施例相比，增加了失配电压储存与补偿单元，该单元耦接于负反馈调压单元，其作是存储和消除负反馈调压单元产生的输入失配电压。

在一个实施例中，所述失配电压储存与补偿单元包括，电容组、第一开关组、第二开关组，其中；

电容组，耦接于所述负反馈调压单元，用以储存和释放所述负反馈调压单元产生的输入失配电压；

第一开关组耦接于电容组、以及负反馈调压单元，当第一时钟为高电平时，第一开关组导通，将负反馈调压单元的输入失配电压存于电容组；当第二时钟为高电平时，第二开关组导通，将电容组储存的电压释放，消除所述负反馈调压单元的输入失配电压的影响；当第一时钟为低电平时，第一开关组截断，当第二时钟为低电平时，第二开关组截断；第一时钟、第二时钟为不交叠时钟，其中一个为高电平时另一个为低电平。

在一个具体的实施例中(如图6)，第一开关组包含开关K1、K3、K4、K5，第二开关组包括开关K2、K6，电容组包括电容C1、C2，该实施例中还包括开关K7和电容C3。

与图5所示方案相比，图6所示方案实现了存储和消除运算放大器的输入失调电压，故而可以采用更小的V_R2、V_R3、V_R4，其中V_R2为电阻R2上电压，V_R3为电阻R3上的电压，V_R4是为电阻R4上的电压。具体的，在图6所示方案中，CK1和CK2为不交叠时钟，当CK1为高电平时，开关K1、K3、K4、K5导通，此时将OP1的输入失配电压存储到电容C1上，将OP2的输入失配电压存储到电容C2上；当CK2为高电平时，将电容C1串联到OP1的正输入端通路上，这样实现消除OP1的输入失配电压的影响；当CK2为高电平时，开关K2、K6导通，将电容C2串联到OP2的负输入端，实现消除OP2的输入失配电压的影响。当CK3为高电平时，开关K7导通，将电阻R8上的电压采样到电容C3上，这样获得比较准确的电压信号VO。由上可知，增加K7和C3是为调节输出电压的精准度，类似于此的凡在本发明整体性创造工作上进行的、不超出本发明整体性构架的微调，都应在本发明申请的保护范围之内。

图7显示了图6所示方案中CK1、CK2、CK3的波形图，如图所示，CK1和CK2为不交叠时钟，需要注意的是，CK3的上升沿应当比CK2的上升沿延迟Td1时间，Td1应当大于或等于运算放大器稳定所需要的延迟时间，CK3的下降沿应当比CK2的下降沿超前Td2时间，Td2时间可设计为大于或等于1纳秒，以避免在CK2关断后进行错误采样。

图8显示了本发明的又一个实施例，相比于图4所示方案，该实施例将Q1和Q2的PNP型双极性晶体管换成图8中的NPN型双极性晶体管，并作出电路上的适应性修改，这种适应性修改无原则上的变化，属于本领域的常识，这里不再赘述。更换之后，该实施例同样利用VBE和ΔVBE来实现本发明的思路。

在另一个实施例中，将图4所示实施例中的P型MOS管MP1(这里MOS管的作用为驱动控制管)换成图8中的N性MOS管MN1，在该实施例中，需将运算放大器OP1的正负输入端反相(如图8所示)。

在另一个实施例中，将图5所示实施例中的P型MOS管MP1换成图8中的N性MOS管MN1，在该实施例中，需将运算放大器OP2的正负输入端反相(如图8所示)。

图9显示了本发明的又一个实施例。与图6所示实施例相比，把图6中开关K1、K2、K3换成图9中的连接方式，在该实施例种，在CK1为高电平时，开关K1和K3导通，此时将运算放大器OP1的失调电压存储在电容C1上；当CK2为高电平时，开关K2导通，此时将电容C1串联在运算放大器OP1的负相输入端的通路上(作为对比，图6中是串联在运算放大器的正输入端的通路上)。

在另一个实施例中，对比图6所示实施例，将其中开关K4、K5、K6替换成图9的连接方式。当CK1为高电平时，开关K4和K5导通，此时将运算放大器OP2的失调电压存储在电容C2上；当CK2为高电平时，开关K6导通，此时将电容C2串联在运算放大器OP2的正相输入端的通路上(作为对比，图6中是串联在运算放大器的负输入端的通路上)。

根据本发明提供的设计框架,还可以产生一系列的实施例,

一个实施例中,一种低电源电压下的基准电路(如图4所示),包括:

第一运算放大器、第一驱动控制管(图中用MP1实现)、第一电阻、第二电阻、第三电阻、第四电阻、第六电阻，第七电阻，第一双级型晶体管、第二双级型晶体管；其中

所述基准电路的电压输入端耦接第四电阻的一端；第四电阻的另一端耦接所述基准电路的输出端、以及所述第一驱动控制管的第一连接电极；

第二电阻的一端和第三电阻的一端耦接于所述第一驱动控制管的第二连接电极；

第一双极型晶体管的基极和集电极被耦接在一起，第二双极型晶体管的基极和集电极被耦接在一起，

第三电阻的另一端、第一运算放大器的第一输入端，以及第一电阻、第六电阻的一端耦接于第一钳位节点；第一电阻的另一端与第一双级型晶体管的发射极或集电极耦接；

第二电阻的另一端、第一运算放大器的第二输入端、第七电阻的一端以及第二双级型晶体管的发射极或集电极耦接于第二钳位节点；

第一运算放大器的输出端耦接至所述第一驱动控制管的控制电极；

第一双级型晶体管和第二双级型晶体管的集电极或发射极、第六电阻的另一端、第七电阻的另一端耦接至地。

在另一个实施例中,所述基准电路还包括(如图5所示)，第五电阻、第八电阻、第二运算放大器、第二驱动控制管(图中用MP2实现)，其中：

所述基准电路的输入端耦接第四电阻、第五电阻的一端；第四电阻的另一端不直接连接所述基准电路的输出端，第四电阻的另一端还耦接第二运算放大器的第二输入端，第五电阻的另一端连接第二运算放大器的第一输入端和第二驱动控制管的第一连接电级；第二运算放大器的输出端连接第二驱动控制管的控制电极；第二驱动控制管的第二连接电极连接第八电阻的一端、以及所述基准电路的输出端；第八电阻的另一端耦接于地。

在另一个实施例中(如图6所示),所述基准电路还包括，第一运算放大器失配电压补偿单元，耦接于第一运算放大器的第一输入端和第二输入端，其包括第一运放失配补偿开关组和第一电容，其中：在所述第一运放失配补偿开关组处于第一开关组合状态时，所述第一电容被耦接于运算放大器的第一输入端和第二输入端之间，用以储存和释放运算放大器产生的输入失配电压；在所述第一运放失配补偿开关组处于第二开关组合状态时，所述第一电容被串联耦接于所述第一运算放大器的第一输入端或第二输入端；

第二运算放大器失配电压补偿单元，耦接于第二运算放大器的第一输入端和第二输入端，其包括第二运放失配补偿开关组和第二电容，其中：在所述第二运放失配补偿开关组处于第一开关组合状态时，所述第二电容被耦接于第二运算放大器的第一输入端和第二输入端之间，用以储存和释放第二运算放大器产生的输入失配电压，在所述第二运放失配补偿开关组处于第二开关组合状态时，所述第二电容被串联耦接于所述第二运算放大器的第一输入端或第二输入端。

在另一个实施例中,所述基准电路还包括，耦接于所述基准电路的输出端和第二驱动控制管的第二连接电极之间的第七开关，以及耦接于所述基准电路的输出端和地之间的第三电容，

在第一运放失配补偿开关组和第二运放失配补偿开关组处于第一开关组合状态时，第七开关截止，

在第一运放失配补偿开关组和第二运放失配补偿开关组处于第二开关组合状态时，第七开关导通，

第七开关在第一运放失配补偿开关组和第二运放失配补偿开关组进入第二开关组合状态后延迟第一预定时间后导通。

在另一个实施例中，

第一运放失配补偿开关组包括第一开关、第二开关、第三开关；

第二运放失配补偿开关组包括第四开关、第五开关，第六开关；

第一开关的一端连接第一电阻的一端，第一开关的另一端连接第一电容的一端、以及第二开关的一端；第一电容的另一端连接第一运算放大器的正向输入端，以及第三开关的一端；第二开关的另一端连接第三开关的另一端、以及第七电阻的一端；

第四开关的一端连接第四电阻的另一端，第四开关的另一端连接第二电容的一端、以及第六开关的一端；第六开关的另一端连接第二运算放大器的负向输入端、以及第五开关的一端；第五开关的另一端连接第五电阻的另一端、以及第二电容的另一端；所述第二运算放大器的负向输入端不直接连接第五电阻的另一端；

所述第一开关、第三开关、第四开关、第五开关受第一时钟控制，所述第二开关、第六开关受第二时钟控制，当第一时钟为第一电平时，第二时钟为第二电平，此时所述第一开关、第三开关、第四开关、第五开关导通，所述第二开关、第六开关截止，此时第一运放失配补偿开关组和第二运放失配补偿开关组处于第一开关组合状态；

当第一时钟为第二电平时，第二时钟为第一电平，此时所述第一开关、第三开关、第四开关、第五开关截止，所述第二开关、第六开关导通，此时第一运放失配补偿开关组和第二运放失配补偿开关组处于第二开关组合状态。

在一个实施例中(如图6所示)，所述第一驱动控制管、第二驱动控制管为PMOS晶体管，所述PMOS晶体管的源极为所述各驱动控制管的第一连接电极，所述PMOS晶体管的漏极为所述驱动控制的第二连接电极，所述PMOS晶体管的栅极为所述驱动控制的控制电极；在另一个实施例中(如图6所示)，所述第一驱动控制管、第二驱动控制管为NMOS晶体管，所述NMOS晶体管的漏极为所述驱动控制的第一连接电极，所述NMOS晶体管的源极为所述驱动控制的第二连接电极，所述NMOS晶体管的栅极为所述驱动控制管的控制电极；

在一个实施例中(如图8所示)，第一双级型晶体管和第二双级型晶体管为PNP型双极型晶体管，第一双级型晶体管的发射极与第一电阻耦接，其集电极耦接至地，第二双级型晶体管的发射极与第二电阻耦接，其集电极耦接至地；在另一个实施例中(如图6所示)，第一双级型晶体管和第二双级型晶体管为NPN型双极型晶体管，第一双级型晶体管的集电极与第一电阻耦接，其集电极耦接至地，第二双级型晶体管的集电极与第二电阻耦接，其集电极耦接至地；

第一运算放大器和第二运算放大器的第一输入端为其正向输入端或负向输入端，其第二输入端为负向输入端或正向输入端-即第一输入端的反响输入端。

由上述实施例可以看出，根据前述设计原则和结构框架，具体实施可以产生不同的连接方式和元器件选择，这些选择都符合本发明提供设计原则和结构框架，均应属于本发明的方案的限定范围。

从以上实施例可以看出，采用本发明公开的一种低电源电压下的基准电路，可通过设计内部电阻R6/R1的比例，实现零温度系数；可通过设计内部电阻R2和R3上的电压，实现较小的电源工作电压。

图10为本发明中的电压比较器在一个实施例中的电路示意图。如图10所示的，所述电压比较器900包括：基准电路910和比较单元Comparator。基准电路910提供带隙基准电压，其可以为上文描述的改进的带隙基准电压源电路。所述比较单元的第一输入端接收基准电压VR，其第二输入端连接目标电压VIN，其输出端输出比较结果。这样，采用基准电路910的电压比较器可以输出更为准确的比较结果。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种电压比较器，其特征在于，其包括：

基准电路，其提供基准的输出电压；

比较单元，其第一输入端接收所述基准的输出电压，其第二输入端连接目标电压，其输出端输出比较结果；

所述基准电路包括:电压产生单元、近似零温度系数电流源单元，其中：

所述电压产生单元，耦接于所述基准电路的电压输入端和电压输出端之间，通过电压产生单元给所述基准电路产生一个输出电压；所述近似零温度系数电流源单元，耦接于所述电压产生单元的输出端和地电平之间，所述近似零温度系数电流源单元在温度变化时给所述基准电路产生稳定的电流，

所述近似零温度系数电流源单元包括，负反馈调压单元、均分电流单元、第一正温度系数电流单元、第一负温度系数电压单元、第一负温度系数电流单元、第二负温度系数电压单元、第二负温度系数电流单元，其中：

所述负反馈调压单元，连接所述均分电流单元的输入端和各个输出支路，用于通断流向均分电流单元的电流，以及保证所述均分电流单元各个输出支路输出端的电压相等；

所述均分电流单元，保证其各个电流输出端的通过电流相等；

所述第一正温度系数电流单元的一端、所述第一负温度系数电流单元的一端并行连接于均分电流单元的第一输出支路，第一正温度系数电流单元提供正温度系数电流，第一正温度系数电流单元提供负温度系数电流；第一负温度系数电压单元连接第一正温度系数电流单元的另一端，提供负温度系数电压；

所述第二负温度系数电压单元、第二负温度系数电流单元的一段并行连接于均分电流单元的第二输出支路，第一正温度系数电流单元提供正温度系数电流，第一正温度系数电流单元提供负温度系数电流；所述第一正温度系数电流单元、所述第一负温度系数电压单元、所述第二负温度系数电压单元、第二负温度系数电流单元的另一段互相连接，并接地，

所述基准电路包括：失配电压储存与补偿单元，耦接于负反馈调压单元，其存储和消除负反馈调压单元产生的输入失配电压，

所述近似零温度系数电流源单元，根据第一正温度系数电流单元上的电压的正温度系数和第一负温度系数电压单元上电压的负温度系数之间的比例，调节所述第一正温度系数电流单元的电阻值和所述第一负温度系数电压单元的电阻值比例，提供近似零温度系数的输出电压，调低均分电流单元的内电阻值，使所述基准电路工作的电源电压范围的下限降低。

2.根据权利要求1所述的电压比较器，还包括，

电平移动单元，耦接于所述电压产生单元的输出端与所述基准电路的电压输出端之间，以及耦接零温度系数电流源单元与地点平之间，所述电平移动单元将所述基准电路的输出电压由相对于器件内部的输出电压变为相对于地电平的输出电压。

3.根据权利要求1所述的电压比较器，其特征在于，所述负反馈调压单元包括，运算放大器和MOS管；所述MOS管为PMOS管或NMOS管；所述运算放大器的运放结构包括：使用双极型晶体管作为输入对管，

所述第一负温度系数电压单元和所述第二负温度系数电压单元，包括双极型晶体管，所述双极型晶体管为PNP型或NPN型。

4.根据权利要求1所述的电压比较器，所述失配电压储存与补偿单元包括，电容组、第一开关组、第二开关组，其中；

电容组，耦接于所述负反馈调压单元，用以储存和释放所述负反馈调压单元产生的输入失配电压；

第一开关组耦接于电容组、以及负反馈调压单元，第二开关组串联于负反馈调压单元的一个输入端，第二开关组受第一时钟控制，第二开关组受第受时钟控制；当第一时钟为高电平时，第一开关组导通，将所述负反馈调压单元的输入失配电压存于电容组；当第二时钟为高电平时，第二开关组导通，将电容组储存的电压释放，消除所述负反馈调压单元的输入失配电压的影响；当第一时钟为低电平时，第一开关组截断，当第二时钟为低电平时，第二开关组截断；所述第一时钟、第二时钟为不交叠时钟，其中一个为高电平时另一个为低电平。

5.一种电压比较器，其特征在于，其包括：

基准电路，其提供基准的输出电压；

比较单元，其第一输入端接收所述基准的输出电压，其第二输入端连接目标电压，其输出端输出比较结果；

所述基准电路包括：

第一运算放大器、第一驱动控制管、第一电阻、第二电阻、第三电阻、第四电阻、第六电阻，第七电阻，第一双级型晶体管、第二双级型晶体管；其中

所述基准电路的电压输入端耦接第四电阻的一端；

第四电阻的另一端耦接所述基准电路的输出端、以及所述第一驱动控制管的第一连接电极；

第二电阻的一端和第三电阻的一端耦接于所述第一驱动控制管的第二连接电极；第一双极型晶体管的基极和集电极被耦接在一起，第二双极型晶体管的基极和集电极被耦接在一起，第三电阻的另一端、第一运算放大器的第一输入端，以及第一电阻、第六电阻的一端耦接于第一钳位节点；

第一电阻的另一端与第一双级型晶体管的发射极或集电极耦接；

第二电阻的另一端、第一运算放大器的第二输入端、第七电阻的一端以及第二双级型晶体管的发射极或集电极耦接于第二钳位节点；

第一运算放大器的输出端耦接至所述第一驱动控制管的控制电极；

第一双级型晶体管和第二双级型晶体管的集电极或发射极、第六电阻的另一端、第七电阻的另一端耦接至地，

所述基准电路还包括，第五电阻、第八电阻、第二运算放大器、第二驱动控制管，其中：

所述基准电路的输入端耦接第四电阻、第五电阻的一端；第四电阻的另一端不直接连接所述基准电路的输出端，第四电阻的另一端还耦接第二运算放大器的第二输入端，第五电阻的另一端连接第二运算放大器的第一输入端和第二驱动控制管的第一连接电级；第二运算放大器的输出端连接第二驱动控制管的控制电极；第二驱动控制管的第二连接电极连接第八电阻的一端、以及所述基准电路的输出端；第八电阻的另一端耦接于地，

所述基准电路还包括，第一运算放大器失配电压补偿单元，耦接于第一运算放大器的第一输入端和第二输入端，其包括第一运放失配补偿开关组和第一电容，其中：在所述第一运放失配补偿开关组处于第一开关组合状态时，所述第一电容被耦接于运算放大器的第一输入端和第二输入端之间，用以储存和释放运算放大器产生的输入失配电压；在所述第一运放失配补偿开关组处于第二开关组合状态时，所述第一电容被串联耦接于所述第一运算放大器的第一输入端或第二输入端；

所述基准电路还包括第二运算放大器失配电压补偿单元，耦接于第二运算放大器的第一输入端和第二输入端，其包括第二运放失配补偿开关组和第二电容，其中：在所述第二运放失配补偿开关组处于第一开关组合状态时，所述第二电容被耦接于第二运算放大器的第一输入端和第二输入端之间，用以储存和释放第二运算放大器产生的输入失配电压，在所述第二运放失配补偿开关组处于第二开关组合状态时，所述第二电容被串联耦接于所述第二运算放大器的第一输入端或第二输入端。

6.根据权利要求5所述的电压比较器，其特征在于，所述基准电路还包括，耦接于所述基准电路的输出端和第二驱动控制管的第二连接电极之间的第七开关，以及耦接于所述基准电路的输出端和地之间的第三电容，

在第一运放失配补偿开关组和第二运放失配补偿开关组处于第一开关组合状态时，第七开关截止，

在第一运放失配补偿开关组和第二运放失配补偿开关组处于第二开关组合状态时，第七开关导通，

第七开关在第一运放失配补偿开关组和第二运放失配补偿开关组进入第二开关组合状态后延迟第一预定时间后导通。

7.根据权利要求6所述的电压比较器，其中，

第一运放失配补偿开关组包括第一开关、第二开关、第三开关；

第二运放失配补偿开关组包括第四开关、第五开关，第六开关；

第一开关的一端连接第一电阻的一端，第一开关的另一端连接第一电容的一端、以及第二开关的一端；第一电容的另一端连接第一运算放大器的正向输入端，以及第三开关的一端；第二开关的另一端连接第三开关的另一端、以及第七电阻的一端；

第四开关的一端连接第四电阻的另一端，第四开关的另一端连接第二电容的一端、以及第六开关的一端；第六开关的另一端连接第二运算放大器的负向输入端、以及第五开关的一端；第五开关的另一端连接第五电阻的另一端、以及第二电容的另一端；所述第二运算放大器的负向输入端不直接连接第五电阻的另一端；

所述第一开关、第三开关、第四开关、第五开关受第一时钟控制，所述第二开关、第六开关受第二时钟控制，当第一时钟为第一电平时，第二时钟为第二电平，此时所述第一开关、第三开关、第四开关、第五开关导通，所述第二开关、第六开关截止，此时第一运放失配补偿开关组和第二运放失配补偿开关组处于第一开关组合状态；

当第一时钟为第二电平时，第二时钟为第一电平，此时所述第一开关、第三开关、第四开关、第五开关截止，所述第二开关、第六开关导通，此时第一运放失配补偿开关组和第二运放失配补偿开关组处于第二开关组合状态。

8.根据权利要求7所述的电压比较器，其特征在于，所述第一驱动控制管、第二驱动控制管为PMOS晶体管，所述PMOS晶体管的源极为所述各驱动控制管的第一连接电极，所述PMOS晶体管的漏极为所述驱动控制的第二连接电极，所述PMOS晶体管的栅极为所述驱动控制的控制电极；或者，所述第一驱动控制管、第二驱动控制管为NMOS晶体管，所述NMOS晶体管的漏极为所述驱动控制的第一连接电极，所述NMOS晶体管的源极为所述驱动控制的第二连接电极，所述NMOS晶体管的栅极为所述驱动控制管的控制电极；

第一双级型晶体管和第二双级型晶体管为PNP型双极型晶体管，第一双级型晶体管的发射极与第一电阻耦接，其集电极耦接至地，第二双级型晶体管的发射极与第二电阻耦接，其集电极耦接至地；或者，第一双级型晶体管和第二双级型晶体管为NPN型双极型晶体管，第一双级型晶体管的集电极与第一电阻耦接，其集电极耦接至地，第二双级型晶体管的集电极与第二电阻耦接，其集电极耦接至地；

所述第一运算放大器和第二运算放大器的第一输入端为其正向输入端或负向输入端，其第二输入端为负向输入端或正向输入端。

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