CN110794914B - 一种带隙基准电压产生电路 - Google Patents
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Abstract
本发明提供一种带隙基准电压产生电路，其包括：运算放大器；依次串联于运算放大器输出端与基准电压输出端的第五开关和第四开关；依次串联于第三节点与接地端的第一电阻、第三电阻和第一双极型晶体管，依次串联于第三节点与接地端的第二电阻和第二双极型晶体管；连接于第一节点与运算放大器第一输入端的第一开关；连接于第二节点与运算放大器第一输入端的第二开关；连接于运算放大器输出端与第二输入端的第三开关；连接于运算放大器第二输入端与接地端的第一电容；连接于第三节点与接地端的第二电容；连接于基准电压输出端与接地端的第三电容。与现有技术相比，本发明可以降低或消除运算放大器的输入失调电压对带隙基准电压的影响。
Description
【技术领域】
本发明涉及电路设计领域，特别涉及一种高精度带隙基准电压产生电路。
【背景技术】
由于集成电路工艺在大批量生产时，会导致器件的失配，因此带隙电路(或带隙基准电压产生电路)的输出电压不够准确。另外器件也存在噪声，噪声也影响输出电压的精度。为了设计更高精度的带隙电压，有必要改进现有的带隙电路设计。
请参考图4所示，其为现有技术中的一种带隙基准电压产生电路的电路示意图。该带隙基准电压产生电路包括电阻R1、R2和R3，PNP(Positive-Negative-Positive)双极型晶体管Q1和Q2，运算放大器OP以及基准电压输出端VBG。由于运算放大器OP调整使得节点V1的电压等于节点V2的电压，因此，电阻R3上的电压(或电压降)VR3＝Vbe2-Vbe1，电阻R3上的电流等于(Vbe2-Vbe1)/R3，其中，Vbe2为双极型晶体管Q2的基极-发射极电压，Vbe1为双极型晶体管Q1的基极-发射极电压，R3为电阻R3的电阻值。如果设计电阻R1的电阻值等于电阻R2的电阻值，则电阻R1的电流值等于电阻R2的电流值，也等于电阻R3的电流值，电阻R2上的电压(或电压降)VR2＝(Vbe2-Vbe1).R2/R3，Vbe2为负温度系数，(Vbe2-Vbe1)为正温度系数。这样，带隙基准电压VBG＝Vbe2+(Vbe2-Vbe1).R2/R3。通过设计合适的R1和R2的电阻值与R3电阻值的比例，可以实现正温度系数电压与负温度系数电压抵消，实现零温度系数(或温度系数较小)的带隙基准电压VBG。
在实际大量生产中，由于运算放大器OP存在等效输入失调电压，此电压会影响输出电压VBG的准确性。
因此，有必要提出一种改进的技术方案来克服上述问题。
【发明内容】
本发明的目的之一在于提供一种高精度带隙基准电压产生电路，其可以降低或消除运算放大器的输入失调电压对带隙基准电压的影响。
根据本发明的一个方面，本发明提供一种带隙基准电压产生电路，其包括：运算放大器；依次串联于所述运算放大器的输出端与基准电压输出端之间的第五开关和第四开关，其中，第五开关和第四开关之间的连接节点为第三节点；依次串联于所述第三节点与接地端之间的第一电阻、第三电阻和第一双极型晶体管，依次串联于所述第三节点与接地端之间的第二电阻和第二双极型晶体管，第一双极型晶体管的基极与其集电极相连，第二双极型晶体管的基极与其集电极相连，第三电阻和第一电阻之间的连接节点为第一节点，第二电阻和第二双极型晶体管之间的连接节点为第二节点；连接于所述第一节点与所述运算放大器的第一输入端之间的第一开关；连接于所述第二节点与所述运算放大器的第一输入端之间的第二开关；连接于所述运算放大器的输出端与其第二输入端之间的第三开关；连接于所述运算放大器的第二输入端与接地端之间的第一电容；连接于所述第三节点与接地端之间的第二电容；连接于所述基准电压输出端与接地端之间的第三电容。
进一步的，所述带隙基准电压产生电路还包括第四电阻和第五电阻，所述第四电阻、第三电阻和第一双极型晶体管依次串联于第一节点与接地端之间；所述第五电阻和第二双极型晶体管依次串联于第二节点与接地端之间。
进一步的，所述第一开关和第三开关的控制端都与第一时钟信号相连；所述第二开关和第五开关的控制端都与第二时钟信号相连；所述第四开关与第三时钟信号相连，当第一时钟信号控制第一开关和第三开关导通时，第二时钟信号控制所述第二开关和第五开关关断，第三时钟信号控制第四开关关断；当第二时钟信号控制所述第二开关和第五开关导通时，第三时钟信号控制所述第四开关导通，第一时钟信号控制第一开关和第三开关关断。
进一步的，所述第一开关和第三开关的控制端都与第一时钟信号相连；所述第二开关和第五开关的控制端都与第二时钟信号相连；所述第四开关与第三时钟信号相连，当第一时钟信号控制第一开关和第三开关导通时，第二时钟信号控制所述第二开关和第五开关关断，第三时钟信号控制所述第四开关关断；当第二时钟信号控制所述第二开关和第五开关导通时，第一控制信号控制第一开关和第三开关关断，第三时钟信号控制所述第四开关相对所述第二开关和第五开关滞后第一预定时间导通。
进一步的，所述第四开关的导通时间小于所述第二开关和第五开关的导通时间，所述第一预定时间的时长大于所述运算放电器工作的稳定时间。
进一步的，当第一时钟信号控制第一开关和第三开关导通时，第二时钟信号控制所述第二开关和第五开关关断，第三时钟信号控制所述第四开关相对所述第二开关和第五开关提前第二预定时间关断。
进一步的，所述第一时钟信号和第二时钟信号互为反相时钟，所述第一时钟信号和第二时钟信号为两相不交叠时钟。
进一步的，所述第一双极型晶体管和第二双极型晶体管均为PNP双极型晶体管，第一双极型晶体管的发射极与第三电阻的一端相连，其集电极与接地端相连；第二双极型晶体管的发射极与第二电阻的一端相连，其集电极与接地端相连。
进一步的，所述第一双极型晶体管和第二双极型晶体管均为NPN双极型晶体管，第一双极型晶体管的集电极与第三电阻的一端相连，其发射极与接地端相连；第二双极型晶体管的集电极与第二电阻的一端相连，其发射极与接地端相连。
进一步的，所述运动放大器的第一输入端为正相输入端，其第二输入端为反相输入端。
与现有技术相比，本发明先将运算放大器OP1的第一输入端与第一节点V1相连，并将失配电压Vos和第一节点V1的电压存储在与运算放大器OP1的第二输入端相连的电容C1上，然后，运算放大器OP1的第一输入端改为与第二节点V2相连，因此，等效运算放大器OP1比较第一节点V1和第二节点V2的电压，从而实现降低或消除运算放大器的输入失调电压对带隙基准电压的影响。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为本发明在一个实施例中的带隙基准电压产生电路的电路示意图；
图2为图1中的时钟信号CK1-CK3在一个优选实施例中的波形图；
图3为本发明在另一个实施例中的带隙基准电压产生电路的电路示意图；
图4为现有技术中的一种带隙基准电压产生电路的电路示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
请参考图1所示，其为本发明在一个实施例中的带隙基准电压产生电路的电路示意图。该带隙基准电压产生电路包括：运算放大器OP1；依次串联于所述运算放大器OP1的输出端与基准电压输出端VBG之间的第五开关S5和第四开关S4，其中，第五开关S5和第四开关S4之间的连接节点为第三节点V3；依次串联于所述第三节点V3与接地端GND之间的第一电阻R1、第三电阻R3和第一双极型晶体管Q1，依次串联于所述第三节点V3与接地端GND之间的第二电阻R2和第二双极型晶体管Q2，第一双极型晶体管Q1的基极与其集电极相连，以用作二极管，第二双极型晶体管Q2的基极与其集电极相连，以用作二极管，第三电阻R3和第一电阻R1之间的连接节点为第一节点V1，第二电阻R2和第二双极型晶体管Q2之间的连接节点为第二节点V2；连接于所述第一节点V1与所述运算放大器OP1的第一输入端之间的第一开关S1；连接于所述第二节点V2与所述运算放大器OP1的第一输入端之间的第二开关S2；连接于所述运算放大器OP1的输出端与其第二输入端之间的第三开关S3；连接于所述运算放大器OP1的第二输入端与接地端之间的第一电容C1；连接于所述第三节点V3与接地端之间的第二电容C2；连接于所述基准电压输出端VBG与接地端之间的第三电容C3。
在图1所示的具体实施例中，所述运算放大器OP1的第一输入端为正相输入端，其第二输入端为反相输入端。在图1所示的具体实施例中，所述第一双极型晶体管Q1和第二双极型晶体管Q2均为PNP双极型晶体管，第一PNP双极型晶体管Q1的发射极与第三电阻R3的一端相连，其集电极与接地端相连；第二PNP双极型晶体管Q2的发射极与第二电阻R2的一端相连，其集电极与接地端相连。在另一个实施例中，所述第一双极型晶体管Q1和第二双极型晶体管Q2均为NPN(Negative-Positive-Negative)双极型晶体管，第一NPN双极型晶体管Q1的集电极与第三电阻R3的一端相连，其发射极与接地端相连；第二NPN双极型晶体管Q2的集电极与第二电阻R2的一端相连，其发射极与接地端相连。
图1所示的带隙基准电压产生电路还包括振荡器OSC，所述振荡器OSC产生并输出第一时钟信号CK1、第二时钟信号CK2和第三时钟信号CK3，其中，所述第一开关S1和第三开关S3的控制端都与第一时钟信号CK1相连；所述第二开关S2和第五开关S5的控制端都与第二时钟信号CK2相连；所述第四开关S4的控制端与第三时钟信号CK3相连。各个开关S1-S5由各自的时钟信号CK1-CK3控制其导通和关断。
以下参照图1具体介绍本发明中的带隙基准电压产生电路的工作原理。其中，所述第一时钟信号CK1和第二时钟信号CK2互为反相时钟，所述第一时钟信号CK1和第二时钟信号CK2为两相不交叠时钟；假设图1所示的实施例中采用正逻辑，即时钟信号为高电平时控制对应开关导通；时钟信号为低电平时，控制对应开关关断。
当第一时钟信号CK1为高电平时，第一开关S1和第三开关S3导通，此时第二时钟信号CK2和第三时钟信号CK3为低电平，第二开关S2、第四开关S3和第五开关S5关断。此时，第一开关S1将运算放大器OP1的正相输入端连接到第一电阻R1和第三电阻R3之间的第一节点V1，第三开关S3将运算放大器OP1的负相输入端与运算放大器OP1的输出端连接在一起，形成一个缓冲器，从而将第一节点V1的电压叠加运算放大器OP1的失配电压(或输入失调电压)Vos后存储在电容C1上，即电容C1的电压等于V1+Vos，其中，V1为第一节点V1的电压，Vos为失配电压(假设运算放大器OP1的正相输入端比其负相输入端高Vos的失配电压)，其可以为正数，也可以为负数。另外，此时，第一电阻R1和第二电阻R2支路依靠第二电容C2的电压提供偏置，此工作状态为存储失配电压Vos与第一节点V1电压的状态。
当第一时钟信号CK1为低电平时，第一开关S1和第三开关S3关断，此时第二时钟信号CK2和第三时钟信号CK3为高电平，第二开关S2、第四开关S3和第五开关S5导通。此时，第二开关S2将运算放大器OP1的正相输入端连接到第二电阻R2与第二双极型晶体管Q2之间的第二节点V2上，第四开关S4和第五开关S5将运算放大器OP1的输出端连接到基准电压输出端VBG，所述运算放大器OP1的负相输入端的电压为电容C1的电压(即等于V1+Vos)，此时电路工作在抵消失配电压Vos的状态。具体的，运算放大器OP1的正相输入端电压等于第二节点V2的电压，运算放大器OP1的负相输入端电压等于V1+Vos，此时，运算放大器OP1输入仍存在失配电压(或输入失调电压)Vos，等效运算放大器OP1比较V1+Vos与V2+Vos，因此等效运算放大器OP1比较第一节点V1和第二节点V2的电压，运算放大器OP1通过负反馈调整使得第一节点V1的电压等于第二节点V2的电压，这样就实现了消除适配电压的效果。
请参考图2所示，其为图1中的时钟信号CK1-CK3在一个优选实施例中的波形图。在图2所示的实施例中也采用正逻辑，即时钟信号为高电平时控制对应开关导通；时钟信号为低电平时，控制对应开关关断。其中，所述第一时钟信号CK1和第二时钟信号CK2互为反相时钟，且所述第一时钟信号CK1和第二时钟信号CK2为两相不交叠时钟；第三时钟信号CK3的高电平时间比第二时钟信号CK2的高电平时间短，第三时钟信号CK3的上升沿应该比第二时钟信号CK2的上升沿滞后第一预定时间Td，第一预定时间Td的时长应大于所述运算放大器OP1工作的稳定时间，第三时钟信号CK3的下降沿应早于第二时钟信号CK2下降沿第二预定时间Ts。由于控制第四开关S4的第三时钟信号CK3的上升沿比第二时钟信号CK2的上升沿延迟第一预定时间Td，这样可以保证等第二电容C2上的电压稳定后再采样第二电容C2上的电压至第三电容C3上，从而使第三电容C3上的电压为比较精确的带隙电压。
也就是说，在图2所示的实施例中，当第一时钟信号CK1控制第一开关S1和第三开关S3导通时，第二时钟信号CK2控制所述第二开关S2和第五开关S5关断，第三时钟信号CK3控制所述第四开关S4相对所述第二开关S2和第五开关S5提前第二预定时间Ts(未示出)关断；当第二时钟信号CK2控制所述第二开关S2和第五开关S5导通时，第一控制信号CK1控制第一开关S1和第三开关S3关断，第三时钟信号CK3控制所述第四开关S4相对所述第二开关S2和第五开关S5滞后第一预定时间Td导通。
由前述对图1所示的带隙基准电压产生电路的工作原理的介绍可知。图1所示的带隙基准电压产生电路具有如下优点：一、可以抵消运算放大器OP1的输入失调电压Vos；二、用于存储失配电压Vos和第一节点V1电压之和的电容仅需要一个电容C1；三、运算放大器OP1结构简单，可以采用普通的运算放大器结构；四、电容C1～C3的两端电压比较高，可以用较小面积的MOS电容。
由于通常MOS电容在比较高的电压下，其电容值较大，因此一种改进方案如图3所示，其为本发明在另一个实施例中的带隙基准电压产生电路的电路示意图。图3与图1的主要区别在于，图3所示的实施例中增设有第四电阻R4和第五电阻R5。其中，所述第四电阻R4、第三电阻R3和第一双极型晶体管Q1依次串联于第一节点V1与接地端GND之间；所述第五电阻R5和第二双极型晶体管Q2依次串联于第二节点V2与接地端之间，从而提高第一节点V1和第二节点V2的电压，这样有助于采用的电容C1的面积更小。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。
Claims (8)
1.一种带隙基准电压产生电路，其特征在于，其包括：
运算放大器；
依次串联于所述运算放大器的输出端与基准电压输出端之间的第五开关和第四开关，其中，第五开关和第四开关之间的连接节点为第三节点；
依次串联于所述第三节点与接地端之间的第一电阻、第三电阻和第一双极型晶体管，依次串联于所述第三节点与接地端之间的第二电阻和第二双极型晶体管，第一双极型晶体管的基极与其集电极相连，第二双极型晶体管的基极与其集电极相连，第三电阻和第一电阻之间的连接节点为第一节点，第二电阻和第二双极型晶体管之间的连接节点为第二节点；
连接于所述第一节点与所述运算放大器的第一输入端之间的第一开关；
连接于所述第二节点与所述运算放大器的第一输入端之间的第二开关；
连接于所述运算放大器的输出端与其第二输入端之间的第三开关；
连接于所述运算放大器的第二输入端与接地端之间的第一电容；
连接于所述第三节点与接地端之间的第二电容；
连接于所述基准电压输出端与接地端之间的第三电容，
所述第一开关和第三开关的控制端都与第一时钟信号相连；所述第二开关和第五开关的控制端都与第二时钟信号相连；所述第四开关与第三时钟信号相连，
当第一时钟信号控制第一开关和第三开关导通时，第二时钟信号控制所述第二开关和第五开关关断，第三时钟信号控制第四开关关断；当第二时钟信号控制所述第二开关和第五开关导通时，第三时钟信号控制所述第四开关导通，第一时钟信号控制第一开关和第三开关关断，
所述第一时钟信号和第二时钟信号互为反相时钟，所述第一时钟信号和第二时钟信号为两相不交叠时钟。
2.根据权利要求1所述的带隙基准电压产生电路，其特征在于，其还包括第四电阻和第五电阻，
所述第四电阻、第三电阻和第一双极型晶体管依次串联于第一节点与接地端之间；所述第五电阻和第二双极型晶体管依次串联于第二节点与接地端之间。
3.根据权利要求1所述的带隙基准电压产生电路，其特征在于，
当第二时钟信号控制所述第二开关和第五开关导通时，第一控制信号控制第一开关和第三开关关断，第三时钟信号控制所述第四开关相对所述第二开关和第五开关滞后第一预定时间导通。
4.根据权利要求3所述的带隙基准电压产生电路，其特征在于，
所述第四开关的导通时间小于所述第二开关和第五开关的导通时间，
所述第一预定时间的时长大于所述运算放大器工作的稳定时间。
5.根据权利要求3所述的带隙基准电压产生电路，其特征在于，
当第一时钟信号控制第一开关和第三开关导通时，第二时钟信号控制所述第二开关和第五开关关断，第三时钟信号控制所述第四开关相对所述第二开关和第五开关提前第二预定时间关断。
6.根据权利要求1或2所述的带隙基准电压产生电路，其特征在于，
所述第一双极型晶体管和第二双极型晶体管均为PNP双极型晶体管，
第一双极型晶体管的发射极与第三电阻的一端相连，其集电极与接地端相连；第二双极型晶体管的发射极与第二电阻的一端相连，其集电极与接地端相连。
7.根据权利要求1或2所述的带隙基准电压产生电路，其特征在于，
所述第一双极型晶体管和第二双极型晶体管均为NPN双极型晶体管，
第一双极型晶体管的集电极与第三电阻的一端相连，其发射极与接地端相连；第二双极型晶体管的集电极与第二电阻的一端相连，其发射极与接地端相连。
8.根据权利要求1或2所述的带隙基准电压产生电路，其特征在于，
所述运算放大器的第一输入端为正相输入端，其第二输入端为反相输入端。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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