CN110083193B - 带隙基准电压产生电路 - Google Patents

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Abstract

本发明提供一种带隙基准电压产生电路，其包括：第一双极型晶体管、第二双极型晶体管、MOS管、第一至第四电阻；失调电压校正电路，其包括第二运放、第一电容、第二电容、第一至第四开关，第二开关的第一端经第一开关与第二节点相连，其第二端与第三节点相连；第三开关连于第二节点和第二运放的第二输入端之间；第四开关连于第三节点和第二运放的第一输入端之间；第二运放的第一输入端经第一电容接地，其第二输入端经第二电容接地，其输出端与MOS管的控制端相连；第一运放，其第一输入端和第二输入端分别与第二开关的第二端和第一端相连，其输出端与MOS管的控制端相连。与现有技术相比，本发明中增设失调电压校正电路，以实现对输入失调电压的校正。

Description

带隙基准电压产生电路
【技术领域】
本发明涉及基准电压技术领域，尤其涉及一种带隙基准电压产生电路。
【背景技术】
芯片中带隙基准电压产生电路不可避免的存在失调电压，失调电压主要是由制造工艺的不确定性以及封装后机械应力引起，这极大的影响了输出电压的精度。通过良好的版图设计，如增大运放输入级尺寸以及做好管子之间的匹配设计等可以一定程度上减少失调电压，但这会使得版图面积增大，寄生电容变大，工作速度变慢，而且失调电压只能减小并不能完全消除。随着市场对电压精度的要求越来越高，需要设计专门的电路抵消失调电压的影响，提高基准电压的精度。
请参考图1所示，其为现有技术中典型的带隙基准电压产生电路的电路示意图，其包括电阻R1、R2、R3和R4，PNP(Positive-Negative-Positive)双极型晶体管Q1和Q2，NMOS(N-Metal-Oxide-Semiconductor)晶体管M1，运算放大器A1以及基准电压输出端Vbg。其中，双极型晶体管Q1的发射极面积是双极型晶体管Q2的发射极面积的m倍；Vos代表运算放大器A1的输入失调电压(或运放失调电压)，其可以为正数，也可以为负数，随机分布。
以下具体介绍图1所示的带隙基准电压产生电路的基本原理。
在不考虑输入失调电压Vos的情况下，A点和B点电压相同，Q1和Q2的数量比为m：1，R2＝R3，因此存在以下关系：
Figure BDA0002011202880000011
ΔVBEQ＝VTln(m)
IR2＝IR3＝IR1
Figure BDA0002011202880000012
其中，VBEQ1是双极型晶体管Q1的基极-发射极电压，VT为热电压，m是双极型晶体管Q1和Q2的发射极面积之比，由于ΔVBEQ是正温度系数电压，VBEQ2是负温度系数电压，因此，通过调节它们的系数，可以得到零温度系数的基准电压Vbg。但实际电路中，运算放大器A1并非理想运放，往往存在失调电压，把它们的失调电压折合到输入端等效成输入失调电压(或电压源)Vos，这样A点和B点的电压关系为：
VA＝VB+VOS
最终的输出电压为：
Figure BDA0002011202880000021
因为输入失调电压Vos被放大了(R2+2*R4)/R1倍，并且Vos本身的温度特性未知，所以，基准电压Vbg会严重偏离设计值。
请参考图2所示，其为图1所示的带隙基准电压产生电路中，不同输入失调电压Vos对应输出的基准电压Vbg的波形图，其分别示意出了，没有Vos以及增加+/-5mv的输入失调电压Vos后，对应输出的基准电压Vbg的输出波形。从图2中可以看出，增加+/-5mv的输入失调电压Vos对输出值Vbg的影响为+/-41mv，这在高精度应用中是无法接受的。
因此，有必要提供一种改进的技术方案来克服上述问题。
【发明内容】
本发明的目的在于提供一种带隙基准电压产生电路，其可以降低运算放大器的输入失调电压对其输出的带隙基准电压的影响，从而极大提高带隙基准电压的精度。
根据本发明的一个方面，本发明提供一种带隙基准电压产生电路，其包括：第一双极型晶体管、第二双极型晶体管、MOS管、第一电阻、第二电阻、第三电阻和第四电阻，其中，MOS管的第一连接端与电源端相连，其第二连接端经第四电阻与第一连接节点相连，MOS管和第四电阻之间的连接节点与基准电压输出端相连；第三电阻、第一电阻和第一双极型晶体管依次串联于第一连接节点和接地端之间，第一双极型晶体管的基极与其集电极相连，第三电阻和第一电阻之间的连接节点称为第二连接节点；第二电阻和第二双极型晶体管依次串联于第一连接节点和接地端之间，第二双极型晶体管的基极与其集电极相连，第二电阻和第二双极型晶体管之间的连接节点称为第三连接节点，失调电压校正电路，其包括第二运算放大器、第一电容、第二电容、第一开关、第二开关、第三开关和第四开关，其中，第二开关的第一连接端经第一开关与第二连接节点相连，其第二连接端与第三连接节点相连；第三开关连接于第二连接节点和第二运算放大器的第二输入端之间；第四开关连接于第三连接节点和第二运算放大器的第一输入端之间；第二运算放大器的第一输入端经第一电容接地，其第二输入端经第二电容接地，其输出端与所述MOS管的控制端相连，第一运算放大器，其第一输入端与第二开关第二连接端相连，其第二输入端与第二开关的第一连接端相连，其输出端与所述MOS管的控制端相连。
进一步的，首先处于校正状态，使第一开关关断，第二开关、第三开关和第四开关导通；然后处于工作状态，使第一开关导通，第二开关、第三开关和第四开关关断。
进一步的，所述第一双极型晶体管和第二双极型晶体管均为PNP双极型晶体管，所述第一双极型晶体管的发射极与第一电阻的一端相连，其集电极与接地端相连；所述第二双极型晶体管的发射极与第二电阻的一端相连，其集电极与接地端相连。
进一步的，所述第一双极型晶体管和第二双极型晶体管均为NPN双极型晶体管，所述第一双极型晶体管的集电极与第一电阻的一端相连，其发射极与接地端相连；所述第二双极型晶体管的集电极与第二电阻的一端相连，其发射极与接地端相连。
进一步的，所述MOS管为NMOS晶体管，所述MOS管的第一连接端、第二连接端和控制端分别为NMOS晶体管的漏极、源极和栅极。
进一步的，所述第一运算放大器的第一输入端和第二输入端分别为其正相输入端和反相输入端；所述第二运算放大器的第一输入端和第二输入端分别为其正相输入端和反相输入端。
进一步的，所述第一电容和第二电容的电容值相同。
进一步的，所述第一电容和第二电容为匹配设计。
与现有技术相比，本发明在传统带隙基准电压产生电路中增设失调电压校正电路，以实现对输入失调电压的校正，从而降低运算放大器的输入失调电压对其输出的带隙基准电压的影响，极大提高带隙基准电压的精度。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有技术中典型的带隙基准电压产生电路的电路示意图；
图2为图1所示的带隙基准电压产生电路中，不同输入失调电压Vos对应输出的基准电压Vbg的波形图；
图3为本发明在一个实施例中的带隙基准电压产生电路的电路示意图；
图4为图3所示的带隙基准电压产生电路在校正状态时的电路连接示意图；
图5为图3所示的带隙基准电压产生电路在工作状态时的电路连接示意图；
图6为图3所示的带隙基准电压产生电路中，不同输入失调电压Vos对应输出的基准电压Vbg的波形图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
请参考图3所示，其为本发明在一个实施例中的带隙基准电压产生电路的电路示意图，其在图1所示的传统带隙基准电压产生电路的基础上进行改进，增加了失调电压校正电路310，以实现对输入失调电压Vos的校正，降低运算放大器A1的输入失调电压Vos对其输出的带隙基准电压Vbg的影响。
图3所示的带隙基准电压产生电路包括：第一运算放大器(或称为主运算放大器)A1、失调电压校正电路310、第一双极型晶体管Q1、第二双极型晶体管Q2、MOS管(metaloxide semiconductor)M1、第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4。其中，MOS管M1的第一连接端与电源端相连，其第二连接端经第四电阻R4与第一连接节点C相连，MOS管M1和第四电阻R4之间的连接节点与基准电压输出端Vbg相连；第三电阻R3、第一电阻R1和第一双极型晶体管Q1依次串联于第一连接节点C和接地端之间，第一双极型晶体管Q1的基极与其集电极相连，第三电阻R3和第一电阻R1之间的连接节点称为第二连接节点A；第二电阻R2和第二双极型晶体管Q2依次串联于第一连接节点C和接地端之间，第二双极型晶体管Q2的基极与其集电极相连，第二电阻R2和第二双极型晶体管Q2之间的连接节点称为第三连接节点B。
失调电压校正电路310，其包括第二运算放大器(或称为辅助运算放大器)A2、第一存储电容C1、第二电容存储电容C2、第一开关S1、第二开关S2、第三开关S3和第四开关S4。其中，第二开关S2的第一连接端经第一开关S1与第二连接节点A相连，其第二连接端与第三连接节点B相连；第三开关S3连接于第二连接节点A和第二运算放大器A2的第二输入端之间；第四开关S4连接于第三连接节点B和第二运算放大器A2的第一输入端之间；第二运算放大器A2的第一输入端经第一存储电容C1接地，其第二输入端经第二存储电容C2接地，其输出端与所述MOS管M1的控制端相连。
第一运算放大器A1的第一输入端与第二开关S2第二连接端相连，其第二输入端与第二开关S2的第一连接端相连，其输出端与所述MOS管M1的控制端相连。
在图3所示的具体实施例中，所述第一双极型晶体管Q1和第二双极型晶体管Q2均为PNP双极型晶体管，所述第一双极型晶体管Q1的发射极与第一电阻R1的一端相连，其集电极与接地端相连；所述第二双极型晶体管Q2的发射极与第二电阻R2的一端相连，其集电极与接地端相连。在另一个实施例中，所述第一双极型晶体管Q1和第二双极型晶体管Q2可以均为NPN(Negative-Positive-Negative)双极型晶体管，所述第一双极型晶体管Q1的集电极与第一电阻R1的一端相连，其发射极与接地端相连；所述第二双极型晶体管Q2的集电极与第二电阻R2的一端相连，其发射极与接地端相连。
在图3所示的具体实施例中，所述MOS管M1为NMOS晶体管，所述MOS管M1的第一连接端、第二连接端和控制端分别为NMOS晶体管的漏极、源极和栅极；所述第一运算放大器A1的第一输入端和第二输入端分别为其正相输入端和反相输入端；所述第二运算放大器A2的第一输入端和第二输入端分别为其正相输入端和反相输入端。
在图3所示的具体实施例中，存储电容C1和C2的电容值相同，且会进行匹配设计，这样完全匹配校正效果比较好。
以下具体介绍图3所示的带隙基准电压产生电路的工作原理。
图3所示的带隙基准电压产生电路启动后，首先对输入失调电压Vos进行校正，即使得图3所示的带隙基准电压产生电路进入校正状态，如图4所示(图4为图3所示的带隙基准电压产生电路在校正状态时的电路连接示意图)，此时，开关S1关断，开关S2、S3、S4接通，输入失调电压Vos的信息反映到存储电容C1和C2上，这时候存储电容C1和C2上的电压是不相等的，第一运算放大器A1的正相输入端电压为VB，负相输入端电压为VB-Vos，其中，VB为第三连接节点B上的电压。
接下来，使图3所示的带隙基准电压产生电路进入工作状态，如图5所示(图5为图3所示的带隙基准电压产生电路在工作状态时的电路连接示意图)，此时，开关S1接通，开关S2、S3、S4关断，这样校正状态下输入失调电压Vos的信息就保存在存储电容C1和C2上不会再发生变化，第一运算放大器A1的正相输入端电压为VB，负相输入端电压为VA-Vos，其中，VB为第三连接节点B上的电压，VA为第二连接节点A上的电压。
由于前后两个状态下，第一运算放大器A1的工作点并未发生变化，所以VB-Vos＝VA-Vos，从而VB＝VA，相当于抵消掉输入失调电压Vos的影响，这样整个电路会得到一个不受Vos影响的带隙基准电压Vbg。
请参考图6所示，其为图3所示的带隙基准电压产生电路中，不同输入失调电压Vos对应输出的基准电压Vbg的波形图，其分别示意出了，没有Vos以及增加+/-5mv的输入失调电压Vos后，对应输出的基准电压(或输出电压)Vbg的输出波形。。从图6中可以看出，增加失调电压校正电路310后，+/-5mv的输入失调电压Vos对输出电压Vbg的影响仅为+0.063mv和-0.066mv，这种影响几乎可以忽略，极大提高了基准电压Vbg的精度。
综上所示，本发明在传统带隙基准电压产生电路中通过增加比较少的电路(例如，失调电压校正电路310)，以实现对输入失调电压Vos的校正，并且控制逻辑比较简单(例如，先处于校正状态，使开关S1关断，开关S2、S3、S4接通；然后处于工作状态，使开关S1接通，开关S2、S3、S4关断)，从而降低运算放大器A1的输入失调电压对其输出的带隙基准电压Vbg的影响，极大提高了带隙基准电压Vbg的精度。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (7)

1.一种带隙基准电压产生电路，其特征在于，其包括：
第一双极型晶体管、第二双极型晶体管、MOS管、第一电阻、第二电阻、第三电阻和第四电阻，其中，MOS管的第一连接端与电源端相连，其第二连接端经第四电阻与第一连接节点相连，MOS管和第四电阻之间的连接节点与基准电压输出端相连；第三电阻、第一电阻和第一双极型晶体管依次串联于第一连接节点和接地端之间，第一双极型晶体管的基极与其集电极相连，第三电阻和第一电阻之间的连接节点称为第二连接节点；第二电阻和第二双极型晶体管依次串联于第一连接节点和接地端之间，第二双极型晶体管的基极与其集电极相连，第二电阻和第二双极型晶体管之间的连接节点称为第三连接节点，
失调电压校正电路，其包括第二运算放大器、第一电容、第二电容、第一开关、第二开关、第三开关和第四开关，其中，第二开关的第一连接端经第一开关与第二连接节点相连，其第二连接端与第三连接节点相连；第三开关连接于第二连接节点和第二运算放大器的第二输入端之间；第四开关连接于第三连接节点和第二运算放大器的第一输入端之间；第二运算放大器的第一输入端经第一电容接地，其第二输入端经第二电容接地，其输出端与所述MOS管的控制端相连，
第一运算放大器，其第一输入端与第二开关第二连接端相连，其第二输入端与第二开关的第一连接端相连，其输出端与所述MOS管的控制端相连，
首先处于校正状态，使第一开关关断，第二开关、第三开关和第四开关导通；
然后处于工作状态，使第一开关导通，第二开关、第三开关和第四开关关断。
2.根据权利要求1所述的带隙基准电压产生电路，其特征在于，
所述第一双极型晶体管和第二双极型晶体管均为PNP双极型晶体管，
所述第一双极型晶体管的发射极与第一电阻的一端相连，其集电极与接地端相连；所述第二双极型晶体管的发射极与第二电阻的一端相连，其集电极与接地端相连。
3.根据权利要求1所述的带隙基准电压产生电路，其特征在于，
所述第一双极型晶体管和第二双极型晶体管均为NPN双极型晶体管，
所述第一双极型晶体管的集电极与第一电阻的一端相连，其发射极与接地端相连；所述第二双极型晶体管的集电极与第二电阻的一端相连，其发射极与接地端相连。
4.根据权利要求1所述的带隙基准电压产生电路，其特征在于，
所述MOS管为NMOS晶体管，所述MOS管的第一连接端、第二连接端和控制端分别为NMOS晶体管的漏极、源极和栅极。
5.根据权利要求1所述的带隙基准电压产生电路，其特征在于，
所述第一运算放大器的第一输入端和第二输入端分别为其正相输入端和反相输入端；
所述第二运算放大器的第一输入端和第二输入端分别为其正相输入端和反相输入端。
6.根据权利要求1所述的带隙基准电压产生电路，其特征在于，
所述第一电容和第二电容的电容值相同。
7.根据权利要求6所述的带隙基准电压产生电路，其特征在于，
所述第一电容和第二电容为匹配设计。
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