CN110825154B - 一种自动消除输入失调电压的基准电压源及其方法 - Google Patents

一种自动消除输入失调电压的基准电压源及其方法 Download PDF

Info

Publication number
CN110825154B
CN110825154B CN201911267613.0A CN201911267613A CN110825154B CN 110825154 B CN110825154 B CN 110825154B CN 201911267613 A CN201911267613 A CN 201911267613A CN 110825154 B CN110825154 B CN 110825154B
Authority
CN
China
Prior art keywords
operational amplifier
switch
terminal
input
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911267613.0A
Other languages
English (en)
Other versions
CN110825154A (zh
Inventor
赵冬
王钊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing ZGmicro Co Ltd
Original Assignee
Nanjing ZGmicro Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing ZGmicro Co Ltd filed Critical Nanjing ZGmicro Co Ltd
Priority to CN201911267613.0A priority Critical patent/CN110825154B/zh
Publication of CN110825154A publication Critical patent/CN110825154A/zh
Application granted granted Critical
Publication of CN110825154B publication Critical patent/CN110825154B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)

Abstract

本发明涉及一种自动消除输入失调电压的基准电压源，包括：输入失调电压消除电路、带隙基准源子电路和开关时钟电路；输入失调电压消除电路用于消除运算放大器同向输入端和反向输入端之间存在的输入失调电压，以及控制带隙基准源子电路的输出端VBG电压；开关时钟电路用于为输入失调电压消除电路提供时钟信号，使得输入失调电压消除电路在第一工作模式和第二工作模式下交替运行。以便输入失调电压消除电路消除输入失调电压，以及将带隙基准源子电路的输出端VBG电压保持在正常工作状态。

Description

一种自动消除输入失调电压的基准电压源及其方法
技术领域
本发明涉及电学领域，尤其是涉及一种消除输入失调电压的基准电压源。
背景技术
基准电压源是模拟和混合信号集成电路的一个重要组成部分，其广泛应用在电源管理芯片、电压稳压器等电路的设计当中。基准电压源作为为整个电路提供基准电压或基准电流，其性能直接影响整个电路的性能。随着集成电路的发展，设计的复杂度也变得越来越高，对于基准电压源的抗干扰能力也随之提出了更高的要求。
例如图1示出了现有互补金属氧化物半导体(Complementary Metal OxideSemiconductor，COMS)带隙基准电压源电路示意图。如图1可见，该电路包括有两个双极型晶体管Q1和Q2、电阻R1、电阻R2、电阻R3和运算放大器(Operational Amplifier，OP)。其中，R1和R2阻值相同，双极型晶体管Q1发射极面积是双极型晶体管Q2发射极面积的N倍。可以看出，由于运算放大器op的输入端存在不匹配效应，例如输入管的阈值失配、宽长比失配等。将会对运算放大器op的直流特性产生比较大的影响。其主要表现为运算放大器op的输入两端存在输入失调电压。如图1中，在运算放大器op的输入两端存在输入失调电压VOS。由图1中还可看出，运算放大器op的同向输入端耦接至R1和R3之间的A点，运算放大器op的反向输入端耦接至R2和双极型晶体管Q2之间的B点，运算放大器op的输出端耦接至输出端口VOUT。
由于运算放大器op的钳位作用，使得其两个输入端的电压相同，即VB＝VA-VOS。根据霍尔基夫电压定律，可以知道在R3上的电压压降为VR3＝VBE2-VBE1+VOS＝ΔVBE+VOS。其中，VBE1和VBE2分别为双极型晶体管Q1和Q2的基极-发射极电压。同时还可以知道R1上的电压压降，即
Figure GDA0002689550850000021
以及输出端口电压压降为
Figure GDA0002689550850000022
显然当假设输入失调电压VOS为零时，输出电压
Figure GDA0002689550850000023
可以看出当输入失调电压VOS不为零时，输出电压将会多出
Figure GDA0002689550850000024
可见多出的这部分即是输出失调电压VOS(OUT)。
由于VOS具有温度特性，因此输出失调电压不仅会对CMOS带隙基准电压源电路的输出电压产生较大的影响，也会对CMOS带隙基准电压源电路的温度系数产生较大的影响。因此，消除运算放大器输入两端的输入失调电压对于提高带隙基准电压源的抗干扰能力起到了至关重要的作用。
发明内容
本发明通过基于运算放大器的负反馈原理，当运算放大器的同向输入端之和与反向输入端之和不相等时，运算放大器的输出电压将升高，同时使得同向输入端和反向输入端的电压均升高。并根据串联-并联负反馈原理，使得同向输入端电压的升高程度小于反向电压的升高程度，并直至主运算放大器的反向输入端电压等于同向输入端电压与输入失调电压之和，即消除了主运算放大器输入两端的输入失调电压。
为实现上述目的，本发明第一方面提供了一种自动消除输入失调电压的基准电压源，包括：输入失调电压消除电路、带隙基准源子电路和开关时钟电路；输入失调电压消除电路用于消除运算放大器内的输入失调电压，以及控制带隙基准源子电路的输出端VBG电压；输入失调电压消除电路包括：运算放大器、第一开关组、第二开关组、第一电容C1和第二电容C2；其中，运算放大器包括：主运算放大器和辅助运算放大器，主运算放大器的输出与辅助运算放大器的输出进行叠加作为运算放大器的输出；主运算放大器的第一输入端耦接至第二开关组的第一端，主运算放大器的第二输入端耦接至第二开关组的第三端，第二开关组的第二端耦接至带隙基准源子电路的第一钳位点，主运算放大器的第二输入端还耦接至带隙基准源子电路的第二钳位点，辅助运算放大器的第一输入端耦接至第二电容C2的一端，第二电容C2的另一端接地，辅助运算放大器的第一输入端还耦接至带隙基准源子电路中驱动管的控制端，辅助运算放大器的第一输入端还耦接至第一开关组的第二端，辅助运算放大器的第二输入端耦接至第一电容C1的一端，第一电容C1的另一端接地，辅助运算放大器的第二输入端还耦接至第一开关组的第三端，运算放大器的输出端耦接至第一开关组的第一端；开关时钟电路用于，为输入失调电压消除电路提供时钟信号，以控制第一开关组和第二开关组耦接的方式，使得输入失调电压消除电路在第一工作模式和第二工作模式下交替运行；其中，当输入失调电压消除电路运行在第一工作模式时，第一开关组的第一端与第一开关组的第二端耦接，第二开关组的第一端与第二开关组的第二端耦接；当输入失调电压消除电路运行在第二工作模式时，第一开关组的第一端与第一开关组的第三端耦接，第二开关组的第一端与第二开关组的第三端耦接，使得输入失调电压消除电路消除输入失调电压，以便将带隙基准源子电路的输出端VBG电压保持在正常工作状态。
优选地，带隙基准源子电路包括：驱动管、第一电阻R1、第二电阻R2、第三电阻R3、第一双极型晶体管Q1、第二双极型晶体管Q2和输出端口VBG；当第一双极型晶体管Q1和第二双极型晶体管Q2为PNP型双极型晶体管时，驱动管的控制端耦接至输入失调电压消除电路中第一开关组的第二端，驱动管的第一端耦接至电源VDD，驱动管的第二端耦接至输出端口VBG，输出端口VBG还耦接至第一电阻R1的一端，第一电阻R1的另一端耦接至第三电阻R3的一端，其中，第二钳位点位于第一电阻R1与第三电阻R3之间，第三电阻R3的另一端耦接至第一双极型晶体管Q1的发射极，第一双极型晶体管Q1的基极与第一双极型晶体管Q1的集电极均接地，输出端口VBG还耦接至第二电阻R2的一端，第二电阻R2的另一端耦接至第二双极型晶体管Q2的发射极，其中，第一钳位点位于第二电阻R2与第二双极型晶体管Q2的发射极之间，第二双极型晶体管Q2的基极与第二双极型晶体管Q2的集电极均接地；或当第一双极型晶体管Q1和第二双极型晶体管Q2为NPN型双极型晶体管时，驱动管的控制端耦接至输入失调电压消除电路中第一开关组的第二端，驱动管的第一端耦接至电源VDD，驱动管的第二端耦接至输出端口VBG，输出端口VBG还耦接至第一电阻R1的一端，第一电阻R1的另一端耦接至第三电阻R3的一端，其中，第二钳位点位于第一电阻R1与第三电阻R3之间，第三电阻R3的另一端耦接至第一双极型晶体管Q1的基极和集电极，第一双极型晶体管Q1的发射极接地，输出端口VBG还耦接至第二电阻R2的一端，第二电阻R2的另一端耦接至第二双极型晶体管Q2的基极和集电极，其中，第一钳位点位于第二电阻R2与第二双极型晶体管Q2的基极和集电极之间，第二双极型晶体管Q2的发射极接地。
优选地，驱动管为NMOS管或PMOS管。
优选地，还包括启动电路；启动电路用于，当带隙基准源子电路的输出端VBG电压为零或非正常工作状态时，为带隙基准源子电路的第一钳位点提供启动信号。
优选地，时钟信号包括第一信号S1和第二信号S2；当第一信号S1为第一电平、第二信号S2为第二电平时，输入失调电压消除电路运行在第一工作模式，运算放大器输出经过第一开关组传输至辅助运算放大器的第一输入端和驱动管的控制端，主运算放大器的第一输入端经过第二开关组与第一钳位点相耦接；当第一信号S1为第二电平、第二信号S2为第一电平时，输入失调电压消除电路运行在第二工作模式，运算放大器输出经过第一开关组传输至辅助运算放大器的第二输入端，主运算放大器的第一输入端经过第二开关组与第二输入端相耦接。
优选地，当第一信号S1为第一电平、第二信号S2为第二电平时，经运算放大器放大，直至运算放大器的输出达到驱动管控制端的阈值电压，导通驱动管，运算放大器的输出继续经过运算放大器的放大，使得第一钳位点电压和第二钳位点电压也增大，直至第一钳位点电压与第二钳位点电压相等；当第一信号S1为第二电平、第二信号S2为第一电平时，经运算放大器反馈调节，直至辅助运算放大器的第一输入端与第二输入端之间差值和主运算放大器的第一输入端与第二输入端之间差值相同。
优选地，第一开关组包括第一开关和第二开关；第二开关组包括第三开关和第四开关；当第一信号S1为第一电平、第二信号S2为第二电平时，第一开关截止、第二开关导通、第三开关截止、第四开关导通；当第一信号S1为第二电平、第二信号S2为第一电平时，第一开关导通、第二开关截止、第三开关导通、第四开关截止。
优选地，第一开关、第二开关、第三开关和第四开关为NMOS管或PMOS管。
为实现上述目的，本发明第二方面提供了一种消除输入失调电压的方法，应用于第一方面所涉及到的基准电压源，方法包括：输入失调电压消除电路接收开关时钟电路发送的第一信号S1和第二信号S2；当第一信号S1为第一电平、第二信号S2为第二电平时，输入失调电压消除电路根据输入端电压差值，输出放大后的输出电压，并将输出电压反馈至输入失调电压消除电路中辅助运算放大器的第一输入端继续放大，放大后的输出电压经带隙基准源子电路的驱动管，反馈并减小输入失调电压消除电路中主运算放大器两个输入端的电压差值，以便消除主运算放大器两个输入端之间存在的输入失调电压；当第一信号S1为第二电平、第二信号S2为第一电平时，输出电压反馈至输入失调电压消除电路中辅助运算放大器的第二输入端，并减小辅助运算放大器两个输入端的电压差值，直至辅助运算放大器两个输入端的电压差值等于主运算放大器两个输入端的电压差值，以便消除主运算放大器两个输入端之间存在的输入失调电压并稳定输出电压。
优选地，开关时钟电路发送的第一信号S1第一电平、第二信号S2第二电平与第一信号S1第二电平、第二信号S2第一电平交替出现。
本发明实现了通过运算放大器的反馈调节，消除了主运算放大器的输入两端电压差，从而达到主运算放大器输入两端电压将不再受输入失调电压VOS的影响而变化。同时，提高了整个CMOS带隙基准电压源输出的准确性，使其输出的基准电压不会受到输入失调电压的影响。由于提高了CMOS带隙基准电压源输出的准确性，可以有效减少芯片的修正电路(trimming pad)，并减少了整个芯片的模具尺寸(die size)，从而最终降低了生产成本。同时，本发明还可以降低CMOS带隙基准电压源的温漂系数，提升CMOS带隙基准电压源的性能以及抗干扰能力。
附图说明
图1为现有COMS带隙基准电压源电路示意图；
图2为本发明实施例提供的一种消除输入失调电压的基准电压源电路示意图；
图3为本发明实施例提供的一种运算放大器示意图；
图4为本发明实施例提供的另一种消除输入失调电压的基准电压源电路示意图；
图5为本发明实施例提供的再一种消除输入失调电压的基准电压源电路示意图；
图6为本发明实施例提供的一种输出端VBG电压变化示意图；
图7为本发明实施例提供的一种消除输入失调电压的方法流程图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
图2为本发明实施例提供的一种消除输入失调电压的基准电压源电路示意图。
在本发明中，“连接”、“耦接”、“连”、“接”等表示电性耦接的词语，如无特别说明，则表示直接或间接的电性连接。如图2所示，在一个实施例中，本发明提供了一种消除输入失调电压的基准电压源。其电路示意图如图2示出的，该基准电压源可以包括：输入失调电压消除电路、带隙基准源子电路和开关时钟电路。当然在一些例子中还可以包括启动电路。
在一个例子中，输入失调电压消除电路包括：运算放大器、第一开关组、第二开关组、第一电容C1和第二电容C2。在另一个例子中，运算放大器可以如图3示出的，图3为本发明实施例提供的一种运算放大器示意图。运算放大器包括主运算放大器Main OP和辅助运算放大器Aux OP。其中，主运算放大器的输出与辅助运算放大器的输出进行叠加后作为运算放大器的输出VOUT_OP。在一个例子中，上述叠加可以是进行矢量叠加。
本领域技术人员应当注意，在图2示出的实施例中，第一开关组、第二开关组可以是单刀双掷的开关，也可以是由两个或两个以上开关构成的开关组。例如，可以是由第一开关、第二开关构成的第一开关组，以及由第三开关、第四开关构成的第二开关组。在又一个例子中，第一开关、第二开关、第三开关和第四开关还可以是NMOS管或PMOS管。例如图4示出的，可以均为NMOS管，也可以如图5示出的均为PMOS管。当然本领域技术人员可以明白，第一开关、第二开关、第三开关和第四开关还可以为不同的MOS管。显而易见的是，还可以采用其他任意等效的电子元件进行替换，本发明在此不作限定。
如图2示出的，主运算放大器的第一输入端耦接至第二开关组的第一端，主运算放大器的第二输入端耦接至第二开关组的第三端，第二开关组的第二端耦接至带隙基准源子电路的第一钳位点C，主运算放大器的第二输入端还耦接至带隙基准源子电路的第二钳位点A，辅助运算放大器的第一输入端耦接至第二电容C2的一端，第二电容C2的另一端接地，辅助运算放大器的第一输入端还耦接至带隙基准源子电路中驱动管的控制端，辅助运算放大器的第一输入端还耦接至第一开关组的第二端，辅助运算放大器的第二输入端耦接至第一电容C1的一端，第一电容C1的另一端接地，辅助运算放大器的第二输入端还耦接至第一开关组的第三端，运算放大器的输出端耦接至第一开关组的第一端。
图2示出的第一开关组和第二开关组可以根据开关时钟电路发送的时钟信号选择输入失调电压消除电路运行的工作模式。可以理解的是，时钟信号与工作模式的对应关系具体可以根据实际情况进行设定。在一个例子中，可以根据输入失调电压消除电路提供的时钟信号，使得输入失调电压消除电路在第一工作模式和第二工作模式下交替运行。
例如，当输入失调电压消除电路运行在第一工作模式时，第一开关组的第一端与第一开关组的第二端耦接，第二开关组的第一端与第二开关组的第二端耦接。经运算放大器放大，直至运算放大器的输出达到驱动管控制端的阈值电压，导通驱动管，运算放大器的输出继续经过运算放大器的放大，使得第一钳位点电压和第二钳位点电压也增大，直至第一钳位点电压与第二钳位点电压相等。
又或者例如，当输入失调电压消除电路运行在第二工作模式时，第一开关组的第一端与第一开关组的第三端耦接，第二开关组的第一端与第二开关组的第三端耦接。经运算放大器反馈调节，直至辅助运算放大器的第一输入端与第二输入端之间差值和主运算放大器的第一输入端与第二输入端之间差值相同。
在一个例子中，若第一开关组由第一开关、第二开关构成，以及第二开关组由第三开关、第四开关构成。当第一信号S1为第一电平、第二信号S2为第二电平时，第一开关截止、第二开关导通、第三开关截止、第四开关导通；以及，当第一信号S1为第二电平、第二信号S2为第一电平时，第一开关导通、第二开关截止、第三开关导通、第四开关截止。
如图2示出的，带隙基准源子电路包括：驱动管、第一电阻R1、第二电阻R2、第三电阻R3、第一双极型晶体管Q1、第二双极型晶体管Q2和输出端口VBG。其中，驱动管的控制端耦接至输入失调电压消除电路中第一开关组的第二端，驱动管的第一端耦接至电源VDD，驱动管的第二端耦接至输出端口VBG。
当然在一些实施例中，驱动管还可以是NMOS管或者PMOS管。可以明白的是，不管驱动管为NMOS管或是PMOS管时，其驱动端均为栅极。但当驱动管为NMOS管时，其第一端为漏极、第二端为源极；当驱动管为PMOS管时，其第一端为源极、第二端为漏极。
本领域人员应当注意，图2中主运算放大器的同向输入端VINP上存在一个输入失调电压VOS，但可以理解的是，并不是真的在此处额外增加一个输入失调电压，而是通过图中示意，表示由于硬件电路制作工艺等原因，运算放大器实际内部存在的输入失调电压。
在一个例子中，主运算放大器和辅助运算放大器的第一输入端可以是同相输入端，第二输入端可以是反相输入端。当然在其他例子中，主运算放大器和辅助运算放大器的第一输入端可以是反相输入端，第二输入端可以是同相输入端。
下面可以结合更为详细的例子对本方案进行描述，例如图4示出的，其选用了两个NMOS管作为第一开关组，即开关管MN1和开关管MN2，以及选用了两个NMOS管作为第二开关组，即开关管MN3和开关管MN4。同时，带隙基准源子电路驱动管MN5选用NMOS管，第一双极型晶体管Q1与第二双极型晶体管Q2选择了PNP型双极型晶体管。以及，主运算放大器和辅助运算放大器的第一输入端可以是同相输入端，第二输入端可以是反相输入端。
下面将结合图4所示的电路图进行更为详细的介绍。
在一个例子中，带隙基准源子电路可以包括：驱动管MN5、第一电阻R1、第二电阻R2、第三电阻R3、第一双极型晶体管Q1、第二双极型晶体管Q2和输出端口VBG。
其中，运算放大器的输出端耦接至第一开关管MN1的漏极和第二开关管MN2的源极。第一开关管MN1的栅极接收开关时钟电路的第二信号S2，第一开关管MN1的源极耦接至辅助运算放大器的反相输入端AUX_N。辅助运算放大器的反相输入端AUX_N还耦接至第一电容C1的一端，第一电容C1的另一端接地。第二开关管MN2的栅极接收开关时钟电路的第一信号S1，第二开关管MN2的漏极耦接至辅助运算放大器的同相输入端AUX_P。辅助运算放大器的同相输入端AUX_P还耦接至第二电容C2的一端，第二电容C2的另一端接地。主运算放大器的同相输入端VINP耦接至第三开关管MN3的源极和第四开关管MN4的漏极。第三开关管MN3的栅极接收开关时钟电路的第二信号S2，第三开关管MN3的漏极耦接至主运算放大器的反相输入端VINN，主运算放大器的反相输入端VINN还耦接至第一电阻R1与第三电阻R3之间的第二钳位点A。第四开关管MN4的栅极接收开关时钟电路的第一信号S1，第四开关管MN4的源极耦接至第二双极型晶体管Q2的发射极与第二电阻R2之间的第一钳位点C。
以及，驱动管MN5的栅极耦接至运算放大器的输出端VOUT_OP，驱动管MN5的漏极耦接至电源VDD，驱动管MN5的源极耦接至输出端口VBG。输出端口VBG还耦接至第一电阻R1的一端，第一电阻R1的另一端耦接至第三电阻R3的一端，其中，第二钳位点A位于第一电阻R1与第三电阻R3之间。第三电阻R3的另一端耦接至第一双极型晶体管Q1的发射极，第一双极型晶体管Q1的基极与第一双极型晶体管Q1的集电极均接地。输出端口VBG还耦接至第二电阻R2的一端，第二电阻R2的另一端耦接至第二双极型晶体管Q2的发射极，其中，第一钳位点C位于第二电阻R2与第二双极型晶体管Q2的发射极之间，第二双极型晶体管Q2的基极与第二双极型晶体管Q2的集电极均接地。
在一个例子中，启动电路的检测端口耦接至输出端口VBG，启动电路的输出端口耦接至第二电阻R2与第二双极型晶体管Q2的发射极之间的E点。可以理解的是，E点与C点可以理解为同一点，两点上的电压也是完全相同的，即VE＝VC。
在一个例子中，开关时钟电路产生两相不相交的时钟信号，即第一信号S1和第二信号S2。在另一个例子中，开关时钟电路产生的时钟信号可以使得输入失调电压消除电路工作在第一工作模式或第二工作模式，且第一工作模式与第二工作模式交替出现。其中，第一工作模式为第一信号S1第一电平、第二信号S2第二电平，第二工作模式为第一信号S1第二电平、第二信号S2第一电平。在另一个例子中，第一电平可以是高电平，第二电平可以是低电平。当然本领域人员应当注意，若对应的第一开关、第二开关、第三开关和第四开关替换为其他等效电子元件时，对应的第一电平也可以替换为低电平，第二电平替换为高电平，本申请在此不作限定。
在另一个例子中，若第一开关、第二开关、第三开关和第四开关分别选用了不同类型的MOS管，则对于开关时钟电路还可以针对每个开关分别提供一个时钟信号，以便实现与图4相同的功能。
在一个实施例中，启动电路用来检测输出端口VBG的电压。当VBG在稳态后的工作电压为零，或者无法进入正常工作状态时，启动电路将提供一个启动信号。由图4可以看出，启动信号将作为启动电路的输出，传输至电阻R2与第二双极型晶体管Q2的发射极之间的E点。例如，当启动电路检测到输出端口VBG电压为零，那也就意味着主运算放大器的输入两端电压也为零时，为使运算放大器正常工作，会输出一个启动信号至E点，以激活运算放大器并使其正常工作。通过启动电路提供的启动信号，同时也可令带隙基准子电路工作在正常的工作状态下。
在一个实施例中，当第一信号S1为高电平、第二信号S2为低电平时，第一开关管MN1断开、第二开关管MN2导通、第三开关管MN3断开、第二开关管MN4导通。此时运算放大器输出VOUT_OP经过第二开关管MN2传输至辅助运算放大器的同相输入端AUX_P。主运算放大器的同向输入端VINP耦接至C点，主运算放大器的反向输入端VINN耦接至D点。由于驱动管MN5此时并未导通，因此D点和C点均未存在电压。由于运算放大器的特性，主运算放大器的同向输入端VINP的电压等于主运算放大器的反向输入端VINN的电压，即VINP＝VINN。又由于运算放大器两输入端存在输入失调电压，因此运算放大器仍然存在输出VOUT_OP，并经过第二开关管MN2传输至辅助运算放大器的同相输入端AUX_P。辅助运算放大器的同向输入端AUX_P的电压将大于辅助运算放大器的反向输入端AUX_N。因此，运算放大器的输出VOUT_OP在该时钟信号内将不断进行放大。换句话说，就是当D点和C点均未存在电压时，由于启动电路的存在，同时还会在C点(E点)输入一个启动信号，导致主运算放大器的同向输入端VINP的电压以及主运算放大器的反向输入端VINN的电压产生变化，并不再相等。因此，在该时钟信号内进一步使得运算放大器的输出VOUT_OP不断进行放大。当VOUT_OP电压达到驱动管MN5的阈值电压时，将导通驱动管MN5。于是VBG也将存在电压，同时D、C两点也存在电压，并导致主运算放大器的同向输入端VINP的电压不再等于主运算放大器的反向输入端VINN的电压。此时运算放大器仍然不断进行放大，即VOUT_OP不断增大，因此导致VBG不断增大，此时D点与C点的电压也不断增大。但由于串联-并联负反馈原理，此时D点电压增大的速度要大于C点电压增大的速度。即VINN的电压增大的速度大于VINP电压增大的速度。但应当注意的是，此时VINN<VINP+VOS。
在一个实施例中，当第一信号S1为低电平、第二信号S2为高电平时，第一开关管MN1导通、第二开关管MN2断开、第三开关管MN3导通、第二开关管MN4断开。此时运算放大器输出经过第一开关管MN1传输至辅助运算放大器的反相输入端AUX_N。主运算放大器的同向输入端VINP耦接至主运算放大器的反向输入端VINN。在第一开关管MN1导通的瞬间，由于AUX_N远远小于AUX_P，此时输出VOUT_OP会将输出传送至辅助运算放大器的反向输入端AUX_N，导致AUX_N的电压瞬间增大至VOUT_OP的电压值。此时，辅助运算放大器输入两端电压差值将会显著的降低，导致输出VOUT_OP也会随之降低。经过运算放大器的多次反馈调节，使得VAUX_N<VAUX_P，并且辅助运算放大器输入两端电压差值也相差一个输入失调电压的电压值，即VOS。此时运算放大器的两个同相输入端的输入和等于运算放大器的两个反相输入端的输入和，即VINN+VAUX_N＝VINP+VAUX_P。这时，运算放大器的输出VOUT_OP将保持不变。
经过多次开关时钟电路放出的时钟周期后，在第一信号S1为高电平、第二信号S2为低电平时，将D点电压调整至与C点电压相差一个输入失调电压VOS，即VD＝VC+VOS。然后在第一信号S1为低电平、第二信号S2为高电平时通过调整辅助运算放大器两个输入端的电压差值，消除主运算放大器输入端存在的输入失调电压VOS。使得运算放大器的输出VOUT_OP保持稳定，以便VBG也保持稳定。在一个例子中，VBG的稳定电压可以是1.2V。
本发明通过运算放大器的反馈调节，消除了主运算放大器的输入两端电压差，从而达到主运算放大器输入两端电压将不再受输入失调电压VOS的影响而变化，即消除了输入失调电压。
图5为本发明实施例提供的再一种消除输入失调电压的基准电压源电路示意图。
可以理解的是，在图5所示的电路图中，输入失调电压消除电路的第一开关、第二开关、第三开关和第四开关可以选用PMOS管。以及带隙基准源子电路驱动管选用PMOS管，第一双极型晶体管Q1与第二双极型晶体管Q2选择了NPN型双极型晶体管。以及，主运算放大器和辅助运算放大器的第一输入端可以是同相输入端，第二输入端可以是反相输入端。
本领域技术人员应当注意，当第一开关、第二开关、第三开关和第四开关选用PMOS管时，其耦接至方式与图4相比，在图4中与NMOS管源极相耦接的端口替换为与PMOS管漏极相耦接，与NMOS管漏极相耦接的端口替换为与PMOS管源极相耦接。对应的栅极则耦接关系保持不变，开关时钟电路的时钟信号也不变。同时，对于带隙基准源子电路中的驱动管也可以替换为PMOS管，显然，其耦接方式与图4相比，在图4中与NMOS管源极相耦接的端口替换为与PMOS管漏极相耦接，与NMOS管漏极相耦接的端口替换为与PMOS管源极相耦接，对应的栅极则耦接关系保持不变。对于带隙基准源子电路中的第一双极型晶体管Q1与第二双极型晶体管Q2可以替换为NPN型双极型晶体管。可以理解的是，其耦接方式与图4相比，在图4中与PNP双极型晶体管发射极相耦接的端口替换为与NPN型双极型晶体管基极和集电极相耦接，与PNP双极型晶体管集电极、基极相耦接的端口替换为与NPN型双极型晶体管发射极相耦接。
本领域技术人员可以理解，对于图5所示电路，与图4相比仅仅是MOS管的类型以及双极型晶体管的类型进行了相应替换，其耦接至关系也进行了适应性替换，但其电路的原理与图4示出的电路是相同的，为方便描述，在此不再赘述。
本领域技术人员应当注意，本申请仅通过图4和图5表示了两种第一开关、第二开关、第三开关、第四开关、驱动管、第一双极型晶体管与第二双极型晶体管不同类型的组合方式，对于本领域技术人员来说，还可以选用任意其他的类型组合方式，本申请在此不作限定。
图6为本发明实施例提供的一种输出端VBG电压变化示意图。
如图6示出的，为本发明图5示出电路的输出端VBG随信号变化的电压变化示意图。由图中可知，纵坐标表示输出端VBG的输出电压值，横坐标表示了时钟周期。可以看出当第一信号S1为高电平、第二信号S2为低电平时，输出端VBG的输出电压随着时间逐渐变大。开关时钟电路将时钟信号切换至第一信号S1为低电平、第二信号S2为高电平时，由于辅助运算放大器进行了稳压，使得输出端VBG的输出电压随着时间近似保持不变，即图中S1低电平S2高电平时VBG电压保持稳定。经过多个时钟周期的交替变化，最终，在S1高电平S2低电平时，使得输出端VBG的输出电压增大至稳定工作状态的电压值。然后再通过S1低电平S2高电平使得该输出端VBG的输出电压保持稳定。
图7为本发明实施例提供的一种消除输入失调电压的方法流程图。
如图7示出的，提供了一种消除输入失调电压的方法，该方法应用于如图2至图6所示出的电路，该方法包括以下步骤：
S701，输入失调电压消除电路接收开关时钟电路发送的第一信号S1和第二信号S2。
S702，当第一信号S1为第一电平、第二信号S2为第二电平时，输入失调电压消除电路根据输入端电压差值，输出放大后的输出电压，并将输出电压反馈至输入失调电压消除电路中辅助运算放大器的第一输入端继续放大，放大后的输出电压经带隙基准源子电路的驱动管，反馈并减小输入失调电压消除电路中主运算放大器两个输入端的电压差值，以便消除主运算放大器两个输入端之间存在的输入失调电压。即，根据运算放大器的负反馈原理，使得运算放大器的输出电压增大的效果反馈至输入端，从而减小VINN与VINP+VOS之间的差值。
S703，当第一信号S1为第二电平、第二信号S2为第一电平时，输出电压反馈至输入失调电压消除电路中辅助运算放大器的第二输入端，并减小辅助运算放大器两个输入端的电压差值，直至辅助运算放大器两个输入端的电压差值等于主运算放大器两个输入端的电压差值，以便消除主运算放大器两个输入端之间存在的输入失调电压并稳定输出电压。
在一个实施例中，开关时钟电路发送的第一信号S1第一电平、第二信号S2第二电平与第一信号S1第二电平、第二信号S2第一电平交替出现。
本发明通过运算放大器的反馈调节，消除了主运算放大器的输入两端电压差，从而实现主运算放大器输入两端电压将不再受输入失调电压VOS的影响而变化，即消除了输入失调电压。同时，一方面提高了整个CMOS带隙基准电压源输出的准确性，使其输出的基准电压不会受到输入失调电压的影响。除此之外，由于提高了CMOS带隙基准电压源输出的准确性，可以有效减少芯片的trimming pad，并减少了整个芯片的die size，从而最终降低了生产成本。另一方面，本发明还可以降低CMOS带隙基准电压源的温漂系数，提升CMOS带隙基准电压源的性能以及抗干扰能力。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种自动消除输入失调电压的基准电压源，其特征在于，包括：输入失调电压消除电路、带隙基准源子电路和开关时钟电路；
所述输入失调电压消除电路包括：运算放大器、第一开关组、第二开关组、第一电容C1和第二电容C2；其中，所述运算放大器包括：主运算放大器和辅助运算放大器，所述主运算放大器的输出与所述辅助运算放大器的输出进行叠加作为所述运算放大器的输出；
所述主运算放大器的第一输入端耦接至所述第二开关组的第一端，所述主运算放大器的第二输入端耦接至所述第二开关组的第三端，所述第二开关组的第二端耦接至所述带隙基准源子电路的第一钳位点，所述主运算放大器的第二输入端还耦接至所述带隙基准源子电路的第二钳位点，所述辅助运算放大器的第一输入端耦接至所述第二电容C2的一端，所述第二电容C2的另一端接地，所述辅助运算放大器的第一输入端还耦接至所述带隙基准源子电路中驱动管的控制端，所述辅助运算放大器的第一输入端还耦接至所述第一开关组的第二端，所述辅助运算放大器的第二输入端耦接至所述第一电容C1的一端，所述第一电容C1的另一端接地，所述辅助运算放大器的第二输入端还耦接至所述第一开关组的第三端，所述运算放大器的输出端耦接至所述第一开关组的第一端；
所述开关时钟电路用于，为所述输入失调电压消除电路提供时钟信号，以控制所述第一开关组和所述第二开关组耦接的方式，使得所述输入失调电压消除电路在第一工作模式和第二工作模式下交替运行；
其中，当所述输入失调电压消除电路运行在所述第一工作模式时，所述第一开关组的第一端与所述第一开关组的第二端耦接，所述第二开关组的第一端与所述第二开关组的第二端耦接；
当所述输入失调电压消除电路运行在所述第二工作模式时，所述第一开关组的第一端与所述第一开关组的第三端耦接，所述第二开关组的第一端与所述第二开关组的第三端耦接。
2.根据权利要求1所述的基准电压源，其特征在于，所述带隙基准源子电路包括：驱动管、第一电阻R1、第二电阻R2、第三电阻R3、第一双极型晶体管Q1、第二双极型晶体管Q2和输出端口VBG；
当所述第一双极型晶体管Q1和第二双极型晶体管Q2为PNP型双极型晶体管时，所述驱动管的控制端耦接至所述输入失调电压消除电路中第一开关组的第二端，所述驱动管的第一端耦接至电源VDD，所述驱动管的第二端耦接至所述输出端口VBG，所述输出端口VBG还耦接至所述第一电阻R1的一端，所述第一电阻R1的另一端耦接至所述第三电阻R3的一端，其中，所述第二钳位点位于所述第一电阻R1与所述第三电阻R3之间，所述第三电阻R3的另一端耦接至所述第一双极型晶体管Q1的发射极，所述第一双极型晶体管Q1的基极与所述第一双极型晶体管Q1的集电极均接地，所述输出端口VBG还耦接至所述第二电阻R2的一端，所述第二电阻R2的另一端耦接至所述第二双极型晶体管Q2的发射极，其中，所述第一钳位点位于所述第二电阻R2与第二双极型晶体管Q2的发射极之间，所述第二双极型晶体管Q2的基极与所述第二双极型晶体管Q2的集电极均接地；或
当所述第一双极型晶体管Q1和第二双极型晶体管Q2为NPN型双极型晶体管时，所述驱动管的控制端耦接至所述输入失调电压消除电路中第一开关组的第二端，所述驱动管的第一端耦接至电源VDD，所述驱动管的第二端耦接至所述输出端口VBG，所述输出端口VBG还耦接至所述第一电阻R1的一端，所述第一电阻R1的另一端耦接至所述第三电阻R3的一端，其中，所述第二钳位点位于所述第一电阻R1与所述第三电阻R3之间，所述第三电阻R3的另一端耦接至所述第一双极型晶体管Q1的基极和集电极，所述第一双极型晶体管Q1的发射极接地，所述输出端口VBG还耦接至所述第二电阻R2的一端，所述第二电阻R2的另一端耦接至所述第二双极型晶体管Q2的基极和集电极，其中，所述第一钳位点位于所述第二电阻R2与第二双极型晶体管Q2的基极和集电极之间，所述第二双极型晶体管Q2的发射极接地。
3.根据权利要求2所述的基准电压源，其特征在于，所述驱动管为NMOS管或PMOS管。
4.根据权利要求1所述的基准电压源，其特征在于，还包括启动电路；
所述启动电路用于，当所述带隙基准源子电路的输出端VBG电压为零或非正常工作状态时，为所述带隙基准源子电路的第一钳位点提供启动信号。
5.根据权利要求1所述的基准电压源，其特征在于，所述时钟信号包括第一信号S1和第二信号S2；
当所述第一信号S1为第一电平、所述第二信号S2为第二电平时，所述输入失调电压消除电路运行在所述第一工作模式，所述运算放大器输出经过所述第一开关组传输至所述辅助运算放大器的第一输入端和所述驱动管的控制端，所述主运算放大器的第一输入端经过所述第二开关组与所述第一钳位点相耦接；
当所述第一信号S1为第二电平、所述第二信号S2为第一电平时，所述输入失调电压消除电路运行在所述第二工作模式，所述运算放大器输出经过所述第一开关组传输至所述辅助运算放大器的第二输入端，所述主运算放大器的第一输入端经过所述第二开关组与第二输入端相耦接。
6.根据权利要求5所述的基准电压源，其特征在于，当所述第一信号S1为第一电平、所述第二信号S2为第二电平时，经所述运算放大器放大，直至所述运算放大器的输出达到所述驱动管控制端的阈值电压，导通所述驱动管，所述运算放大器的输出继续经过所述运算放大器的放大，使得所述第一钳位点电压和所述第二钳位点电压也增大，直至所述第一钳位点电压与所述第二钳位点电压相等；
当所述第一信号S1为第二电平、所述第二信号S2为第一电平时，经所述运算放大器反馈调节，直至所述辅助运算放大器的第一输入端与第二输入端之间差值和所述主运算放大器的第一输入端与第二输入端之间差值相同。
7.根据权利要求5-6任一所述的基准电压源，其特征在于，所述第一开关组包括第一开关和第二开关；所述第二开关组包括第三开关和第四开关；
当所述第一信号S1为第一电平、所述第二信号S2为第二电平时，所述第一开关截止、所述第二开关导通、所述第三开关截止、所述第四开关导通；
当所述第一信号S1为第二电平、所述第二信号S2为第一电平时，所述第一开关导通、所述第二开关截止、所述第三开关导通、所述第四开关截止。
8.根据权利要求7所述的基准电压源，其特征在于，所述第一开关、所述第二开关、所述第三开关和所述第四开关为NMOS管或PMOS管。
9.一种消除输入失调电压的方法，应用于如权利要求1所述的基准电压源，其特征在于，所述方法包括：
输入失调电压消除电路接收开关时钟电路发送的第一信号S1和第二信号S2；
当所述第一信号S1为第一电平、所述第二信号S2为第二电平时，所述输入失调电压消除电路根据输入端电压差值，输出放大后的输出电压，并将所述输出电压反馈至所述输入失调电压消除电路中辅助运算放大器的第一输入端继续放大，放大后的所述输出电压经带隙基准源子电路的驱动管，反馈并减小所述输入失调电压消除电路中主运算放大器两个输入端的电压差值，以便消除所述主运算放大器两个输入端之间存在的输入失调电压；
当所述第一信号S1为第二电平、所述第二信号S2为第一电平时，所述输出电压反馈至所述输入失调电压消除电路中辅助运算放大器的第二输入端，并减小所述辅助运算放大器两个输入端的电压差值，直至所述辅助运算放大器两个输入端的电压差值等于所述主运算放大器两个输入端的电压差值，以便消除所述主运算放大器两个输入端之间存在的输入失调电压并稳定所述输出电压。
10.根据权利要求9所述的方法，其特征在于，所述开关时钟电路发送的所述第一信号S1第一电平、所述第二信号S2第二电平与所述第一信号S1第二电平、所述第二信号S2第一电平交替出现。
CN201911267613.0A 2019-12-11 2019-12-11 一种自动消除输入失调电压的基准电压源及其方法 Active CN110825154B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911267613.0A CN110825154B (zh) 2019-12-11 2019-12-11 一种自动消除输入失调电压的基准电压源及其方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911267613.0A CN110825154B (zh) 2019-12-11 2019-12-11 一种自动消除输入失调电压的基准电压源及其方法

Publications (2)

Publication Number Publication Date
CN110825154A CN110825154A (zh) 2020-02-21
CN110825154B true CN110825154B (zh) 2021-01-19

Family

ID=69544867

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911267613.0A Active CN110825154B (zh) 2019-12-11 2019-12-11 一种自动消除输入失调电压的基准电压源及其方法

Country Status (1)

Country Link
CN (1) CN110825154B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111610814B (zh) * 2020-06-03 2021-08-31 广东高云半导体科技股份有限公司 带隙基准电路、带隙基准电压修调方法及电子装置
CN112731997A (zh) * 2020-12-05 2021-04-30 西安翔腾微电子科技有限公司 一种高精度自动调零带系基准电路及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080001850A (ko) * 2006-06-30 2008-01-04 엘지.필립스 엘시디 주식회사 출력 버퍼 및 그 구동 방법
CN103869867A (zh) * 2014-03-04 2014-06-18 芯原微电子(上海)有限公司 一种斩波带隙基准电路
CN104111683A (zh) * 2014-06-27 2014-10-22 成都嘉纳海威科技有限责任公司 一种带自动消除运放失调功能的基准源
CN203930569U (zh) * 2014-06-13 2014-11-05 无锡中星微电子有限公司 低失调带隙基准源电路及低失调缓冲电路
CN110083193A (zh) * 2019-03-29 2019-08-02 南京中感微电子有限公司 带隙基准电压产生电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6073112B2 (ja) * 2012-11-13 2017-02-01 ルネサスエレクトロニクス株式会社 基準電圧発生回路
US10310528B1 (en) * 2017-12-06 2019-06-04 Silicon Laboratories Inc. System and method for correcting offset voltage errors within a band gap circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080001850A (ko) * 2006-06-30 2008-01-04 엘지.필립스 엘시디 주식회사 출력 버퍼 및 그 구동 방법
CN103869867A (zh) * 2014-03-04 2014-06-18 芯原微电子(上海)有限公司 一种斩波带隙基准电路
CN203930569U (zh) * 2014-06-13 2014-11-05 无锡中星微电子有限公司 低失调带隙基准源电路及低失调缓冲电路
CN104111683A (zh) * 2014-06-27 2014-10-22 成都嘉纳海威科技有限责任公司 一种带自动消除运放失调功能的基准源
CN110083193A (zh) * 2019-03-29 2019-08-02 南京中感微电子有限公司 带隙基准电压产生电路

Also Published As

Publication number Publication date
CN110825154A (zh) 2020-02-21

Similar Documents

Publication Publication Date Title
KR100763328B1 (ko) 정전압 회로 및 정전압 회로를 구비하는 반도체 장치
KR100833624B1 (ko) 싱글 엔디드 2단 증폭기를 이용한 ａｂ급 전차동 증폭기 및증폭 방법
TWI582562B (zh) Voltage regulator
EP2916456B1 (en) Fully differential class a/ab amplifier and method thereof
JP5006739B2 (ja) 温度検出回路およびそれを用いた電子機器
US8026756B2 (en) Bandgap voltage reference circuit
JP4527592B2 (ja) 定電圧電源回路
CN110825154B (zh) 一种自动消除输入失调电压的基准电压源及其方法
US20130127536A1 (en) Fully differential operational amplifier with common-mode feedback circuit
JP2009037303A (ja) 演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器
JP2008276611A (ja) 過電流保護回路
CN111026226B (zh) 一种电压调节器
JP2006109349A (ja) 定電流回路及びその定電流回路を使用したシステム電源装置
US20150171731A1 (en) Voltage regulator
CN116009641B (zh) 一种电流镜电路、保护电路、偏置电路及电子设备
JP2008117254A (ja) 電源電圧回路
CN110888484A (zh) 一种低待机功耗高电源抑制比的线性稳压器
US20150146884A1 (en) Circuit for suppressing audio output noise and audio output circuit
US20080290945A1 (en) Class ab output stage and method for providing wide supply voltage range
US9136806B2 (en) Amplifier circuit
US10574200B2 (en) Transconductance amplifier
TWI535196B (zh) 放大器及其操作方法
JP4667914B2 (ja) 定電圧回路
JP2007187559A (ja) 温度検出回路
JP2007187558A (ja) 温度検出回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant