KR100763328B1 - 정전압 회로 및 정전압 회로를 구비하는 반도체 장치 - Google Patents

정전압 회로 및 정전압 회로를 구비하는 반도체 장치 Download PDF

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KR100763328B1
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Abstract

본 발명은 출력 전압의 미소한 변동에 대해서도 부하 응답 특성을 개선할 수 있는 정전압 회로 및 그 정전압 회로를 구비하는 반도체 장치를 제공하는 것을 목적으로 한다.
PMOS(P형 금속 산화막 반도체) 트랜지스터(M22)의 소자 사이즈보다 PMOS 트랜지스터(M23)의 소자 사이즈를 크게 하여 연산 증폭 회로(AMP2)의 입력 오프셋 전압을 생성하고, PMOS 트랜지스터(M24)와 퓨즈(F1)의 직렬 회로 및 PMOS 트랜지스터(M25)와 퓨즈(F2)의 직렬 회로를 각각 PMOS 트랜지스터(M23)와 병렬로 접속하며, 퓨즈(F1) 및/또는 퓨즈(F2)를 절단함으로써, 제조 프로세스가 변동된 분만큼 상기 오프셋 전압의 조정을 실행하도록 하였다.
정전압 회로, 기준 전압 발생 회로, 교류 증폭 회로, 출력 전압 제어 트랜지스터, NMOS 트랜지스터

Description

정전압 회로 및 정전압 회로를 구비하는 반도체 장치{CONSTANT VOLTAGE CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THE CONSTANT VOLTAGE CIRCUIT}
도 1은 본 발명의 실시예에 따른 정전압 회로의 구성예를 나타낸 도면.
도 2는 도 1의 연산 증폭 회로(AMP2)의 회로예를 나타낸 도면.
도 3은 도 1의 연산 증폭 회로(AMP2)의 다른 회로예를 나타낸 도면.
도 4는 종래의 정전압 회로의 구성예를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
　1　 정전압 회로
　2, 5 기준 전압 발생 회로
　3　 교류 증폭 회로
　10　 부하
　M1　 출력 전압 제어 트랜지스터
　M2, M26, M27　 NMOS(N형 금속 산화막 반도체) 트랜지스터
　AMP1, AMP2　 연산 증폭 회로
　R1~R3, R24, R25　 저항
　C1　 커플링 콘덴서
　M21~M25　 PMOS 트랜지스터
　F1, F2　 퓨즈
본 발명은 반도체 장치에 집적된 정전압 회로에 관한 것이고, 특히, 출력 전압 변동의 응답 속도를 개선한 정전압 회로 및 그 정전압 회로를 구비하는 반도체 장치에 관한 것이다.
근래, 환경 보호의 관점으로부터 전자 기기의 전력 절약화가 요구되고 있다. 전원 회로도 예외는 아니어서 전자 기기에 이용하는 정전압 회로의 전력 절약화도 진척되고 있다. 그러나, 정전압 회로의 소비 전류를 작게 하면, 전원 응답이나 부하 응답 특성이 악화되는 등 폐해가 있었다. 이에, 정전압 회로의 차동 증폭 회로에 흘리는 전류량을 전원 투입 시 출력 전압이 기준 전압과 크게 상이한 상태에서는 증가시키고, 출력 전압이 상정한 전압에 가까운 상태에서는 절감시키도록 자동 제어하여 응답 성능을 확보하면서 전체적인 소비 전류를 감소시킨 정전압 회로가 있었다(예컨대, 일본 특허 공개 공보 2004－110655호).
또, 부하 응답 특성의 개선, 특히 급격하게 부하 전류가 증가했을 경우의 대책으로서 종래의 정전압 회로에 고속의 교류 증폭 회로를 추가하여 정전압 회로의 출력 전압 변동 분을 출력 전압 제어 트랜지스터의 제어 전극에 고속으로 귀환시킴으로써, 전체적으로 저소비 전류 또한 고속 부하 응답을 실현한 정전압 회로가 있었다.
도 4는 이와 같은 종래의 정전압 회로의 예를 나타낸 블록도이다.
도 4의 정전압 회로(100)에서 교류 증폭 회로(102) 이외의 부분은 통상의 정전압 회로와 같다.
교류 증폭 회로(102)는 연산 증폭 회로(AMPb), NMOS 트랜지스터(Mb), 저항(Rc), 소정의 기준 전압(Vrb)을 생성하여 출력하는 기준 전압 발생 회로(105) 및 커플링 콘덴서(Ca)로 구성되어 있다.
연산 증폭 회로(AMPb)는 연산 증폭 회로(AMPa)보다 증폭율이 작지만, 응답 속도가 빠른 회로를 사용하여 형성되어 있다. 그 결과, 출력 전압 변동 분이 커플링 콘덴서(Ca)로부터 연산 증폭 회로(AMPb) 및 NMOS 트랜지스터(Mb)를 통하여 고속으로 출력 전압 제어 트랜지스터(Ma)의 게이트에 귀환되기 때문에, 출력 전압(Vout)의 변동에 대하여 고속으로 출력 전압 제어 트랜지스터(Ma)가 동작하게 되어 부하 변동에 대한 응답 속도가 현저하게 개선되었다.
연산 증폭 회로(AMPb)의 2개의 입력단 사이에는 저항(Rc)이 접속되어 있으므로, 정전압 회로(100)의 출력 전압(Vout)이 안정된 상태일 경우에는 연산 증폭 회로(AMPb)의 2개의 입력단 전위는 같게 된다. 이 때문에, 연산 증폭 회로(AMPb)의 출력 전압(Vob)은 입력되는 오프셋 전압에 따라 크게 변동한다. 예컨대, 연산 증폭 회로(AMPb)의 비반전 입력단에서 반전 입력단에 대하여 마이너스의 오프셋 전압이 발생한 경우에는 연산 증폭 회로(AMPb)의 출력단은 하이 레벨(high level)의 신호를 출력하여 NMOS 트랜지스터(Mb)를 온시키고, 출력 전압 제어 트랜지스터(Ma)의 게이트 전압을 저하시켜 출력 전압(Vout)을 상승시키고자 한다. 이와 같은 동작을 방지하기 위하여, 연산 증폭 회로(AMPa)의 출력단으로부터 NMOS 트랜지스터(Mb)에 큰 전류가 흐름으로써 소비 전류가 증가한다. 이와 같이 불필요한 소비 전류가 발생되지 않도록 하기 위하여, 연산 증폭 회로(AMPb)의 한 쪽 입력단에는 고의적으로 오프셋 전압을 발생시켜 출력 전압 변동에 대하여 불감대(不感帶) 전압을 마련함으로써 출력 전압(Vout)이 소정 전압 이상 변동한 경우에만 교류 증폭 회로(102)를 동작시키고 있었다.
교류 증폭 회로(102)의 입력에 마련되는 불감대 전압은 연산 증폭 회로(AMPb)의 입력 회로에 고의적으로 오프셋 전압을 발생시킴으로써 생성된다.
그러나, 연산 증폭 회로(AMPb)는 반도체 장치에 집적된 정전압 회로(100)에 포함되어 있기 때문에, 제조 프로세스의 변동 등으로 입력 회로에 발생시키는 오프셋 전압은 크게 변동하게 된다. 이 때문에, 불감대 전압을 발생시키기 위하여 최저한 필요한 오프셋 전압을 확보하기 위해서는, 제조 프로세스에서의 변동을 고려하여 오프셋 전압 설계 값을 충분히 크게 설정할 필요가 있었다. 이것에 의해 오프셋 전압이 특히 증가하는 방향으로 변동하는 경우, 교류 증폭 회로(102)가 동작하려면, 출력 전압(Vout)의 변동이 크지 않으면 안되기 때문에 부하 응답이 그다지 개선되지 않는다는 문제가 있었다.
본 발명은 상기와 같은 문제를 해결하기 위하여 이루어진 것으로서, 교류 증폭 회로를 구성하는 연산 증폭 회로의 입력 회로에서의 오프셋 전압의 변동을 작게 하여 출력 전압이 미소한 변동에 대해서도 부하 응답 특성을 개선할 수 있는 정 전압 회로 및 그 정전압 회로를 구비하는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 정전압 회로는 입력 단자에 입력된 입력 전압을 소정의 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 회로에 있어서,
입력된 제1 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자에 출력하는 출력 전압 제어 트랜지스터와,
상기 출력 단자로부터 출력되는 출력 전압이 소정 전압으로 되도록 상기 제1 제어 신호를 출력하여 출력 전압 제어 트랜지스터의 동작 제어를 수행하는 제1 제어 회로부와
상기 출력 전압이 소정값 이상 변동한 경우에, 소정 시간 상기 제1 제어 신호에 관계없이 출력 전압 제어 트랜지스터에 대하여 출력 전류를 증가시키는, 상기 출력 전압의 변동에 대하여 제1 제어 회로부보다 응답 속도가 빠른 제2 제어 회로부를 구비하고,
상기 제2 제어 회로부는
입력된 제2 제어 신호에 따라 상기 출력 전압 제어 트랜지스터의 동작 제어를 수행하는 제어 트랜지스터와,
한 쪽 입력단에 소정의 바이어스 전압이 입력되고 다른 한 쪽 입력단 전압이 상기 바이어스 전압이 되도록 상기 제2 제어 신호를 출력하여 상기 제어 트랜지스터의 동작 제어를 수행하는 차동 증폭 회로와,
　 상기 차동 증폭 회로의 다른 한 쪽 입력단과 상기 출력 단자의 사이에 접속된 콘덴서와,
상기 차동 증폭 회로의 각 입력단의 사이에 접속된 고정 저항을 구비하고,
상기 차동 증폭 회로는 차동 쌍을 구성하는 한 쪽 트랜지스터의 전류 구동 능력을 설정할 수 있고, 상기 전류 구동 능력이 가변 설정됨으로써 상기 소정값이 설정되는 것이다.
또, 상기 차동 증폭 회로는 차동 쌍을 구성하는 상기 한 쪽 트랜지스터의 전류 구동 능력을 다른 한 쪽 트랜지스터의 전류 구동 능력과 상이하도록 설정하여 오프셋 전압이 마련되도록 하였다.
구체적으로는, 상기 차동 증폭 회로의 차동 쌍은
제어 전극이 상기 콘덴서가 접속된 상기 입력단을 이루는 제1 트랜지스터와,
제어 전극이 상기 소정의 바이어스 전압이 입력된 입력단을 이루는 제2 트랜지스터와,
제어 전극이 상기 제2 트랜지스터의 제어 전극에 접속된 제3 트랜지스터 및 상기 제3 트랜지스터에 직렬로 접속된 트리밍(trimming)용 퓨즈를 구비하는 1개 이상의 직렬 회로를 포함하고,
상기 직렬 회로는 제2 트랜지스터와 병렬로 접속되어 선택된 상기 트리밍용 퓨즈가 절단됨으로써 상기 전류 구동 능력을 설정하도록 하였다.
또, 구체적으로는 상기 차동 증폭 회로의 차동 쌍은
제어 전극이 상기 콘덴서가 접속된 상기 입력단을 이루는 제1 트랜지스터와,
제어 전극이 상기 소정의 바이어스 전압이 입력된 입력단을 이루는 제2 트랜지스터와,
상기 제2 트랜지스터와 직렬로 접속된 1개 이상의 저항과,
상기 저항에 대응하여 병렬로 접속된 트리밍용 퓨즈를 포함하고,
선택된 상기 트리밍용 퓨즈를 절단함으로써 상기 전류 구동 능력을 설정할 수 있도록 하였다.
또, 본 발명에 따른 반도체 장치는 입력 단자에 입력된 입력 전압을 소정의 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 회로를 구비하는 반도체 장치에 있어서,
상기 정전압 회로는
입력된 제1 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자에 출력하는 출력 전압 제어 트랜지스터와,
상기 출력 단자로부터 출력되는 출력 전압이 소정의 전압이 되도록 상기 제1 제어 신호를 출력하여 출력 전압 제어 트랜지스터의 동작 제어를 수행하는 제1 제어 회로부와,
상기 출력 전압이 소정값 이상 변동한 경우에, 소정 시간 상기 제1 제어 신호에 관계없이 상기 출력 전압 제어 트랜지스터에 대하여 출력 전류를 증가시키는, 상기 출력 전압의 변동에 대하여 상기 제1 제어 회로부보다 응답 속도가 빠른 제2 제어 회로부
를 구비하고,
상기 제2 제어 회로부는
입력된 제2 제어 신호에 따라 상기 출력 전압 제어 트랜지스터의 동작 제어를 수행하는 제어 트랜지스터와,
한 쪽 입력단에 소정의 바이어스 전압이 입력되어 다른 한 쪽 입력단의 전압이 상기 바이어스 전압으로 되도록 상기 제2 제어 신호를 출력하고, 상기 제어 트랜지스터의 동작 제어를 수행하는 차동 증폭 회로와,
상기 차동 증폭 회로의 다른 한 쪽 입력단과 상기 출력 단자의 사이에 접속된 콘덴서와,
상기 차동 증폭 회로의 각 입력단의 사이에 접속된 고정 저항을 구비하고,
상기 차동 증폭 회로는 차동 쌍을 구성하는 한 쪽 트랜지스터의 전류 구동 능력을 설정할 수 있고, 상기 전류 구동 능력이 가변 설정됨으로써 상기 소정값이 설정되는 것이다.
또, 상기 차동 증폭 회로는 차동 쌍을 구성하는 상기 한 쪽 트랜지스터의 전류 구동 능력을 다른 한 쪽 트랜지스터의 전류 구동 능력과 상이하도록 설정되어 오프셋 전압이 마련되도록 하였다.
구체적으로는, 상기 차동 증폭 회로의 차동 쌍은
제어 전극이 상기 콘덴서가 접속된 상기 입력단을 이루는 제1 트랜지스터와,
제어 전극이 상기 소정의 바이어스 전압이 입력된 입력단을 이루는 제2 트랜지스터와,
제어 전극이 상기 제2 트랜지스터의 제어 전극에 접속된 제3 트랜지스터 및 상기 제3 트랜지스터에 직렬로 접속된 트리밍용 퓨즈를 구비하는 1개 이상의 직렬 회로를 포함하고,
상기 직렬 회로는 제2 트랜지스터와 병렬로 접속되고, 선택된 상기 트리밍용 퓨즈가 절단됨으로써 상기 전류 구동 능력의 설정을 하도록 하였다.
또, 구체적으로는, 상기 차동 증폭 회로의 차동 쌍은
제어 전극이 상기 콘덴서가 접속된 상기 입력단을 이루는 제1 트랜지스터와,
제어 전극이 상기 소정의 바이어스 전압이 입력된 입력단을 이루는 제2 트랜지스터와,
상기 제2 트랜지스터와 직렬로 접속된 1개 이상의 저항과
상기 저항에 대응하여 병렬로 접속된 트리밍용 퓨즈를 포함하고,
선택된 상기 트리밍용 퓨즈가 절단됨으로써 상기 전류 구동 능력의 설정을 하도록 하였다.
실시예
다음에, 도면을 참조하면서 본 발명을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 정전압 회로의 구성예를 나타낸 도면이다.
도 1에 있어서, 정전압 회로(1)는 소정의 기능을 구비하는 반도체 장치에 집적되어 있고, 입력 전압으로서 입력 단자(IN)에 입력된 전원 전압(Vdd)으로부터 소정의 정전압을 생성하여 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력한다. 출력 단자(OUT)와 접지 전압의 사이에는 부하(10)가 접속되어 있다.
정전압 회로(1)는 소정의 정전압(Vr1)을 생성하여 출력하는 기준 전압 발생 회로(2)와, 출력 전압(Vout)을 분압하여 분압 전압(VFB)을 생성하여 출력하는 출력 전압 검출용의 저항(R1, R2)과, 게이트에 입력되는 신호에 따라 출력 단자(OUT)에 출력되는 전류(io)의 제어를 수행하는 PMOS 트랜지스터로 구성되는 출력 전압 제어 트랜지스터(M1)와, 분압 전압(VFB)이 기준 전압(Vr1)으로 되도록 출력 전압 제어 트랜지스터(M1)의 동작을 제어하는 연산 증폭 회로(AMP1)와, 출력 전압(Vout)이 소정값 이상 변동한 경우에, 소정 시간 동안 그 교류 성분만 증폭하여 연산 증폭 회로(AMP1)로부터의 제어 신호에 관계없이 출력 전압 제어 트랜지스터(M1)에 대하여 출력 전류를 증가시키는 교류 증폭 회로(3)로 구성되어 있다. 한편, 교류 증폭 회로(3)는 차동 증폭 회로를 이루는 연산 증폭 회로(AMP2), NMOS 트랜지스터(M2), 저항(R3), 소정의 기준 전압(Vr2)을 생성하여 출력하는 기준 전압 발생 회로(5) 및 커플링 콘덴서(C1)로 구성되어 있다.
입력 단자(IN)와 출력 단자(OUT)의 사이에는 출력 전압 제어 트랜지스터(M1)가 접속되고, 출력 단자(OUT)와 접지 전압의 사이에는 저항(R1) 및 저항(R2)이 직렬로 접속되어 있다. 연산 증폭 회로(AMP1)의 비반전 입력단에는 기준 전압(Vr1)이 입력되고, 연산 증폭 회로(AMP1)의 반전 입력단에는 분압 전압(VFB)이 입력된다. 연산 증폭 회로(AMP1)의 출력단은 출력 전압 제어 트랜지스터(M1)의 게이트에 접속되어 있다. 또, 출력 전압 제어 트랜지스터(M1)의 게이트와 접지 전압의 사이에는 NMOS 트랜지스터(M2)가 접속되고, NMOS 트랜지스터(M2)의 게이트에는 연산 증폭 회로(AMP2)의 출력단이 접속되어 있다. 연산 증폭 회로(AMP2)의 반전 입력단과 출력 단자(OUT)의 사이에는 커플링 콘덴서(C1)가 접속되고, 연산 증폭 회로(AMP2)의 비반전 입력단에는 기준 전압(Vr2)이 입력되어 있다. 또, 연산 증폭 회로(AMP2)에서의 반전 입력단과 비반전 입력단의 사이에는 저항(R3)이 접속되어 있다.
이와 같은 구성에 있어서, 연산 증폭 회로(AMP2)는 연산 증폭 회로(AMP1)보다 증폭율은 작지만, 응답 속도가 빠른 회로를 사용하여 형성되어 있다. 그 결과, 출력 전압 변동분이 커플링 콘덴서(C1)로부터 연산 증폭 회로(AMP2) 및 NMOS 트랜지스터(M2)를 통하여 고속으로 출력 전압 제어 트랜지스터(M1)의 게이트로 귀환되기 때문에, 출력 전압(Vout)의 변동에 대하여 고속으로 출력 전압 제어 트랜지스터(M1)가 동작하게 되어, 부하 변동에 대한 응답 속도를 현저히 개선시킬 수 있다.
또, 연산 증폭 회로(AMP2)의 2개의 입력단 사이에는 저항(R3)이 접속되어 있기 때문에, 정전압 회로(1)의 출력 전압(Vout)이 안정되어 있는 상태일 때에는 연산 증폭 회로(AMP2)에서의 2개의 입력단의 전위는 같게 된다. 이 때문에, 연산 증폭 회로(AMP2)의 출력 전압(Vo2)은 입력 오프셋 전압에 의해 크게 변동한다.
예컨대, 연산 증폭 회로(AMP2)에 있어서, 반전 입력단에 대하여 마이너스의 오프셋 전압이 비반전 입력단에서 발생한 경우에는, 연산 증폭 회로(AMP2)의 출력단은 하이 레벨을 출력하여 NMOS 트랜지스터(M2)를 온시키고, 출력 전압 제어 트랜지스터(M1)의 게이트 전압을 저하시켜 출력 전압(Vout)을 상승시키고자 한다. 이와 같은 동작을 방지하기 위하여, 연산 증폭 회로(AMP1)의 출력단으로부터 NMOS 트랜지스터(M2)에 큰 전류가 흘러 소비 전류가 증가한다. 이와 같은 불필요한 소비 전류를 발생시키지 않기 위하여, 연산 증폭 회로(AMP2)의 한 쪽 입력단에는 고의적으로 오프셋 전압을 발생시키고, 출력 전압 변동에 대하여 불감대 전압을 마련하여 출력 전압(Vout)이 소정값 이상 변동한 경우에만 교류 증폭 회로(3)가 동작한다. 교류 증폭 회로(3)의 입력에 마련된 불감대 전압은 연산 증폭 회로(AMP2)의 입력 회로에 고의적으로 오프셋 전압을 발생시킴으로써 발생한다.
도 2는 연산 증폭 회로(AMP2)의 회로예를 나타낸 도면이다.
도 2에 있어서, 연산 증폭 회로(AMP2)는 PMOS 트랜지스터(M21~M25), NMOS 트랜지스터(M26, M27) 및 퓨즈(F1), 퓨즈(F2)로 구성되어 있다. PMOS 트랜지스터(M22) 및 PMOS 트랜지스터(M23)는 차동 쌍을 이루고, NMOS 트랜지스터(M26) 및 NMOS 트랜지스터(M27)는 전류 미러 회로를 형성하고 상기 차동 쌍의 부하를 이루고 있다. NMOS 트랜지스터(M26) 및 NMOS 트랜지스터(M27)에 있어서, 각 소스는 접지 전압에 각각 접속되고, 각 게이트는 접속되며 이 접속부는 NMOS 트랜지스터(M27)의 드레인에 접속되어 있다. 또, NMOS 트랜지스터(M26)의 드레인은 PMOS 트랜지스터(M22)의 드레인에, NMOS 트랜지스터(M27)의 드레인은 PMOS 트랜지스터(M23)의 드레인에 각각 접속되어 있다.
PMOS 트랜지스터(M22) 및 PMOS 트랜지스터(M23)의 각 소스는 접속되고, 이 접속부와 전원 전압(Vdd) 사이에 PMOS 트랜지스터(M21)가 접속되어 있다. PMOS 트랜지스터(M21)는 게이트에 소정의 정전압(Vb1)이 입력되어 정전류원을 이루고, 이 정전압(Vb1)은 외부로부터 입력되도록 하여도 좋고, 연산 증폭 회로(AMP2) 내에 정전압(Vb1)을 생성하는 회로를 마련하도록 하여도 좋다. 또, PMOS 트랜지스터(M24)와 퓨즈(F1)의 직렬 회로 및 PMOS 트랜지스터(M25)와 퓨즈(F2)의 직렬 회로가 각각 PMOS 트랜지스터(M23)와 병렬로 접속되고, PMOS 트랜지스터(M23~M25)의 각 게이트는 접속되며, 이 접속부는 연산 증폭 회로(AMP2)의 비반전 입력단을 이룬다. PMOS 트랜지스터(M22)의 게이트는 연산 증폭 회로(AMP2)의 반전 입력단을 이루고, PMOS 트랜지스터(M22)와 NMOS 트랜지스터(M26)의 접속부는 연산 증폭 회로(AMP2)의 출력단을 이루고, NMOS 트랜지스터(M2)의 게이트에 접속되어 있다.
이와 같은 구성에 있어서, 연산 증폭 회로(AMP2)의 입력 오프셋 전압은 PMOS 트랜지스터(M22)와 PMOS 트랜지스터(M23)의 소자 사이즈를 상이하게 함으로써 생성된다. 즉, PMOS 트랜지스터(M22)의 소자 사이즈보다 PMOS 트랜지스터(M23)의 소자 사이즈를 크게 하면, PMOS 트랜지스터(M22)와 PMOS 트랜지스터(M23)에 같은 드레인 전류를 각각 흘렸을 때, 게이트-소스간 전압은 PMOS 트랜지스터(M23)가 작아짐으로써 연산 증폭 회로(AMP2)의 비반전 입력단에 플러스의 오프셋 전압을 부여할 수 있다.
초기 상태에서는 연산 증폭 회로(AMP2)의 비반전 입력단 측의 트랜지스터는 PMOS 트랜지스터(M23~M25)가 각각 병렬로 접속된 상태이기 때문에, PMOS 트랜지스터(M22)의 게이트-소스간 전압(Vgs22)에 대하여 PMOS 트랜지스터(M23)의 게이트-소스간 전압(Vgs23)은 아주 작게 되어 있다. 이 때문에, 연산 증폭 회로(AMP2)에 있어서, 반전 입력단에 대하여 비반전 입력단에는 플러스의 큰 오프셋 전압이 발생하 고 있고, 퓨즈(F1) 및/또는 퓨즈(F2)를 트리밍에 의해 절단함으로써, 상기 오프셋 전압을 작게 할 수 있다. 이것으로부터 제조 프로세스가 변동된 분만큼 퓨즈를 절단함으로써, 오프셋 전압을 소정의 전압 근처로 설정할 수 있다.
본 발명에서 기준 전압 발생 회로(2), 연산 증폭 회로(AMP1) 및 저항(R1, R2)은 제1 제어 회로부를 이루고, 교류 증폭 회로(3)는 제2 제어 회로부를 이룬다. 또, NMOS 트랜지스터(M2)는 제어 트랜지스터를, PMOS 트랜지스터(M22)는 제1 트랜지스터를, PMOS 트랜지스터(M23)는 제2 트랜지스터를 각각 이루고, PMOS 트랜지스터(M24) 및 PMOS 트랜지스터(M25)는 각각 제3 트랜지스터를 이룬다.
또, 상기 설명에서는 PMOS 트랜지스터(M23)에 병렬로 접속된, PMOS 트랜지스터 및 퓨즈를 직렬로 접속하여 구성되는 직렬 회로가 2개인 경우를 예로 설명했지만, 이것은 일례로서 본 발명은 이것에 한정되는 것은 아니고, PMOS 트랜지스터(M23)에 병렬로 접속된, PMOS 트랜지스터 및 퓨즈를 직렬로 접속하여 구성되는 직렬 회로를 1개 이상 구비하도록 하면 된다.
도 3은 본 발명의 다른 연산 증폭 회로(AMP3)의 예를 나타낸 도면이다. 도 3에서는 도 2와 동일한 부분에 대해서는 동일한 부호로 나타내고 있다.
도 3에 있어서, 연산 증폭 회로(AMP3)는 PMOS 트랜지스터(M21~M23), NMOS 트랜지스터(M26, M27), 저항(R24, R25) 및 퓨즈(F1, F2)로 구성되어 있다. PMOS 트랜지스터(M22) 및 PMOS 트랜지스터(M23)는 차동 쌍을 이루고, NMOS 트랜지스터(M26) 및 NMOS 트랜지스터(M27)는 전류 미러 회로를 형성하며 상기 차동 쌍의 부하를 구성하고 있다. NMOS 트랜지스터(M26) 및 NMOS 트랜지스터(M27)에서 각 소스는 접지 전압에 각각 접속되고 각 게이트는 접속되며 이 접속부는 NMOS 트랜지스터(M27)의 드레인에 접속되어 있다. 또, NMOS 트랜지스터(M26)의 드레인은 PMOS 트랜지스터(M22)의 드레인에 접속되고, NMOS 트랜지스터(M27)의 드레인은 PMOS 트랜지스터(M23)의 드레인에 각각 접속되어 있다.
PMOS 트랜지스터(M22)의 소스와 전원 전압(Vdd)의 사이에 PMOS 트랜지스터(M21)가 접속되어 있다. PMOS 트랜지스터(M21)는 게이트에 소정의 정전압(Vb1)이 입력되어 정전류원을 이루고, 상기 정전압(Vb1)은 외부로부터 입력되도록 하여도 좋고, 연산 증폭 회로(AMP3) 내에 정전압(Vb1)을 생성하는 회로를 마련하도록 하여도 좋다. 또, PMOS 트랜지스터(M22)의 소스와 PMOS 트랜지스터(M23)의 소스의 사이에는 저항(R24) 및 저항(R25)이 직렬로 접속되고, 저항(R24)에는 퓨즈(F1)가, 저항(R25)에는 퓨즈(F2)가 각각 병렬로 접속되어 있다. PMOS 트랜지스터(M23)의 게이트는 연산 증폭 회로(AMP2)의 비반전 입력단을 이룬다. PMOS 트랜지스터(M22)의 게이트는 연산 증폭 회로(AMP2)의 반전 입력단을 이루고, PMOS 트랜지스터(M22)와 NMOS 트랜지스터(M26)의 접속부는 연산 증폭 회로(AMP3)의 출력단을 이루며, NMOS 트랜지스터(M2)의 게이트에 접속되어 있다.
이와 같은 구성에 있어서, 연산 증폭 회로(AMP3)의 입력 오프셋 전압의 생성은 PMOS 트랜지스터(M22)와 PMOS 트랜지스터(M23)의 소자 사이즈를 상이하게 함으로써 수행되고 있다. 즉, PMOS 트랜지스터(M22)의 소자 사이즈보다 PMOS 트랜지스터(M23)의 소자 사이즈를 크게 하면, PMOS 트랜지스터(M22)와 PMOS 트랜지스터(M23)에 같은 드레인 전류를 각각 흘렸을 때, 게이트-소스간 전압은 PMOS 트랜지스 터(M23)가 작아짐으로써 연산 증폭 회로(AMP2)의 비반전 입력단에 플러스 오프셋 전압을 부여할 수 있다.
초기 상태에서 연산 증폭 회로(AMP3)의 비반전 입력단 측의 트랜지스터는 PMOS 트랜지스터(M23)의 소스가 퓨즈(F1) 및 퓨즈(F2)에 의해 PMOS 트랜지스터(M22)의 소스에 접속되어 있다. 퓨즈(F1) 및 퓨즈(F2)의 저항값은 저항(R24) 및 저항(R25)에 비하여 무시할 수 있는 것으로 하면, 연산 증폭기(AMP3)의 오프셋 전압은 PMOS 트랜지스터(M22)와 PMOS 트랜지스터(M23)의 게이트-소스간 전압(Vgs22)과 게이트-소스간 전압(Vgs23)의 차이로 결정된다. PMOS 트랜지스터(M23)의 사이즈는 PMOS 트랜지스터(M22)의 사이즈보다 크기 때문에, PMOS 트랜지스터(M22)의 게이트-소스간 전압(Vgs22)에 대하여 PMOS 트랜지스터(M23)의 게이트-소스간 전압(Vgs23)은 아주 작다.
이 때문에, 연산 증폭 회로(AMP3)에서 반전 입력단에 대하여 비반전 입력단에는 플러스의 큰 오프셋 전압이 발생하고 있다. 이 때 퓨즈(F1) 및/또는 퓨즈(F2)를 트리밍(trimming)에 의해 절단함으로써, 저항(R24) 및 저항(R25)이 PMOS 트랜지스터의 소스에 직렬로 접속되는 구성이 되고, 저항(R24) 및/또는 저항(R25)에 전류가 흘러 저항(R24)과 저항(R25)의 직렬 회로 양단에 전압(Voff23)이 발생됨으로써 PMOS 트랜지스터(M22)와 PMOS 트랜지스터(M23)의 게이트-소스간 전압(Vgs)의 차이, 즉 오프셋 전압을 작게 할 수 있다. 이것으로부터 제조 프로세스가 변동된 분만큼 퓨즈를 절단함으로써 오프셋 전압을 소정의 전압 근처로 설정할 수 있다.
또한, 상기 설명에서는 PMOS 트랜지스터(M23)에 직렬로 접속된 저항 및 상 기 대응 저항에 각각 병렬로 접속된 퓨즈가 각각 2개인 경우를 예로서 설명했지만, 이것은 일례로서 본 발명은 이것에 한정되는 것은 아니고, PMOS 트랜지스터(M23)에 직렬로 접속된 저항 및 상기 저항에 병렬로 접속된 퓨즈가 1개 이상 구비되도록 해도 된다.
이와 같이, 본 실시예에 따른 정전압 회로는 교류 증폭 회로(3)를 구성하는 연산 증폭 회로(AMP3)의 오프셋 전압 변동을 퓨즈(F1) 및/또는 퓨즈(F2)에 의해 조정(trimming)하여 가능한 한 작게 함으로써, 교류 증폭 회로(3)의 불감대(不感帶)가 작아져 부하 응답 특성을 개선할 수 있다.
본 발명의 정전압 회로 및 그 정전압 회로를 구비하는 반도체 장치에 의하면, 제2 제어 회로부의 차동 증폭 회로를 구성하는 차동 쌍에서 한 쪽 트랜지스터의 전류 구동 능력을 가변 설정할 수 있도록 하여 상기 소정의 전압을 가변 설정하도록 함으로써, 고도의 정밀도의 오프셋 전압을 발생시킬 수 있고, 제2 제어 회로부의 불감대를 작게 할 수 있어 정전압 회로의 부하 응답 특성을 보다 개선할 수 있다.

Claims (8)

  1. 입력 단자에 입력된 입력 전압을 소정의 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 회로에 있어서,
    입력된 제1 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자로 출력하는 출력 전압 제어 트랜지스터와,
    상기 출력 단자로부터 출력되는 출력 전압이 소정의 전압으로 되도록 상기 제1 제어 신호를 출력하여 상기 출력 전압 제어 트랜지스터의 동작 제어를 수행하는 제1 제어 회로부와,
    상기 출력 전압이 소정값 이상으로 변동했을 경우에, 소정 시간 동안 상기 제1 제어 신호에 관계없이 상기 출력 전압 제어 트랜지스터에 대하여 출력 전류를 증가시키는, 상기 출력 전압의 변동에 대하여 제1 제어 회로부보다 응답 속도가 빠른 제2 제어 회로부
    를 구비하고,
    상기 제2 제어 회로부는
    입력된 제2 제어 신호에 따라 상기 출력 전압 제어 트랜지스터의 동작 제어를 수행하는 제어 트랜지스터와,
    한 쪽 입력단에 소정의 바이어스 전압이 입력되고 다른 한 쪽 입력단 전압이 상기 바이어스 전압이 되도록 상기 제2 제어 신호를 출력하여 상기 제어 트랜지스터의 동작 제어를 수행하는 차동 증폭 회로와,
    상기 차동 증폭 회로의 다른 한 쪽 입력단과 상기 출력 단자의 사이에 접속된 콘덴서와,
    상기 차동 증폭 회로의 각 입력단 사이에 접속된 고정 저항
    을 구비하고
    상기 차동 증폭 회로는 차동 쌍을 구성하는 한 쪽 트랜지스터의 전류 구동 능력을 설정할 수 있고, 상기 전류 구동 능력이 가변 설정됨으로써 상기 소정 값의 설정을 수행하는 것을 특징으로 하는 정전압 회로.
  2. 제1항에 있어서,
    상기 차동 증폭 회로에서는 차동 쌍을 구성하는 상기 한 쪽 트랜지스터의 전류 구동 능력을 다른 한 쪽 트랜지스터의 전류 구동 능력과 상이하도록 설정하여 오프셋 전압을 마련하는 것을 특징으로 하는 정전압 회로.
  3. 제1항에 있어서,
    상기 차동 증폭 회로의 차동 쌍은
    제어 전극이 상기 콘덴서가 접속된 상기 입력단을 이루는 제1 트랜지스터와,
    제어 전극이 상기 소정의 바이어스 전압이 입력된 입력단을 이루는 제2 트랜지스터와,
    제어 전극이 상기 제2 트랜지스터의 제어 전극에 접속된 제3 트랜지스터 및 상기 제3 트랜지스터에 직렬로 접속된 트리밍(trimming)용 퓨즈를 포함하는 1개 이상의 직렬 회로
    로 구성되고,
    상기 직렬 회로는 제2 트랜지스터와 병렬로 접속되고, 선택된 상기 트리밍용 퓨즈가 절단됨으로써 상기 전류 구동 능력 설정이 수행되는 것을 특징으로 하는 정전압 회로.
  4. 제1항에 있어서,
    상기 차동 증폭 회로의 차동 쌍은,
    제어 전극이 상기 콘덴서가 접속된 상기 입력단을 이루는 제1 트랜지스터와,
    　 제어 전극이 상기 소정의 바이어스 전압이 입력된 입력단을 이루는 제2 트랜지스터와,
    상기 제2 트랜지스터와 직렬로 접속된 1개 이상의 저항과,
    상기 저항에 대응하여 병렬로 접속된 트리밍용 퓨즈
    로 구성되고,
    선택된 상기 트리밍용 퓨즈가 절단됨으로써 상기 전류 구동 능력 설정이 수행되는 것을 특징으로 하는 정전압 회로.
  5. 입력 단자에 입력된 입력 전압을 소정의 정전압으로 변환하여 출력 단자로 부터 출력하는 정전압 회로를 구비하는 반도체 장치에 있어서,
    상기 정전압 회로는
    입력된 제1 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자로 출력하는 출력 전압 제어 트랜지스터와,
    상기 출력 단자로부터 출력되는 출력 전압이 소정의 전압으로 되도록 상기 제1 제어 신호를 출력하여 상기 출력 전압 제어 트랜지스터의 동작 제어를 수행하는 제1 제어 회로부와,
    상기 출력 전압이 소정값 이상 변동한 경우, 소정 시간 동안 상기 제1 제어 신호에 관계없이 상기 출력 전압 제어 트랜지스터에 대하여 출력 전류를 증가시키는, 상기 출력 전압의 변동에 대하여 상기 제1 제어 회로부보다 응답 속도가 빠른 제2 제어 회로부
    를 구비하고,
    상기 제2 제어 회로부는,
    입력된 제2 제어 신호에 따라 상기 출력 전압 제어 트랜지스터의 동작 제어를 수행하는 제어 트랜지스터와,
    한 쪽 입력단에 소정의 바이어스 전압이 입력되고, 다른 한 쪽 입력단 전압이 상기 바이어스 전압으로 되도록 상기 제2 제어 신호를 출력하여 상기 제어 트랜지스터의 동작 제어를 수행하는 차동 증폭 회로와,
    상기 차동 증폭 회로의 다른 한 쪽 입력단과 상기 출력 단자 사이에 접속된 콘덴서와,
    상기 차동 증폭 회로의 각 입력단 사이에 접속된 고정 저항
    을 구비하고,
    상기 차동 증폭 회로는 차동 쌍을 구성하는 한 쪽 트랜지스터의 전류 구동 능력을 설정 가능하고, 상기 전류 구동 능력이 가변 설정됨으로써 상기 소정값이 설정되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 차동 증폭 회로에서는 차동 쌍을 구성하는 상기 한 쪽 트랜지스터의 전류 구동 능력을 다른 한 쪽 트랜지스터의 전류 구동 능력과 상이하도록 설정하여 오프셋 전압을 마련하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 차동 증폭 회로의 차동 쌍은
    제어 전극이 상기 콘덴서가 접속된 상기 입력단을 이루는 제1 트랜지스터와,
    제어 전극이 상기 소정의 바이어스 전압이 입력된 입력단을 이루는 제2 트랜지스터와,
    제어 전극이 상기 제2 트랜지스터의 제어 전극에 접속된 제3 트랜지스터 및 상기 제3 트랜지스터에 직렬로 접속된 트리밍용 퓨즈를 구비하는 1개 이상의 직렬 회로
    를 포함하고,
    상기 직렬 회로는 상기 제2 트랜지스터와 병렬로 접속되고, 선택된 상기 트리밍용 퓨즈가 절단됨으로써 상기 전류 구동 능력 설정이 수행되는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 차동 증폭 회로의 차동 쌍은
    제어 전극이 상기 콘덴서가 접속된 상기 입력단을 이루는 제1 트랜지스터와,
    제어 전극이 상기 소정의 바이어스 전압이 입력된 입력단을 이루는 제2 트랜지스터와,
    상기 제2 트랜지스터와 직렬로 접속된 1개 이상의 저항과,
    상기 저항에 대응하여 병렬로 접속된 트리밍용 퓨즈
    를 포함하고,
    선택된 상기 트리밍용 퓨즈가 절단됨으로써 상기 전류 구동 능력 설정이 수행되는 것을 특징으로 하는 반도체 장치.
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