KR100645048B1 - 반도체 메모리 장치에 사용되는 전압 레귤레이터 - Google Patents

반도체 메모리 장치에 사용되는 전압 레귤레이터 Download PDF

Info

Publication number
KR100645048B1
KR100645048B1 KR1020040084057A KR20040084057A KR100645048B1 KR 100645048 B1 KR100645048 B1 KR 100645048B1 KR 1020040084057 A KR1020040084057 A KR 1020040084057A KR 20040084057 A KR20040084057 A KR 20040084057A KR 100645048 B1 KR100645048 B1 KR 100645048B1
Authority
KR
South Korea
Prior art keywords
voltage
signal
output terminal
signal generator
regulator
Prior art date
Application number
KR1020040084057A
Other languages
English (en)
Other versions
KR20060034994A (ko
Inventor
박진성
변대석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040084057A priority Critical patent/KR100645048B1/ko
Priority to US11/167,983 priority patent/US7315198B2/en
Publication of KR20060034994A publication Critical patent/KR20060034994A/ko
Application granted granted Critical
Publication of KR100645048B1 publication Critical patent/KR100645048B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

본 발명은 반도체 메모리 장치에 사용되는 전압 레귤레이터에 관한 것이다. 본 발명에 따른 전압 레귤레이터는 드라이버로 사용되는 PMOS 트랜지스터, 상기 드라이버에 제 1 및 제 2 신호를 제공하는 제 1 및 제 2 신호 발생기를 포함한다. 상기 제 1 신호 발생기는 출력전압이 타겟전압보다 낮을 때 상기 PMOS 트랜지스터의 게이트에 제 1 신호를 제공하여 출력전압을 증가시킨다. 상기 제 2 신호 발생기는 상기 제 1 신호가 제공되고 있는 동안에 상기 출력단자의 전압이 검출전압보다 높아질 때 소정의 펄스 폭을 갖는 제 2 신호를 발생하여 상기 PMOS 트랜지스터의 게이트를 디스차지 한다. 본 발명에 의하면, 좀 더 빠른 시간 내에 일정한 레벨의 타겟전압을 얻을 수 있다.

Description

반도체 메모리 장치에 사용되는 전압 레귤레이터 {VOLTAGE REGULATOR BEING USED IN SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 바람직한 실시예에 따른 전압 레귤레이터를 보여주는 회로도이다.
도 2는 도 1에 도시된 전압 레귤레이터의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 스위치를 보여주는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 드라이버 200 : 제 1 신호 발생기
210 : 비교기 220 : 전압 분배회로
300 : 제 2 신호 발생기 310 : 스위치
320 : 전압 분배회로 330 : 레벨 검출기
340 : 펄스 발생기 350 : 디스차지 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모 리 장치에 사용되는 전압 레귤레이터에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리(volatile memory)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등을 포함한다.
반도체 메모리 장치는 메모리 셀 등 내부회로에 일정한 레벨의 타겟전압(target voltage)을 공급하기 위해 전압 레귤레이터(voltage regulator)를 구비한다. 반도체 메모리 장치에 일반적으로 사용되고 있는 전압 레귤레이터가 대한민국 등록특허 10-0362700에 게시되어 있다. 상기 등록특허를 참조하면, 일반적인 전압 레귤레이터는 비교기, 드라이버로 사용되는 PMOS 트랜지스터, 그리고 전압 분배회로로 사용되는 저항들로 구성된다. 상기 비교기는 차동 증폭기로 구성되며 상기 전압 분배회로에서 출력되는 전압이 기준전압보다 낮은 지의 여부를 판별한다. 상기 PMOS 트랜지스터는 상기 비교기의 판별 결과에 따라 동작한다. 예를 들면, 전압 레귤레이터의 출력전압이 타겟전압보다 낮으면, 상기 비교기는 상기 PMOS 트랜지스터를 턴-온시켜서 출력전압의 레벨을 높인다. 반면에, 상기 전압 레귤레이터의 출력전압이 타겟전압보다 높으면, 상기 비교기는 상기 PMOS 트랜지스터를 턴-오프시켜 서 출력전압의 레벨을 낮춘다.
하지만, 상기 전압 레귤레이터는 출력전압이 타겟전압에 도달하기까지 많은 시간이 소요되는 문제점이 있다. 특히, 타겟전압이 1V 미만일 때 문제는 더욱 심각해진다. 타겟전압이 1V 미만이면, 기준전압도 1V보다 작다. 이때 기준전압이 차동 증폭기 내에 있는 NMOS 트랜지스터의 드레솔드 전압과 거의 같아질 수 있다. 기준전압이 NMOS 트랜지스터의 드레솔드 전압과 거의 같아지면, 상기 비교기가 상기 PMOS 트랜지스터의 게이트를 디스차지하는 시간이 증가된다. 따라서 상기 PMOS 트랜지스터의 턴-온 시점이 늦어지게 되어 타겟전압의 셋업 시간(setup time)이 증가된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 셋업 시간을 줄이는 전압 레귤레이터를 제공하는데 있다.
본 발명에 따른 출력단자를 통해 일정한 레벨의 타겟전압을 공급하는 전압 레귤레이터는, 전원단자와 상기 출력단자 사이에 연결되며, 제어노드에 입력되는 신호에 응답하여 전원전압을 상기 출력단자에 공급하는 드라이버; 상기 출력단자의 전압이 상기 타겟전압보다 낮을 때 상기 제어노드에 제 1 신호를 제공하는 제 1 신호 발생기; 및 상기 제 1 신호가 제공되고 있는 동안에, 상기 출력단자의 전압이 검출전압보다 높아질 때, 소정의 시간 동안 상기 제어노드에 제 2 신호를 제공하는 제 2 신호 발생기를 포함한다.
이 실시예에 있어서, 상기 제 1 신호 발생기는 레귤레이터 인에이블 신호(En_Reg)에 응답하여 동작한다. 그리고 상기 제 2 신호 발생기는 검출 인에이블 신호(En_Det)에 응답하여 동작한다. 여기에서, 상기 검출 인에이블 신호(En_Det)는 상기 레귤레이터 인에이블 신호(En_Reg)가 발생되고 소정의 시간이 지연된 다음에 발생된다.
이 실시예에 있어서, 상기 드라이버는, 상기 전원단자에 연결되는 소오스, 상기 출력단자에 연결되는 드레인, 그리고 상기 제어노드에 연결되는 게이트를 갖는 PMOS 트랜지스터인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 신호 발생기는, 상기 출력단자의 전압을 분배하는 전압 분배회로; 및 레귤레이터 인에이블 신호에 응답하여 동작하며 상기 전압 분배회로의 분배전압이 기준전압보다 낮을 때 상기 제 1 신호를 제공하는 비교기를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 신호 발생기는, 상기 출력단자의 전압을 분배하는 전압 분배회로; 검출 인에이블 신호(En_Det)에 응답하여 상기 출력단자와 상기 전압 분배회로를 전기적으로 연결하는 스위치; 상기 전압 분배회로의 분배전압이 상기 검출전압보다 높을 때, 구동전압을 발생하는 레벨 검출기; 및 상기 구동전압을 입력받고, 상기 제어노드에 소정의 펄스 폭을 갖는 상기 제 2 신호를 제공하는 펄스 발생기를 포함하는 것을 특징으로 한다. 여기에서, 상기 소정의 펄스 폭은 상기 소정의 시간에 해당한다.
또한, 본 발명에 따른 출력단자를 통해 일정한 레벨의 타겟전압을 공급하는 전압 레귤레이터의 다른 일면은, 전원단자에 연결되는 소오스, 상기 출력단자에 연결되는 드레인, 그리고 게이트를 갖는 PMOS 트랜지스터; 상기 출력단자의 전압이 상기 타겟전압보다 낮을 때 상기 게이트에 제 1 신호를 제공하는 제 1 신호 발생기; 상기 제 1 신호가 제공되고 있는 동안에, 상기 출력단자의 전압이 검출전압보다 높아질 때, 소정의 펄스 폭을 갖는 제 2 신호를 발생하는 제 2 신호 발생기; 및 상기 제 2 신호에 응답하여 상기 게이트의 전압을 디스차지하는 디스차지 회로를 포함한다.
이 실시예에 있어서, 상기 제 1 신호 발생기는 레귤레이터 인에이블 신호에 응답하여 동작한다. 그리고 상기 제 2 신호 발생기는 검출 인에이블 신호에 응답하여 동작한다. 여기에서, 상기 검출 인에이블 신호는 상기 레귤레이터 인에이블 신호가 발생되고 소정의 시간이 지연된 다음에 발생된다.
이 실시예에 있어서, 상기 제 1 신호 발생기는, 상기 출력단자의 전압을 분배하는 전압 분배회로; 및 레귤레이터 인에이블 신호에 응답하여 동작하며, 상기 전압 분배회로의 분배전압이 기준전압보다 낮을 때 상기 제 1 신호를 제공하는 비교기를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 신호 발생기는, 상기 출력단자의 전압을 분배하는 전압 분배회로; 검출 인에이블 신호(En_Det)에 응답하여 상기 출력단자와 상기 전압 분배회로를 전기적으로 연결하는 스위치; 상기 전압 분배회로의 분배전압이 상기 검출전압보다 높을 때 구동전압을 발생하는 레벨 검출기; 및 상기 구동전압을 입력받고, 상기 제 2 신호를 발생하는 펄스 발생기를 포함하는 것을 특징으 로 한다. 여기에서, 상기 스위치는 패스 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 디스차지 회로는, 상기 PMOS 트랜지스터의 게이트에 연결되는 드레인, 상기 제 2 신호 발생기에 연결되는 게이트, 그리고 접지단자에 연결되는 소오스를 갖는 NMOS 트랜지스터인 것을 특징으로 한다.
본 발명에 따른 전압 레귤레이터는 일정한 레벨의 타겟전압을 빠른 시간 내에 얻을 수 있다. 즉, 출력전압의 셋업 시간(setup time)을 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 전압 레귤레이터를 보여주는 회로도이다. 본 발명에 따른 전압 레귤레이터(10)는 출력단자를 통해 반도체 메모리 장치의 내부회로(도시되지 않음)에 일정한 레벨의 타겟전압(target voltage)을 공급한다. 도 1을 참조하면, 상기 전압 레귤레이터(10)는 드라이버(100), 제 1 신호 발생기(200), 그리고 제 2 신호 발생기(300)를 포함한다.
상기 드라이버(100)는 전원단자와 상기 출력단자 사이에 연결된다. 상기 드라이버(100)는 제어노드에 입력되는 신호(Vo)에 응답하여 전원전압(VDD)을 상기 출력단자에 공급한다. 상기 드라이버(100)는 PMOS 트랜지스터(P1)로 구성된다. 상기 PMOS 트랜지스터(P1)는 상기 전원단자에 연결되는 소오스, 상기 출력단자에 연결되는 드레인, 그리고 상기 제어노드에 연결되는 게이트를 갖는다.
상기 제 1 신호 발생기(200)는 레귤레이터 인에이블 신호(En_Reg)에 응답하 여 동작하며, 상기 출력단자의 전압이 타겟전압보다 낮을 때, 로우 레벨의 제 1 신호를 상기 제어노드에 제공한다. 상기 제 1 신호 발생기(200)는 전압 분배회로(210) 및 비교기(220)를 포함한다.
상기 전압 분배회로(210)는 상기 출력단자와 접지단자 사이에 연결된다. 상기 전압 분배회로(210)는 직렬로 연결된 두개의 저항들(R1, R2)로 구성된다. 분배전압(Vd1)은 상기 저항들(R1, R2)이 서로 연결된 노드에서 발생한다. 상기 분배전압(Vd1)은 상기 비교기(220)에 제공된다.
상기 비교기(220)는 레귤레이터 인에이블 신호(En_Reg)에 응답하여 동작한다. 상기 비교기(220)는 상기 분배전압(Vd1)이 기준전압(Vref)보다 낮을 때 로우 레벨의 상기 제 1 신호를 발생한다. 상기 기준전압(Vref)은 기준전압 발생기(도시되지 않음)로부터 제공된다. 상기 기준전압 발생기는 외부전압을 입력받고 상기 기준전압을 생성한다.
상기 제 2 신호 발생기(300)는 지연회로(305), 스위치(310), 전압 분배 회로(320), 레벨 검출기(330), 펄스 발생기(340), 그리고 디스차지 회로(350)를 포함한다. 상기 제 2 신호 발생기(300)는 검출 인에이블 신호(En_Det)에 응답하여 동작하며, 상기 출력단자의 전압이 검출전압보다 높아질 때, 제 2 신호를 상기 제어노드에 제공한다. 여기에서, 상기 제 2 신호는 상기 펄스 발생기(340)의 출력 펄스 신호의 펄스 폭에 해당하는 시간(이하, 펄스 폭 시간이라함) 동안 상기 제어노드에 제공된다. 상기 제 2 신호 발생기는 상기 제 1 신호 발생기(200)에서 상기 제 1 신호가 제공되고 있는 동안에, 상기 제 2 신호를 발생한다.
상기 지연회로(305)는 레귤레이터 인에이블 신호(En-Reg)를 입력받고, 지연시간(도 2 참조, td)이 경과된 다음에 검출 인에이블 신호(En_Det)를 발생한다.
상기 스위치(310)는 검출 인에이블 신호(En_Det)에 응답하여 상기 출력단자와 상기 전압 분배회로(320)를 전기적으로 연결한다.
도 3은 상기 스위치(310)의 내부 구성을 보여준다. 도 3을 참조하면, 상기 스위치(310)는 패스 트랜지스터(311)와 인버터(312)로 구성된다. 상기 검출 인에이블 신호(En_Det)가 활성화되면, 상기 패스 트랜지스터(311)는 상기 출력단자와 상기 전압 분배회로(320)를 연결한다.
상기 전압 분배회로(320)는 상기 스위치(310)와 접지단자 사이에 연결된다. 상기 전압 분배회로(320)는 직렬로 연결된 두개의 저항들(R3, R4)로 구성된다. 분배전압(Vd2)는 상기 저항들(R3, R4)이 서로 연결된 노드에서 발생된다. 상기 분배전압(Vd2)은 상기 레벨 검출기(330)에 제공된다.
상기 레벨 검출기(330)는 상기 분배전압(Vd2)이 미리 설정된 검출전압(Vdet)보다 높아질 때 구동신호(Vp1)를 발생한다. 상기 펄스 발생기(340)는 상기 구동신호(Vp1)를 입력받고, 소정의 펄스 폭을 갖는 펄스신호(Vp2)를 발생한다. 상기 펄스신호(Vp2)는 상기 디스차지 회로(350)에 제공된다.
상기 디스차지 회로(350)는 상기 펄스신호(Vp2)에 응답하여 상기 제어노드를 디스차지 한다. 도 1을 참조하면, 상기 디스차지 회로(350)는 NMOS 트랜지스터(N1)로 구성된다. 상기 NMOS 트랜지스터(N1)는 상기 제어노드에 연결되는 드레인, 상기 펄스 발생기(340)에 연결되는 게이트, 그리고 접지단자에 연결되는 소오스를 갖는 다.
도 2는 도 1에 도시된 전압 레귤레이터의 동작을 설명하기 위한 타이밍도이다. 상기 전압 레귤레이터(10)의 동작은 도 1 및 도 2를 참조하여 설명된다.
먼저, t1에서 레귤레이터 인에이블 신호(En_Reg)가 활성화되면, 출력전압(Vout)은 타겟전압(Vtar)에 도달할 때까지 서서히 증가하기 시작한다. 지연회로(305)의 지연시간(td) 후에, 검출 인에이블 신호(En_Det)가 활성화된다. 상기 검출 인에이블 신호(En_Det)가 활성화되면, 스위치(310)는 턴-온 된다. 이때 출력전압(Vout)은 전압 분배회로(320)에 의해 전압 분배된다. 출력전압(Vout)이 상승함에 따라 분배전압(Vd2)도 상승한다.
t2에서, 분배전압(Vd2)이 검출전압(Vdet)에 도달하면, 레벨 검출기(330)는 구동신호(Vp1)를 발생한다. 상기 검출 인에이블 신호(En_Det)의 비활성화에 응답하여 상기 구동신호(Vp1)는 비활성화된다. 펄스 발생기(340)는 상기 구동신호(Vp1)를 입력받고, 펄스신호(Vp2)를 발생한다. 여기에서, 펄스 발생기(340)의 출력 펄스 신호(Vp2)는 소정의 펄스 폭을 가지며, 펄스 폭 시간(tp) 동안 하이 레벨 상태가 된다. 디스차지 회로(350)는 상기 펄스신호(Vp2)에 응답하여 드라이버(100)의 제어노드를 디스차지한다. 이때, 출력전압(Vout)은 급속히 증가한다. 도 2를 참조하면, t2~t3 구간에서 출력전압(Vout)은 (A)와 같이 급격히 상승한다.
t3에서, 상기 펄스신호(Vp2)가 비활성화됨에 따라 상기 디스차지 회로(350)는 턴-오프 된다. 이때 출력전압(Vout)은 제 1 신호 발생기(200)에서 제공되는 제 1 신호에 의해 서서히 증가한다.
t4에서, 출력전압(Vout)이 타겟전압(Vtar)에 도달하면, 출력전압(Vout)은 더 이상 증가되지 않고 타겟전압(Vtar)을 일정하게 유지한다. t4에서 분배전압(Vd1)은 기준전압(Vref)에 도달한다.
만약, 도 1에서 상기 전압 레귤레이터(10)가 제 2 신호 발생기(300)를 포함하고 있지 않다면, 상기 출력전압(Vout)은 t5에서 타겟전압(Vtar)에 도달한다. 즉, 상기 출력전압(Vout)은 (A)와 같이 서서히 증가한다. t5에서 분배전압(Vd1)이 기준전압(Vref)에 도달한다.
도 2의 시간(t)에 따른 출력전압(Vout)의 변화를 보여주는 그래프를 참조하면, 셋업 시간(setup time)이 ΔT (t5-t4) 만큼 감소된 것을 볼 수 있다. 즉, 본 발명에 따른 전압 레귤레이터(10)는 제 1 신호 발생기(200)에 의해 드라이버(100)가 구동되고 있는 동안에, 상기 드라이버(100)의 제어노드를 소정의 시간 동안 디스차지한다. 따라서 상기 전압 레귤레이터(10)에 의하면, 셋업 시간(setup time)이 줄어들어 좀 더 빠른 시간 내에 타겟전압을 얻을 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 전압 레귤레이터는 빠른 시간 내에 일정한 레벨의 타겟전압을 얻을 수 있다. 즉, 본 발명에 따른 전압 레귤레이터에 의하면 셋업 시간을 줄일 수 있다.

Claims (15)

  1. 출력단자를 통해 타겟전압을 공급하는 전압 레귤레이터에 있어서:
    전원단자와 상기 출력단자 사이에 연결되며, 제어노드의 전압 레벨에 따라 상기 전원단자로부터 상기 출력단자로 제공되는 전압의 레벨을 조절하는 드라이버;
    상기 출력단자의 전압이 상기 타겟전압보다 낮을 때, 상기 제어노드에 제 1 신호를 제공하여 상기 출력단자의 전압레벨을 증가하는 제 1 신호 발생기; 및
    상기 제 1 신호가 제공되고 있는 동안에, 상기 출력단자의 전압이 검출전압보다 높아질 때, 상기 제어노드에 제 2 신호를 제공하여 상기 출력단자의 전압 레벨을 증가하는 제 2 신호 발생기를 포함하되,
    상기 검출전압은 상기 타겟전압보다는 낮은 것을 특징으로 하는 전압 레귤레이터.
  2. 제 1 항에 있어서,
    상기 제 1 신호 발생기는, 레귤레이터 인에이블 신호(En_Reg)에 응답하여 동작하는 것을 특징으로 하는 전압 레귤레이터.
  3. 제 2 항에 있어서,
    상기 제 2 신호 발생기는 지연회로를 포함하며, 상기 지연회로는 상기 레귤레이터 인에이블 신호(En_Reg)를 입력받고 지연시간이 경과된 다음에 검출 인에이블 신호(En_Det)를 발생하고, 상기 제 2 신호 발생기는 상기 검출 인에이블 신호(En_Det)에 응답하여 동작하는 전압 레귤레이터.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 드라이버는, 상기 전원단자에 연결되는 소오스, 상기 출력단자에 연결되는 드레인, 그리고 상기 제어노드에 연결되는 게이트를 갖는 PMOS 트랜지스터인 것을 특징으로 하는 전압 레귤레이터.
  6. 제 1 항에 있어서,
    상기 제 1 신호 발생기는,
    상기 출력단자의 전압을 분배하는 전압 분배회로; 및
    레귤레이터 인에이블 신호(En_Reg)에 응답하여 동작하며, 상기 전압 분배회로의 분배전압이 기준전압보다 낮을 때 상기 제 1 신호를 제공하는 비교기를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  7. 제 1 항에 있어서,
    상기 제 2 신호 발생기는,
    상기 출력단자의 전압을 분배하는 전압 분배회로;
    검출 인에이블 신호(En_Det)에 응답하여 상기 출력단자와 상기 전압 분배회로를 전기적으로 연결하는 스위치;
    상기 전압 분배회로의 분배전압이 상기 검출전압보다 높을 때, 구동전압을 발생하는 레벨 검출기; 및
    상기 구동전압을 입력받고, 상기 제어노드에 소정의 펄스 폭을 갖는 상기 제 2 신호를 제공하는 펄스 발생기를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  8. 제 7 항에 있어서,
    상기 펄스 발생기는 상기 펄스 폭에 해당하는 시간 동안에 상기 제 2 신호를 상기 제어노드에 제공하는 전압 레귤레이터.
  9. 출력단자를 통해 타겟전압을 공급하는 전압 레귤레이터에 있어서:
    전원단자에 연결되는 소오스, 상기 출력단자에 연결되는 드레인, 그리고 제어노드에 연결되는 게이트를 갖는 PMOS 트랜지스터;
    상기 출력단자의 전압이 상기 타겟전압보다 낮을 때 상기 제어노드에 제 1 신호를 제공하는 제 1 신호 발생기;
    상기 제 1 신호가 제공되고 있는 동안에, 상기 출력단자의 전압이 검출전압보다 높아질 때, 소정의 펄스 폭을 갖는 제 2 신호를 발생하는 제 2 신호 발생기; 및
    상기 제 2 신호에 응답하여 상기 제어노드를 디스차지하는 디스차지 회로를 포함하되,
    상기 검출전압은 상기 타겟전압보다 낮은 것을 특징으로 하는 전압 레귤레이터.
  10. 제 9 항에 있어서,
    상기 제 1 신호 발생기는, 레귤레이터 인에이블 신호(En_Reg)에 응답하여 동작하는 것을 특징으로 하는 전압 레귤레이터.
  11. 제 10 항에 있어서,
    상기 제 2 신호 발생기는 지연회로를 포함하며, 상기 지연회로는 상기 레귤레이터 인에이블 신호(En_Reg)를 입력받고 지연시간이 경과된 다음에 검출 인에이블 신호(En_Det)를 발생하고, 상기 제 2 신호 발생기는 상기 검출 인에이블 신호(En_Det)에 응답하여 동작하는 전압 레귤레이터.
  12. 제 9 항에 있어서,
    상기 제 1 신호 발생기는,
    상기 출력단자의 전압을 분배하는 전압 분배회로; 및
    레귤레이터 인에이블 신호(En_Reg)에 응답하여 동작하며, 상기 전압 분배회로의 분배전압이 기준전압보다 낮을 때 상기 제 1 신호를 제공하는 비교기를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  13. 제 9 항에 있어서,
    상기 제 2 신호 발생기는,
    상기 출력단자의 전압을 분배하는 전압 분배회로;
    검출 인에이블 신호(En_Det)에 응답하여 상기 출력단자와 상기 전압 분배회로를 전기적으로 연결하는 스위치;
    상기 전압 분배회로의 분배전압이 상기 검출전압보다 높을 때 구동전압을 발생하는 레벨 검출기; 및
    상기 구동전압을 입력받고, 상기 제 2 신호를 발생하는 펄스 발생기를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  14. 제 13 항에 있어서,
    상기 스위치는, 패스 트랜지스터를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  15. 제 9 항에 있어서,
    상기 디스차지 회로는, 상기 제어노드에 연결되는 드레인, 상기 제 2 신호 발생기에 연결되는 게이트, 그리고 접지단자에 연결되는 소오스를 갖는 NMOS 트랜지스터인 것을 특징으로 하는 전압 레귤레이터.
KR1020040084057A 2004-10-20 2004-10-20 반도체 메모리 장치에 사용되는 전압 레귤레이터 KR100645048B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040084057A KR100645048B1 (ko) 2004-10-20 2004-10-20 반도체 메모리 장치에 사용되는 전압 레귤레이터
US11/167,983 US7315198B2 (en) 2004-10-20 2005-06-27 Voltage regulator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040084057A KR100645048B1 (ko) 2004-10-20 2004-10-20 반도체 메모리 장치에 사용되는 전압 레귤레이터

Publications (2)

Publication Number Publication Date
KR20060034994A KR20060034994A (ko) 2006-04-26
KR100645048B1 true KR100645048B1 (ko) 2006-11-10

Family

ID=36180156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040084057A KR100645048B1 (ko) 2004-10-20 2004-10-20 반도체 메모리 장치에 사용되는 전압 레귤레이터

Country Status (2)

Country Link
US (1) US7315198B2 (ko)
KR (1) KR100645048B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7562159B2 (en) * 2006-04-28 2009-07-14 Mediatek Inc. Systems and methods for selectively activating functions provided by a mobile phone
JP2009118605A (ja) * 2007-11-05 2009-05-28 Toshiba Corp 電圧発生回路
KR101504342B1 (ko) 2008-05-28 2015-03-24 삼성전자주식회사 불휘발성 메모리 장치, 그것을 포함한 컴퓨팅 시스템 및그것의 워드 라인 구동 방법
KR20100107346A (ko) 2009-03-25 2010-10-05 삼성전자주식회사 반도체 메모리 장치
KR101020294B1 (ko) 2009-03-26 2011-03-07 주식회사 하이닉스반도체 내부전압 생성회로
JP5458825B2 (ja) * 2009-07-10 2014-04-02 富士通株式会社 電圧レギュレータ回路
US9317051B2 (en) * 2014-02-06 2016-04-19 SK Hynix Inc. Internal voltage generation circuits

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243096A (ja) 1998-12-11 2000-09-08 Toshiba Corp パルス発生回路及び半導体メモリ
KR100362700B1 (ko) 2000-02-03 2002-11-27 삼성전자 주식회사 반도체 메모리 장치의 전압 레귤레이터 회로
US6373754B1 (en) * 2000-07-17 2002-04-16 Samsung Electronics Co., Ltd. Semiconductor memory device having stable internal supply voltage driver
KR100351457B1 (ko) 2000-09-04 2002-09-05 주식회사 하이닉스반도체 반도체 소자의 내부 전원 전압 보상 회로
FR2820904B1 (fr) * 2001-02-09 2003-06-13 Atmel Nantes Sa Dispositif generateur d'une tension de reference precise
KR20030094568A (ko) 2002-06-04 2003-12-18 삼성전자주식회사 반도체 메모리 장치에 있어서 셀 어레이용 내부전원전압의전압 강하를 보상하는 회로 및 전압 강하의 보상 방법
KR20040023187A (ko) 2002-09-11 2004-03-18 주식회사 하이닉스반도체 펄스드 센스 인에이블 신호 발생 회로
DE10255582B4 (de) * 2002-11-28 2007-09-13 Texas Instruments Deutschland Gmbh Spannungsregler mit Einschaltschutzschaltung
KR100629258B1 (ko) * 2003-03-20 2006-09-29 삼성전자주식회사 내부 전압 발생회로
KR100626367B1 (ko) * 2003-10-02 2006-09-20 삼성전자주식회사 내부전압 발생장치
JP3967722B2 (ja) * 2004-01-15 2007-08-29 株式会社東芝 半導体装置
JP4667883B2 (ja) * 2005-01-26 2011-04-13 株式会社リコー 定電圧回路及びその定電圧回路を有する半導体装置

Also Published As

Publication number Publication date
US7315198B2 (en) 2008-01-01
KR20060034994A (ko) 2006-04-26
US20060082411A1 (en) 2006-04-20

Similar Documents

Publication Publication Date Title
US6998901B2 (en) Self refresh oscillator
US6518828B2 (en) Pumping voltage regulation circuit
JP2009087398A (ja) 電源回路
US7336121B2 (en) Negative voltage generator for a semiconductor memory device
US7751230B2 (en) Negative voltage generating device
KR100795014B1 (ko) 반도체 메모리 장치의 내부전압 발생기
US7315198B2 (en) Voltage regulator
US20050105352A1 (en) Temperature compensated self-refresh (TCSR) circuit having a temperature sensor limiter
KR100913957B1 (ko) 반도체 소자
US10084311B2 (en) Voltage generator
US7154789B2 (en) High-voltage generator circuit and semiconductor memory device including the same
US8076984B2 (en) Periodic signal generating circuit dependent upon temperature for establishing a temperature independent refresh frequency
KR100521360B1 (ko) 전원 전압에 가변되지 않는 지연 회로 및 이를 포함하는반도체 메모리 장치
US9025401B2 (en) Semiconductor memory device including bulk voltage generation circuit
KR100764367B1 (ko) 반도체 메모리 장치의 센스앰프 전원 공급회로
US8629697B2 (en) Semiconductor integrated circuit and method of operating the same
JP4412940B2 (ja) チャージポンプの制御回路
JP2010232848A (ja) 半導体メモリの内部電源のスタートアップ回路
KR20080098572A (ko) 반도체 메모리 장치의 내부 전원 전압 발생 회로
US6353350B1 (en) Pulse generator independent of supply voltage
US7772719B2 (en) Threshold voltage control circuit and internal voltage generation circuit having the same
KR100720221B1 (ko) 전압 발생기
JP2003177147A (ja) 電圧レベル検出回路
KR100776759B1 (ko) 반도체 메모리의 전원장치 및 그 제어방법
KR20120042273A (ko) 파워업 신호 생성 회로 및 이를 포함하는 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee