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Die
Erfindung betrifft einen Spannungsregler mit Einschaltschutzschaltung.
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Für den Betrieb
einer Vielzahl von elektronischen Schaltungen sind Spannungsregler
erforderlich, die die von einer Spannungsversorgung ausgehende Spannung
in eine für
die jeweilige Schaltung geeignete Spannung wandeln und die Schaltung
mit Strom versorgen.
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Im
Stand der Technik sind verschiedene Spannungsregler bekannt. So
wird z.B. in dem Lehrbuch „Elektronik" von Dieter Zastrow,
Friedrich Vieweg & Sohn
Verlagsgesellschaft mbH, Braunschweig/Wiesbaden, 5. Auflage, 1999,
auf der Seite 232 ein Spannungsregler mit einem Operationsverstärker beschrieben,
der auch als Fehlerverstärker bezeichnet
wird. Der Fehlerverstärker
vergleicht an seinen Eingängen
eine Referenzspannung, die die Soll-Ausgangsspannung des Spannungsreglers
definiert, mit einer über
einen Spannungsteiler von der tatsächlichen Ausgangsspannung des
Spannungsreglers abgeleiteten Spannung. Mit dem am Ausgang des Fehlerverstärkers entstehenden
Fehlersignal, das die Abweichung der Ist-Ausgangsspannung des Spannungsreglers
von der Soll-Ausgangsspannung des
Spannungsreglers definiert, wird ein Ausgangstransistor so gesteuert,
dass die Ist-Ausgangsspannung des Spannungswandlers der Soll-Ausgangsspannung
nachgeführt
wird.
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Wird
als Ausgangstransistor ein PMOS-FET verwendet, was erforderlich
sein kann, wenn die Spannungsdifferenzen zwischen der Eingangsspannung
Vdd des Spannungsreglers und der Soll-Ausgangsspannung sehr klein
sind, so ergibt sich der in der 1 dargestellte
Schaltungsaufbau. Bei einem solchen Schaltungsaufbau ergibt sich
beim Einschalten des Schaltreglers, d.h. beim Hochfahren der Eingangsspannung
Vdd von 0 Volt auf ihren endgültigen Wert,
das Problem, dass ein sehr starkes Überschwingen der Ist-Ausgangsspannung über die Soll-Ausgangsspannung
erfolgen kann, was in der 4a exemplarisch
dargestellt ist, in der die Ausgangsspannung des Spannungsreglers
während
des Hochfahrens der Eingangsspannung über der Zeit aufgetragen ist.
In der 4a übersteigt
die Ausgangsspannung beim Einschalten den Sollwert der Ausgangsspannung
(2 Volt) kurzzeitig um ca. 1 Volt. Sind nun mit dem Ausgang (Vout)
des Spannungsreglers Bauelemente (z.B. CMOS-Bauelemente) verbunden,
die sehr empfindlich gegenüber Überspannungen
sind, so können
diese Bauelemente beim Einschalten des Spannungsreglers beschädigt oder sogar
zerstört
werden. Darüber
hinaus können Überspannungen
die Lebensdauer der Bauelemente verringern.
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US 6,335,654 B1 offenbart
eine Schutzschaltung für
eine Spannungsversorgung, die den in der Einschaltphase abgegebenen
Strom begrenzt. Mit diesem Einschaltstrom werden kapazitive Lasten aufgeladen.
Die Schutzschaltung bewirkt, dass statt eines Spannungssprungs eine
Spannungsrampe an die kapazitive Last abgegeben wird. Nach dem Einschalten
der Spannungsversorgung wird hierfür über einen Bipolartransistor
ein erster Kondensator geladen, der mit einem Anschluß am Gate
eines Ausgangs-Feldeffekttransistors
angeschlossen ist. Durch die Aufladung dieses Kondensators wird
das Gate auf einen Wert nahe dem Eingangspannungswert aufgeladen,
der Ausgangstransistor sperrt also. Ein ebenfalls aufgeladener zweiter
Kondensator schaltet nach einer gewissen Zeit den Bipolartransistor,
so dass dieser sperrt. Somit entlädt sich der erste Kondensator
wieder und die Gatespannung am Ausgangstransistor fällt ab,
so dass Strom durch diesen Transistor fließen kann. Somit ist die Spannungsanstiegszeit
am Spannungsausgang begrenzt durch die Entladerampe des ersten Kondensators.
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Auch
DE 23 45 139 A1 offenbart
eine Strombegrenzungsschaltung für
einen Gleichspannungswandler, die den Strom während des Hochlaufs begrenzt.
Hierfür
wird ein Strommeßwiderstand
eingefügt.
Die an dem Widerstand abfallende Spannung wird mit der Basis-Emitter-Spannung
eines Bipolartransistors und der Durchlaßspannung einer Diode verglichen.
Damit wird ein Signal zur Verfügung
gestellt, das den Einschaltstrom eines Ausgangstransistors nicht über eine
vorgegebene Größe ansteigen läßt. In der
erläuterten
Schaltung handelt es sich bei dem Längs-Ausgangstransistor um einen
Bipolartransistor.
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DE 39 26 352 C2 offenbart
eine Schaltungsanordnung für
eine Kurzschluß- und Einschaltstrombegrenzung.
Ein bipolarer PNP-Ausgangstransistor ist mit seinem Emitter an einem
Anschluß einer Spannungsquelle
angeschlossen. Zur Begrenzung des Stroms ist ein Kaltleiter zwischen
die Basis des Transistors und den anderen Anschluß der Spannungsquelle
geschaltet. Steigt infolge eines Kurzschlusses im Transistor dessen
Gehäusetemperatur auf
die Kipptemperatur des Kaltleiters an, so steigt der Widerstand
des Kaltleiters um einige Größenordnungen
an und verringert den dem Transistor zugeführten Basisstrom.
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EP 0 987 615 A1 offenbart
eine Spannungsversorgungsschaltung mit einem Strombegrenzer, der
den abgegebenen Strom in der Einschaltphase begrenzt. Die Schaltungsanordnung
umfaßt
einen MOS-FET Ausgangstransistor, einen Differenzverstärker und
einen Glättungskondensator.
Die Strombegrenzerschaltung ist innerhalb des Differenzverstärkers implementiert
und umfaßt
einen strombegrenzenden MOS-FET-Transistor sowie eine Steuerschaltung
zur Steuerung des Gatepotentials des begrenzenden Transistors. Diese
Steuerschaltung ist so ausgelegt, dass während der Einschaltphase das Gatepotential
relativ hoch ist und dann schrittweise verringert wird.
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Die
Aufgabe der Erfindung besteht daher darin, einen Spannungsregler
mit einem Ausgangstransistor, der aus einem PMOS-FET besteht, und
einer einfach aufgebauten und effektiven Einschaltschutzschaltung
zu schaffen, bei dem die Gefahr der Beschädigung von Bauelementen, die
mit dem Ausgang des Spannungsreglers verbunden sind, beim Einschalten
des Spannungsreglers, d.h. dem Hochfahren der Eingangsspannung,
wesentlich vermindert ist.
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Diese
Aufgabe wird durch einen Spannungsregler mit einem Ausgangstransistor,
der aus einem ersten PMOS-FET besteht, wobei an dem Sourceanschluß des Ausgangstransistors
die Eingangsspannung des Spannungsreglers anliegt und der Drainanschluß des Ausgangstransistors
den Ausgang des Spannungsreglers bildet, einem Regelmittel, das
so ausgebildet ist, dass es an seinem Ausgang ein die Abweichung
der tatsächlichen
Ausgangsspannung des Spannungsreglers von der Soll-Ausgangsspannung
des Spannungsreglers repräsentierendes
Fehlersignal erzeugen kann, wobei der Ausgang des Regelmittels mit
dem Gateanschluß des
Ausgangstransistors verbunden ist, der durch das Fehlersignal so gesteuert
wird, dass möglichst
keine Abweichungen zwischen der Ausgangsspannung und der Soll-Ausgangsspannung
auftreten, und einer Einschaltschutzschaltung gelöst, die
einen zweiten PMOS-FET umfaßt,
wobei der Sourceanschluß des zweiten
PMOS-FETs mit der Eingangsspannung des Spannungsreglers, der Drainanschluß des zweiten PMOS-FETs über einen
Pull-Down-Widerstand mit einem Bezugspotential und der Gateanschluß des zweiten
PMOS-FETs mit dem Bezugspotential verbunden ist, und darüber hinaus
einen dritten PMOS-FET umfaßt,
wobei der Sourceanschluß des dritten
PMOS-FETs mit der Eingangsspannung des Spannungsreglers, der Drainanschluß des dritten PMOS-FETs
mit dem Gateanschluß des
Ausgangstransistors und der Gateanschluß des dritten PMOS-FETs mit dem Drainanschluß des zweiten PMOS-FETs
verbunden ist.
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Die
Einschaltschutzschaltung des Spannungsreglers ist in besonders einfacher
und daher kostengünstiger
Weise aufgebaut. Sie kommt in der einfachsten Form lediglich mit
zwei weiteren PMOS-FETs und einem Pull-Down-Widerstand aus. Durch
den einen PMOS-FET wird der Ausgangstransistor während des Hochfahrens der Eingangsspannung
zunächst
kurzzeitig gesperrt, während
der andere PMOS-FET den einen PMOS-FET nach einer gewissen Zeitdauer
dazu bringt, den Ausgangstransistor wieder freizugeben. Die Einschaltschutzschaltung
ist sehr einfach aufgebaut und verwendet keine aufwändigen Bauelemente
wie Komparatoren etc.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
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Die
Erfindung wird nun anhand der Zeichnung beispielshalber erläutert. In
der Zeichnung zeigen:
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1 einen
Schaltplan eines im Stand der Technik bekannten Spannungsreglers,
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2 eine
erste Ausführungsform
eines erfindungsgemäßen Schaltreglers
mit Einschaltschutzschaltung,
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3 eine
zweite Ausführungsform
eines erfindungsgemäßen Schaltreglers
mit Einschaltschutzschaltung,
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4a einen
Graphen, in dem die Ausgangsspannung des in der 1 dargestellten Schaltreglers
während
des Einschaltens des Schaltreglers über die Zeit aufgetragen ist,
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4b einen
Graphen, in dem die Ausgangsspannung des in der 3 dargestellten
erfindungsgemäßen Schaltreglers
während
des Einschaltens des Schaltreglers über die Zeit aufgetragen ist.
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In
der 2 ist der Schaltplan einer ersten Ausführungsform
eines erfindungsgemäßen Schaltreglers
mit Eingangsschutzschaltung dargestellt. Zunächst wird der Aufbau dieser
Schaltung beschrieben.
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Die
Schaltung weist zunächst
einen Ausgangstransistor MP1 auf, der aus einem PMOS-FET besteht.
Die Eingangsspannung Vdd des Schaltreglers, die im vorliegenden
Beispiel bei minimal 2,25 Volt liegen soll, ist mit dem Sourceanschluß des PMOS-FETs
MP1 verbunden. Der Drainanschluß des
PMOS-FETs MP1 ist
mit dem Ausgang des Schaltreglers verbunden, an dem die geregelte
Ausgangsspannung Vout anliegt. Der Ausgang kann z.B. mit einem elektronischen
Gerät verbunden
sein, das z.B. spannungsempfindliche Bauelemente wie CMOS-Bauelemente
umfasst.
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Der
Ausgangstransistor MP1 wird von einem Operationsverstärker 1 angesteuert,
der im Stand der Technik auch als Fehlerverstärker bezeichnet wird und dessen
Ausgang mit dem Gateanschluß des Ausgangstransistors
MP1 verbunden ist. An einem Eingang des Fehlerverstärkers 1 liegt
eine Referenzspannung Vref an, die z.B. von einer Bandabstandsreferenzspannungserzeugungsschaltung
erzeugt werden kann und die den Sollwert der Ausgangsspannung des
Schaltreglers bestimmt, der im vorliegenden Beispiel bei 1,8 Volt
liegt. Der andere Eingang des Fehlerverstärkers empfängt ein von der tatsächlichen
Ausgangsspannung Vout des Spannungsreglers über den aus den Widerständen R1 und
R2 bestehenden Spannungsteiler abgeleitetes Signal, das den momentanen
Wert der Ausgangsspannung Vout repräsentiert. Am Ausgang des Fehlerverstärkers wird
ein Signal erzeugt, das die Abweichung zwischen der Soll-Ausgangsspannung
und der Ist-Ausgangsspannung repräsentiert und mit dem der Ausgangstransistor
MP1 während
des normalen Betriebs des Schaltreglers, d.h. außerhalb des Einschaltmodus,
so gesteuert wird, d.h. Abweichungen zwischen Soll- und Istwert
der Spannung verringert werden. Unter „Einschalten" soll hier das Hochfahren
der Eingangsspannung Vdd von 0 Volt auf ihren Endwert verstanden
werden.
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Der
in der 2 dargestellte Schaltregler besitzt darüber hinaus
eine Einschaltschutzschaltung, die dazu dient, den Ausgang der Schaltung
und mit dem Ausgang verbundene, gegenüber Überspannungen empfindliche
Bauelemente während
des Hochfahrens der Eingangsspannung Vdd von 0 Volt auf 2,25 Volt
vor Überspannungen
zu schützen,
die durch Überschwingen
entstehen könnten
(siehe dazu die 4a).
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Die
Einschaltschutzschaltung ist sehr einfach aufgebaut und kommt ohne
aufwändige
Schaltungskomponenten wie Komparatoren etc. aus. Sie besteht aus
den beiden PMOS-FETs MP2 und MP3 sowie dem Widerstand R3.
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Der
Sourceanschluß des
zweiten PMOS-FETs MP2 ist dabei mit der Eingangsspannung Vdd des
Spannungsreglers verbunden. Der Drainanschluß des zweiten PMOS-FETs MP2
ist am Schaltungspunkt 2 mit dem Gateanschluß des dritten PMOS-FETs
MP3 verbunden. Der Gateanschluß des zweiten
PMOS-FETS MP2 ist mit einem Bezugspotential Vss verbunden, das im
vorliegenden Fall das Massepotential ist. Der Sourceanschluß des dritten PMOS-FETs
MP3 ist ebenfalls mit der Eingangsspannung Vdd des Spannungsreglers
verbunden, Der Drainanschluß des
dritten PMOS-FETs MP3 ist am Schaltungspunkt 3 mit dem
Ausgang des Fehlerverstärkers 1 verbunden.
Der Widerstand R3, der als Pull- Down-Widerstand
fungiert, ist zwischen den Schaltungspunkt 2 und Masse
(Vss) geschaltet.
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Im
folgenden wird die Funktionsweise der in der 2 dargestellten
Schaltung während
des Hochfahrens der Eingangsspannung Vdd beschrieben.
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Dabei
wird zunächst
der Fall betrachtet, bei dem die Eingangsspannung Vdd = Vss = 0
Volt beträgt.
In diesem Fall liegt sowohl am Gateanschluß als auch am Sourceanschluß des zweiten
MOS-FETs MP2 die Spannung Vss = 0 Volt an, so dass der Betrag der
Gate-Source-Spannung den Betrag der Schwellenspannung nicht erreicht
und MP2 gesperrt ist. Auch der MOS-FET MP3 ist gesperrt, da sein Gateanschluß über den
Pull-Down-Widerstand R3 auf Massepotential gezogen wird und am Sourceanschluß ebenfalls
das Massepotential anliegt. Am Ausgang Vout der Schaltung liegt
dann das Massepotential Vss an.
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Wird
nun die Eingangsspannung Vdd beim Einschalten des Spannungsreglers
hochgefahren, so ändert
sich die im letzten Absatz beschriebene Situation solange nicht,
wie die Eingangsspannung Vdd unter dem Betrag der Schwellenspannung
der beiden PMOS-FETs MP2 und MP3 bleibt, wobei davon ausgegangen
wird, dass die Schwellenspannung der beiden PMOS-FETs gleich ist.
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Übersteigt
nun die Eingangsspannung Vdd während
des Hochfahrens die Schwellenspannung der beiden PMOS-FETs MP2 und
MP3, so schaltet der zweite PMOS-FET MP2 durch, da der Betrag der Gate-Source-Spannung
nun den Betrag der Schwellenspannung übersteigt. Gleichzeitig schaltet
auch der dritte PMOS-FET MP3 durch, da auch dessen Schwellenspannungsbetrag überschritten
wird. Durch das Durchschalten des dritten PMOS-FETs MP3 wird die
an dem in der 2 eingezeichneten zweiten Schaltungspunkt 3 anliegende
Spannung auf Vdd hochgezogen. Dadurch wird der Gateanschluß des Ausgangstransistors
MP1 auf Vdd aufgeladen, so dass der Ausgangstransistor MP1 zunächst gesperrt
bleibt, da der Betrag der an ihm anliegenden Gate-Source-Spannung
(an der Source liegt auch Vdd an) seine Schwellenspannung nicht
erreicht. Dadurch wird die Regelung der Ausgangsspannung Vout über den
Ausgang des Fehlerverstärkers 1 zunächst deaktiviert.
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Da
der zweite PMOS-FET MP2 durchgeschaltet wurde wird nun der erste
Schaltungspunkt 2 und damit allmählich die Gatekapazität des dritten PMOS-FETs MP3 auf Vdd
aufgeladen, wobei dieser Effekt stärker als die Wirkung des Pull-Down-Widerstands
R3 ist. Wenn dieser Prozeß nach
einer gewissen kurzen Zeitspanne, die aber ausreichend ist, um ein Überschwingen
beim Einschalten des Spannungsreglers zu verhindern, beendet ist,
sperrt der dritte PMOS-FET MP3 wieder, da der Betrag der Gate-Source-Spannung
den Betrag der Schwellenspannung wieder unterschreitet. Dadurch
wird dann auch der Ausgangstransistor MP1 wieder freigegeben, dessen
Gatespannung nun durch das am Ausgang des Fehlerverstärkers 1 erzeugte
Ausgangssignal bestimmt wird. Nun ist der Einschaltmodus beendet
und es setzt wieder der normale Betrieb des Spannungsreglers ein,
der hier nicht näher
beschrieben wird, da er im Stand der Technik bekannt ist.
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In
der 3 ist eine weitere Ausführungsform des erfindungsgemäßen Spannungsreglers
mit Einschaltschutzschaltung dargestellt, die eine Weiterentwicklung
der in der 2 dargestellten Ausführungsform
darstellt, weshalb nur die Unterschiede erläutert werden.
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Die
Einschaltschutzschaltung der in der 3 dargestellten
Ausführungsform
umfasst darüber
hinaus ein RC-Glied, was aus dem Widerstand R4 und dem Kondensator
C besteht. Der Widerstand R4 ist zwischen die Klemme für die Eingangsspannung
Vdd und den Sourceanschluß des
zweiten PMOS-FETs MP2 geschaltet, während zwischen den Drainanschluß des zweiten
PMOS-FETs MP2 und die Masseklemme der Kondensator C geschaltet ist. Das
RC-Glied dient dazu, die Zeit festzulegen, während der die Einschaltschutzschaltung
wirken soll, da die Zeitkonstante (durch R4*C bestimmt) die Geschwindigkeit
bestimmt, mit der der Schaltungspunkt 2 beziehungsweise
die Gatekapazität
des dritten PMOS-FETs
MP3 umgeladen wird, nachdem die Eingangsspannung Vdd die Schwellenspannung
der PMOS-FETs MP2 und MP3 überschritten
hat.
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Darüber hinaus
weist die in der 3 dargestellte Eingangsschutzschaltung
ein Element auf, das dazu dient, sicherzustellen, dass während des Wirkens
der Eingangsschutzschaltung der Ausgang Vout des Spannungsreglers
auf Massepotential Vss bleibt und ein „Floaten" des Ausgangs verhindert wird. Dieses
Element besteht aus dem NMOS-FET MN1, dem Widerstand R5 sowie dem
vierten PMOS-FET MP4. Der vierte PMOS-FET MP4 bildet mit dem dritten
PMOS-FET MP3 zusammen einen zeitgleichen Schalter. Der Sourceanschluß des vierten
PMOS-FETs MP4 ist mit der Klemme für die Eingangsspannung Vdd
verbunden. Der Drainanschluß des
vierten PMOS-FETs MP4 ist über
den Widerstand R5 mit der Klemme für das Massepotential Vss verbunden.
Der Gateanschluß des
vierten PMOS-FETs MP4 ist mit dem Gateanschluß des dritten PMOS-FETs MP3
verbunden. Der Drainanschluß des
NMOS-FETs MN1 ist mit dem Ausgang Vout des Spannungsreglers verbunden.
Der Sourceanschluß des
NMOS-FETs MN1 ist mit der Masseklemme verbunden und sein Gateanschluß ist mit
dem Drainanschluß des
vierten PMOS-FETs MP4 verbunden.
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Solange
der dritte PMOS-FET MP3 während des
Hochfahrens der Eingangsspannung Vdd und des Wirkens der Einschaltschutzschaltung
durchgeschaltet ist, ist auch der vierte PMOS-FET MP4 durchgeschaltet.
Der vierte PMOS-FET MP4 zieht während
dieser Zeit die Spannung am Gateanschluß des NMOS-FETs MN1 auf Vdd
hoch, so dass dieser durchgeschaltet wird. Dadurch wird dann der
Ausgang Vout des Spannungsreglers auf Massepotential gezogen, wodurch
verhindert wird, dass sich der Ausgang in einem Zustand des „Floatens" mit einem undefinierten
Spannungspegel befinden kann. Sobald der Schaltungspunkt 2 über den
zweiten PMOS-FET MP2 und das RC-Glied R4, C aufgeladen ist, wird
auch der vierte PMOS-FET MP4 und damit der NMOS-FET MN1 gesperrt
und der Ausgang Vout des Spannungsreglers wird wieder freigegeben.
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Im übrigen funktioniert
die in der 3 dargestellte Schaltung aber
genauso wie die in der 2 dargestellte Schaltung, so
dass auf die oben gegebene Beschreibung Bezug genommen wird.
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In
der 4b ist der Verlauf der Ausgangsspannung Vout eines
in der 3 dargestellten Spannungsreglers während des
Einschaltens des Spannungsreglers, d.h. während des Hochfahrens der Eingangsspannung
Vdd, über
die Zeit dargestellt. Es ist deutlich zu erkennen, wie gegenüber dem
im Stand der Technik bekannten Spannungsregler (siehe 4a)
ein Überschwingen
der Ausgangsspannung über
den Sollspannungswert von 2 Volt vermieden wird und dadurch mit
dem Ausgang des Spannungsreglers verbundene spannungsempfindliche Bauelemente
geschützt
werden.
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Es
sei darauf hingewiesen, dass sämtliche
in der Schaltung gemäß 2 oder 3 verwendeten MOS-FETs
selbstsperrend sind.
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Die
als Beispiele dargestellten Ausführungsformen
des erfindungsgemäßen Spannungsreglers mit
Einschaltschutzschaltung können
in vielfältiger Weise
abgewandelt werden. So kann z.B. der Operationsverstärker 1 durch
ein anderes Mittel ersetzt werden. Es muß sich dabei nur um ein Regelmittel handeln,
das so ausgebildet ist, dass es an seinem Ausgang ein die Abweichung
der Ist-Ausgangsspannung
von der Soll-Ausgangsspannung repräsentierendes Fehlersignal erzeugen
kann, wobei der Ausgang des Regelmittels mit dem Gateanschluß des Ausgangstransistors
verbunden ist, der durch das Fehlersignal so gesteuert wird, dass
möglichst
keine Abweichungen zwischen der Ausgangsspannung Vout und der Soll-Ausgangsspannung
auftreten.