KR101020294B1 - 내부전압 생성회로 - Google Patents

내부전압 생성회로 Download PDF

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Abstract

본 발명은 액티브모드 진입 후 소정 구간 동안 내부전압을 감지하여 상기 내부전압을 외부전압으로 구동하기 위한 구동신호를 제1 레벨로 구동하는 초기구동부; 상기 내부전압이 목표레벨 이상인 경우 상기 구동신호를 제2 레벨로 구동하는 초기구동종료부; 및 상기 내부전압을 상기 목표레벨로 유지하기 위해 상기 구동신호를 구동하는 비교구동부를 포함하는 내부전압 생성회로를 제공한다.
내부전압, 액티브모드, 스텐바이모드

Description

내부전압 생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT}
본 발명은 내부전압 생성회로에 관한 것으로, 더욱 구체적으로는 누설전류 및 전력소모를 감소시킬 수 있도록 한 내부전압 생성회로에 관한 것이다.
통상적으로 반도체 메모리 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(Vcore), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 및 반도체 메모리 장치의 제어회로가 형성되는 페리영역에 공급하는 페리전압(VPERI) 등이 있다.
한편, 반도체 메모리 장치는 커맨드 대기 상태인 스텐바이모드에서 리드 또는 라이트 동작이 수행되는 액티브모드보다 낮은 레벨의 내부전압을 생성하여 사용함으로써, 전력소모를 감소시키고 있다. 예를 들어, 페리전압(VPERI)의 경우 액티 브모드에서는 1.8(V)를 타겟레벨(target level)로 생성하는데 반해, 스텐바이모드에서는 1.2(V)를 타겟레벨로 생성하여 전력소모를 절감하고 있다.
도 1은 종래기술에 따른 페리전압(VPERI) 생성회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 종래의 페리전압 생성회로는 액티브모드에서 페리전압(VPERI)을 타겟레벨 1.8(V)로 생성하는 액티브내부전압 생성부(10)와, 스텐바이모드에서 페리전압(VPERI)을 타겟레벨 1.2(V)로 생성하는 스텐바이내부전압 생성부(12)로 구성된다. 액티브내부전압 생성부(10) 및 스텐바이내부전압 생성부(12)는 페리전압(VPERI)을 타겟레벨로 생성하기 위해 각각 기설정된 레벨의 기준전압을 입력받아 페리전압(VPERI)을 구동하는 비교기(미도시)로 구성된다.
이와 같이 구성된 페리전압 생성회로의 동작을 살펴보면 다음과 같다.
우선, 스텐바이 모드에서 스텐바이내부전압 생성부(12)가 디스에이블되는 액티브신호(ACT)에 응답하여 페리전압(VPERI)을 타겟레벨 1.2(V)로 생성한다.
다음으로, 액티브명령에 의해 인에이블되는 액티브신호(ACT)에 의해 스텐바이내부전압 생성부(12)는 구동을 중단하고, 액티브내부전압 생성부(10)가 구동을 개시하여 스텐바이모드에서 1.2(V)로 유지되던 페리전압(VPERI)을 1.8(V)로 설정된 목표레벨까지 구동한다.
그런데, 스텐바이모드에서 액티브모드 전환 시 페리전압(VPERI)의 구동은 액티브내부전압 생성부(10)에 포함된 비교기(미도시)에 의해 수행되기 때문에, 페리전압(VPERI)을 목표레벨인 1.8(V)까지 구동하는데 많은 시간이 소모되는 문제가 있 다. 또한, 페리전압(VPERI)이 목표레벨까지 도달하는 과정에서 구동을 중단한 스텐바이내부전압 생성부(12)를 통해 누설전류가 발생하여 전력소모를 증가시키는 문제도 있다.
본 발명은 모드전환 시 내부전압의 레벨을 목표레벨로 빠르게 설정함으로써, 누설전류 및 전력소모를 감소시킬 수 있도록 한 내부전압 생성회로를 개시한다.
이를 위해 본 발명은 액티브모드 진입 후 소정 구간 동안 내부전압을 감지하여 상기 내부전압을 외부전압으로 구동하기 위한 구동신호를 제1 레벨로 구동하는 초기구동부; 상기 내부전압이 목표레벨 이상인 경우 상기 구동신호를 제2 레벨로 구동하는 초기구동종료부; 및 상기 내부전압을 상기 목표레벨로 유지하기 위해 상기 구동신호를 구동하는 비교구동부를 포함하는 내부전압 생성회로를 제공한다.
또한, 본 발명은 스텐바이모드에서 내부전압을 생성하는 제1 내부전압생성부; 및 액티브모드에서 구동신호에 의해 내부전압을 구동하되, 액티브모드 진입 후 소정 구간동안 상기 구동신호를 제1 레벨로 구동하여 상기 내부전압을 목표레벨로 설정하고, 상기 내부전압을 상기 목표레벨로 유지하는 제2 내부전압생성부를 포함하는 내부전압 생성회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 페리전압 생성회로의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예의 페리전압 생성회로는 인에이블신호 생성부(2)와, 제1 내부전압생성부(3) 및 제2 내부전압생성부(4)로 구성된다.
인에이블신호 생성부(2)는, 도 3에 도시된 바와 같이, 제1 인에이블신호 생성부(20), 제2 인에이블신호 생성부(21), 제3 인에이블신호 생성부(22) 및 제3 인에이블신호 생성부(23)로 구성된다.
제1 인에이블신호 생성부(20)는 복수의 인버터들로 구성되어 지연액티브신호(ACTd)를 소정구간 지연시켜 제1 인에이블신호(EN1)를 생성한다. 여기서, 지연액티브신호(ACTd)는 액티브모드 진입 시 하이레벨로 인에이블되는 액티브신호(ACT)를 소정구간 지연시켜 생성한 신호이다.
제2 인에이블신호 생성부(21)는 제1 지연부(210)를 포함하여, 제1 인에이블신호(EN1)가 하이레벨로 인에이블되고 제1 지연부(210)의 지연구간만큼 경과된 후 로우레벨로 인에이블되는 제2 인에이블신호(EN2)를 생성한다.
제3 인에이블신호 생성부(22)는 제2 지연부(220)를 포함하는 제1 펄스생성부(221) 및 제3 지연부(222)를 포함하는 제2 펄스생성부(223)로 구성된다. 제1 펄스생성부(221)는 제1 인에이블신호(EN1)가 하이레벨로 인에이블되고 제2 지연부(220)의 지연구간만큼 경과된 후 하이레벨로 인에이블되는 신호를 노드(nd20)로 출력하고, 제2 펄스생성부(223)는 노드(nd20)의 신호가 하이레벨로 인에이블되고 제3 지연부(222)의 지연구간만큼 경과된 후 하이레벨로 인에이블되는 제3 인에이블신호(EN3)를 생성한다.
제4 인에이블신호 생성부(23)는 제4 지연부(230)를 포함하는 제3 펄스생성 부(231), 제5 지연부(232)를 포함하는 제4 펄스생성부(233), 제6 지연부(234)를 포함하는 제5 펄스생성부(235) 및 제7 지연부(236)를 포함하는 제6 펄스생성부(237)로 구성된다. 제3 펄스생성부(231)는 제2 인에이블신호(EN2)가 로우레벨로 인에이블되는 구간에서 로우레벨로 인에이블되되, 인에이블구간이 제4 지연부(230)의 지연구간만큼 긴 신호를 노드(nd21)로 출력한다. 제4 펄스생성부(233)는 노드(nd21)의 신호가 로우레벨로 인에이블되는 구간에서 하이레벨로 인에이블되되, 인에이블구간이 제5 지연부(232)의 지연구간만큼 긴 신호를 노드(nd22)로 출력한다. 제5 펄스생성부(235)는 노드(nd22)의 신호가 하이레벨로 인에이블되고 제6 지연부(234)의 지연구간만큼 경과된 후 하이레벨로 인에이블되는 신호를 노드(nd23)으로 출력한다. 제6 펄스생성부(237)는 노드(nd23)의 신호가 하이레벨로 인에이블되고 제7 지연부(236)의 지연구간만큼 경과된 후 로우레벨로 인에이블되는 제4 인에이블신호(EN4)를 출력한다.
도 4를 참고하면 인에이블신호 생성부(2)에서 생성되는 제1 내지 제4 인에이블신호(EN1-EN4)의 타이밍을 확인할 수 있다. 제1 인에이블신호(EN1)는 지연액티브신호(ACTd)가 하이레벨로 인에이블되는 구간(t2)보다 제1 인에이블신호 생성부(20)의 지연구간(d1)만큼 경과된 구간(t2)에서 하이레벨로 인에이블된다. 제2 인에이블신호(EN2)는 제1 인에이블신호(EN1)가 하이레벨로 인에이블되는 구간(t2)보다 제1 지연부(210)의 지연구간만큼 경과된 구간(t3)에서 로우레벨로 인에이블된다. 제3 인에이블신호(EN3)는 제1 인에이블신호(EN1)가 하이레벨로 인에이블되는 구간(t2)보다 제2 지연부(220)의 지연구간(d3) 및 제3 지연부(222)의 지연구간(d4)만큼 지 연된 구간에서 로우레벨로 인에이블된다. 제4 인에이블신호(EN4)는 제2 인에이블신호(EN2)가 로우레벨로 인에이블되는 구간(t3)보다 제6 지연부(234)의 지연구간(d7) 및 제7 지연부(236)의 지연구간(d8)만큼 지연된 구간에서 로우레벨로 인에이블된다.
제1 내부전압생성부(3)는, 도 5에 도시된 바와 같이, 초기구동부(30), 초기구동종료부(31), 비교구동부(32) 및 내부전압구동부(33)로 구성된다. 여기서, 내부전압구동부(33)는 외부전압(VDD)과 페리전압(VPERI) 출력노드 사이에 연결되어 구동신호(DRV)에 응답하여 턴온되는 PMOS 트랜지스터로 구성된다. 초기구동부(30), 초기구동종료부(31) 및 비교구동부(32)의 구성을 보다 구체적으로 살펴보면 다음과 같다.
초기구동부(30)는, 도 6에 도시된 바와 같이, 비교신호 생성부(300) 및 구동신호 구동부(301)로 구성된다. 비교신호 생성부(300)는 액티브모드에 진입하여 하이레벨로 인에이블되는 액티브신호(ACT)가 입력되는 경우 구동을 개시하는 비교기로 구현된다. 이와 같은 구성의 비교신호 생성부(300)는 페리전압(VPERI)이 내부기준전압(VINT)보다 낮은 레벨일 때 로우레벨의 비교신호(COM)를 생성한다. 구동신호 구동부(301)는 버퍼부(302), 제8 지연부(303)를 포함하는 펄스신호 생성부(304), 노어게이트(NR30) 및 NMOS 트랜지스터(N30)로 구성된다. 버퍼부(302)는 다수의 인버터로 구성되어 비교신호(COM)를 버퍼링하여 출력한다. 펄스신호 생성부(304)는 제1 인에이블신호(EN1)가 하이레벨로 인에이블되는 구간에서부터 제8 지연부(303)의 지연구간만큼 경과된 구간까지 로우레벨을 유지하는 펄스를 포함하는 펄스신 호(PUL)를 생성한다. 노어게이트(NR30)는 펄스신호(PUL)의 로우레벨 펄스가 입력되는 구간에서 비교신호(COM)를 반전 버퍼링하여 풀다운신호(PD)로 전달하는 전달소자로 동작한다. NMOS 트랜지스터(N30)는 하이레벨의 풀다운신호(PD)가 입력되는 경우 턴온되어 구동신호(DRV)를 접지전압(VSS)으로 풀다운 구동하는 NMOS 트랜지스터(N30)로 구성된다.
초기구동종료부(31)는, 도 7에 도시된 바와 같이, 스위치신호 생성부(310), 제1 전압분배부(311) 및 제1 비교부(312)로 구성된다. 스위치신호 생성부(310)는 SR 래치로 구성되어, 제2 인에이블신호(EN2)가 로우레벨로 인에이블되는 구간부터 제 제4 인에이블신호(EN4)가 로우레벨로 인에이블되는 구간까지 하이레벨로 인에이블되는 스위치신호(SW)를 생성한다. 제1 전압분배부(311)는 페리전압(VPERI)을 전압분배하여 제1 분배전압(HALF1)을 생성한다. 여기서, 제1 분배전압(HALF1)은 페리전압(VPERI)의 1/2 레벨로 생성되는 것이 바람직하다. 제1 비교부(312)는 비교기로 구성되어, 제1 분배전압(HALF1)이 제1 기준전압(VREF) 이상의 레벨인 경우 구동신호(DRV)를 외부전압(VDD)으로 구동한다. 여기서, 제1 기준전압(VREF)은 0.9(V)로 설정되는 것이 바람직하다. 따라서, 초기구동종료부(31)의 제1 비교부(312)는 페리전압(VPERI)이 1.8(V) 이상의 레벨이 되는 경우 구동신호(DRV)를 외부전압(VDD)으로 구동한다.
비교구동부(32)는, 도 8에 도시된 바와 같이, 제2 전압분배부(320) 및 제2 비교부(321)로 구성된다. 제2 전압분배부(320)는 페리전압(VPERI)을 전압분배하여 제2 분배전압(HALF2)을 생성한다. 여기서, 제2 분배전압(HALF2)은 페리전압(VPERI) 의 1/2 레벨로 생성되는 것이 바람직하다. 제2 비교부(321)는 비교기로 구성되어, 제2 분배전압(HALF2)이 제1 기준전압(VREF) 이상의 레벨인 경우 구동신호(DRV)를 외부전압(VDD)으로 구동하고, 제2 분배전압(HALF2)이 제1 기준전압(VREF)보다 낮은 레벨인 경우 구동신호(DRV)를 로우레벨로 구동한다. 비교구동부(32)는 초기구동부(30) 및 초기구동종료부(31)의 구동이 개시되고 소정 지연구간만큼 경과된 후 구동을 개시하여 페리전압(VPERI)을 타겟레벨인 1.8(V)로 유지한다.
초기구동부(30) 및 초기구동종료부(31)에 포함된 MOS 트랜지스터는 비교구동부(32)에 포함된 MOS 트랜지스터보다 큰 사이즈로 구현하여 충분한 전류구동력을 확보하는 것이 바람직하다. 이는 액티브 모드 진입 시 충분한 전류구동력을 갖는 초기구동부(30)에 의해 페리전압(VPERI)을 목표레벨까지 빠르게 상승시키고, 비교구동부(32)가 구동되기 전에 페리전압(VPERI)이 목표레벨에 도달하는 경우 충분한 전류구동력을 갖는 초기구동종료부(31)에 의해 페리전압(VPERI)의 구동을 빠르게 중단하기 위함이다.
제2 내부전압생성부(4)는, 도 9에 도시된 바와 같이, 페리전압(VPERI)을 전압분배하여 생성된 제3 분배전압(HALF)을 제2 기준전압(VREF2)과 비교하여 페리전압(VPERI)을 구동하는 비교기로 구현된다. 제2 내부전압생성부(4)는 스텐바이모드에서 로우레벨의 액티브신호(ACT)를 입력받아 구동된다. 여기서, 제3 분배전압(HALF)은 페리전압(VPERI)의 절반 레벨로 생성되고, 제2 기준전압(VREF2)은 0.6(V)로 설정되는 것이 바람직하다. 제2 내부전압생성부(4)는 스텐바이 모드에서 타겟레벨 1.2(V)로 페리전압(VPERI)을 생성한다.
이와 같이 구성된 페리전압 생성회로의 동작을 설명하면 다음과 같다.
스텐바이모드에서 로우레벨의 액티브신호(ACT)에 의해 제2 내부전압생성부(4)가 구동되어 페리전압(VPERI)은 타겟레벨 1.2(V)로 생성된다. 이때, 인에이블신호 생성부(2) 및 제1 내부전압생성부(3)는 구동을 중단한다.
액티브모드에 진입하면 액티브신호(ACT)는 하이레벨로 천이한다. 하이레벨의 액티브신호(ACT)에 의해 인에이블신호 생성부(2)는 제1 내지 제4 인에이블신호(EN1-EN4)를 생성하고, 제1 내부전압생성부(3)는 페리전압(VPERI)을 타겟레벨 1.8(V)로 생성한다. 이하, 제1 내부전압생성부(3)의 동작을 구체적으로 살펴본다.
우선, 하이레벨로 인에이블되는 제1 인에이블신호(EN1)에 의해 초기구동부(30)는 구동신호(DRV)를 접지전압(VSS)으로 풀다운 구동한다. 좀 더 구체적으로, 비교신호 생성부(300)는 스텐바이모드에서 1.2(V)로 생성된 페리전압(VPERI)이 내부기준전압(VINT)보다 낮은 레벨이므로 로우레벨의 비교신호(COM)를 생성한다. 이때, 구동신호 구동부(301)의 펄스신호 생성부(304)는 제1 인에이블신호(EN1)가 하이레벨로 인에이블되는 구간에서부터 제8 지연부(303)의 지연구간만큼 경과된 구간까지 로우레벨을 유지하는 펄스를 포함하는 펄스신호(PUL)를 생성하므로, 노어게이트(NR30)는 하에레벨의 풀다운신호(PD)를 생성한다. 따라서, NMOS 트랜지스터(N30)는 턴온되어 구동신호(DRV)를 접지전압(VSS)으로 풀다운 구동한다. 구동신호(DRV)가 접지전압(VSS)으로 구동되면 내부전압구동부(33)의 PMOS 트랜지스터가 턴온되어 페리전압(VPERI)을 구동한다. 초기구동부(30)는 큰 사이즈의 MOS 트랜지스터로 구현되기 때문에 페리전압(VPERI)은 빠른 속도로 목표레벨 1.8(V)로 상승한다.
다음으로, 로우레벨로 인에이블되는 제2 인에이블신호(EN2)에 의해 초기구동종료부(31)가 구동을 개시한다. 좀 더 구체적으로, 로우레벨의 제2 인에이블신호(EN2)에 의해 스위치신호(SW)는 하이레벨로 인에이블되어 제1 비교부(312)를 구동시킨다. 제1 비교부(312)는 페리전압(VPERI)이 목표레벨 1.8(V)에 도달한 경우 구동신호(DRV)를 외부전압(VDD)으로 풀업구동한다. 따라서, 내부전압구동부(33)의 PMOS 트랜지스터가 턴오프되어 페리전압(VPERI)의 구동을 중단한다. 초기구동종료부(31)는 큰 사이즈의 MOS 트랜지스터로 구현되어 페리전압(VPERI)이 목표레벨 1.8(V)에 도달한 경우 빠른 속도로 페리전압(VPERI)의 구동을 중단한다.
다음으로, 하이레벨로 인에이블되는 제3 인에이블신호(EN)에 의해 비교구동부(32)가 구동되어 페리전압(VPERI)을 타겟레벨인 1.8(V)로 유지한다. 좀 더 구체적으로, 제2 전압분배부(320)는 페리전압(VPERI)을 전압분배하여 제2 분배전압(HALF2)을 생성하고, 제2 비교부(321)는 하이레벨의 제3 인에이블신호(EN)에 의해 구동되어 페리전압(VPERI)이 1.8(V)를 유지하도록 구동신호(DRV)의 레벨을 조절한다. 이때, 제4 인에이블신호(EN4)가 로우레벨로 인에이블되므로, 초기구동종료부(31)의 구동은 중단된다.
이상을 정리하면, 본 발명의 페리전압 생성회로는 스텐바이모드에서 액티브모드로 진입 시 초기구동부(30)에 의해 구동신호(DRV)를 접지전압(VSS)으로 구동함으로써, 페리전압(VPERI)을 빠른 속도로 목표레벨 1.8(V)까지 상승시킨다. 또한, 페리전압(VPERI)이 목표레벨 1.8(V)에 도달한 경우 초기구동종료부(31)에 의해 구동신호(DRV)를 외부전압(VDD) 레벨로 구동하여 페리전압(VPERI)의 구동을 중단시키 고, 비교구동부(32)에 의해 페리전압(VPERI)을 타겟레벨인 1.8(V)로 유지한다. 이와 같이, 본 발명의 페리전압 생성회로는 스텐바이모드에서 액티브모드로 진입 시 페리전압(VPERI)을 빠른 속도로 타겟레벨인 1.8(V)로 구동하므로, 누설전류의 발생을 감소시켜 전력소모를 절감할 수 있다.
도 1은 종래기술에 따른 페리전압 생성회로의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 페리전압 생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 페리전압 생성회로에 포함된 인에이블신호 생성부의 회로도이다.
도 4는 도 3에 도시된 인에이블신호 생성부에서 생성되는 인에이블신호들의 타이밍도이다.
도 5는 도 2에 도시된 페리전압 생성회로에 포함된 제1 내부전압 생성부의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 제1 내부전압 생성부에 포함된 초기구동부의 회로도이다.
도 7은 도 5에 도시된 제1 내부전압 생성부에 포함된 초기구동종료부의 회로도이다.
도 8은 도 5에 도시된 제1 내부전압 생성부에 포함된 구동신호생성부의 회로도이다.
도 9는 도 2에 도시된 페리전압 생성회로에 포함된 제2 내부전압 생성부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
2: 인에이블신호 생성부 20: 제1 인에이블신호 생성부
21: 제2 인에이블신호 생성부 22: 제3 인에이블신호 생성부
23: 제3 인에이블신호 생성부 3: 제1 내부전압 생성부
30: 초기구동부 300: 제1 비교신호 생성부
301: 구동신호 구동부 31: 초기구동 종료부
310: 스위치신호 생성부 311: 제1 전압분배부
312: 제1 비교부 32: 비교구동부
320: 제2 전압분배부 321: 제2 비교부
33: 내부전압 구동부 4: 제2 내부전압 생성부

Claims (25)

  1. 액티브모드 진입 후 소정 구간 동안 내부전압을 감지하여, 상기 내부전압을 외부전압으로 구동하기 위한 구동신호를 제1 레벨로 구동하는 초기구동부; 및
    상기 내부전압을 목표레벨로 유지하기 위해 상기 구동신호를 구동하는 비교구동부를 포함하는 내부전압 생성회로.
  2. 제 1 항에 있어서, 상기 초기구동부는 상기 내부전압이 기설정된 레벨 이하인 경우 상기 구동신호를 접지전압으로 설정된 상기 제1 레벨로 구동하는 내부전압 생성회로.
  3. 제 1항에 있어서, 상기 초기구동부는
    액티브신호에 응답하여, 상기 내부전압과 내부기준전압을 비교하여 비교신호를 생성하는 비교신호 생성부; 및
    인에이블신호에 응답하여, 상기 비교신호를 입력받아 상기 구동신호를 상기 제1 레벨로 구동하는 구동신호 구동부를 포함하는 내부전압 생성회로.
  4. 제 3 항에 있어서, 상기 구동신호 구동부는
    상기 인에이블신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부;
    상기 펄스신호에 응답하여 상기 비교신호를 버퍼링하여 풀다운신호로 전달하는 전달소자; 및
    상기 풀다운신호에 응답하여 상기 구동신호를 상기 제1 레벨로 구동하는 구동소자를 포함하는 내부전압 생성회로.
  5. 제 4 항에 있어서, 상기 인에이블신호는 상기 액티브신호가 인에이블되고 소정 구간이 경과된 후 인에이블되는 내부전압 생성회로.
  6. 제 5 항에 있어서, 상기 펄스신호의 펄스는 상기 인에이블신호가 인에이블되는 구간에서 생성되는 내부전압 생성회로.
  7. 제 4 항에 있어서, 상기 구동소자는 상기 구동신호와 접지전압 사이에 연결되어, 상기 풀다운신호에 응답하여 턴온되는 MOS 트랜지스터인 내부전압 생성회로.
  8. 제 1 항에 있어서, 상기 내부전압이 상기 목표레벨 이상인 경우 상기 구동신호를 제2 레벨로 구동하는 초기구동종료부를 더 포함하는 내부전압 생성회로.
  9. 제 8 항에 있어서, 상기 초기구동종료부는
    제1 및 제2 인에이블신호를 입력받아 스위치신호를 생성하는 스위치신호 생성부;
    상기 내부전압을 전압분배하여 분배전압을 생성하는 전압분배부; 및
    상기 분배전압과 기준전압을 비교하여 상기 구동신호를 상기 제2 레벨로 구동하는 비교부를 포함하는 내부전압 생성회로.
  10. 제 9 항에 있어서, 상기 스위치신호는 상기 제1 인에이블신호가 인에이블되는 경우 인에이블되고, 상기 제2 인에이블신호가 인에이블되는 경우 디스에이블되는 내부전압 생성회로.
  11. 제 10 항에 있어서, 상기 제1 인에이블신호는 상기 초기구동부의 구동이 개시되고 소정 구간이 경과된 후 인에이블되고, 상기 제2 인에이블신호는 상기 비교구동부의 구동이 개시되고 소정 구간이 경과된 후 인에이블되는 내부전압 생성회 로.
  12. 제 9 항에 있어서, 상기 비교부는 상기 내부전압이 상기 기준전압과 동일한 레벨인 경우 상기 구동신호를 상기 외부전압으로 설정된 상기 제2 레벨로 구동하는 내부전압 생성회로.
  13. 제 8 항에 있어서, 상기 비교구동부는
    상기 내부전압을 전압분배하여 분배전압을 생성하는 전압분배부; 및
    인에이블신호에 응답하여 상기 분배전압과 기준전압을 비교하여 상기 구동신호를 구동하는 비교부를 포함하는 내부전압 생성회로.
  14. 제 13 항에 있어서, 상기 인에이블신호는 상기 초기구동부 및 상기 초기구동종료부의 구동이 개시되고 소정 구간 경과 후 인에이블되는 내부전압 생성회로.
  15. 스텐바이모드에서 내부전압을 생성하는 제1 내부전압생성부; 및
    액티브모드에서 구동신호에 의해 내부전압을 구동하되, 액티브모드 진입 후 소정 구간동안 상기 구동신호를 제1 레벨로 구동하여 상기 내부전압을 목표레벨로 설정하고, 상기 내부전압을 상기 목표레벨로 유지하는 제2 내부전압생성부를 포함하는 내부전압 생성회로.
  16. 제 15 항에 있어서, 상기 제2 내부전압생성부는
    액티브신호를 입력받아 제1 내지 제4 인에이블신호를 생성하는 인에이블신호 생성부;
    상기 제1 인에이블신호에 응답하여 상기 구동신호를 상기 제1 레벨로 구동하는 초기구동부;
    상기 제2 및 제4 인에이블신호에 응답하여 상기 구동신호를 제2 레벨로 구동하는 초기구동종료부; 및
    상기 제3 인에이블신호에 응답하여 상기 내부전압을 상기 목표레벨로 유지하기 위해 상기 구동신호를 구동하는 비교구동부를 포함하는 내부전압 생성회로.
  17. 제 16 항에 있어서, 상기 인에이블신호 생성부는
    상기 액티브신호를 소정구간 지연시켜 상기 제1 인에이블신호를 생성하는 제1 인에이블신호 생성부;
    상기 제1 인에이블신호가 인에이블되고 소정 구간 경과 후 인에이블되는 상 기 제2 인에이블신호를 생성하는 제2 인에이블신호 생성부;
    상기 제2 인에이블신호가 인에이블되고 소정 구간 경과 후 인에이블되는 상기 제3 인에이블신호를 생성하는 제3 인에이블신호 생성부; 및
    상기 제2 인에이블신호가 인에이블되고 소정 구간 경과 후 인에이블되는 상기 제4 인에이블신호를 생성하는 제4 인에이블신호 생성부를 포함하는 내부전압 생성회로.
  18. 제 16 항에 있어서, 상기 초기구동부는
    상기 액티브신호에 응답하여, 상기 내부전압과 내부기준전압을 비교하여 비교신호를 생성하는 비교신호 생성부; 및
    상기 제1 인에이블신호에 응답하여, 상기 비교신호를 입력받아 상기 구동신호를 상기 제1 레벨로 구동하는 구동신호 구동부를 포함하는 내부전압 생성회로.
  19. 제 18 항에 있어서, 상기 구동신호 구동부는
    상기 제1 인에이블신호를 입력받아 펄스신호를 생성하는 펄스신호 생성부;
    상기 펄스신호에 응답하여 상기 비교신호를 버퍼링하여 풀다운신호로 전달하는 전달소자; 및
    상기 풀다운신호에 응답하여 상기 구동신호를 상기 제1 레벨로 구동하는 구 동소자를 포함하는 내부전압 생성회로.
  20. 제 19 항에 있어서, 상기 펄스신호의 펄스는 상기 제1 인에이블신호가 인에이블되는 구간에서 생성되는 내부전압 생성회로.
  21. 제 16 항에 있어서, 상기 초기구동종료부는
    제2 및 제4 인에이블신호를 입력받아 스위치신호를 생성하는 스위치신호 생성부;
    상기 내부전압을 전압분배하여 분배전압을 생성하는 전압분배부; 및
    상기 분배전압과 기준전압을 비교하여 상기 구동신호를 상기 제2 레벨로 구동하는 비교부를 포함하는 내부전압 생성회로.
  22. 제 21 항에 있어서, 상기 스위치신호는 상기 제2 인에이블신호가 인에이블되는 경우 인에이블되고, 상기 제4 인에이블신호가 인에이블되는 경우 디스에이블되는 내부전압 생성회로.
  23. 제 21 항에 있어서, 상기 비교부는 상기 내부전압이 상기 기준전압과 동일한 레벨인 경우 상기 구동신호를 외부전압으로 설정된 상기 제2 레벨로 구동하는 내부전압 생성회로.
  24. 제 16 항에 있어서, 상기 비교구동부는
    상기 내부전압을 전압분배하여 분배전압을 생성하는 전압분배부; 및
    상기 제3 인에이블신호에 응답하여 상기 분배전압과 기준전압을 비교하여 상기 구동신호를 구동하는 비교부를 포함하는 내부전압 생성회로.
  25. 제 24 항에 있어서, 상기 제3 인에이블신호는 상기 초기구동부 및 상기 초기구동종료부의 구동이 개시되고 소정 구간 경과 후 인에이블되는 내부전압 생성회로.
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