KR100728975B1 - 반도체 메모리 장치의 내부 전위 발생 회로 - Google Patents

Abstract

본 발명은 셀프 리프레쉬 동작일 때 전원 전위 또는 코어 전위의 레벨 변동에 따른 불필요한 전류 소모를 줄이기 위한 반도체 메모리 장치의 내부 전위 발생 회로를 개시한다. 이 회로는, 전원 전위(VCC)를 일정한 저항비로 분배하여 설계자가 정한 타겟 레벨을 갖는 기준 전위(ref1)를 발생시키며, 기준 전위(ref1)의 레벨 변동에 따라 전위 레벨이 달라지는 구동 신호(ndrv1) 및 구동 신호(pdrv1)를 출력하는 발생부(110); 셀프 리프레쉬 동작 때 발생하는 셀프 리프레쉬 신호(serf)에 의해 NMOS 구동 신호(ndrv1)의 전위를 상승시키고, PMOS 구동 신호(pdrv1)의 전위를 하강시키는 조절부(120); 및 NMOS 및 PMOS 구동 신호(ndrv1,pdrv1)에 의해 전원 전위(VCC)와 접지 전위(VSS) 중 하나를 선택적으로 공급하여, 전원 전위(VCC)와 접지 전위(VSS)의 중간 레벨을 갖는 내부 전위(VOUT)를 출력하는 구동부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 내부 전위 발생 회로{INTERNAL VOLTAGE GENERATION CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래 기술에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 회로도.

도 2는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 회로도.

도 3은 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 회로도.

도 4a 내지 도 4g는 본 발명의 제 3 내지 제 9 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로에서 발생부(310a~310g) 및 조절부(320)를 나타내는 회로도.

도 5a 및 도 5b는 본 발명의 제 10 내지 제 11 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로에서 구동부(330a,330b)를 나타내는 회로도.

도 6은 종래 기술에 따른 반도체 메모리 장치의 내부 전위 발생 회로와 본 발명의 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 데드 존을 비교하기 위한 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

110 : 발생부 120 : 조절부

130 : 구동부

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 셀프 리브레쉬 동작일 때, 데드 존을 증가시켜 불필요한 전류 소모를 감소시킬 수 있는 반도체 메모리 장치의 내부 전위 발생 회로에 관한 것이다.

일반적으로, 디램(DRAM)에서 비트라인을 프리차지시키기 위한 비트라인 프리차지 전위(VBLP)는 메모리 셀에 저장되는 하이 레벨의 전위를 갖는 데이터 신호와 로우 레벨의 전위를 갖는 데이터 신호의 중간 전위, 즉, 반도체 메모리 셀에 저장되는 전위(VCORE)의 반에 해당하는 전위 레벨을 갖는다. 이와 같이, 비트라인 프리차지 전위(VBLP)가 반도체 메모리 셀에 저장되는 전위(VCORE)의 반, 요컨데, 1/2 코어 전위(VCORE/2)에 해당하는 전위레벨을 갖는 이유는, 이퀄라이즈(Equalize) 동작에서 전력의 소모를 최소화하기 위함이다.

또한, 셀 플레이트 전위(VCP)는 메모리 셀 캐패시터의 기준 단자에 연결되는 전위이다. 이러한 셀 플레이트 전위(VCP)는 비트라인 프리차지 전위(VBLP)와 마찬가지로 1/2 코어 전위(1/2*VCORE)에 해당하는 전위 레벨을 가진다. 이와 같이, 셀 플레이트 전위(VCP)가 1/2 코어 전위(1/2*VCORE)에 해당하는 전위 레벨을 갖는 이 유는, 메모리 셀에 저장되는 데이터 전위와 무관하게 셀 캐패시터 양단에 1/2 코어 전위(1/2*VCORE)를 걸리게 함으로써, 메모리 셀 캐패시터의 신뢰성을 확보하기 위함이다.

도 1은 종래 기술에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 회로도로서, 비트라인 프리차지(Bit Line Pre-charge) 전위(VBLP) 또는 셀 플레이트(Cell Plate) 전위(VCP)를 출력하기 위한 내부 전위 발생 회로이다.

도시된 바와 같이, 종래 기술에 따른 반도체 메모리 장치의 내부 전위 발생 회로는 PMOS 트랜지스터(P1), NMOS 트랜지스터(N1), PMOS 트랜지스터(P2), 및 NMOS 트랜지스터(N2)에 의해 노드(n1)와 노드(n2)가 일정한 저항비로 형성된다. 또한, NMOS 트랜지스터(N3)는 NMOS 트랜지스터(N3)의 게이트 단자와 노드(n1)가 연결되어 풀 업(Pull Up) 기능을 하고, PMOS 트랜지스터(P3)는 PMOS 트랜지스터(P3)의 게이트 단자가 노드(n2)와 연결되므로, PMOS 트랜지스터(P3)가 풀 다운(Pull Down) 기능을 한다.

이와 같은 구성을 갖는 종래 기술에 따른 반도체 메모리 장치의 내부 전위 발생 회로는 좁은 범위의 대드 존(Dead Zone)을 가지므로, 셀프 리프레쉬(Self Refresh) 동작에서 전류를 많이 소모하는 문제점이 있다. 여기서, 대드 존은 설계자가 정한 타겟 레벨(Target Level) 부근에서 드라이브(Drive) 동작을 할 필요가 없는 곳을 의미한다.

즉, 비트라인 프리차지 전위(VBLP) 또는 셀 플레이트 전위(VCP)가 대드 존을 벗어날 경우, 반도체 메모리 장치의 내부 전위 발생 회로는 전원 전원(VCC) 또는 코어 전원(VCORE)에서 접지 전원(VSS)으로 전류 경로(Current Path)를 형성시키므로, 셀프 리프레쉬 동작에서 전류를 많이 소모하는 문제점이 있다.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 셀프 리프레쉬 동작에서 전류의 소모를 줄이기 위한 반도체 메모리 장치의 내부 전위 발생 회로를 제공함에 있다.

상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 반도체 메모리 장치의 내부 전위 발생 회로가 제공되며: 이 회로는, 제 1 전위를 일정한 저항비로 분배하여 설계자가 정한 타겟 레벨을 갖는 기준 전위를 발생시키고, 상기 기준 전위의 레벨 변동에 따라 전위 레벨이 달라지는 제 1 및 제 2 구동 신호를 출력하는 발생부; 셀프 리프레쉬 동작 때 인에이블되는 셀프 리프레쉬 신호가 디스에이블 될 때 상기 제 1 구동 신호의 전위를 상승시키고, 상기 제 2 구동 신호의 전위를 하강시키는 조절부; 및 상기 제 1 및 제 2 구동 신호에 의해 상기 제 1 전위와 제 2 전위 중 하나를 선택적으로 공급하여, 상기 제 1 전위와 상기 제 2 전위의 중간 레벨을 갖는 내부 전위를 출력하는 구동부;를 포함하는 것을 특징으로 한다.

상기 구성에서, 상기 제 1 전위는 코어 전위와 전원 전위 중 하나이고, 상기 제 2 전위는 접지 전위인 것이 바람직하다.

상기 구성에서, 상기 발생부는, 상기 제 1 전위와 상기 제 1 구동 신호 사이에 연결되어 저항으로 동작하는 제 1 트랜지스터; 상기 제 1 구동 신호와 상기 기 준 전위 사이에 연결되어 다이오드로 동작하는 제 2 트랜지스터; 상기 기준 전위와 상기 제 2 구동 신호 사이에 연결되어 다이오드로 동작하는 제 3 트랜지스터; 상기 제 2 구동 신호와 상기 제 2 전위 사이에 연결되어 저항으로 동작하는 제 4 트랜지스터;를 포함하며, 상기 제 1 및 제 2 트랜지스터 그리고 제 3 및 제 4 트랜지스터의 사이 노드에서 상기 제 1 및 제 2 구동 신호를 각각 출력하는 것이 바람직하다.

상기 구성에서, 상기 조절부는, 상기 제 1 전위와 상기 제 1 구동 신호 사이에 연결되어, 상기 셀프 리프레쉬 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터; 상기 셀프 리프레쉬 신호를 반전하는 인버터; 및 상기 제 2 전위와 상기 제 2 구동 신호 사이에 연결되어, 상기 인버터의 출력신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터;를 포함하는 것이 바람직하다.

상기 구성에서, 상기 셀프 리프레쉬 신호가 로우 레벨일 때, 상기 제 1 및 제 2 트랜지스터는 턴 온되는 것이 바람직하다.

상기 구성에서, 상기 구동부는, 상기 제 1 전위와 상기 내부 전위 사이에 연결되어, 상기 제 1 구동 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터와, 상기 제 2 전위와 상기 내부 전위 사이에 연결되어, 상기 제 2 구동 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터를 포함하는 것이 바람직하다.

상기한 바와 같은 목적을 달성하기 위해 본 발명의 다른 일면에 따라, 반도체 메모리 장치의 내부 전위 발생 회로가 제공되며: 이 회로는, 제 1 전위를 일정한 저항비로 분배하여 설계자가 정한 타겟 레벨을 갖는 기준 전위를 발생시키고, 상기 기준 전위의 레벨 변동에 따라 전위 레벨이 달라지는 제 1 및 제 2 구동 신호를 출력하는 발생부; 셀프 리프레쉬 동작 때 인에이블되는 셀프 리프레쉬 신호가 인에이블 될 때 상기 제 1 구동 신호의 전위를 상승시키고, 상기 제 2 구동 신호의 전위를 하강시키는 조절부; 및 상기 제 1 및 제 2 구동 신호에 의해 상기 제 1 전위와 제 2 전위 중 하나를 선택적으로 공급하여, 상기 제 1 전위와 상기 제 2 전위의 중간 레벨을 갖는 내부 전위를 출력하는 구동부;를 포함하는 것을 특징으로 한다.

상기 구성에서, 상기 제 1 전위는 코어 전위와 전원 전위 중 하나이고, 상기 제 2 전위는 접지 전위인 것이 바람직하다.

상기 구성에서, 상기 발생부는, 상기 제 1 전위를 일정한 저항비로 분배하여 상기 기준 전위를 출력하는 전위 분배 수단; 상기 기준 전위를 입력받아 일정한 전류가 흐르게 하기 위한 제 1 및 제 2 바이어스 전위를 출력하는 바이어스 전위 발생 수단; 상기 기준 전위를 입력받아, 상기 기준 전위보다 NMOS 트랜지스터의 문턱 전위만큼 높은 전위 레벨을 갖는 제 1 게이트 전위와, 상기 기준 전위보다 PMOS 트랜지스터의 문턱 전위만큼 낮은 전위 레벨을 갖는 제 2 게이트 전위를 출력하는 게이트 전위 발생 수단; 및 상기 제 1 및 제 2 바이어스 전위와 상기 제 1 및 제 2 게이트 전위를 입력받아, 상기 제 1 및 제 2 구동 전위를 출력하는 구동 조절 수단;을 포함하는 것이 바람직하다.

상기 구성에서, 상기 전위 분배 수단은, 상기 제 1 전위와 상기 기준 전위 사이에 직렬 연결되는 제 1 트랜지스터 및 제 1 저항과, 상기 제 2 전위와 상기 기 준 전위 사이에 직렬 연결되는 제 2 저항 및 제 2 트랜지스터를 포함하는 것이 바람직하다.

상기 구성에서, 상기 바이어스 전위 발생 수단은, 상기 제 1 전위와 제 1 노드 사이에 연결되어, 상기 기준 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터; 상기 제 1 노드와 상기 제 2 바이어스 사이에 연결되어, 상기 제 1 노드의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터; 상기 제 2 바이어스와 상기 제 2 전위 사이에 연결되어, 상기 제 2 노드의 전위 레벨에 따라 턴 온 여부가 결정되는 제 3 트랜지스터; 상기 제 1 전위와 상기 제 1 바이어스 사이에 연결되어, 상기 제 1 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 4 트랜지스터; 상기 제 2 바이어스와 상기 제 2 전위 사이에 직렬 연결된 제 5 및 제 6 트랜지스터; 상기 제 1 전위와 상기 제 1 게이트 전위 사이에 연결되어, 상기 제 1 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 7 트랜지스터; 및 상기 제 2 게이트 전위와 상기 제 2 전위 사이에 연결되어, 상기 제 2 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 8 트랜지스터;를 포함하는 것이 바람직하다.

상기 구성에서, 상기 게이트 전위 발생 수단은, 상기 제 1 게이트 전위와 상기 제 1 노드 사이에 연결된 제 9 트랜지스터와, 상기 제 2 게이트 전위와 상기 제 1 노드 사이에 연결된 제 10 트랜지스터를 포함하는 것이 바람직하다.

상기 구성에서, 상기 구동 조절 수단은, 상기 제 1 전위와 상기 제 1 구동 전위 사이에 연결되어, 상기 제 1 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터; 상기 제 1 구동 전위와 상기 내부 전위 사이에 연결되어, 상기 제 1 게이트 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터; 상기 내부 전위와 상기 제 2 구동 전위 사이에 연결되어, 상기 제 2 게이트 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 3 트랜지스터; 및 상기 제 2 구동 전위와 상기 제 2 전위 사이에 연결되어, 상기 제 2 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 4 트랜지스터;를 포함하는 것이 바람직하다.

상기 구성에서, 상기 조절부는, 상기 셀프 리프레쉬 신호를 반전하는 인버터; 상기 제 1 전위와 상기 제 2 구동 전위 사이에 연결되어, 상기 인버터의 출력 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터; 및 상기 제 2 구동 신호와 상기 제 2 전위 사이에 연결되어, 상기 셀프 리프레쉬 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터;를 포함하는 것이 바람직하다.

상기 구성에서, 상기 구동부는, 상기 제 1 전위와 상기 내부 전위 사이에 연결되어, 상기 제 1 구동 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터와, 상기 내부 전위와 상기 제 2 전위 사이에 연결되어, 상기 제 2 구동 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터를 포함하는 것이 바람직하다.

상기한 바와 같은 목적을 달성하기 위해 본 발명의 또 다른 일면에 따라, 반도체 메모리 장치의 내부 전위 발생 회로가 제공되며: 이 회로는, 제 1 전위를 일정한 저항비로 분배하여 설계자가 정한 타겟 레벨을 갖는 기준 전위를 발생시키고, 상기 기준 전위의 레벨 변동에 따라 전위 레벨이 달라지는 제 1 내지 제 4 구동 신호를 출력하는 발생부; 셀프 리프레쉬 동작 때 인에이블되는 셀프 리프레쉬 신호가 디스에이블될 때, 상기 제 1 및 제 4 구동 신호를 각각 제어하는 조절부; 및 상기 제 1 내지 제 4 구동 신호에 의해 상기 제 1 전위와 제 2 전위 중 하나를 선택적으로 공급하여, 상기 제 1 전위와 상기 제 2 전위의 중간 레벨을 갖는 내부 전위를 출력하는 구동부;를 포함하는 것을 특징으로 한다.

상기 구성에서, 상기 제 1 전위는 코어 전위와 전원 전위 중 하나이고, 상기 제 2 전위는 접지 전위인 것이 바람직하다.

상기 구성에서, 상기 제 1 구동 신호는 상기 제 2 구동 신호보다 높은 전위 레벨을 가지고, 상기 제 3 구동 신호는 상기 제 4 구동 신호보다 낮은 전위 레벨을 가지는 것이 바람직하다.

상기 구성에서, 상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결된 다수의 저항으로 구성되는 것이 바람직하다.

상기 구성에서, 상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되며, 다이오드로 동작하는 다수의 NMOS 트랜지스터로 구성되는 것이 바람직하다.

상기 구성에서, 상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되며, 다이오드로 동작하는 다수의 PMOS 트랜지스터로 구성되는 것이 바람직하다.

상기 구성에서, 상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직 렬로 연결되는 다수의 저항과 다수의 NMOS 트랜지스터로 구성되는 것이 바람직하다.

상기 구성에서, 상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되는 다수의 저항과 다수의 PMOS 트랜지스터로 구성되는 것이 바람직하다.

상기 구성에서, 상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되며, 저항으로 동작하는 다수의 PMOS 트랜지스터로 구성되는 것이 바람직하다.

상기 구성에서, 상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되며, 저항으로 동작하는 다수의 NMOS 트랜지스터로 구성되는 것이 바람직하다.

상기 구성에서, 상기 조절부는, 상기 제 1 구동 신호와 상기 제 2 구동 신호 사이에 연결되며, 상기 셀프 리프레쉬 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터; 상기 셀프 리프레쉬 신호를 반전하는 인버터; 및 상기 제 3 구동 신호와 상기 제 4 구동 신호 사이에 연결되며, 상기 인버터의 출력 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터;로 구성되는 것이 바람직하다.

상기 구성에서, 상기 구동부는 상기 제 1 및 제 2 구동 신호가 상승할 때, 상기 제 1 전위를 공급하여 상기 내부 전위를 출력하고, 상기 제 3 및 제 4 구동 신호가 하강할 때, 상기 제 2 전위를 공급하여 상기 내부 전위를 출력하는 것이 바 람직하다.

상기 구성에서, 상기 구동부는 셀프 리프레쉬로 동작할 때, 상기 제 2 및 제 3 구동 신호를 입력받아 내부 전위를 출력하는 것이 바람직하다.

(실시 예)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상술하기로 한다.

도 2는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 회로도이다.

도시된 바와 같이, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로는 전원 전위(VCC)를 일정한 저항비로 분배하여 설계자가 정한 타겟 레벨을 갖는 기준 전위(ref1)를 발생시키며, 기준 전위(ref1)의 레벨 변동에 따라 전위 레벨이 달라지는 구동 신호(ndrv1) 및 구동 신호(pdrv1)를 출력하는 발생부(110); 셀프 리프레쉬 동작 때 인에이블되는 셀프 리프레쉬 신호(serf)에 의해 NMOS 구동 신호(ndrv1)의 전위를 상승시키고, PMOS 구동 신호(pdrv1)의 전위를 하강시키는 조절부(120); 및 NMOS 및 PMOS 구동 신호(ndrv1,pdrv1)에 의해 전원 전위(VCC)와 접지 전위(VSS) 중 하나를 선택적으로 공급하여, 전원 전위(VCC)와 접지 전위(VSS)의 중간 레벨을 갖는 내부 전위(VOUT)를 출력하는 구동부(130);를 포함한다.

여기서, 전원 전위(VCC)는 코어 전위(VCORE) 등으로 대체할 수 있으며, 내부 전위(VOUT)는 비트라인 프리차지 전위(VBLP) 또는 셀 플레이트 전위(VCP) 등으로 사용될 수 있다.

이러한 구성을 갖는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 상세 구조 및 동작을 살펴보면 아래와 같다.

우선, 발생부(110)는 전원 전원(VCC)과 접지 전원(VSS) 사이에 PMOS 트랜지스터(P4), NMOS 트랜지스터형 다이오드(N4), PMOS 트랜지스터형 다이오드(P5), 및 NMOS 트랜지스터(N5)가 직렬로 연결된다.

여기서, PMOS 트랜지스터(P4)의 게이트에는 접지 전위(VSS)가 바이어스되고, NMOS 트랜지스터(N5)의 게이트에는 전원 전위(VCC)가 바이어스된다.

이와 같이, 발생부(110)는 NMOS 트랜지스터형 다이오드(N4)와 PMOS 트랜지스터형 다이오드(P5) 사이 노드에 기준 전위(ref)를 발생시키는 동시에 노드(n1,n2)에서 NMOS 및 PMOS 구동 신호(ndrv1,pdrv1)를 각각 출력한다. 여기서, 기준 전위(ref1)는 전원 전위(VCC)를 일정한 저항비로 분배한 값이다.

다음, 조절부(120)는 셀프 리프레쉬 신호(sref)에 의해 턴 온 여부가 결정되는 PMOS 트랜지스터(P6), 셀프 리프레쉬 신호(sref)를 반전하는 인버터(INV1), 및 반전된 셀프 리프레쉬 신호(srefb)에 의해 턴 온 여부가 결정되는 NMOS 트랜지스터(N6)로 구성된다.

여기서, PMOS 트랜지스터(P6)는 셀프 리프레쉬 신호(sref)의 상태에 따라 전원 전위(VCC)를 노드(n1)에 공급하는 것을 스위칭한다. 또한, NMOS 트랜지스터(N6)는 셀프 리프레쉬 신호(sref)의 상태에 따라 접지 전위(VSS)를 노드(n2)에 공급하는 것을 스위칭한다.

이와 같이, 조절부(120)는 반도체 메모리가 셀프 리프레쉬로 동작할 때, 셀프 리프레쉬 신호(sref)에 의해 PMOS 트랜지스터(P6)가 턴 오프되어, 전원(VCC) 전위가 노드(n1)에 공급되는 것을 차단한다.

또한, 조절부(120)는 반도체 메모리가 셀프 리프레쉬로 동작할 때, 반전된 셀프 리프레쉬 신호(srefb)에 의해 NMOS 트랜지스터(N6)가 턴 오프되어, 접지 전위(VSS)가 노드(n2)에 공급되는 것을 차단한다.

반대로, 조절부(120)는 반도체 메모리가 셀프 리프레쉬로 동작하지 않을 때, PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6)가 각각 턴 온 된다. 이에 따라, NMOS 구동 신호(ndrv1)는 전원 전위(VCC)에 의해 전위 레벨이 높아지고, 이와 동시에 PMOS 구동 신호(pdrv1)는 접지 전위(VSS)에 의해 전위 레벨이 낮아진다.

그러므로, 반도체 메모리가 셀프 리프레쉬로 동작할 때, 셀프 리프레쉬 신호(sref)에 의해 PMOS 트랜지스터(P6)와 NMOS 트랜지스터(N6)가 턴 오프된 상태에서, NMOS 구동 신호(ndrv1)는 셀프 리프레쉬 동작이 아닐 때에 비해 셀프 리프레쉬 동작일 때 상대적으로 전위가 낮아지고, 이와 반대로, PMOS 구동 신호(pdrv1)는 셀프 리프레쉬 동작이 아닐 때에 비해 셀프 리프레쉬 동작일 때 상대적으로 전위가 높아진다.

다음, 구동부(130)는 전원 전원(VCC)과 접지 전원(VSS) 사이에 직렬 연결된 NMOS 트랜지스터(N7)와 PMOS 트랜지스터(P7)로 구성되며, NMOS 트랜지스터(N7)와 PMOS 트랜지스터(P7) 사이의 출력 노드(out1)를 통하여 내부 전위(VOUT)를 출력한다.

여기서, NMOS 트랜지스터(N7)는 NMOS 구동 신호(ndrv1)에 의해 턴 온 여부가 결정되고, PMOS 트랜지스터(P7)는 PMOS 구동 신호(pdrv1)에 의해 턴 온 여부가 결정된다.

이와 같이, 구동부(130)는 내부 전위(VOUT)가 기준 전위(ref1)보다 낮아지면, NMOS 트랜지스터(N7)가 턴 온되어, 내부 전위(VOUT)가 기준 전위(ref1)로 될 때까지 출력 노드(out1)의 전위를 높여준다.

또한, 구동부(130)는 내부 전위(VOUT)가 기준 전위(ref1)보다 높아지면, PMOS 트랜지스터(P7)가 턴 온되어, 내부 전위(VOUT)가 기준 전위(ref1)로 될 때까지 출력 노드(out1)의 전위를 낮추어준다.

이상에서 살펴본 바와 같이, 본 발명의 제 1 실시 예에 따른 반도체 메모리의 내부 전위 발생 회로는 셀프 리프레쉬로 동작하지 않을 때에 비해, 셀프 리프레쉬로 동작할 때 조절부(120)를 통하여 NMOS 구동 신호(ndrv1)의 전위 레벨을 낮추어 주는 동시에 PMOS 구동 신호(pdrv1)의 전위 레벨을 높여주므로, 출력 노드(out1)의 전원(VCC) 전위가 일정 수준까지 변동하더라도 NMOS 트랜지스터(N7)와 PMOS 트랜지스터(P7)가 턴 온되지 않는다.

따라서, 본 발명의 제 1 실시 예에 따른 반도체 메모리의 내부 전위 발생 회로는 셀프 리프레쉬로 동작하지 않을 때에 비해 셀프 리프레쉬로 동작할 때, 조절부(120)를 통하여 대드 존의 범위를 넓혀주므로, 전원 전위 전위의 레벨 변동에 따른 전류 소모를 감소시킬 수 있는 효과가 있다.

도 3은 본 발명의 제 2 실시 예에 따른 반도체 메모리의 내부 전위 발생 회 로의 회로도이다.

도시된 바와 같이, 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로는 코어 전위(VCORE)를 일정한 저항비로 분배하여 설계자가 정한 타겟 레벨을 갖는 기준 전위(ref2)를 출력하는 전위 분배부(210); 기준 전위(ref2)를 입력받아 일정한 전류가 흐르게 하기 위한 PMOS 및 NMOS 바이어스 전위(pbias,nbias)를 출력하는 바이어스 전위 발생부(220); 기준 전위(ref2)를 입력받아, 기준 전위(ref2)보다 NMOS 트랜지스터의 문턱 전위만큼 높은 전위 레벨을 갖는 NMOS 게이트 전위(ngate)와, 기준 전위(ref2)보다 PMOS 트랜지스터의 문턱 전위만큼 낮은 전위 레벨을 갖는 PMOS 게이트 전위(pgate)를 출력하는 게이트 전위 발생부(230); PMOS 및 NMOS 바이어스 전위(pbias,nbias)와 NMOS 및 PMOS 게이트 전위(ngate,pgate)를 입력받아, PMOS 및 NMOS 구동 전위(pdrv2,ndrv2)를 출력하는 구동 조절부(240); 셀프 리프레쉬 동작 때 인에이블되는 셀프 리프레쉬 신호(serf2)에 의해 PMOS 및 NMOS 구동 전위(pdrv2,ndrv2)의 전위를 각각 조절하는 조절부(250); 및 PMOS 및 NMOS 구동 전위(pdrv2,ndrv2)에 의해 코어(VCORE) 전위와 접지(VSS) 전위 중 하나를 선택적으로 공급하여, 코어 전위(VCORE)와 접지 전위(VSS)의 중간 레벨을 갖는 내부 전위(VOUT)를 출력하는 구동부(260)를 포함한다.

여기서, 코어 전위(VCORE)는 전원(VCC,VDD) 전위 등으로 대체할 수 있으며, 내부 전위(VOUT)는 비트라인 프리차지 전위(VBLP) 또는 셀 플레이트 전위(VCP) 등으로 사용될 수 있다.

이러한 구성을 갖는 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 상세 구조 및 동작을 살펴보면 아래와 같다.

우선, 전위 분배부(210)는 코어 전원(VCORE)과 접지(VSS) 사이에 PMOS 트랜지스형 다이오드(P8), 저항(R1), 저항(R2), 및 PMOS 트랜지스터형 다이오드(P9)가 직렬로 연결되어 구성된다.

여기서, 전위 분배부(210)는 PMOS 트랜지스형 다이오드(P8), 저항(R1), 저항(R2), 및 PMOS 트랜지스터형 다이오드(P9)를 통하여 노드(n3)로 기준 전위(ref2)를 출력한다.

다음, 바이어스 전위 발생부(220)는 코어 전원(VCORE)과 노드(n4) 사이에 연결된 PMOS 트랜지스터(P10), 노드(n4)와 노드(n5) 사이에 연결된 NMOS 트랜지스터(N8), 노드(n5)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N9), 코어 전원(VCORE)과 노드(n6) 사이에 연결된 PMOS 트랜지스터(P11), 노드(n6)와 NMOS 트랜지스터(N11) 사이에 연결된 NMOS 트랜지스터(N10), NMOS 트랜지스터(N10)와 접지(VSS) 사이에 연결된 NMOS 트랜지스터(N11), 및 코어 전원과(VCORE) 노드(n7) 사이에 연결된 PMOS 트랜지스터(P12), 노드(n8)와 접지(VSS) 전위 사이에 연결된 NMOS 트랜지스터(N12)로 구성된다.

여기서, PMOS 트랜지스터(P10)의 게이트에는 기준 전위(ref2)가 입력되고, NMOS 트랜지스터(N8)와 NMOS 트랜지스터(N10)의 게이트는 노드(n4)와 연결된다. 또한, NMOS 트랜지스터(N9), NMOS 트랜지스터(N11), 및 NMOS 트랜지스터(N12)의 게이트는 노드(n5)와 연결된다. 그리고, PMOS 트랜지스터(P11)와 PMOS 트랜지스터(P12)의 게이트는 노드(n6)와 연결된다.

이와 같이, 바이어스 전위 발생부(220)는 커런트 미러(current mirror) 구조를 갖는 다수의 NMOS 트랜지스터(N8~N12)을 통하여 노드(n4), 노드(n5), 노드(n6), 및 노드(n8)에 동일한 전류를 흘려보낸다. 또한, 바이어스 전위 발생부(220)는 커런트 미러 구조를 갖는 다수의 PMOS 트랜지스터(P11,P12)을 통하여 노드(n6)와 노드(n7)에 동일한 전류를 흘려보낸다.

즉, 바이어스 전위 발생부(220)는 커런트 미러 구조를 갖는 다수의 NMOS 트랜지스터(N8~N12) 및 PMOS 트랜지스터(P11,P12)를 통하여 노드(n5)와 노드(n6)로 NMOS 바이어스 전위(nbias)와 PMOS 바이어스 전위(pbias)를 각각 출력한다.

다음, 게이트 전위 발생부(230)는 노드(n7)와 노드(n4) 사이에 연결된 NMOS 트랜지스터(N13)와, 노드(n4)와 노드(n8) 사이에 연결된 PMOS 트랜지스터(P13)로 구성된다.

여기서, NMOS 트랜지스터(N13)의 게이트는 노드(n7)와 연결되고, PMOS 트랜지스터(P13)의 게이트는 노드(n8)와 연결된다.

이와 같이, 게이트 전위 발생부(230)는 기준 전위(ref2)를 이용하여, 기준 전위(ref2)보다 NMOS 트랜지스터의 문턱(threshold) 전위만큼 높은 전위 레벨을 갖는 NMOS 게이트 전위(ngate)와, 기준 전위(ref2)보다 PMOS 트랜지스터의 문턱 전위만큼 낮은 전위 레벨을 갖는 PMOS 게이트 전위(pgate)를 출력한다.

다음, 구동 조절부(240)는 코어 전원(VCORE)과 노드(n9) 사이에 연결된 PMOS 트랜지스터(P14), 노드(n9)와 출력 노드(out2) 사이에 연결된 NMOS 트랜지스터(N14), 출력 노드(out2)와 노드(n10) 사이에 연결된 PMOS 트랜지스터(P15), 및 노 드(n10)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N15)로 구성된다.

여기서, PMOS 트랜지스터(P14)의 게이트에는 PMOS 바이어스 전위(pbias)가 입력되고, NMOS 트랜지스터(N14)의 게이트에는 NMOS 게이트 전위(ngate)가 입력된다. 또한, PMOS 트랜지스터(P15)의 게이트에는 PMOS 게이트 전위(pgate)가 입력되고, NMOS 트랜지스터(N15)의 게이트에는 NMOS 게이트 전위(ngate)가 입력된다.

이와 같이, 구동 조절부(240)는 PMOS 트랜지스터(P14)와 NMOS 트랜지스터(N14)를 통하여 노드(n9)로 PMOS 구동 전위(pdrv2)를 출력하는 동시에, PMOS 트랜지스터(P15)와 NMOS 트랜지스터(N15)를 통하여 노드(n10)로 NMOS 구동 전위(ndrv2)를 출력한다.

즉, 구동 조절부(240)는 PMOS 및 NMOS 바이어스 전위(pbias,nbias)와 NMOS 및 PMOS 게이트 전위(ngate,pgate)를 입력받아, PMOS 트랜지스터(P17)를 제어하기 위한 PMOS 구동 전위(pdrv2)와 NMOS 트랜지스터(N17)를 제어하기 위한 NMOS 구동 전위(ndrv2)를 출력한다.

다음, 조절부(250)는 셀프 리프레쉬 신호(sref)를 입력받는 인버터(INV2), 코어 전원(VCORE)과 노드(n9) 사이에 연결된 PMOS 트랜지스터(P16), 및 노드(n10)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N16)로 구성된다.

여기서, PMOS 트랜지스터(P16)의 게이트에는 인버터(INV2)에 의해 반전된 셀프 리프레쉬 신호(srefb)가 입력되고, NMOS 트랜지스터(N16)의 게이트에는 셀프 리프레쉬 신호(sref)가 입력된다.

이와 같이, 조절부(250)는 반도체 메모리가 셀프 리프레쉬로 동작할 때, 반 전된 셀프 리프레쉬 신호(srefb)에 의해 PMOS 트랜지스터(P16)를 턴 온시켜, PMOS 구동 신호(pdrv2)의 전위를 높여준다.

또한, 조절부(250)는 반도체 메모리가 셀프 리프레쉬로 동작할 때, 셀프 리프레쉬 신호(sref)에 의해 NMOS 트랜지스터(N16)를 턴 오프시켜, NMOS 구동 신호(ndrv2)의 전위를 낮추어준다.

다음, 구동부(260)는 코어 전원(VCORE)과 출력 노드(out2) 사이에 연결된 PMOS 트랜지스터(P17)와, 출력 노드(out2)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N17)로 구성된다.

여기서, PMOS 트랜지스터(P17)의 게이트에는 노드(n9)를 통하여 PMOS 구동 신호(pdrv2)가 입력되고, NMOS 트랜지스터(N17)의 게이트에는 노드(n10)를 통하여 NMOS 구동 신호(ndrv2)가 입력된다.

이와 같이, 구동부(260)는 내부 전위(VOUT)가 기준 전위(ref2)보다 낮아지면, PMOS 트랜지스터(P17)가 턴 온되어, 내부 전위(VOUT)가 기준 전위(ref2)로 될 때까지 출력 노드(out2)의 전위를 높여준다.

또한, 구동부(260)는 내부 전위(VOUT)가 기준 전위(ref2)보다 높아지면, NMOS 트랜지스터(N17)가 턴 온되어, 내부 전위(VOUT)가 기준 전위(ref2)로 될 때까지 출력 노드(out2)의 전위를 낮추어준다.

이상에서 살펴본 바와 같이, 본 발명의 제 2 실시 예에 따른 반도체 메모리의 내부 전위 발생 회로는 셀프 리프레쉬로 동작할 때, PMOS 구동 신호(pdrv2)의 전위를 높여주는 동시에 NMOS 구동 신호(ndrv2)의 전위를 낮추어준다.

다시 말해, 본 발명의 제 2 실시 예에 따른 반도체 메모리의 내부 전위 발생 회로는 셀프 리프레쉬로 동작할 때, 조절부(250)를 통하여 데드 존을 증가시켜 준다.

이에 따라, 본 발명의 제 2 실시 예에 따른 반도체 메모리의 내부 전위 발생 회로는 셀프 리프레쉬로 동작할 때, 코어 전위(VCORE)의 전위 레벨 상승 또는 하강에 따른 PMOS 및 NMOS 트랜지스터(P17,N17)의 턴 온 시기를 늦추어준다.

따라서, 본 발명의 제 2 실시 예에 따른 반도체 메모리의 내부 전위 발생 회로는 셀프 리프레쉬로 동작할 때, 조절부(250)를 통하여 데드 존을 증가시켜줌으로써, 코어 전위(VCORE)의 레벨 변동에 따른 전류 소모를 감소시키는 효과가 있다.

도 4a 내지 도 4g는 본 발명의 제 3 내지 제 9 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 회로도로서, 설계자가 정한 타겟 레벨을 갖는 기준 전위(hf)를 출력하고 데드 존을 형성하는 발생부(310a~310g) 및 조절부(320)를 나타내는 회로도이다. 여기서, 전원 전위(VDD)는 코어 전위(VCORE) 등으로 대체할 수 있다.

참고로, 도 4a 내지 도 4g의 도면 부호 'N ea'는 다수의 동일 소자가 생략된 것을 나타낸다.

도 4a에 도시된 바와 같이, 발생부(310a)는 전원 전원(VDD)과 접지 전원(VSS) 사이에 직렬로 연결된 다수의 저항으로 구성되어, 기준 전위(hf)와 다수의 NMOS 구동 전위(hfuh,hfu,hfd,hfdl)를 출력한다.

도 4b에 도시된 바와 같이, 발생부(310b)는 전원 전원(VDD)과 접지 전원 (VSS) 사이에 직렬로 연결된 다수의 NMOS 트랜지스터로 구성되어, 기준 전위(hf)와 다수의 NMOS 구동 전위(hfuh,hfu,hfd,hfdl)를 출력한다. 여기서, 각각의 NMOS 트랜지스터는 게이트 단자와 드레인 단자가 서로 연결되어 다이오드로 동작한다.

도 4c에 도시된 바와 같이, 발생부(310c)는 전원 전원(VDD)과 접지 전원(VSS) 사이에 직렬로 연결된 다수의 PMOS 트랜지스형 다이오드로 구성되어, 기준 전위(hf)와 다수의 NMOS 구동 전위(hfuh,hfu,hfd,hfdl)를 출력한다.

도 4d에 도시된 바와 같이, 발생부(310d)는 전원 전원(VDD)과 접지 전원(VSS) 사이에 직렬로 연결된 다수의 NMOS 트랜지스터형 다이오드, 다수의 저항, 및 다수의 NMOS 트랜지스터형 다이오드로 구성되어, 기준 전위(hf)와 다수의 NMOS 구동 전위(hfuh,hfu,hfd,hfdl)를 출력한다.

도 4e에 도시된 바와 같이, 발생부(310e)는 전원 전원(VDD)과 접지 전원(VSS) 사이에 직렬로 연결된 다수의 PMOS 트랜지스형 다이오드, 다수의 저항, 및 다수의 PMOS 트랜지스터형 다이오드로 구성되어, 기준 전위(hf)와 다수의 NMOS 구동 전위(hfuh,hfu,hfd,hfdl)를 출력한다.

도 4f에 도시된 바와 같이, 발생부(310f)는 전원 전원(VDD)과 접지 전원(VSS) 사이에 직렬로 연결된 다수의 PMOS 트랜지스터로 구성되어, 기준 전위(hf)와 다수의 NMOS 구동 전위(hfuh,hfu,hfd,hfdl)를 출력한다. 여기서, 각각의 PMOS 트랜지스터의 게이트는 접지 전원(VSS)과 연결된다.

도 4g에 도시된 바와 같이, 발생부(310g)는 전원 전원(VDD)과 접지 전원(VSS) 사이에 직렬로 연결된 다수의 NMOS 트랜지스터로 구성되어, 기준 전위(hf)와 다수의 NMOS 구동 전위(hfuh,hfu,hfd,hfdl)를 출력한다. 여기서, 각각의 NMOS 트랜지스터의 게이트에는 전원 전위(VDD)가 입력된다.

이와 같이, 발생부(310a~310g)는 다수의 저항과 다수의 트랜지스터를 통하여 기준 전위(hf)와 다수의 NMOS 구동 전위(hfuh,hfu,hfd,hfdl)를 출력하며, 기준 전위(hf)와 다수의 NMOS 구동 전위(hfuh,hfu,hfd,hfdl)는 이후에 설명할 구동부(330a,330b)로 입력된다.

여기서, 기준 전위(hf)는 전원 전위(VDD)와 접지 전위(VSS)의 중간 레벨의 값을 갖는다. 또한, NMOS 구동 전위(hfuh,hfu)는 기준 전위(hf)보다 높은 레벨로서, 내부 전위(VOUT)가 NMOS 구동 전위(hfuh,hfu)보다 높으면 내부 전위(VOUT)에서 접지 전위(VSS)로 전류를 흐르게 하고, 내부 전위(VOUT)가 NMOS 구동 전위(hfuh,hfu)보다 낮으면 내부 전위(VOUT)에서 접지 전위(VSS)로 전류를 흐르지 않게 한다. 그리고, NMOS 구동 전위(hfd,hfdl)는 기준 전위(hf)보다 낮은 레벨로서, 내부 전위(VOUT)가 NMOS 구동 전위(hfd,hfdl)보다 낮으면 전원 전위(VDD)로부터 전류를 공급받고, 내부 전위(VOUT)가 NMOS 구동 전위(hfd,hfdl)보다 높으면 전원 전위(VDD)로부터 전류를 공급받지 않게 한다.

그리고, 도 4a 내지 도 4g에 도시된 바와 같이, 조절부(320)는 NMOS 구동 전위(hfuh)가 출력되는 노드와 NMOS 구동 전위(hfu)가 출력되는 노드 사이에 연결된 PMOS 트랜지스터(P17), 셀프 리프레쉬 신호(sref)를 입력받는 인버터(INV3), 및 NMOS 구동 전위(hfd)가 출력되는 노드와 NMOS 구동 전위(hfdl)가 출력되는 노드 사이에 연결된 NMOS 트랜지스터(N17)로 구성된다.

여기서, PMOS 트랜지스터(P17)의 게이트에는 셀프 리프레쉬 신호(sref)가 입력되고, NMOS 트랜지스터(N17)의 게이트에는 인버터(INV3)를 통하여 반전된 셀프 리프레쉬 신호(sref)가 입력된다.

이와 같이, 조절부(320)는 셀프 리프레쉬로 동작하지 않을 때 NMOS 구동 전위(hfuh,hfdl)를 출력하지 않고, 셀프 리프레쉬로 동작할 때 NMOS 구동 전위(hfuh,hfdl)를 출력한다.

따라서, 조절부(320)는 셀프 리프레쉬로 동작하지 않을 때에 비해 셀프 리프레쉬로 동작할 때, NMOS 구동 전위(hfuh,hfdl)를 출력하여 데드 존을 증가시켜줌으로써, 전원 전위(VDD)의 레벨 변동에 따른 전류 소모를 감소시키는 효과가 있다.

도 5a 및 도 5b는 본 발명의 제 10 및 제 11 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 회로도로서, 내부 전위(VOUT)를 출력하기 위한 구동부(330a,330b)를 나타내는 회로도이다. 여기서, 전원 전위(VDD)는 코어(VCORE) 전위 등으로 대체할 수 있으며, 내부 전위(VOUT)는 비트라인 프리차지 전위(VBLP) 또는 셀 플레이트 전위(VCP) 등으로 사용될 수 있다.

도 5a에 도시된 바와 같이, 구동부(330a)는 전원 전원(VDD)과 노드(n11) 사이에 연결된 PMOS 트랜지스터(P18), 노드(n11)와 공통 노드(comm1) 사이에 연결된 NMOS 트랜지스터(N18), 전원 전원(VDD)과 노드(n12) 사이에 연결된 PMOS 트랜지스터(P19), 노드(n12)와 공통 노드(comm1) 사이에 연결된 NMOS 트랜지스터(N19), 전원 전원(VDD)과 출력 노드(out3) 사이에 연결된 PMOS 트랜지스터(P20), 출력 노드(out3)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N20), 전원 전원(VDD)과 노드(n14) 사이에 연결된 PMOS 트랜지스터(P21), 노드(n14)와 공통 노드(comm1) 사이에 연결된 NMOS 트랜지스터(N21), 전원 전원(VDD)과 노드(n13) 사이에 연결된 PMOS 트랜지스터(P22), 노드(n13)와 공통 노드(comm1) 사이에 연결된 NMOS 트랜지스터(N22), 및 공통 노드(comm1)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N23)로 구성된다.

여기서, PMOS 트랜지스터(P18,P19)의 게이트는 노드(n12)와 연결되고, PMOS 트랜지스터(P20)의 게이트는 노드(n11)와 연결된다. 또한, NMOS 트랜지스터(N18)의 게이트에는 셀프 리프레쉬 동작일 때 NMOS 구동 신호(hfdl)가 입력되고 셀프 리프레쉬 동작이 아닐 때 NMOS 구동 신호(hfd)가 입력되고, NMOS 트랜지스터(N19,N21)의 게이트는 출력 노드(out3)와 연결된다. 아울러, NMOS 트랜지스터(N20)의 게이트는 노드(n13)와 연결되고, PMOS 트랜지스터(P21,P22)의 게이트는 노드(n14)와 연결된다. 그리고, NMOS 트랜지스터(N22)의 게이트에는 셀프 리프레쉬 동작일 때 NMOS 구동 신호(hfuh)가 입력되고 셀프 리프레쉬 동작이 아닐 때 NMOS 구동 신호(hfu)가 입력되고, NMOS 트랜지스터(N23)의 게이트에는 기준 전위(hf)가 입력된다.

또한, 도 5b에 도시된 바와 같이, 구동부(330b)는 전원 전원(VDD)과 노드(n15) 사이에 연결된 PMOS 트랜지스터(P23), 노드(n15)와 공통 노드(comm2) 사이에 연결된 NMOS 트랜지스터(N24), 전원 전원(VDD)과 노드(n16) 사이에 연결된 PMOS 트랜지스터(P24), 노드(n16)와 공통 노드(comm2) 사이에 연결된 NMOS 트랜지스터(N25), 전원 전원(VDD)과 출력 노드(out4) 사이에 연결된 PMOS 트랜지스터(P25), 출력 노드(out4)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N26), 전원 전원(VDD)과 노드(n18) 사이에 연결된 PMOS 트랜지스터(P26), 노드(n18)와 공통 노드(comm3) 사이에 연결된 NMOS 트랜지스터(N27), 전원 전원(VDD)과 노드(n17) 사이에 연결된 PMOS 트랜지스터(P27), 노드(n17)와 공통 노드(comm3) 사이에 연결된 NMOS 트랜지스터(N28), 공통 노드(comm2)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N29), 및 공통 노드(comm3)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N30)로 구성된다.

여기서, PMOS 트랜지스터(P23,P24)의 게이트는 노드(n16)와 연결되고, PMOS 트랜지스터(P25)의 게이트는 노드(n15)와 연결된다. 또한, NMOS 트랜지스터(N24)의 게이트에는 셀프 리프레쉬 동작일 때 NMOS 구동 신호(hfdl)가 입력되고 셀프 리프레쉬 동작이 아닐 때 NMOS 구동 신호(hfd)가 입력되고, NMOS 트랜지스터(N25,N27)의 게이트는 출력 노드(out4)와 연결된다. 아울러, NMOS 트랜지스터(N26)의 게이트는 노드(n17)와 연결되고, PMOS 트랜지스터(P26,P27)의 게이트는 노드(n18)와 연결된다. 그리고, NMOS 트랜지스터(N28)의 게이트에는 셀프 리프레쉬 동작일 때 NMOS 구동 신호(hfuh)가 입력되고 셀프 리프레쉬 동작이 아닐 때 NMOS 구동 신호(hfu)가 입력되고, NMOS 트랜지스터(N29.N30)의 게이트에는 기준 전위(hf)가 입력된다.

이와 같이, 구동부(330a,330b)는 내부 전위(VOUT)와 NMOS 구동 신호(hfd,hfdl)를 비교하여, 내부 전위(VOUT)가 NMOS 구동 신호(hfd,hfdl)보다 낮으면 노드(n11,n15)가 로우 레벨이 되어 PMOS 트랜지스터(P20,P25)를 구동시킨다. 이에 따라, 구동부(330a,330b)는 전원 전위(VDD)를 출력 노드(out3,out4)로 전달하여 내부 전위(VOUT)의 전위 레벨을 상승시킨다.

또한, 셀프 리프레쉬 동작일 때, 내부 전위(VOUT)와 NMOS 구동 신호(hfu,hfuh)를 비교하여, 내부 전위(VOUT)가 NMOS 구동 신호(hfu,hfuh)보다 높으면 노드(n13,n17)가 하이 레벨이 되어 NMOS 트랜지스터(N20,N26)를 구동시킨다. 이에 따라, 구동부(330a,330b)는 전원 전위(VDD)를 출력 노드(out3,out4)로 전달하여 내부 전위(VOUT)의 전위 레벨을 상승시킨다.

이상에서 살펴본 바와 같이, 본 발명의 제 3 내지 제 11 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로는 셀프 리프레쉬로 동작할 때, 셀프 리프레쉬 신호(sref)를 사용하여 데드 존을 증가시켜준다.

이에 따라, 본 발명의 제 3 내지 제 11 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로는 셀프 리프레쉬로 동작할 때, 전원 전위(VDD)가 상승하거나 하강하여도 NMOS 구동 신호(hfdh)를 입력받는 트랜지스터와 NMOS 구동 신호(hfuh)를 입력받는 트랜지스터가 종래보다 더 높거나 낮은 레벨에 턴 온된다.

따라서, 본 발명의 제 3 내지 제 11 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로는 셀프 리프레쉬로 동작할 때, 전원 전위(VDD)의 사용으로 인한 전원 전위(VDD) 레벨의 변화에 의해 구동부(330a,330b)가 구동하는 시점을 늦추어줌으로써, 불필요한 전류 소모를 감소시키는 효과가 있다.

도 6은 종래 기술에 따른 반도체 메모리 장치의 내부 전위 발생 회로와 본 발명의 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로의 데드 존을 비 교하기 위한 파형도이다.

여기서, 도면 부호 'ISS'는 접지 전류를 나타내고, 도면 부호 'IBLP'는 비트라인 프리차지 전류를 나타낸다.

도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로는 조절부(120,220,320)를 통하여 종래에 비해 데드 존이 증가하였다.

따라서, 본 발명의 실시 예에 따른 반도체 메모리 장치의 내부 전위 발생 회로는 셀프 리프레쉬로 동작할 때, 조절부(120,220,320)를 통하여 데드 존을 증가시킴으로써, 불필요한 전류 소모를 감소시키는 효과가 있다.

본 발명의 상기한 바와 같은 구성에 따라, 반도체 메모리 장치의 내부 전위 발생 회로에서, 셀프 리프레쉬 동작일 때 전원 전위 또는 코어 전위의 레벨 변동에 따른 내부 전위 레벨의 조절 시점을 늦추어줌으로써, 내부 전위 레벨의 조절에 따른 전류 소모를 감소시키는 효과가 있다.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (28)

1. 제 1 전위를 일정한 저항비로 분배하여 설계자가 정한 타겟 레벨을 갖는 기준 전위를 발생시키고, 상기 기준 전위의 레벨 변동에 따라 전위 레벨이 달라지는 제 1 및 제 2 구동 신호를 출력하는 발생부;

   셀프 리프레쉬 동작 때 인에이블되는 셀프 리프레쉬 신호가 디스에이블 될 때 상기 제 1 전위를 공급하여 제 1 구동 신호의 전위를 상승시키고, 상기 제 2 전위를 공급하여 상기 제 2 구동 신호의 전위를 하강시키는 조절부; 및

   상기 제 1 및 제 2 구동 신호에 의해 상기 제 1 전위와 제 2 전위 중 하나를 선택적으로 공급하여, 상기 제 1 전위와 상기 제 2 전위의 중간 레벨을 갖는 내부 전위를 출력하는 구동부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
2. 제 1 항에 있어서,

   상기 제 1 전위는 코어 전위와 전원 전위 중 하나이고, 상기 제 2 전위는 접지 전위인 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
3. 제 1 항에 있어서,

   상기 발생부는,

   상기 제 1 전위와 상기 제 1 구동 신호 사이에 연결되어 저항으로 동작하는 제 1 트랜지스터;

   상기 제 1 구동 신호와 상기 기준 전위 사이에 연결되어 다이오드로 동작하는 제 2 트랜지스터;

   상기 기준 전위와 상기 제 2 구동 신호 사이에 연결되어 다이오드로 동작하는 제 3 트랜지스터;

   상기 제 2 구동 신호와 상기 제 2 전위 사이에 연결되어 저항으로 동작하는 제 4 트랜지스터;를 포함하며,

   상기 제 1 및 제 2 트랜지스터 그리고 제 3 및 제 4 트랜지스터의 사이 노드에서 상기 제 1 및 제 2 구동 신호를 각각 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
4. 제 1 항에 있어서,

   상기 조절부는,

   상기 제 1 전위와 상기 제 1 구동 신호 사이에 연결되어, 상기 셀프 리프레쉬 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터;

   상기 셀프 리프레쉬 신호를 반전하는 인버터; 및

   상기 제 2 전위와 상기 제 2 구동 신호 사이에 연결되어, 상기 인버터의 출력신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
5. 제 4 항에 있어서,

   상기 셀프 리프레쉬 신호가 로우 레벨일 때, 상기 제 1 및 제 2 트랜지스터는 턴 온되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
6. 제 1 항에 있어서,

   상기 구동부는,

   상기 제 1 전위와 상기 내부 전위 사이에 연결되어, 상기 제 1 구동 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터와,

   상기 제 2 전위와 상기 내부 전위 사이에 연결되어, 상기 제 2 구동 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
7. 제 1 전위를 일정한 저항비로 분배하여 설계자가 정한 타겟 레벨을 갖는 기준 전위를 발생시키고, 상기 기준 전위의 레벨 변동에 따라 전위 레벨이 달라지는 제 1 및 제 2 구동 신호를 출력하는 발생부;

   셀프 리프레쉬 동작 때 인에이블되는 셀프 리프레쉬 신호가 인에이블 될 때 상기 제 1 전위를 공급하여 상기 제 1 구동 신호의 전위를 상승시키고, 상기 제 2 전위를 공급하여 상기 제 2 구동 신호의 전위를 하강시키는 조절부; 및

   상기 제 1 및 제 2 구동 신호에 의해 상기 제 1 전위와 상기 제 2 전위 중 하나를 선택적으로 공급하여, 상기 제 1 전위와 상기 제 2 전위의 중간 레벨을 갖는 내부 전위를 출력하는 구동부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
8. 제 7 항에 있어서,

   상기 제 1 전위는 코어 전위와 전원 전위 중 하나이고, 상기 제 2 전위는 접지 전위인 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
9. 제 7 항에 있어서,

   상기 발생부는,

   상기 제 1 전위를 일정한 저항비로 분배하여 상기 기준 전위를 출력하는 전위 분배 수단;

   상기 기준 전위를 입력받아 일정한 전류가 흐르게 하기 위한 제 1 및 제 2 바이어스 전위를 출력하는 바이어스 전위 발생 수단;

   상기 기준 전위를 입력받아, 상기 기준 전위보다 NMOS 트랜지스터의 문턱 전위만큼 높은 전위 레벨을 갖는 제 1 게이트 전위와, 상기 기준 전위보다 PMOS 트랜지스터의 문턱 전위만큼 낮은 전위 레벨을 갖는 제 2 게이트 전위를 출력하는 게이트 전위 발생 수단; 및

   상기 제 1 및 제 2 바이어스 전위와 상기 제 1 및 제 2 게이트 전위를 입력받아, 상기 제 1 및 제 2 구동 전위를 출력하는 구동 조절 수단;을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
10. 제 9 항에 있어서,

    상기 전위 분배 수단은,

    상기 제 1 전위와 상기 기준 전위 사이에 직렬 연결되는 제 1 트랜지스터 및 제 1 저항과,

    상기 제 2 전위와 상기 기준 전위 사이에 직렬 연결되는 제 2 저항 및 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
11. 제 9 항에 있어서,

    상기 바이어스 전위 발생 수단은,

    상기 제 1 전위와 제 1 노드 사이에 연결되어, 상기 기준 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터;

    상기 제 1 노드와 상기 제 2 바이어스 사이에 연결되어, 상기 제 1 노드의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터;

    상기 제 2 바이어스와 상기 제 2 전위 사이에 연결되어, 상기 제 2 노드의 전위 레벨에 따라 턴 온 여부가 결정되는 제 3 트랜지스터;

    상기 제 1 전위와 상기 제 1 바이어스 사이에 연결되어, 상기 제 1 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 4 트랜지스터;

    상기 제 2 바이어스와 상기 제 2 전위 사이에 직렬 연결된 제 5 및 제 6 트 랜지스터;

    상기 제 1 전위와 상기 제 1 게이트 전위 사이에 연결되어, 상기 제 1 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 7 트랜지스터; 및

    상기 제 2 게이트 전위와 상기 제 2 전위 사이에 연결되어, 상기 제 2 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 8 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
12. 제 9 항에 있어서,

    상기 게이트 전위 발생 수단은,

    상기 제 1 게이트 전위와 상기 제 1 노드 사이에 연결된 제 9 트랜지스터와,

    상기 제 2 게이트 전위와 상기 제 1 노드 사이에 연결된 제 10 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
13. 제 9 항에 있어서,

    상기 구동 조절 수단은,

    상기 제 1 전위와 상기 제 1 구동 전위 사이에 연결되어, 상기 제 1 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터;

    상기 제 1 구동 전위와 상기 내부 전위 사이에 연결되어, 상기 제 1 게이트 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터;

    상기 내부 전위와 상기 제 2 구동 전위 사이에 연결되어, 상기 제 2 게이트 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 3 트랜지스터; 및

    상기 제 2 구동 전위와 상기 제 2 전위 사이에 연결되어, 상기 제 2 바이어스 전위의 전위 레벨에 따라 턴 온 여부가 결정되는 제 4 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
14. 제 7 항에 있어서,

    상기 조절부는,

    상기 셀프 리프레쉬 신호를 반전하는 인버터;

    상기 제 1 전위와 상기 제 2 구동 전위 사이에 연결되어, 상기 인버터의 출력 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터; 및

    상기 제 2 구동 신호와 상기 제 2 전위 사이에 연결되어, 상기 셀프 리프레쉬 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
15. 제 7 항에 있어서,

    상기 구동부는,

    상기 제 1 전위와 상기 내부 전위 사이에 연결되어, 상기 제 1 구동 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터와,

    상기 내부 전위와 상기 제 2 전위 사이에 연결되어, 상기 제 2 구동 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터를 포함하는 것을 특징으 로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
16. 제 1 전위를 일정한 저항비로 분배하여 설계자가 정한 타겟 레벨을 갖는 기준 전위를 발생시키고, 상기 기준 전위의 레벨 변동에 따라 전위 레벨이 달라지는 제 1 내지 제 4 구동 신호를 출력하는 발생부;

    셀프 리프레쉬 동작 때 인에이블되는 셀프 리프레쉬 신호가 디스에이블될 때, 상기 제 1 및 제 4 구동 신호를 각각 제어하는 조절부; 및

    상기 제 1 내지 제 4 구동 신호에 의해 상기 제 1 전위와 제 2 전위 중 하나를 선택적으로 공급하여, 상기 제 1 전위와 상기 제 2 전위의 중간 레벨을 갖는 내부 전위를 출력하는 구동부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
17. 제 16 항에 있어서,

    상기 제 1 전위는 코어 전위와 전원 전위 중 하나이고, 상기 제 2 전위는 접지 전위인 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
18. 제 16 항에 있어서,

    상기 제 1 구동 신호는 상기 제 2 구동 신호보다 높은 전위 레벨을 가지고, 상기 제 3 구동 신호는 상기 제 4 구동 신호보다 낮은 전위 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
19. 제 16 항에 있어서,

    상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결된 다수의 저항으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
20. 제 16 항에 있어서,

    상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되며, 다이오드로 동작하는 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
21. 제 16 항에 있어서,

    상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되며, 다이오드로 동작하는 다수의 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
22. 제 16 항에 있어서,

    상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되는 다수의 저항과 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
23. 제 16 항에 있어서,

    상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되는 다수의 저항과 다수의 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
24. 제 16 항에 있어서,

    상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되며, 저항으로 동작하는 다수의 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
25. 제 16 항에 있어서,

    상기 발생부는 상기 제 1 전위와 상기 제 2 전위 사이에 직렬로 연결되며, 저항으로 동작하는 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
26. 제 16 항에 있어서,

    상기 조절부는,

    상기 제 1 구동 신호와 상기 제 2 구동 신호 사이에 연결되며, 상기 셀프 리프레쉬 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 1 트랜지스터;

    상기 셀프 리프레쉬 신호를 반전하는 인버터; 및

    상기 제 3 구동 신호와 상기 제 4 구동 신호 사이에 연결되며, 상기 인버터의 출력 신호의 전위 레벨에 따라 턴 온 여부가 결정되는 제 2 트랜지스터;로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
27. 제 16 항에 있어서,

    상기 구동부는 상기 제 1 및 제 2 구동 신호가 상승할 때, 상기 제 1 전위를 공급하여 상기 내부 전위를 출력하고, 상기 제 3 및 제 4 구동 신호가 하강할 때, 상기 제 2 전위를 공급하여 상기 내부 전위를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.
28. 제 27 항에 있어서,

    상기 구동부는 셀프 리프레쉬로 동작할 때, 상기 제 2 및 제 3 구동 신호를 입력받아 내부 전위를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전위 발생 회로.

Images