KR20070002693A - 비트라인 프리차지전압 조절장치 및 이를 구비하는 반도체메모리 장치 - Google Patents

Abstract

본 발명에 따른 비트라인 프리차지전압 조절장치 및 이를 구비하는 반도체 메모리 장치는, 프리차지전압 레벨을 일정시간 낮추기 위해, 펄스 신호의 활성화 여부에 따라 저항값을 조절하여 코어전압을 분배하는 전압 분배부와 전압 분배부의 출력을 인가받아 비트라인 프리차지전압 레벨을 제어하는 풀 업 신호 및 풀 다운 신호를 발생하는 제어부와 풀 업 신호 및 풀 다운 신호에 따라 비트라인 프리차지전압을 전원전압으로 구동하는 구동부를 포함하여, 프리차지 시간의 마진을 확보할 수 있는 기술이다.

프리차지전압, 기준전압

Description

비트라인 프리차지전압 조절장치 및 이를 구비하는 반도체 메모리 장치{Regulator of bit line precharge voltage and semiconductor memory device with the same}

도 1은 종래의 비트라인 프리차지전압 조절장치를 도시한 회로도.

도 2는 도 1에 도시된 종래의 비트라인 프리차지전압 조절장치를 적용한 반도체 메모리 장치의 동작을 나타낸 타이밍도.

도 3은 본 발명에 따른 비트라인 프리차지전압 조절장치를 도시한 회로도.

도 4a 및 도 4b는 도 3에 도시된 본 발명에 따른 비트라인 프리차지전압 조절장치를 적용한 반도체 메모리 장치의 동작을 나타낸 타이밍도.

본 발명은 비트라인 프리차지전압 조절장치 및 이를 구비하는 반도체 메모리 장치에 관한 것으로써, 보다 상세하게는 프리차지 구간의 초기 시점에서 프리차지전압 레벨을 일정시간 낮추어 프리차지 시간을 줄일 수 있도록 하는 기술이다.

도 1 은 종래 기술에 의한 비트라인 프리차지전압 조절장치를 도시한 회로도이다.

종래의 비트라인 프리차지 전압 조절장치는 전압 분배부(10), 안정화부(20), 제어부(30) 및 구동부(40)를 구비한다.

전압 분배부(10)는 PMOS 트랜지스터 P1∼P4와 저항 R1,R2을 구비하며, 코어전압 VCORE을 저항값에 의해 분배하여 기준전압 VREF를 출력한다.

여기서, PMOS 트랜지스터 P1,P2와 저항 R1,R2 및 PMOS 트랜지스터 P3,P4가 코어전압 VCORE와 접지전압 VSS 사이에 열거한 순서로 직렬 연결되어 있다. 그리고, PMOS 트랜지스터 P1의 게이트는 접지전압 VSS와 접속되어 있고, PMOS 트랜지스터 P2의 게이트와 드레인은 공통 접속되어 있다. PMOS 트랜지스터 P3 및 P4의 게이트는 접지전압 VSS와 접속되어 있다. 이때, PMOS 트랜지스터 P1∼P4는 저항으로써 작용한다. PMOS 트랜지스터 P1,P2 및 저항 R1의 저항값과 저항 R2 및 PMOS 트랜지스터 P3,P4의 저항값이 같은 경우, 전압 분배에 의해서 저항 R1 및 R2의 공통 노드(A)의 전위가 코어전압 VCORE의 1/2 전위를 갖는 기준전압 VREF으로 출력된다.

그리고, 안정화부(20)는 P형 캐패시터 P5 및 N형 캐패시터 N1을 구비하며, 전압 분배부(10)에서 출력된 기준 전압 VREF의 전위를 안정화한다.

P형 캐패시터 P5의 드레인과 소스는 코어전압 VCORE에 공통 접속되어 있고, 게이트는 기준전압 VREF를 입력받는다.

그리고, N형 캐패시터 N1의 드레인과 소스는 접지전압 VSS에 공통 접속되어 있고, 게이트는 기준전압 VREF를 입력받는다.

그리고, 제어부(30)는 PMOS 트랜지스터 P6∼P12와 NMOS 트랜지스터 N2∼N9를 구비하며, 구동부(40)의 풀 업 및 풀 다운 동작을 제어하기 위한 풀 업 신호 PU와 풀 다운 신호 PD를 출력한다.

PMOS 트랜지스터 P6,P7, NMOS 트랜지스터 N2,N3는 코어전압 VCORE와 접지전압 VSS 사이에 직렬 연결되어 있다. 그리고, PMOS 트랜지스터 P6의 게이트는 접지전원 VSS 에 연결되고, PMOS 트랜지스터 P7의 게이트는 노드(A)와 연결되어 있다.

그리고, NMOS 트랜지스터 N2 및 N3는 드레인과 게이트가 공통 접속되어 있다.

또한, PMOS 트랜지스터 P8와 NMOS 트랜지스터 N4,N5는 코어전압 VCORE와 접지전압 VSS 사이에 직렬 연결되어 있다. PMOS 트랜지스터 P8는 드레인과 게이트가 공통으로 접속되어 있고, NMOS 트랜지스터 N4의 게이트는 NMOS 트랜지스터 N2의 게이트에 접속되어 있고, NMOS 트랜지스터 N5의 게이트는 NMOS 트랜지스터 N3의 게이트에 접속되어 있다.

그리고, PMOS 트랜지스터 P9, NMOS 트랜지스터 N6, PMOS 트랜지스터 P11 및 NMOS 트랜지스터 N8는 코어전압 VCORE와 접지전압 VSS 사이에 직렬 연결되어 있다.

PMOS 트랜지스터 P9의 게이트는 PMOS 트랜지스터 P8의 게이트에 접속되어 있고, NMOS 트랜지스터 N6의 게이트와 드레인은 공통 접속되어 있다. 그리고, PMOS 트랜지스터 P11는 게이트와 드레인이 공통 접속되어 있고, NMOS 트래지스터 N6와 PMOS 트랜지스터 P11의 공통 소스는 노드(A)와 연결되어 기준 전압 VREF을 조절한다. 그리고, NMOS 트랜지스터 N8의 게이트는 NMOS 트랜지스터 N3의 게이트 및 드레인과 접속되어 있다.

그리고, PMOS 트랜지스터 P10, NMOS 트랜지스터 N7, PMOS 트랜지스터 P12 및 NMOS 트랜지스터 N9는 코어전압 VCORE와 접지전압 VSS 사이에 직렬 연결되어 있다. PMOS 트랜지스터 P10의 게이트는 PMOS 트랜지스터 P8의 게이트 및 드레인과 접속되어 있고, NMOS 트랜지스터 N7의 게이트는 NMOS 트랜지스터 N6의 게이트에 접속되어 있다. 그리고, PMOS 트랜지스터 P12의 게이트는 PMOS 트랜지스터 P11의 게이트에 접속되어 있고, NMOS 트랜지스터 N9의 게이트는 NMOS 트랜지스터 N8의 게이트에 접속되어 있다.

구동부(40)는 PMOS 트랜지스터 P13과 NMOS 트랜지스터 N10를 구비하며, 제어부(30)로부터 출력된 풀업 신호 PU와 풀다운 신호 PD를 인가받아 안정된 비트라인 프리차지전압 VBLP을 발생한다.

PMOS 트랜지스터 P13과 NMOS 트랜지스터 N10는 코어전압 VCORE과 접지전압 VSS 사이에 연결되어 있고, PMOS 트랜지스터 P13의 게이트는 PMOS 트랜지스터 P10와 NMOS 트랜지스터 N7의 공통 드레인에 연결되어 있고, NMOS 트랜지스터 N10은 PMOS 트랜지스터 P12와 NMOS 트랜지스터 N9의 공통 드레인에 연결되어 있다. 그리고, PMOS 트랜지스터 P13과 NMOS 트랜지스터 N10의 공통 드레인에서 비트라인 프리차지전압 VBLP를 출력한다.

이때, 비트라인 프리차지전압 VBLP이 기준전압 VREF보다 낮아지면, PMOS 트랜지스터 P13가 턴 온 되어 비트라인 프리차지전압 VBLP를 풀 업 시켜 기준전압 VREF 레벨로 유지하도록 한다.

그리고, 비트라인 프리차지전압 VBLP이 기준전압 VREF보다 높아지면, NMOS 트랜지스터 N10가 턴 온 되어 비트라인 프리차지전압 VBLP를 풀 다운 시켜 기준전 압 VREF 레벨로 유지하도록 한다.

이러한 구성을 갖는 종래 기술에 의한 프리차지전압 조절장치를 적용한 반도체 메모리 장치의 동작과정을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다.

워드라인에 고전압 VPP이 인가되면, 선택된 워드라인에 연결된 셀의 데이터가 비트라인에 실려서 프리차지된 비트라인의 전압 레벨을 ΔV 만큼 상승시킨다.

여기서, 선택된 셀에 저장된 데이터가 하이 레벨인 경우를 예를 들어 설명한다.

이후에, 감지 증폭기가 인에이블되어 비트라인에 실린 데이터를 센싱 및 증폭한다. 증폭된 데이터는 외부로 출력되고, 프리차지 신호가 입력되면 비트라인 쌍 BLT, BLB이 비트라인 프리차지전압 VBLP으로 프리차지 된다.

전압 분배부(10)는 코어전압 VCORE을 저항값에 의해 분배하여 코어전압 VCORE의 1/2 전위를 갖는 기준전압 VREF를 출력하고, 제어부(30)는 기준전압 VREF를 인가받아 프리차지전압 VBLP 레벨과 비교하여 풀업 신호 PU와 풀다운 신호 PD를 출력한다, 그리고, 구동부(40)는 풀업 신호 PU와 풀다운 신호 PD를 인가받아 비트라인 프리차지전압 VBLP이 기준전압 VREF 레벨을 유지하도록 하여 비트라인 프리차지전압 VBLP을 출력한다.

그리고, 비트라인 균등화 신호에 의해서 비트라인 쌍 BLT, BLB은 균등화된다.

그런데, 프리차지를 위한 트랜지스터는 NMOS 트랜지스터로 구성되어 있기 때문에, 비트라인 프리차지전압 VBLP 레벨이 높은 경우에는 프리차지 시간 tRP이 길 어지고, 비트라인 프리차지전압 VBLP 레벨이 낮은 경우에는 프리차지 시간 tRP이 짧아진다.

여기서, 비트라인 균등화 신호가 전원전압 VDD 레벨(DDR2의 경우는 1.8V)이고, 비트라인 BLT이 코어전압 VCORE 레벨(1.5V)이면, 비트라인용 트랜지스터의 게이트에는 1.8V, 소스에는 0.75V, 드레인에는 1.5V가 인가되어 게이트와 소스 사이의 전압 Vgs이 1.05V가 된다. 이는 비트라인 바용 트랜지스터의 Vgs 보다 낮기 때문에 구동 능력에 차이가 발생되고, 이를 해결하기 위해 프리차지전압 VBLP 레벨을 높이면, 프리차지 시간 tRP이 길어진다.

즉, 메모리 제품의 전원 전압이 SDRAM에서 DDR3으로 갈수록 작아지고, 프리차지 시간 tRP은 15ns를 유지하고 있어 트랜지스터의 성능이 향상되지 않는다면, 주파수와 대비하여 프리차지 시간 tRP의 마진을 확보할 수 없는 문제점이 있다.

또한, 전하 분배시에 ΔV 값이 작아지므로 센싱 마진을 만족할 수 없는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 프리차지 명령에 의해 일정 시간 동안 비트라인 프리차지전압 레벨을 낮추어 프리차지 시간의 마진을 확보하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 비트라인 프리차지 전압 조절 장치는, 펄스 신호가 입력되고, 펄스 신호의 활성화 여부에 따라 저항값을 조절하여 코 어전압을 분배하는 전압 분배부; 전압 분배부의 출력을 인가받아 비트라인 프리차지전압 레벨을 제어하는 풀 업 신호 및 풀 다운 신호를 발생하는 제어부; 및 풀 업 신호 및 풀 다운 신호에 따라 비트라인 프리차지전압을 전원전압으로 구동하는 구동부를 구비함을 특징으로 한다.

또한, 상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 다수개의 뱅크를 포함하고, 각 뱅크는 펄스 신호가 입력되고, 펄스 신호의 활성화 여부에 따라 저항값을 조절하여 코어전압을 분배하는 전압 분배부; 전압 분배부의 출력을 인가받아 비트라인 프리차지전압 레벨을 제어하는 풀 업 신호 및 풀 다운 신호를 발생하는 제어부; 및 풀 업 신호 및 풀 다운 신호에 따라 비트라인 프리차지전압을 전원전압으로 구동하는 구동부를 포함하는 비트라인 프리차지전압 조절장치를 구비함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 여기서, 안정화부(200), 제어부(300) 및 구동부(400)는 도 1에서 설명한 종래 기술에 의한 비트라인 프리차지전압 조절장치의 안정화부(20), 제어부(30) 및 구동부(40)와 동일한 구성에 대해서는 동일한 참조 부호를 사용하였다.

도 3은 본 발명에 따른 비트라인 프리차지 전압 조절장치에 관한 회로도이다.

본 발명은 전압 분배부(100), 안정화부(200), 제어부(300), 구동부(400) 및 펄스 발생부(500)를 구비한다.

전압 분배부(100)는 PMOS 트랜지스터 P1∼P4, 저항 R11∼R14 및 NMOS 트랜지 스터 N11를 구비하며, 펄스 신호의 활성화 여부에 따라 저항값을 조절하여 코어전압 VCORE을 분배하여 기준전압 VREF를 출력한다.

여기서, 코어전압 VCORE와 접지전압 VSS 사이에 PMOS 트랜지스터 P1,P2와 저항 R11∼R14 및 PMOS 트랜지스터 P3,P4는 열거한 순서로 직렬 연결되어 있다. PMOS 트랜지스터 P1의 게이트는 접지전압 VSS와 접속되어 있고, PMOS 트랜지스터 P2의 게이트와 드레인은 공통 접속되어 있다. NMOS 트랜지스터 N11는 저항 R11과 병렬 연결되어 있고, 게이트에 펄스 신호 PULSE가 인가된다. 그리고, PMOS 트랜지스터 P3 및 P4의 게이트는 접지전압 VSS와 접속되어 있다.

여기서, 펄스 신호 PULSE가 로우가 되면, NMOS 트랜지스터 N11가 턴 오프된다. 이때, PMOS 트랜지스터 P1,P2와 저항 R11 및 저항 R12의 저항값과 저항 R13과 저항 R14 및 PMOS 트랜지스터 P3,P4의 저항값이 같기 때문에, 전압 분배에 의해서 저항 R12 및 R13의 공통 노드(A)의 전위가 코어전압 VCORE의 1/2 전위를 갖는 기준전압 VREF으로 출력된다.

반면에, 펄스 신호 PULSE가 하이로 입력되면, NMOS 트랜지스터 N11가 턴 온 된다. 그러면, 분배 비율이 저항 R11의 값이 제외되어 결정되므로, 기준 전압 VREF 레벨이 낮아지게 된다.

그리고, 안정화부(200)는 P형 캐패시터 P5, N형 캐패시터 N1을 구비하며, 전압 분배부(100)에서 출력된 기준 전압 VREF의 전위를 안정화한다.

P형 캐패시터 P5의 드레인과 소스는 코어전압 VCORE에 공통 접속되어 있고, 게이트는 기준전압 VREF를 입력받는다.

그리고, N형 캐패시터 N1의 드레인과 소스는 접지전압 VSS에 공통 접속되어 있고, 게이트는 기준전압 VREF을 입력받는다.

그리고, 제어부(300)는 PMOS 트랜지스터 P6∼P12와 NMOS 트랜지스터 N2∼N9를 구비하며, 기준 전압 VREF를 인가받아 구동부(400)의 풀 업 및 풀 다운 동작을 제어하기 위한 풀 업 신호 PU와 풀 다운 신호 PD를 출력한다.

PMOS 트랜지스터 P6,P7, NMOS 트랜지스터 N2,N3는 코어전압 VCORE와 접지전압 VSS 사이에 직렬 연결되어 있다. 그리고, PMOS 트랜지스터 P6의 게이트는 접지전원 VSS 에 연결되고, PMOS 트랜지스터 P7의 게이트는 노드(A)와 연결되어 있다.

그리고, NMOS 트랜지스터 N2 및 N3는 드레인과 게이트가 공통 접속되어 있다.

또한, PMOS 트랜지스터 P8와 NMOS 트랜지스터 N4,N5는 코어전압 VCORE와 접지전압 VSS 사이에 직렬 연결되어 있다. PMOS 트랜지스터 P8는 드레인과 게이트가 공통으로 접속되어 있고, NMOS 트랜지스터 N4의 게이트는 NMOS 트랜지스터 N2의 게이트에 접속되어 있고, NMOS 트랜지스터 N5의 게이트는 NMOS 트랜지스터 N3의 게이트에 접속되어 있다.

그리고, PMOS 트랜지스터 P9, NMOS 트랜지스터 N6, PMOS 트랜지스터 P11 및 NMOS 트랜지스터 N8는 코어전압 VCORE와 접지전압 VSS 사이에 직렬 연결되어 있다.

PMOS 트랜지스터 P9의 게이트는 PMOS 트랜지스터 P8의 게이트와 접속되어 있고, NMOS 트랜지스터 N6의 게이트와 드레인은 공통 접속되어 있다. 그리고, PMOS 트랜지스터 P11는 게이트와 드레인이 공통 접속되어 있고, NMOS 트래지스터 N6와 PMOS 트랜지스터 P11의 공통 소스는 노드(A)와 연결되어 기준 전압 VREF을 조절한다. 그리고, NMOS 트랜지스터 N8의 게이트는 NMOS 트랜지스터 N3의 게이트 및 드레인과 접속되어 있다.

그리고, PMOS 트랜지스터 P10, NMOS 트랜지스터 N7, PMOS 트랜지스터 P12 및 NMOS 트랜지스터 N9는 코어전압 VCORE와 접지전압 VSS 사이에 직렬 연결되어 있다. PMOS 트랜지스터 P10의 게이트는 PMOS 트랜지스터 P8의 게이트 및 드레인과 접속되어 있고, NMOS 트랜지스터 N7의 게이트는 NMOS 트랜지스터 N6의 게이트에 접속되어 있다. 그리고, PMOS 트랜지스터 P12의 게이트는 PMOS 트랜지스터 P11의 게이트에 접속되어 있고, NMOS 트랜지스터 N9의 게이트는 NMOS 트랜지스터 N8의 게이트에 접속되어 있다.

구동부(400)는 PMOS 트랜지스터 P13과 NMOS 트랜지스터 N10를 구비하며, 제어부(300)로부터 출력된 풀 업 신호 PU와 풀 다운 신호 PD를 인가받아 안정된 비트라인 프리차지전압 VBLP을 발생한다.

PMOS 트랜지스터 P13과 NMOS 트랜지스터 N10는 코어전압 VCORE과 접지전압 VSS 사이에 연결되어 있고, PMOS 트랜지스터 P13의 게이트는 PMOS 트랜지스터 P10와 NMOS 트랜지스터 N7의 공통 드레인에 연결되어 있고, NMOS 트랜지스터 N10은 PMOS 트랜지스터 P12와 NMOS 트랜지스터 N9의 공통 드레인에 연결되어 있다. 그리고, PMOS 트랜지스터 P13과 NMOS 트랜지스터 N10의 공통 드레인에서 비트라인 프리차지전압 VBLP를 출력한다.

이때, 비트라인 프리차지전압 VBLP이 기준전압 VREF보다 낮아지면, PMOS 트 랜지스터 P13이 턴 온 되어 비트라인 프리차지전압 VBLP를 풀 업 시켜 기준전압 VREF 레벨로 유지하도록 한다.

그리고, 비트라인 프리차지전압 VBLP이 기준전압 VREF보다 높아지면, NMOS 트랜지스터 N10가 턴 온 되어 비트라인 프리차지전압 VBLP를 풀 다운 시켜 기준전압 VREF 레벨로 유지하도록 한다.

펄스 발생부(500)는 프리차지 명령에 의해 펄스 신호 PULSE를 발생하여 전압 분배부(100)를 선택적으로 활성화한다.

이러한 구성을 갖는 본 발명의 비트라인 프리차지전압 조절 장치를 적용한 반도체 메모리 장치의 동작과정을 도 4a 및 도 4b의 타이밍도를 참조하여 설명하면 다음과 같다.

워드라인에 고전압 VPP이 인가되면, 선택된 워드라인에 연결된 셀의 데이터가 비트라인에 실려서 프리차지된 비트라인의 전압 레벨을 ΔV 만큼 상승시킨다.

여기서, 선택된 셀에 저장된 데이터가 하이 레벨인 경우를 예를 들어 설명한다.

이후에, 감지 증폭기가 인에이블되어 비트라인에 실린 데이터를 센싱 및 증폭한다. 증폭된 데이터는 외부로 출력되고, 프리차지 신호가 입력되면 비트라인 쌍 BLT, BLB이 비트라인 프리차지전압 VBLP으로 프리차지 된다.

그리고, 비트라인 균등화 신호에 의해서 비트라인 쌍 BLT, BLB은 균등화된다.

이때, 비트라인 균등화 신호가 외부 전원전압 또는 내부 전원전압일지라도 그 전압 레벨이 낮거나 프리차지를 위한 트랜지스터가 NMOS 트랜지스터로 구성되어 있을 경우는, 비트라인 프리차지전압 VBLP 레벨을 프리차지 명령에 의한 펄스 신호 PULSE를 이용하여 일정시간 낮추어 준다.

상세히 설명하면, 프리차지 신호 PRE가 입력되면 펄스 발생기(500)의 출력인 펄스 신호 PULSE가 하이가 된다. 그러면, NMOS 트랜지스터 N11는 턴 온이 되어 저항 R11값이 제외되어 낮은 레벨의 기준전압 VREF이 전압 분배부(100)로부터 출력된다. 그리고, 제어부(300)는 기준 전압 VREF을 인가받아 비트라인 프리차지전압 VBLP 레벨과 비교하여 풀 업 신호 PU와 풀 다운 신호 PD를 출력한다. 그리고, 구동부(400)는 풀 업 신호 PU와 풀 다운 신호 PD에 의해 비트라인 프리차지전압 VBLP이 기준전압 VREF 레벨을 유지하도록 하여 비트라인 프리차지전압 VBLP을 출력한다.

즉, 프리차지 신호에 의해 비트라인 프리차지전압 VREF 레벨이 일정 시간 낮아지고, 이로 인해 프리차지 시간 tRP이 짧아진다.

이때, 비트라인 프리차지전압 VBLP 레벨이 낮아지는 시간은 비트라인 쌍이 프리차지하는 데에 걸리는 시간보다는 긴 약 10ns 정도이다.

한편, 비트라인 프리차지 전압 VBLP 조절 장치는 일반적으로 칩 내에 하나만 존재하지만, 다수개의 뱅크를 구비하는 메모리 소자에서는 비트라인 프리차지 전압 VBLP 조절 장치를 각 뱅크의 수만큼 배치하고, 공급 전원도 각 뱅크 별로 분리하여 하나의 뱅크가 프리차지 하는 동안 다른 뱅크의 액티브 동작시의 비트라인 프리차지전압 VBLP 레벨에 영향을 받지 않도록 할 수 있다.

이상에서 설명한 바와 같이, 본 발명은 프리차지 명령에 의해 일정 시간동안 비트라인 프리차지전압 레벨을 낮춤으로써 메모리 특성의 열화없이 프리차지 시간의 마진을 확보할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

1. 펄스 신호가 입력되고, 상기 펄스 신호의 활성화 여부에 따라 저항값을 조절하여 코어전압을 분배하는 전압 분배부;

   상기 전압 분배부의 출력을 인가받아 비트라인 프리차지전압 레벨을 제어하는 풀 업 신호 및 풀 다운 신호를 발생하는 제어부; 및

   상기 풀 업 신호 및 풀 다운 신호에 따라 상기 비트라인 프리차지전압을 전원전압으로 구동하는 구동부

   를 포함하는 것을 특징으로 하는 비트라인 프리차지전압 조절장치.
2. 제 1 항에 있어서, 상기 전압 분배부는 상기 펄스 신호에 따라 상기 분배 비율을 조절하는 스위치 수단을 포함하는 것을 특징으로 하는 비트라인 프리차지전압 조절장치.
3. 제 1 항에 있어서, 상기 전압 분배부의 출력을 안정화하는 안정화부를 더 포함하는 것을 특징으로 하는 비트라인 프리차지전압 조절장치.
4. 제 1 항에 있어서, 프리차지 명령에 의해 상기 펄스 신호를 출력하는 펄스 발생부를 더 포함하는 것을 특징으로 하는 비트라인 프리차지전압 조절장치.
5. 다수개의 뱅크를 갖는 반도체 메모리 장치에 있어서, 상기 각 뱅크는

   펄스 신호가 입력되고, 상기 펄스 신호의 활성화 여부에 따라 저항값을 조절하여 코어전압을 분배하는 전압 분배부;

   상기 전압 분배부의 출력을 인가받아 비트라인 프리차지전압 레벨을 제어하는 풀 업 신호 및 풀 다운 신호를 발생하는 제어부; 및

   상기 풀 업 신호 및 풀 다운 신호에 따라 상기 비트라인 프리차지전압을 전원전압으로 구동하는 구동부

   를 포함하는 비트라인 프리차지전압 조절장치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.

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