KR100930394B1 - 내부전압 생성회로 - Google Patents

내부전압 생성회로 Download PDF

Info

Publication number
KR100930394B1
KR100930394B1 KR1020080097389A KR20080097389A KR100930394B1 KR 100930394 B1 KR100930394 B1 KR 100930394B1 KR 1020080097389 A KR1020080097389 A KR 1020080097389A KR 20080097389 A KR20080097389 A KR 20080097389A KR 100930394 B1 KR100930394 B1 KR 100930394B1
Authority
KR
South Korea
Prior art keywords
signal
voltage
node
level
internal
Prior art date
Application number
KR1020080097389A
Other languages
English (en)
Inventor
김재훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080097389A priority Critical patent/KR100930394B1/ko
Priority to US12/459,382 priority patent/US7893755B2/en
Application granted granted Critical
Publication of KR100930394B1 publication Critical patent/KR100930394B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 내부전원전압을 전압분배하여 생성된 기준전압으로부터 제1 및 제2 레벨신호와 제1 및 제2 제어신호를 생성하고, 내부전압과 기준전압의 레벨을 비교하여 제1 및 제2 구동신호를 생성하는 신호생성부; 제1 및 제2 레벨신호와 제1 및 제2 제어신호를 입력받아, 액티브신호에 응답하여 상기 내부전압을 구동하는 구동조절부; 및 상기 제1 및 제2 구동신호를 입력받아 상기 내부전압을 구동하는 구동부를 포함하는 내부전압 생성회로를 제공한다.
액티브동작, 내부전압(VCP/VBLP)

Description

내부전압 생성회로{INTERNAL VOLTAGE GENERATION CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 액티브 동작 시 내부전압(VCP/VBLP)의 구동능력을 증가시킴으로써 응답속도를 향상시킨 내부전압 생성회로에 관한 것이다.
통상적으로 메모리 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 반도체 메모리 장치의 내부동작에 필요한 전압으로는 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
또한, 내부전압에는 메모리 셀 커패시터의 플레이트 전압으로 사용되는 셀플레이트 전압(VCP)과 비트라인을 프리차지하기 위해 사용되는 비트라인 프리차지 전압(VBLP)이 있다. 일반적으로, 셀플레이트 전압(VCP) 및 비트라인 프리차지 전압(VBLP)은 내부전원전압(VCORE)으로부터 생성되며, 전력 소비를 최소화하기 위해 내부전원전압(VCORE)의 절반 레벨로 생성된다.
도 1은 종래기술에 따른 내부전압 생성회로의 회로도이다.
도시된 바와 같이, 종래의 내부전압 생성회로는 셀플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)을 생성하기 위한 회로로, 내부전원전압(VCORE)을 저항소자(R10, R11)를 통해 전압분배하여 내부전원전압(VCORE)의 1/2 레벨로 생성된 노드(nd10)의 전압과 내부전압(VCP/VBLP)의 레벨을 비교하여 내부전압(VCP/VBLP)을 구동한다.
좀 더 구체적으로 내부전압 생성회로의 동작을 살펴보면 다음과 같다.
내부전압(VCP/VBLP)의 레벨이 내부전원전압(VCORE)의 1/2 레벨로 변동이 없는 경우에는 풀업구동신호(PDRV) 및 풀다운구동신호(NDRV)의 레벨 또한 일정하게 유지되므로, 내부전압(VCP/VBLP)은 일정한 전류량에 의해 구동되어 일정한 레벨을 유지한다.
이와 같은 상태에서, 내부전압(VCP/VBLP)의 레벨이 노드(nd10)의 전압보다 낮아지면 풀업구동신호(PDRV) 및 풀다운구동신호(NDRV)의 레벨이 점차 감소하여 PMOS 트랜지스터(P17)의 턴온정도가 NMOS 트랜지스터(N19)의 턴온정도보다 커진다. 이에 따라 내부전압(VCP/VBLP)의 레벨은 증가한다. 또한, 내부전압(VCP/VBLP)의 레벨이 노드(nd10)의 전압보다 높아지면 풀업구동신호(PDRV) 및 풀다운구동신호(NDRV)의 레벨이 점차 증가하여 NMOS 트랜지스터(N19)의 턴온정도가 PMOS 트랜지스터(P17)의 턴온정도보다 커진다. 이에 따라 내부전압(VCP/VBLP)의 레벨은 감소한다. 즉, 내부전압 생성회로는 내부전압(VCP/VBLP)의 레벨이 내부전원전압(VCORE)의 1/2 레벨로 생성되도록 조절한다.
일반적으로, 반도체 메모리 장치가 스텐바이 상태에 있는 경우 내부전압(VCP/VBLP)의 레벨은 일정하게 유지되므로, PMOS 트랜지스터(P17) 및 NMOS 트랜지스터(N19)는 턴오프되어 내부전압(VCP/VBLP)을 구동하지 않는 상태에 있게 된다. 이와 같이 PMOS 트랜지스터(P17) 및 NMOS 트랜지스터(N19)를 통해 내부전압(VCP/VBLP)을 구동하기 위한 전류(이하, '구동전류'라 지칭함)가 전혀 흐르지 않는 구간을 데드 존(dead zone)이라 한다. 반면, 반도체 메모리 장치가 액티브 동작을 수행하는 경우 내부전압(VCP/VBLP)의 소모량이 많아짐에 따라 내부전압(VCP/VBLP)의 레벨이 크게 변동된다.
그런데, 내부전압(VCP/VBLP)을 구동하는 PMOS 트랜지스터(P17) 및 NMOS 트랜지스터(N19)는 구동력(drivability) 증가를 위해 큰 사이즈로 형성되므로, PMOS 트랜지스터(P17) 및 NMOS 트랜지스터(N19)의 기생캡은 상당히 큰 값을 갖는다. 이와 같이 큰 기생캡의 값은 내부전압 생성회로의 응답속도를 저하시키는 요인으로 작용한다.
본 발명은 액티브 동작 시 내부전압(VCP/VBLP)의 구동능력을 증가시킴으로써, 응답속도를 향상시킨 내부전압 생성회로를 개시한다.
이를 위해 본 발명은 내부전원전압을 전압분배하여 생성된 기준전압으로부터 제1 및 제2 레벨신호와 제1 및 제2 제어신호를 생성하고, 내부전압과 기준전압의 레벨을 비교하여 제1 및 제2 구동신호를 생성하는 신호생성부; 제1 및 제2 레벨신호와 제1 및 제2 제어신호를 입력받아, 액티브신호에 응답하여 상기 내부전압을 구동하는 구동조절부; 및 상기 제1 및 제2 구동신호를 입력받아 상기 내부전압을 구동하는 구동부를 포함하는 내부전압 생성회로를 제공한다.
또한, 본 발명은 내부전원전압을 전압분배하여 기준전압을 생성하는 기준전압 생성부; 상기 기준전압을 입력받아 제1 레벨신호와 제2 레벨신호를 생성하는 레벨신호 생성부; 상기 제1 및 제2 레벨신호를 입력받아, 제1 및 제2 구동제어신호와 제1 및 제2 구동신호를 생성하는 구동신호 생성부; 제1 레벨신호와 제2 레벨신호 및 제1 제어신호와 제2 제어신호를 입력받아, 액티브신호에 응답하여 상기 내부전압을 구동하는 구동조절부; 및 상기 제1 및 제2 구동신호를 입력받아 상기 내부전압을 구동하는 구동부를 포함하는 내부전압 생성회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 내부전압 생성회로의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 내부전압 생성회로는 신호생성부(20), 구동조절부(26) 및 구동부(28)로 구성된다. 신호생성부(20)는 기준전압생성부(21), 레벨신호생성부(22) 및 구동신호생성부(24)로 구성된다.
도 3을 참고하여 내부전압 생성회로에 포함된 구성요소를 보다 구체적으로 살펴보면 다음과 같다.
기준전압생성부(21)는 동일한 저항값을 갖는 저항소자들(R20, R21), 노드(nd20)의 전하를 유지하는 커패시터로 동작하는 PMOS 트랜지스터(P20) 및 NMOS 트랜지스터(N20)로 구성되어, 내부전원전압(VCORE)을 전압분배하여 내부전원전압(VORE)의 1/2 레벨을 갖는 기준전압(REF)을 생성한다.
레벨신호생성부(22)는 PMOS 트랜지스터들(P21, P22)과 전류미러를 형성하는 NMOS 트랜지스터들(N21-N24)로 구성되어, 내부전원전압(VCORE)으로부터 공급되는 전류량을 조절하기 위한 제1 레벨신호(PBV) 및 접지전압(VSS)으로 방출되는 전류량을 조절하기 위한 제2 레벨신호(NBV)를 생성한다.
구동신호생성부(24)는 제1 레벨신호(PBV)를 입력받아 턴온되는 PMOS 트랜지스터들(P23, P24)과, 전류미러를 형성하는 NMOS 트랜지스터들(N25, N26)과, 전류미러를 형성하는 PMOS 트랜지스터들(P25, P26)과, 제2 레벨신호(NBV)를 입력받아 턴온되는 NMOS 트랜지스터들(N27, N28)로 구성된다. 구동신호생성부(24)는 기준전 압(REF)에 따라 NMOS 트랜지스터(N25)의 문턱전압만큼 높게 설정되는 제1 제어신호(UVT) 및 기준전압(REF)보다 PMOS 트랜지스터(P25)의 문턱전압만큼 낮게 설정되는 제2 제어신호(DVT)의 레벨을 설정한다. 또한, 구동신호생성부(24)는 기준전압(REF)과 내부전압(VCP/VBLP)을 비교하여, 내부전압(VCP/VBLP)이 기준전압(REF)보다 낮은 레벨인 경우 레벨이 감소되고, 내부전압(VCP/VBLP)이 기준전압(REF)보다 높은 레벨인 경우 레벨이 증가하는 제1 구동신호(PDRV) 및 제2 구동신호(NDRV)를 생성한다.
구동조절부(26)는 제1 레벨신호(PBV) 및 제1 제어신호(UVT)를 입력받아 내부전압(VCP/VBLP)을 풀업구동하는 풀업구동부(260)와, 제2 레벨신호(NBV) 및 제2 제어신호(DVT)를 입력받아 내부전압(VCP/VBLP)을 풀다운 구동하는 풀다운구동부(262)로 구성된다.
풀업구동부(260)는 내부전원전압(VCORE)과 노드(nd21) 사이에 연결되어 제1 레벨신호(PBV)에 응답하여 턴온되는 PMOS 트랜지스터(P27)와, 액티브신호(ACT)에 응답하여 노드(nd21)의 신호를 노드(nd22)로 전달하는 제1 전달게이트(T20)와, 노드(nd22)와 노드(nd23) 사이에 연결되어 제1 제어신호(UVT)에 응답하여 턴온되는 NMOS 트랜지스터(N29)와, 액티브신호(ACT)에 응답하여 노드(nd23)의 신호를 노드(nd24)로 전달하는 제2 전달게이트(T21)로 구성된다.
풀다운구동부(262)는 액티브신호(ACT)에 응답하여 노드(nd24)의 신호를 노드(nd25)로 전달하는 제3 전달게이트(T22)와, 노드(nd25)와 노드(nd26) 사이에 연결되어 제2 제어신호(DVT)에 응답하여 턴온되는 PMOS 트랜지스터(P28)와, 액티브신 호(ACT)에 응답하여 노드(nd26)의 신호를 노드(nd27)로 전달하는 제4 전달게이트(T23)와, 노드(nd27)와 접지전압(VSS) 사이에 제2 레벨신호(NBV)에 응답하여 턴온되는 NMOS 트랜지스터(N30)로 구성된다.
구동부(28)는 내부전원전압(VCORE)과 노드(nd24) 사이에 연결되어 제1 구동신호(PDRV)에 응답하여 내부전압(VCP/VBLP)을 풀업구동하는 PMOS 트랜지스터(P29)와, 노드(nd24)와 접지전압(VSS) 사이에 연결되어 제2 구동신호(NDRV)에 응답하여 내부전압(VCP/VBLP)을 풀다운구동하는 NMOS 트랜지스터(N31)로 구성된다.
이와 같은 구성의 내부전압 생성회로의 동작을 살펴보되, 액티브 동작 수행 전후로 나누어 설명하면 다음과 같다.
이하, 액티브 동작이 수행되지 않는 경우를 살펴본다.
액티브 동작이 수행되지 않는 경우 액티브신호(ACT)는 로우레벨이다. 따라서, 제1 내지 제4 전달게이트(T20-T23)는 턴오프되어 구동조절부(26)는 동작하지 않는다. 구동조절부(26)가 동작하지 않는 상태에서 내부전압(VCP/VBLP)의 구동은 구동부(28)에 의해서만 수행된다.
좀 더 구체적으로, 우선, 기준전압생성부(21)는 내부전원전압(VCORE)을 전압분배하여 내부전원전압(VORE)의 1/2 레벨을 갖는 기준전압(REF)을 생성한다. 다음으로, 레벨신호생성부(22)는 기준전압(REF)을 입력받아 내부전원전압(VCORE)으로부터 공급되는 전류량을 조절하기 위한 제1 레벨신호(PBV) 및 접지전압(VSS)으로 방출되는 전류량을 조절하기 위한 제2 레벨신호(NBV)를 생성한다.
다음으로, 구동신호생성부(24)는 기준전압(REF)에 따라 NMOS 트랜지스터(N25)의 문턱전압만큼 높게 설정되는 제1 제어신호(UVT) 및 기준전압(REF)보다 PMOS 트랜지스터(P25)의 문턱전압만큼 낮게 설정되는 제2 제어신호(DVT)의 레벨을 설정한다. 또한, 구동신호생성부(24)는 기준전압(VREF)과 내부전압(VCP/VBLP)을 비교하여, 내부전압(VCP/VBLP)이 기준전압(REF)보다 낮은 레벨인 경우 레벨이 감소되고, 내부전압(VCP/VBLP)이 기준전압(REF)보다 높은 레벨인 경우 레벨이 증가하는 제1 구동신호(PDRV) 및 제2 구동신호(NDRV)를 생성한다.
다음으로, 구동부(28)는 제1 구동신호(PDRV) 및 제2 구동신호(NDRV)를 입력받아 내부전압(VCP/VBLP)을 구동한다.
이하, 액티브 동작이 수행되는 경우를 살펴본다.
액티브 동작이 수행되는 경우 액티브신호(ACT)는 하이레벨이다. 따라서, 제1 내지 제4 전달게이트(T20-T24)는 턴온되어 구동조절부(26)는 동작한다. 구동조절부(26)가 동작하는 상태에서 내부전압(VCP/VBLP)의 구동은 구동조절부(26) 및 구동부(28)에 의해서 수행된다.
좀 더 구체적으로, 우선, 기준전압생성부(21)는 내부전원전압(VCORE)을 전압분배하여 내부전원전압(VORE)의 1/2 레벨을 갖는 기준전압(REF)을 생성한다. 다음으로, 레벨신호생성부(22)는 기준전압(REF)을 입력받아 내부전원전압(VCORE)으로부터 공급되는 전류량을 조절하기 위한 제1 레벨신호(PBV) 및 접지전압(VSS)으로 방출되는 전류량을 조절하기 위한 제2 레벨신호(NBV)를 생성한다.
다음으로, 구동신호생성부(24)는 기준전압(REF)에 따라 NMOS 트랜지스터(N25)의 문턱전압만큼 높게 설정되는 제1 제어신호(UVT) 및 기준전압(REF)보다 PMOS 트랜지스터(P25)의 문턱전압만큼 낮게 설정되는 제2 제어신호(DVT)의 레벨을 설정한다. 또한, 구동신호생성부(24)는 기준전압(VREF)과 내부전압(VCP/VBLP)을 비교하여, 내부전압(VCP/VBLP)이 기준전압(REF)보다 낮은 레벨인 경우 레벨이 감소되고, 내부전압(VCP/VBLP)이 기준전압(REF)보다 높은 레벨인 경우 레벨이 증가하는 제1 구동신호(PDRV) 및 제2 구동신호(NDRV)를 생성한다.
다음으로, 구동조절부(26)는 제1 레벨신호(PBV) 및 제2 레벨신호(NBV)와, 제1 제어신호(UVT) 및 제2 제어신호(DVT)를 입력받아 내부전압(VCP/VBLP)을 구동한다. 또한, 구동부(28)는 제1 구동신호(PDRV) 및 제2 구동신호(NDRV)를 입력받아 내부전압(VCP/VBLP)을 구동한다.
이상 설명한 바와 같이, 본 실시예의 내부전압 생성회로는 액티브 동작이 아닌 경우 구동부(28)에 의해서만 내부전압(VCP/VBLP)을 구동하는데 반해, 액티브 동작 시에는 구동조절부(26) 및 구동부(28)에 의해서 내부전압(VCP/VBLP)을 구동하고 있다. 이와 같이, 본 실시예의 내부전압 생성회로는 내부전압(VCP/VBLP)의 소모량이 많아지는 액티브 동작 시 상당히 큰 기생캡을 갖아 구동력이 떨어지는 구동부(28)를 보충하여 구동조절부(26)를 구비함으로써, 내부전압 생성회로의 응답속도를 향상시키고 있다.
도 1은 종래기술에 따른 내부전압 생성회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 내부전압 생성회로의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
20: 신호생성부 21: 기준전압생성부
22: 레벨신호생성부 24: 구동신호생성부
26: 구동제어부 28: 구동부

Claims (18)

  1. 내부전원전압을 전압분배하여 생성된 기준전압으로부터 제1 및 제2 레벨신호와 제1 및 제2 제어신호를 생성하고, 내부전압과 기준전압의 레벨을 비교하여 제1 및 제2 구동신호를 생성하는 신호생성부;
    제1 및 제2 레벨신호와 제1 및 제2 제어신호를 입력받아, 액티브신호에 응답하여 상기 내부전압을 구동하는 구동조절부; 및
    상기 제1 및 제2 구동신호를 입력받아 상기 내부전압을 구동하는 구동부를 포함하는 내부전압 생성회로.
  2. 제 1 항에 있어서, 상기 제1 레벨신호는 상기 내부전원전압으로부터 공급되는 전류량을 조절하기 위한 신호이고, 상기 제2 레벨신호는 접지전압으로 방출되는 전류량을 조절하기 위한 신호인 내부전압 생성회로.
  3. 제 1 항에 있어서, 상기 제1 제어신호는 상기 기준전압보다 높은 레벨로 형성되어 상기 내부전압의 풀업구동에 대한 기준신호이고, 상기 제2 제어신호는 상기 기준전압보다 낮은 레벨로 형성되어 상기 내부전압의 풀다운구동에 대한 기준신호인 내부전압 생성회로.
  4. 제 1 항에 있어서, 상기 제1 및 제2 구동신호는 상기 내부전압이 상기 기준전압보다 낮은 레벨인 경우 레벨이 감소되고, 상기 내부전압이 상기 기준전압보다 높은 레벨인 경우 레벨이 증가하는 내부전압 생성회로.
  5. 제 1 항에 있어서, 상기 구동조절부는
    상기 제1 레벨신호 및 상기 제1 제어신호를 입력받아 상기 내부전압을 풀업구동하는 풀업구동부; 및
    상기 제2 레벨신호 및 상기 제2 제어신호를 입력받아 상기 내부전압을 풀다운 구동하는 풀다운구동부를 포함하는 내부전압 생성회로.
  6. 제 5 항에 있어서, 상기 풀업구동부는
    상기 내부전원전압과 제1 노드 사이에 연결되어 상기 제1 레벨신호에 응답하여 턴온되는 제1 스위치소자;
    상기 액티브신호에 응답하여 상기 제1 노드의 신호를 제2 노드로 전달하는 제1 전달게이트;
    상기 제2 노드와 제3 노드 사이에 연결되어 상기 제1 제어신호에 응답하여 턴온되는 제2 스위치소자; 및
    상기 액티브신호에 응답하여 상기 제3 노드의 신호를 제4 노드로 전달하는 제2 전달게이트를 포함하는 내부전압 생성회로.
  7. 제 6 항에 있어서, 상기 제1 스위치소자는 PMOS 트랜지스터이고, 상기 제2 스위치소자는 NMOS 트랜지스터인 내부전압 생성회로.
  8. 제 5 항에 있어서, 상기 풀다운구동부는
    상기 액티브신호에 응답하여 제1 노드의 신호를 제2 노드로 전달하는 제1 전달게이트;
    상기 제2 노드와 제3 노드 사이에 연결되어 상기 제2 제어신호에 응답하여 턴온되는 제1 스위치소자;
    상기 액티브신호에 응답하여 상기 제3 노드의 신호를 제4 노드로 전달하는 제2 전달게이트; 및
    상기 제4 노드와 접지전압 사이에 연결되어 상기 제2 레벨신호에 응답하여 턴온되는 제2 스위치소자를 포함하는 내부전압 생성회로.
  9. 제 8 항에 있어서, 상기 제1 스위치소자는 PMOS 트랜지스터이고, 상기 제2 스위치소자는 NMOS 트랜지스터인 내부전압 생성회로.
  10. 내부전원전압을 전압분배하여 기준전압을 생성하는 기준전압 생성부;
    상기 기준전압을 입력받아 제1 레벨신호와 제2 레벨신호를 생성하는 레벨신호 생성부;
    상기 제1 및 제2 레벨신호를 입력받아, 제1 및 제2 구동제어신호와 제1 및 제2 구동신호를 생성하는 구동신호 생성부;
    제1 레벨신호와 제2 레벨신호 및 제1 제어신호와 제2 제어신호를 입력받아, 액티브신호에 응답하여 내부전압을 구동하는 구동조절부; 및
    상기 제1 및 제2 구동신호를 입력받아 상기 내부전압을 구동하는 구동부를 포함하는 내부전압 생성회로.
  11. 제 10 항에 있어서, 상기 제1 레벨신호는 상기 내부전원전압으로부터 공급되는 전류량을 조절하기 위한 신호이고, 상기 제2 레벨신호는 접지전압으로 방출되는 전류량을 조절하기 위한 신호인 내부전압 생성회로.
  12. 제 10 항에 있어서, 상기 제1 제어신호는 상기 기준전압보다 높은 레벨로 형성되어 상기 내부전압의 풀업구동에 대한 기준신호이고, 상기 제2 제어신호는 상기 기준전압보다 낮은 레벨로 형성되어 상기 내부전압의 풀다운구동에 대한 기준신호인 내부전압 생성회로.
  13. 제 10 항에 있어서, 상기 제1 및 제2 구동신호는 상기 내부전압이 상기 기준전압보다 낮은 레벨인 경우 레벨이 감소되고, 상기 내부전압이 상기 기준전압보다 높은 레벨인 경우 레벨이 증가하는 내부전압 생성회로.
  14. 제 10 항에 있어서, 상기 구동조절부는
    상기 제1 레벨신호 및 상기 제1 제어신호를 입력받아 상기 내부전압을 풀업구동하는 풀업구동부; 및
    상기 제2 레벨신호 및 상기 제2 제어신호를 입력받아 상기 내부전압을 풀다운 구동하는 풀다운구동부를 포함하는 내부전압 생성회로.
  15. 제 14 항에 있어서, 상기 풀업구동부는
    상기 내부전원전압과 제1 노드 사이에 연결되어 상기 제1 레벨신호에 응답하여 턴온되는 제1 스위치소자;
    상기 액티브신호에 응답하여 상기 제1 노드의 신호를 제2 노드로 전달하는 제1 전달게이트;
    상기 제2 노드와 제3 노드 사이에 연결되어 상기 제1 제어신호에 응답하여 턴온되는 제2 스위치소자; 및
    상기 액티브신호에 응답하여 상기 제3 노드의 신호를 제4 노드로 전달하는 제2 전달게이트를 포함하는 내부전압 생성회로.
  16. 제 15 항에 있어서, 상기 제1 스위치소자는 PMOS 트랜지스터이고, 상기 제2 스위치소자는 NMOS 트랜지스터인 내부전압 생성회로.
  17. 제 14 항에 있어서, 상기 풀다운구동부는
    상기 액티브신호에 응답하여 제1 노드의 신호를 제2 노드로 전달하는 제1 전달게이트;
    상기 제2 노드와 제3 노드 사이에 연결되어 상기 제2 제어신호에 응답하여 턴온되는 제1 스위치소자;
    상기 액티브신호에 응답하여 상기 제3 노드의 신호를 제4 노드로 전달하는 제2 전달게이트; 및
    상기 제4 노드와 접지전압 사이에 연결되어 상기 제2 레벨신호에 응답하여 턴온되는 제2 스위치소자를 포함하는 내부전압 생성회로.
  18. 제 17 항에 있어서, 상기 제1 스위치소자는 PMOS 트랜지스터이고, 상기 제2 스위치소자는 NMOS 트랜지스터인 내부전압 생성회로.
KR1020080097389A 2008-10-02 2008-10-02 내부전압 생성회로 KR100930394B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080097389A KR100930394B1 (ko) 2008-10-02 2008-10-02 내부전압 생성회로
US12/459,382 US7893755B2 (en) 2008-10-02 2009-06-29 Internal voltage generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080097389A KR100930394B1 (ko) 2008-10-02 2008-10-02 내부전압 생성회로

Publications (1)

Publication Number Publication Date
KR100930394B1 true KR100930394B1 (ko) 2009-12-08

Family

ID=41683948

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080097389A KR100930394B1 (ko) 2008-10-02 2008-10-02 내부전압 생성회로

Country Status (2)

Country Link
US (1) US7893755B2 (ko)
KR (1) KR100930394B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113330B1 (ko) 2010-06-09 2012-02-27 주식회사 하이닉스반도체 내부전압생성회로
KR101790580B1 (ko) * 2011-12-08 2017-10-30 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004661A (ko) * 1999-06-29 2001-01-15 김영환 내부전압 발생장치
KR20030027197A (ko) * 2001-09-14 2003-04-07 주식회사 하이닉스반도체 반도체 메모리 장치의 전압발생회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5008367B2 (ja) * 2005-09-29 2012-08-22 エスケーハイニックス株式会社 電圧発生装置
US7362167B2 (en) * 2005-09-29 2008-04-22 Hynix Semiconductor Inc. Voltage generator
KR100728975B1 (ko) * 2006-01-13 2007-06-15 주식회사 하이닉스반도체 반도체 메모리 장치의 내부 전위 발생 회로
KR100802073B1 (ko) * 2006-05-31 2008-02-12 주식회사 하이닉스반도체 반도체메모리소자의 내부전압 공급장치
KR101358930B1 (ko) 2007-07-23 2014-02-05 삼성전자주식회사 전압 디바이더 및 이를 포함하는 내부 전원 전압 발생 회로
KR100915816B1 (ko) 2007-10-04 2009-09-07 주식회사 하이닉스반도체 내부 전압 생성 회로
KR100924345B1 (ko) * 2007-12-28 2009-11-02 주식회사 하이닉스반도체 내부전압 생성회로
KR100950486B1 (ko) * 2008-10-02 2010-03-31 주식회사 하이닉스반도체 내부전압 생성회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004661A (ko) * 1999-06-29 2001-01-15 김영환 내부전압 발생장치
KR20030027197A (ko) * 2001-09-14 2003-04-07 주식회사 하이닉스반도체 반도체 메모리 장치의 전압발생회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113330B1 (ko) 2010-06-09 2012-02-27 주식회사 하이닉스반도체 내부전압생성회로
US8390368B2 (en) 2010-06-09 2013-03-05 SK Hynix Inc. Internal voltage generating circuit
KR101790580B1 (ko) * 2011-12-08 2017-10-30 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법

Also Published As

Publication number Publication date
US7893755B2 (en) 2011-02-22
US20100085113A1 (en) 2010-04-08

Similar Documents

Publication Publication Date Title
US7579821B2 (en) Voltage generator
US7362167B2 (en) Voltage generator
KR100812936B1 (ko) 스탠바이 모드에서 누설전류가 감소된 내부전원전압발생회로
KR20040091973A (ko) 메모리 장치용 감지 증폭기의 구동전압 제어 장치
KR100930394B1 (ko) 내부전압 생성회로
US8030989B2 (en) Internal voltage generation circuit
US20140145690A1 (en) Internal voltage generation circuits
US7881128B2 (en) Negative word line voltage generator for semiconductor memory device
KR101226275B1 (ko) 내부전압생성회로
KR20130064992A (ko) 버퍼회로 및 이를 이용한 워드라인 드라이버
KR100924345B1 (ko) 내부전압 생성회로
KR100385959B1 (ko) 반도체 메모리장치의 내부전압 발생회로 및 내부전압발생방법
KR100650371B1 (ko) 전압 발생 장치
KR100950486B1 (ko) 내부전압 생성회로
KR101113330B1 (ko) 내부전압생성회로
US7012840B2 (en) Semiconductor memory device having voltage driving circuit
KR100401519B1 (ko) 반도체 메모리 장치의 전압발생회로
KR20070056661A (ko) 반도체 메모리 장치의 코어 전압 제어 회로
KR100904733B1 (ko) 문턱전압 조절회로 및 이를 이용한 내부전압 생성회로
KR102248931B1 (ko) 반도체시스템
US8698524B2 (en) Internal voltage generation circuits
KR100919811B1 (ko) 내부전압 생성회로
KR20100041239A (ko) 내부전압 생성회로
KR20090099795A (ko) 내부전압 구동회로
KR20150037034A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee