KR100385959B1 - 반도체 메모리장치의 내부전압 발생회로 및 내부전압발생방법 - Google Patents

반도체 메모리장치의 내부전압 발생회로 및 내부전압발생방법 Download PDF

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Abstract

외부전압의 변동에 상관없이 일정한 양의 전하를 공급하고 안정된 내부전압을 발생할 수 있는 반도체 메모리장치의 내부전압 발생회로 및 내부전압 발생방법이 개시된다. 본 발명에 따른 내부전압 발생회로는, 소오스에 외부전압이 인가되고 게이트에 구동신호가 인가되며 드레인으로부터 내부전압이 출력되는 피모스 구동 트랜지스터, 및 소정의 제어신호에 응답하여 상기 구동신호를 발생하는 구동신호 발생회로를 구비하고, 상기 구동신호 발생회로는 상기 외부전압의 변동에 무관하게 상기 피모스 구동 트랜지스터의 게이트와 소오스 사이의 전압을 실질적으로(Substantially) 일정하게 유지시키는 것을 특징으로 한다.

Description

반도체 메모리장치의 내부전압 발생회로 및 내부전압 발생방법{Internal voltage generator and internal voltage generating method of semiconductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 내부전압 발생회로 및 내부전압 발생방법에 관한 것이다.
일반적으로 반도체 메모리장치는 내부전압 발생회로를 구비하며 내부전압 발생회로는 반도체 메모리장치의 외부에서 인가되는 외부전압을 수신하여 외부전압보다 낮은 레벨을 갖는 내부전압을 발생한다. 내부전압 발생회로에서 발생되는 내부전압은 메모리셀 어레이의 전원전압으로 사용된다.
이와 같이 외부전압보다 낮은 내부전압을 메모리셀 어레이의 전원전압으로사용하는 이유는 전력소모를 줄이고 또한 잡음에 둔감하고 안정적인 동작 특성을 얻기 위해서이다.
도 1은 종래의 내부전압 발생회로의 회로도이다.
도 1을 참조하면, 종래의 내부전압 발생회로는, 피모스 구동 트랜지스터(P11), 비교기(11), 오아게이트(13), 피모스 트랜지스터(P12), 및 엔모스 트랜지스터들(N11,N12)를 포함하여 구성된다.
오아게이트(13)는 입력신호들(VCCAP1,VCCAP2)을 수신하여 펄스 형태를 갖는 제어신호(VCCAE)를 발생한다. 오아게이트(13)의 입력신호들(VCCAP1,VCCAP2)은 반도체 메모리장치의 액티브 구간동안에 활성화되는 신호에 응답하여 발생되는 펄스신호들이다.
비교기(11)는 제어신호(VCCAE)가 논리"하이"인 동안에 엔모스 트랜지스터(N11)이 턴온됨으로써 액티브된다. VCCAP2가 논리"로우"일 때는 비교기(11)는 피모스 트랜지스터(P12)를 통해 피드백되는 내부전압(VCCA)과 소정의 기준전압(VREF)를 비교하여 그 결과에 따라 구동신호(DR)를 발생한다. VCCAP2가 논리"하이"일 때는 비교기(11)는 엔모스 트랜지스터(N12)를 통해 입력되는 전압(VBL)과 기준전압(VREF)를 비교하여 그 결과에 따라 구동신호(DR)를 발생한다.
피모스 구동 트랜지스터(P11)의 소오스에는 외부전압(VDD)이 인가되고 게이트에 구동신호(DR)가 인가되며 드레인으로부터 내부전압(VCCA)이 출력된다.
그런데 도 1에 도시된 종래의 내부전압 발생회로는 외부전압(VDD)의 변동에 크게 영향을 받는 단점이 있다. 예컨데 외부전압(VDD)이 증가할 경우 피모스 구동트랜지스터(P11)가 과다한 전하를 공급함으로 인해 전력소모가 커지게 되며 또한 내부전압(VCCA)이 불안정해지는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 외부전압의 변동에 상관없이 일정한 양의 전하를 공급하고 안정된 내부전압을 발생하는 반도체 메모리장치의 내부전압 발생회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 외부전압의 변동에 상관없이 일정한 양의 전하를 공급하고 안정된 내부전압을 발생할 수 있는 반도체 메모리장치의 내부전압 발생방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.
도 1은 종래의 내부전압 발생회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 내부전압 발생회로의 회로도이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 내부전압 발생회로는, 소오스에 외부전압이 인가되고 게이트에 구동신호가 인가되며 드레인으로부터 내부전압이 출력되는 피모스 구동 트랜지스터, 및 소정의 제어신호에 응답하여 상기 구동신호를 발생하는 구동신호 발생회로를 구비하고, 상기 구동신호 발생회로는 상기 외부전압의 변동에 무관하게 상기 피모스 구동 트랜지스터의 게이트와 소오스 사이의 전압을 실질적으로(Substantially) 일정하게 유지시키는 것을 특징으로 한다.
본 발명에 따른 내부전압 발생회로는 상기 피모스 구동 트랜지스터의 게이트에 연결되고 상기 피모스 구동 트랜지스터의 게이트를 풀업시키는 풀업 소자를 더 구비할 수 있다.
바람직한 실시예에 따르면, 상기 구동신호 발생회로는, 상기 제어신호에 응답하여, 상기 내부전압을 분배(divide)하여 실질적으로(Substantially) 일정한 제어전압을 발생하는 전압 분배기, 및 상기 외부전압을 전원전압으로 사용하고 상기 일정한 제어전압에 응답하여 상기 제어신호를 반전시켜 상기 구동신호를 출력하는 반전기를 포함하여 구성된다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 내부전압 발생방법은, 소정의 제어신호에 응답하여 내부전압을 분배(divide)하여 실질적으로(Substantially) 일정한 제어전압을 발생하는 단계, 외부전압을 전원전압으로서 사용하여 상기 일정한 제어전압에 응답하여 상기 소정의 제어신호를 반전시켜 구동신호를 발생하는 단계, 및 상기 외부전압을 소오스로서 사용하여 상기 구동신호에 응답하여 상기 내부전압을 발생하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 내부전압 발생회로의 회로도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 내부전압 발생회로는, 피모스 구동 트랜지스터(P21), 구동신호 발생회로(21), 풀업 소자(23), 및 버퍼(25)를 구비한다.
피모스 구동 트랜지스터(P21)는 소오스에 반도체 메모리장치의 외부에서 입력되는 외부전압(VDD)이 인가되고 게이트에 구동신호(DR)가 인가되며 드레인으로부터 내부전압(VCCA)이 출력된다. 즉 내부전압 드라이버인 피모스 구동 트랜지스터(P21)는 구동신호(DR)에 응답하여 외부전압(VDD)을 수신하여 내부전압(VCCA)을 구동한다.
버퍼(25)는 소정의 제어신호(VCCAE)를 버퍼링하여 출력하고, 구동신호 발생회로(21)는 버퍼(25)의 출력신호(VCCAEB), 즉 버퍼링된 제어신호에 응답하여 구동신호(DR)를 발생한다. 제어신호(VCCAE)는 반도체 메모리장치의 액티브 구간동안에 활성화되는 신호에 응답하여 발생되는 펄스 형태를 갖는 신호이다.
특히 구동신호 발생회로(21)는 외부전압(VDD)의 변동에 무관하게 피모스 구동 트랜지스터(P21)의 게이트와 소오스 사이의 전압(Vgs)을 거의 실질적으로(Substantially) 일정하게 유지시킨다.
좀더 상세히 설명하면, 구동신호 발생회로(21)는 전압 분배기(21a) 및 반전기(21b)를 구비한다. 전압 분배기(21a)는 버퍼링된 제어신호(VCCAEB)에 응답하여, 내부전압(VCCA)을 분배(divide)하여 실질적으로(Substantially) 일정한 제어전압(VCNT)을 발생한다. 반전기(21b)는 일정한 제어전압(VCNT)에 응답하여, 버퍼링된 제어신호(VCCAEB)를 반전시켜 구동신호(DR)를 출력한다. 반전기(21b)는 외부전압(VDD)을 전원전압으로 사용한다.
전압 분배기(21a)는 피모스 트랜지스터(P22) 및 엔모스 트랜지스터들(N21,N22)를 포함하여 구성된다. 피모스 트랜지스터(P22)는 소오스에 내부전압(VCCA)이 인가되고 게이트에 접지전압(VSS)이 인가되며 드레인으로부터 제어전압(VCNT)이 출력된다.
엔모스 트랜지스터(N21)는 드레인이 피모스 트랜지스터(P22)의 드레인에 연결되고 게이트에 버퍼링된 제어신호(VCCAEB)가 인가된다. 엔모스 트랜지스터(N22)는 드레인 및 게이트가 엔모스 트랜지스터(N21)의 소오스에 공통 연결되고 소오스에 접지전압(VSS)이 인가된다.
반전기(21b)는 피모스 트랜지스터(P23) 및 엔모스 트랜지스터들(N23,N24)을 포함하여 구성된다. 피모스 트랜지스터(P23)는 소오스에 외부전압(VDD)이 인가되고 게이트에 버퍼링된 제어신호(VCCAEB)가 인가되며 드레인으로부터 구동신호(DR)가 출력된다.
엔모스 트랜지스터(N23)는 드레인이 피모스 트랜지스터(P23)의 드레인에 연결되고 게이트에 버퍼링된 제어신호(VCCAEB)가 인가된다. 엔모스 트랜지스터(N24)는 드레인이 엔모스 트랜지스터(N23)의 소오스에 연결되고 게이트에 제어전압(VCNT)이 인가되며 소오스에 접지전압(VSS)이 인가된다.
전압 분배기(21a) 및 반전기(21b)는 이상에서 설명한 구성과 다른 여러가지 형태로 변형될 수 있다.
풀업 소자(23)는 피모스 구동 트랜지스터(P21)의 게이트게 연결되고, 피모스 구동 트랜지스터(P21)의 게이트를 풀업시키는 역할을 한다. 여기에서 풀업 소자(23)는 피모스 트랜지스터(P24)와 엔모스 트랜지스터(N25)를 포함하여 구성된경우가 도시되어 있으나 여러가지 형태로 변형될 수 있다.
이하 상술한 본 발명에 따른 내부전압 발생회로의 동작 및 내부전압 발생방법이 상세히 설명된다.
제어신호(VCCAE)가 논리"하이"가 되면 전압 분배기(21a)의 엔모스 트랜지스터(N21)가 턴온된다. 그러면 저항역할을 하는 전압 분배기(21a)의 피모스 트랜지스터(P22) 및 엔모스 트랜지스터들(N21,N22)에 의해 내부전압(VCCA)이 분배되고 분배된 전압, 즉 제어전압(VCNT)이 피모스 트랜지스터(P22)의 드레인으로부터 출력된다.
이때 내부전압(VCCA)은 대체적으로 일정한 전압레벨을 가지므로 제어전압(VCNT)도 일정한 전압레벨을 갖는다. 또한 제어전압(VCNT)은 반전기(21b)의 엔모스 트랜지스터(N24)를 턴온시킬 수 있을 정도의 레벨을 갖는다.
다음에 반전기(21b)는 제어전압(VCNT)에 응답하여, 버퍼링된 제어신호(VCCAEB)를 반전시켜 구동신호(DR)를 출력한다. 버퍼링된 제어신호(VCCAEB)가 논리"로우"인 동안에는 반전기(21b)의 피모스 트랜지스터(P23)가 턴온되어 피모스 구동 트랜지스터(P21)의 게이트가 외부전압(VDD) 레벨로 풀업된다. 즉 구동신호(DR)가 논리"하이"가 된다. 이에 따라 피모스 구동 트랜지스터(P21)가 턴오프되며 내부전압(VCCA)이 발생되지 않는다.
버퍼링된 제어신호(VCCAEB)가 논리"하이"인 동안에는 반전기(21b)의 엔모스 트랜지스터(N23)가 턴온되어 엔모스 트랜지스터들(N23,N24)를 통해 피모스 구동 트랜지스터(P21)의 게이트로부터 접지(VSS)로 전류가 싱킹된다. 이때 엔모스 트랜지스터(N24)의 게이트에 인가되는 제어전압(VCNT)이 외부전압(VDD)의 변동에 무관하게 거의 일정하므로 상기 싱킹되는 전류는 외부전압(VDD)의 변동에 무관하게 거의 일정하게 유지된다.
따라서 외부전압(VDD)이 높아질 경우 피모스 구동 트랜지스터(P21)의 게이트 전압도 같은 전위차를 갖고 높아지게 되고 외부전압(VDD)이 낮아질 경우 피모스 구동 트랜지스터(P21)의 게이트 전압도 같은 전위차를 갖고 낮아지게 된다. 이에 따라 피모스 구동 트랜지스터(P21)의 게이트와 소오스 사이의 전압(Vgs)은 외부전압(VDD)의 변동에 무관하게 일정하게 유지되며, 결국 피모스 구동 트랜지스터(P21)는 외부전압(VDD)의 변동에 무관하게 일정한 양의 전하를 공급하고 안정된 내부전압(VCCA)을 출력하게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 내부전압 발생회로 및 내부전압 발생방법은 외부전압의 변동에 상관없이 일정한 양의 전하를 공급하고 안정된 내부전압을발생할 수 있는 장점이 있다.

Claims (12)

  1. 외부에서 인가되는 외부전압보다 낮은 레벨을 갖는 내부전압을 생성하는 반도체 메모리장치의 내부전압 발생회로에 있어서,
    소오스에 상기 외부전압이 인가되고 게이트에 구동신호가 인가되며 드레인으로부터 상기 내부전압이 출력되는 피모스 구동 트랜지스터; 및
    소정의 제어신호에 응답하여 상기 구동신호를 발생하는 구동신호 발생회로를 구비하고,
    상기 구동신호 발생회로는 상기 외부전압의 변동에 무관하게 상기 피모스 구동 트랜지스터의 게이트와 소오스 사이의 전압을 실질적으로(Substantially) 일정하게 유지시키는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  2. 제1항에 있어서, 상기 구동신호 발생회로는,
    상기 제어신호에 응답하여, 상기 내부전압을 분배(divide)하여 실질적으로(Substantially) 일정한 제어전압을 발생하는 전압 분배기; 및
    상기 외부전압을 전원전압으로 사용하고 상기 일정한 제어전압에 응답하여 상기 제어신호를 반전시켜 상기 구동신호를 출력하는 반전기를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  3. 제2항에 있어서, 상기 전압 분배기는,
    소오스에 상기 내부전압이 인가되고 게이트에 접지전압이 인가되며 드레인으로부터 상기 일정한 제어전압이 출력되는 피모스 트랜지스터;
    드레인이 상기 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 제어신호가 인가되는 제1엔모스 트랜지스터; 및
    드레인 및 게이트가 상기 제1엔모스 트랜지스터의 소오스에 연결되고 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  4. 제2항에 있어서, 상기 반전기는,
    소오스에 상기 외부전압이 인가되고 게이트에 상기 제어신호가 인가되며 드레인으로부터 상기 구동신호가 출력되는 피모스 트랜지스터;
    드레인이 상기 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 제어신호가 인가되는 제1엔모스 트랜지스터; 및
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 연결되고 게이트에 상기 일정한 제어전압이 인가되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  5. 제1항에 있어서, 상기 내부전압 발생회로는,
    상기 피모스 구동 트랜지스터의 게이트게 연결되고, 상기 피모스 구동 트랜지스터의 게이트를 풀업시키는 풀업 소자를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  6. 외부에서 인가되는 외부전압보다 낮은 레벨을 갖는 내부전압을 생성하는 반도체 메모리장치의 내부전압 발생회로에 있어서,
    구동신호에 응답하여, 상기 외부전압을 수신하여 상기 내부전압을 구동하는 드라이버;
    소정의 제어신호에 응답하여, 상기 내부전압을 분배(divide)하여 실질적으로(Substantially) 일정한 제어전압을 발생하는 전압 분배기; 및
    상기 외부전압을 전원전압으로서 사용하고 상기 일정한 제어전압에 응답하여 상기 소정의 제어신호를 반전시켜 상기 구동신호를 출력하는 반전기를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  7. 제6항에 있어서, 상기 드라이버는,
    소오스에 상기 외부전압이 인가되고 게이트에 상기 구동신호가 인가되며 드레인으로부터 상기 내부전압이 출력되는 피모스 구동 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  8. 제6항에 있어서, 상기 전압 분배기는,
    소오스에 상기 내부전압이 인가되고 게이트에 접지전압이 인가되며 드레인으로부터 상기 일정한 제어전압이 출력되는 피모스 트랜지스터;
    드레인이 상기 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 제어신호가 인가되는 제1엔모스 트랜지스터; 및
    드레인 및 게이트가 상기 제1엔모스 트랜지스터의 소오스에 연결되고 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  9. 제6항에 있어서, 상기 반전기는,
    소오스에 상기 외부전압이 인가되고 게이트에 상기 제어신호가 인가되며 드레인으로부터 상기 구동신호가 출력되는 피모스 트랜지스터;
    드레인이 상기 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 제어신호가 인가되는 제1엔모스 트랜지스터; 및
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 연결되고 게이트에 상기 일정한 제어전압이 인가되며 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  10. 제6항에 있어서, 상기 내부전압 발생회로는,
    상기 구동신호가 입력되는 상기 드라이버의 제어단에 연결되고, 상기 제어단을 풀업시키는 풀업 소자를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 내부전압 발생회로.
  11. 외부에서 인가되는 외부전압보다 낮은 레벨을 갖는 내부전압을 발생하는 반도체 메모리장치의 내부전압 발생방법에 있어서,
    소정의 제어신호에 응답하여 상기 내부전압을 분배(divide)하여 실질적으로(Substantially) 일정한 제어전압을 발생하는 단계;
    상기 외부전압을 전원전압으로서 사용하여 상기 일정한 제어전압에 응답하여 상기 소정의 제어신호를 반전시켜 구동신호를 발생하는 단계; 및
    상기 외부전압을 소오스로서 사용하여 상기 구동신호에 응답하여 상기 내부전압을 발생하는 단계를 구비하는 것을 특징으로 하는 내부전압 발생방법.
  12. 소오스에 외부전압이 인가되고 드레인으로부터 내부전압을 출력하는 피모스 구동 트랜지스터를 구비하는 반도체 메모리장치의 내부전압 발생회로의 제어방법에 있어서,
    소정의 제어신호가 논리"로우"인 동안에 상기 피모스 구동 트랜지스터의 게이트를 상기 외부전압으로 풀업시키는 단계;
    상기 소정의 제어신호가 논리"하이"인 동안에 상기 내부전압을 분배하여 실질적으로(Substantially) 일정한 제어전압을 발생하는 단계; 및
    상기 소정의 제어신호가 논리"하이"인 동안에 상기 일정한 제어전압에 응답하여 상기 피모스 구동 트랜지스터의 게이트로부터 접지로 실질적으로 일정한 전류를 싱킹하는 단계를 구비하는 것을 특징으로 하는 내부전압 발생회로의 제어방법.
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