KR100915816B1 - 내부 전압 생성 회로 - Google Patents

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Abstract

전하를 펌핑하여 내부용 구동 전압을 생성하는 내부 전압 생성 회로를 개시한다. 개시된 본 발명의 내부 전압 생성 회로는, 감지된 내부 전압 및 기 설정된 테스트 모드 신호에 응답하여 제 1 오실레이션 신호를 생성하는 제 1 오실레이션 신호 생성부, 외부 클럭을 분주시켜 발진 주기가 상기 외부 클럭 주기의 2n배(n은 자연수)로 증가하도록 가변시키는 제 2 오실레이션 신호를 생성하는 제 2 오실레이션 신호 생성부 및 기 설정된 테스트 모드 신호에 응답하여 상기 제 1 오실레이션 신호 또는 상기 제 2 오실레이션 신호를 선택하여 펌핑 주기 신호로서 제공하는 스위칭부를 포함를 포함한다.
차지 펌프, 오실레이터, 클럭 신호

Description

내부 전압 생성 회로{Internal Voltage Generating Circuit}
본 발명은 내부 전압 생성 회로에 관한 것으로서, 보다 구체적으로는 차지 펌프를 이용하는 내부 전압 생성 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부에서 제공되는 전원전압(VDD) 및 접지전압(VSS)으로부터 내부동작에 필요한 내부전압을 생성하여 사용하고 있다.
반도체 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(Vcore), 워드라인을 구동하거나 오버드라이빙시에 사용되는 고전압(Vpp), 반도체 기판의 벌크(bulk) 전압으로 공급되는 기판 바이어스 전압(Vbb)등이 있다.
특히, 최근에는 회로 일부의 구동력(drivability)을 향상시키도록 기판 바이어스 전압(Vbb) 수준 또는 그보다 절대치가 더 큰 음의 전압을 생성하여 적용하기도 한다. 예를 들어, 센스 앰프 회로부의 NMOS 트랜지스터의 소스 전원으로 저전압(VNDS)을 인가한다. 이로써, 센스 앰프 회로부의 언더드라이빙시 구동 속도를 향상시킬 수 있다.
이러한 저전압(VNDS)은 접지전압(VSS)보다 낮은 레벨의 전압을 유지하기 때 문에 전하를 공급하며 펌핑하는 차지 펌프(charge pump)회로를 구비한다.
도 1은 종래의 저전압(VNDS)을 생성하는 내부 전압 생성 회로의 블록도이다. 도 1을 참조하면, 내부 전압 생성 회로는 전압 디텍터(10), 오실레이터(20) 및 차지 펌프(30)를 포함한다.
우선, 전압 디텍터(10)는 저전압(VNDS)의 전압 레벨을 감지하여 오실레이션 제어 신호(OSC_EN)를 제공한다.
오실레이터(20)는 전압 디텍터(10)에서 감지된 결과에 응답하여 일정한 주기의 신호인 펌핑 주기 신호(VNOSC)를 생성한다. 여기서 오실레이터(20)는 인버터 체인으로 구성된 링 오실레이터(ring-oscillator)이다.
차지 펌프(30)는 오실레이터(20)에서 출력한 발진 파형인 펌핑 주기 신호(VNOSC)에 응답하여 원하는 저전압(VNDS)을 생성한다. 즉, 차지 펌프(30)는 소정 전압을 만족할때까지 펌핑 주기 신호(VNOSC)에 따라 전하를 펌핑함으로써 저전압(VNDS)을 생성한다. 한편, 저전압(VNDS)이 과도하게 낮아지는 것을 방지하기 위하여 출력된 저전압(VNDS)을 다시 전압 디텍터(10)로 피드백 시킨다. 그리하여, 전압 디텍터(10)는 피드백된 저전압(VNDS) 감지시 그 레벨이 과도하게 낮으면 비활성화된 오실레이션 제어 신호(OSC_EN)를 제공함으로써 오실레이터(20)를 비활성화 시킬 수 있다. 이에 따라, 차지 펌프(30)의 동작도 비활성화된다.
그러나, 저전력의 반도체 메모리 장치의 추세에 따라 낮은 외부 전압(low VDD) 영역에서는, 상기와 같은 내부 전압 생성 회로의 펌핑 주기 신호는 더욱 느려지고, 이로 인해 차지 펌프의 펌핑 능력이 감소되는 어려운 점이 발생한다.
본 발명의 기술적 과제는 오실레이션 주기 신호를 선택할 수 있는 내부 전압 생성 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 내부 전압 생성 회로는, 감지된 내부 전압 및 기 설정된 테스트 모드 신호에 응답하여 제 1 오실레이션 신호를 생성하는 제 1 오실레이션 신호 생성부, 외부 클럭을 분주시켜 발진 주기가 상기 외부 클럭 주기의 2n배(n은 자연수)로 증가하도록 가변시키는 제 2 오실레이션 신호를 생성하는 제 2 오실레이션 신호 생성부 및 기 설정된 테스트 모드 신호에 응답하여 상기 제 1 오실레이션 신호 또는 상기 제 2 오실레이션 신호를 선택하여 펌핑 주기 신호로서 제공하는 스위칭부를 포함를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 내부 전압 생성 회로는, 피드백된 내부 전압 레벨을 감지하여 오실레이션 제어 신호를 제공하는 전압 디텍터, 상기 오실레이션 제어 신호에 응답하여 링 오실레이터에 의해 발진되는 고정 주기의 펌핑 주기 신호를 제공하되, 테스트 모드시에는 외부 클럭을 분주시켜 생성되는 가변 주기의 클럭 신호를 상기 펌핑 주기 신호로서 제공하는 펌핑 신호 생성 블록 및 펌핑 주기 신호에 응답하여 전하를 펌핑시킴으로써 상기 내부 전압을 출력하는 차지 펌프를 포함한다. 이 때, 상기 펌핑 신호 생성 블록은 상기 외부 클럭을 분주시켜 발진 주기가 상기 외부 클럭 주기의 2n배(n은 자연수)로 증가하는 상기 가변 주기 클럭 신호를 생성한다.
본 발명에 따르면, 차지 펌프를 펌핑 시키는 펌핑 주기 신호를 선택할 수 있다. 즉, 링 오실레이터에 의한 오실레이션 주기 신호 또는 분주된 외부 클럭 신호를 오실레이션 주기 신호로 이용할 수 있도록 스위칭부를 구비한다. 이로써, 본 발명의 일 실시예에서는 선택적으로 펌핑 주기 신호를 제공할 수 있다. 이러한 분주된 외부 클럭 신호는 고주파의 클럭 신호이므로 저전력 모드에서도 펌핑 능력을 향상시킬 수 있다.
또한, 분주된 외부 클럭 신호를 위한 다양한 분주기를 구비함에 따라 다양한 주기의 펌핑 주기 신호를 제공할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 2a는 본 발명의 일 실시예에 따른 내부 전압 생성 회로를 나타낸 블록도이다.
도 2a를 참조하면, 내부 전압 생성 회로는 전압 디텍터(100), 펌핑 신호 생성 블록(700) 및 차지 펌프(800)를 포함한다.
우선, 전압 디텍터(100)는 피드백된 저전압(VNDS)의 전압 레벨을 감지하여 오실레이션 제어 신호(OSC_ENB)를 제공한다. 전압 디텍터(100)는 감지된 저전압(VNDS)의 레벨이 원하는 전압 레벨보다 절대치가 낮으면 활성화된 로우 레벨의 오실레이션 제어 신호(OSC_ENB)를 제공한다. 본 발명의 일 실시예의 전압 디텍터(100)는 통상의 전압 디텍터이므로 이에 대한 상세한 설명은 하지 않기로 한다. 다만, 전압 디텍터(100)는 피드백된 저전압(VNDS)의 전압 레벨을 감지하고 이에 응 답하여 오실레이션 제어 신호(OSC_ENB)를 제공할 수 있는 감지 회로이면 가능하다. 또한, 본 발명의 일 실시예로 저전압(VNDS)을 생성하는 회로로 예시하나, 이에 제한되지 않음은 물론이다. 차지 펌핑을 하며 생성되는 내부 전압이면 본 발명의 목적 범위를 만족한다.
펌핑 신호 생성 블록(700)은 오실레이션 제어 신호(OSC_ENB), 기 설정된 테스트 모드 신호인 제 3 테스트 모드 신호(TNOSC<2>) 및 외부 클럭(ECK)에 응답하여 펌핑 주기 신호(VNOSC)를 생성한다. 펌핑 신호 생성 블록(700)은 제어 신호 생성부(200) 및 펌핑 주기 신호 생성부(600)를 포함한다.
제어 신호 생성부(200)는 오실레이션 제어 신호(OSC_ENB) 및 제 3 테스트 모드 신호(TNOSC<2>)에 응답하여 오실레이터 활성화 신호(isw)를 생성한다. 펌핑 주기 신호 생성부(600)는 오실레이터 활성화 신호(isw) 및 외부 클럭(ECK)에 응답하여 링 오실레이터에 의한 오실레이션 주기 신호 또는 외부 클럭을 분주시켜 생성된 오실레이션 주기 신호를 선택하여 펌핑 주기 신호(VNOSC)로서 제공할 수 있다. 제 3 테스트 모드 신호(TNOSC<2>)에 대한 자세한 설명은 후술하기로 한다.
차지 펌프(800)는 펌핑 주기 신호(VNOSC)의 발진 파형에 응답하여 전하의 충전(charge) 및 방전(discharge) 동작을 반복함으로써 저전압(VNDS)을 생성한다. 차지 펌프(800)는 통상의 전압용 펌핑 회로를 사용하므로 이에 대한 내용은 당업자라면 용이하게 이해 가능한 부분이므로 자세한 설명은 생략하기로 한다.
도 2b는 도 2a에 따른 펌핑 주기 신호 생성부(600)의 개념적인 블록도이다. 도 2b를 참조하면, 펌핑 주기 신호 생성부(600)는 제 1 오실레이션 신호 생성 부(300), 제 2 오실레이션 신호 생성부(400) 및 스위칭부(500)를 포함한다.
보다 구체적으로 설명하면, 제 1 오실레이션 신호 생성부(300)는 오실레이터 활성화 신호(isw)에 응답하여 제 1 오실레이션 신호(VNOSCI)를 생성한다. 여기서, 제 1 오실레이션 신호 생성부(300)는 링 오실레이터에 의한 발진 신호인 고정된 주기의 제 1 오실레이션 신호(VNOSCI)를 생성한다.
제 2 오실레이션 신호 생성부(400)는 외부 클럭(ECK)에 응답하여 제 2 오실레이션 신호(VNOSC_CK)를 생성한다. 특히, 본 발명의 일 실시예에 따른 제 2 오실레이션 신호 생성부(400)는 외부 클럭(ECK)을 이용하여 제 1 오실레이션 신호(VNOSCI)보다는 고주파이며, 다양한 주기로 가변되는 신호를 선택하여 제 2 오실레이션 신호(VNOSC_CK)를 생성할 수 있다.
스위칭부(500)는 제 3 테스트 모드 신호(TNOSC<2>)에 응답하여 이러한 제 1 오실레이션 신호(VNOSCI) 및 제 2 오실레이션 신호(VNOSC_CK)중 하나의 신호를 선택하여 펌핑 주기 신호(VNOSC)로서 제공한다.
도 3은 도 2a에 따른 제어 신호 생성부(200)의 회로도이다.
도 3을 참조하면, 제어 신호 생성부(200)는 오실레이션 제어 신호(OSC_ENB) 및 특정 테스트 모드 신호인 제 3 테스트 모드 신호(TNOSC<2>)를 수신하여 제 1 오실레이션 신호 생성부(도 2b의 300 참조)의 활성화 여부를 결정하는 오실레이터 활성화 신호(isw)를 생성한다. 다시 말하면, 제어 신호 생성부(200)는 오실레이션 제어 신호(OSC_ENB)가 활성화되는 동안 제 3 테스트 모드 신호(TNOSC<2>)의 논리 레벨에 응답하여 오실레이터 활성화 신호(isw)를 생성한다.
제어 신호 생성부(200)는 제 1 내지 제 2 노어 게이트(NOR1-NOR2) 및 제 1 인버터(IV1)를 포함한다.
제 1 노어 게이트(NOR1)는 오실레이션 제어 신호(OSC_ENB) 및 제 3 테스트 모드 신호(TNOSC<2>)에 응답한다. 제 2 노어 게이트(NOR2)는 제 1 노어 게이트(NOR1)의 출력 신호 및 접지전압을 인가받아 노어 게이팅 동작에 의해 출력 신호를 제공한다. 제 1인버터(IV1)는 제 2 노어 게이트(NOR2)의 출력 신호를 반전시켜 오실레이터 활성화 신호(isw)를 제공한다.
즉, 제어 신호 생성부(200)는 오실레이션 제어 신호(OSC_ENB)가 활성화되는 동안, 비활성화된 로우 레벨의 제 3 테스트 모드 신호(TNOSC<2>)를 수신하면 활성화된 하이 레벨의 오실레이터 활성화 신호(isw)를 제공한다. 이와 반대로, 제어 신호 생성부(200)는 활성화된 하이 레벨의 제 3 테스트 모드 신호(TNOSC<2>)를 수신하면 비활성화된 로우 레벨의 오실레이터 활성화 신호(isw)를 제공한다. 그러므로, 제 3 테스트 모드 신호(TNOSC<2>)는 오실레이터 활성화 신호(isw)의 활성화 여부를 결정하는 신호이다. 여기서, 제 3 테스트 모드 신호(TNOSC<2>)는 테스트 회로에서 제공하는 기 설정된 테스트 모드용 신호이고, 특정한 회로를 구동시키도록 제공되는 신호로 예시한다.
한편, 제어 신호 생성부(200)는 제 3 노어 게이트(NOR3) 및 제 2 인버터(IV2)를 더 포함한다. 제 3 노어 게이트(NOR3)는 오실레이터를 테스트하기 위한 테스트용 신호(TMOSC) 및 접지전압(VSS)을 수신하여 노어 게이팅 동작을 한다. 또한, 제 2 인버터(IV2)가 제 3 노어 게이트(NOR3)의 출력 신호를 반전시켜 오실레이 터 테스트 모드 신호(TMOSCi)를 제공한다. 따라서, 제어 신호 생성부(200)는 활성화된 하이 레벨의 테스트용 신호(TMOSC)에 응답하여 활성화된 오실레이터 테스트 모드 신호(TMOSCi)를 생성한다. 생성된 이러한 신호들에 대한 설명은 아래의 도면과 함께 자세히 설명하기로 한다.
도 4는 제 1 오실레이션 신호 생성부(300)의 회로도이다.
제 1 오실레이션 신호 생성부(300)는 수신된 오실레이터 활성화 신호(isw)가 다수의 인버터 체인을 경유함으로써 신호의 논리 레벨이 계속 반전되도록 한다. 이로써, 오실레이터 활성화 신호(isw)에 응답하여 발진 주기를 갖는 제 1 오실레이션 신호(VNOSCI)를 생성할 수 있다.
보다 구체적으로 제 1 오실레이션 신호 생성부(300)의 구성에 대해 설명하면, 오실레이터 활성화 신호(isw)를 수신하는 제 1 낸드 게이트(ND1), 다수의 반전 소자(IV1-IV6, ND3, ND4), 지연기(310) 및 오실레이터 테스트 모드 신호 수신부(320)를 포함한다.
제 1 낸드 게이트(ND1)는 오실레이터 활성화 신호(isw) 및 피드백된 노드 d의 신호를 인가받아 낸드 게이팅 동작을 통해 노드 a에 출력 신호를 제공한다.
다수의 반전 소자(IV1-IV6, ND3, ND4)는 제 1 낸드 게이트(ND1)의 출력 신호를 제 1 낸드 게이트(ND1)의 타측단으로 반전시키면서 전달시키도록 폐루프(closed loop)로 구성된다. 이러한 인버터와 같은 반전 소자들의 수는 홀수이면 가능하다. 한편, 여기서는 짝수개의 인버터(IV1-IV6)를 예시하나, 제 3 또는 제 4 낸드 게이트(ND3, ND4)가 인버터처럼 동작하므로 신호의 반전 수단은 홀수개이다.
지연기(310)는 인버터 체인으로 연결된 제 8 내지 제 10 인버터(IV8-IV10)를 포함하며, 노드 a의 신호를 반전 지연시켜 제 1 오실레이션 신호(VNOSCI)로서 제공할 수 있다.
한편, 오실레이터 테스트 모드 수신부(320)는 제 2 낸드 게이트(ND2) 및 제 7 인버터(IV7)를 포함한다. 오실레이터 테스트 모드 수신부(320)는 활성화된 오실레이터 테스트 모드 신호(TMOSCi)를 수신하면 오실레이션 신호의 생성 경로를 축소시키도록 노드 c의 레벨을 하이 레벨로 고정 시킨다. 반면, 오실레이터 테스트 모드 수신부(320)는 비활성화된 오실레이터 테스트 모드 신호(TMOSCi)를 수신하면 통상의 오실레이션 신호의 생성 경로를 제공하도록 한다. 여기서, 오실레이터 테스트 모드 신호(TMOSCi)는 제 1 오실레이션 신호 생성부(300) 테스트시 활성화되는 신호이다.
다시 말하면, 오실레이터 테스트 모드 신호(TMOSCi)가 활성화될 경우, 제 2 낸드 게이트(ND2)의 수신되는 레벨과 상관없이 노드 c의 신호는 고정된 신호가 되므로 오실레이터로서 부적합하다. 따라서, 제 3 낸드 게이트(ND3)를 구비하며, 이 경우 제 3 낸드 게이트(ND3)는 인버터처럼 동작하여 신호의 논리 레벨이 반전되어 발진할 수 있도록 하되, 축소된 경로로 발진 주기를 생성할 수 있다.
즉, 제 3 낸드 게이트(ND3)는 노드 b의 신호 및 활성화된 오실레이터 테스트 모드 신호(TMOSCi)를 수신하여 낸드 게이팅 동작에 따른 출력 신호를 제 4 낸드 게이트(ND4)의 일측 수신 단자에 제공한다. 제 4 낸드 게이트(ND4)는 노드 c 및 전술한 제 3 낸드 게이트(ND3)의 출력 신호를 수신하여 낸드 게이팅 동작을 한다.
이로써, 오실레이터 테스트 모드 신호(TMOSCi)가 활성화되면, 감소된 경로(○2 경로)를 통해 제 1 오실레이션 신호(VNOSCI)를 생성할 수 있다. 그러나, 오실레이터 테스트 모드 신호(TMOSCi)가 비활성화되면, 통상의 경로(○1 경로)를 통해 제 1 오실레이션 신호(VNOSCI)를 생성한다.
이와 같이, 제 1 오실레이션 신호 생성부(300)는 신호의 반전 수단이 직렬 연결되어 폐루프를 갖는 통상의 링 오실레이터이면 가능하다. 한편, 도시하지는 않았으나 각 노드에 지연 시간을 미세하게 조정하기 위한 커패시터등이 구비될 수 있다.
다음으로 제 1 오실레이션 신호 생성부(300)의 동작을 설명하기로 한다.
오실레이터 테스트 모드 신호(TMOSCi)가 비활성화되고, 오실레이터 활성화 신호(isw)가 활성화되는 경우를 먼저 설명하기로 한다.
제 1 낸드 게이트(ND1)는 활성화된 하이 레벨의 오실레이터 활성화 신호(isw)를 수신하여 노드 d의 반전된 레벨을 노드 a에 제공한다. 동작 초기에 노드 d가 하이 레벨이라고 가정하면, 노드 a는 로우 레벨이 된다. 노드 a의 신호는 다수의 인버터(IV1-IV4)를 경유하며 하이 및 로우의 신호 천이를 계속 반복한다.
제 2 낸드 게이트(ND2)는 비활성화된 오실레이터 테스트 모드 신호(TMOSCi)에 응답하여 일측 수신 단자에는 하이 레벨이, 타측 수신 단자에는 로우 레벨이 수신된다. 따라서, 노드 c는 하이 레벨이 된다. 제 4 낸드 게이트(ND4)는 노드 c의 하이 레벨 신호 및 제 3 낸드 게이트(ND3)에 의한 출력 신호인 하이 레벨 신호를 수신하여 로우 신호를 제공한다. 계속해서 인버터(IV5-IV6)들을 경유함으로써 노드 d는 로우 레벨이 된다. 즉, 처음의 노드 d의 하이 레벨의 신호가 로우 레벨로 천이됨을 알 수 있다. 이와 같이, 각 노드의 레벨이 계속 변하는 하이 발진 신호인 제 1 오실레이션 신호(VNOSCI)가 생성될 수 있다.
한편, 오실레이터 테스트 모드 신호(TMOSCi)가 활성화되고, 오실레이터 활성화 신호(isw)가 활성화되는 경우를 설명하기로 한다.
전술한 바와 같이, 이 경우에는 오실레이터 테스트 모드 신호 수신부(320)에 의해 노드 c는 하이 레벨의 신호로 고정된다. 따라서 이 경우에는 축소된 신호 생성 경로(○2 경로)를 통해 상술한 방법과 마찬가지로 신호의 천이를 반복하며 발진 신호인 제 1 오실레이션 신호(VNOSCI)를 생성할 수 있다.
이와 같이, 제 1 오실레이션 신호 생성부(300)에 의한 제 1 오실레이션 신호(VNOSCI)는 종래의 링 오실레이터에 의한 발진 신호이다. 즉, 내부 신호들에 의해 제 1 오실레이션 신호 생성부(300)가 활성화되어 각 신호 반전 수단을 경유하는 지연 시간에 따른 고정된 주기의 발진 신호를 제공한다.
도 5는 도 3에 따른 제 2 오실레이션 신호 생성부(400)의 블록도이다.
도 5를 참조하면, 제 2 오실레이션 신호 생성부(400)는 클럭 신호 버퍼부(410), 분주부(420), 분주 클럭 선택부(430) 및 최종 분주부(440)를 포함한다.
클럭 신호 버퍼부(410)는 외부 클럭(ECK)을 버퍼링하여 클럭 신호 (CLK)로 제공한다.
분주부(420)는 클럭 신호(CLK)를 분주시켜 2분주 클럭 신호(CLKФ2) 및 4분주 클럭 신호(CLKФ4)를 생성한다.
분주 클럭 선택부(430)는 클럭 신호(CLK), 2분주 클럭 신호(CLKФ2) 및 4분주 클럭 신호(CLKФ4)를 수신하여 이중 어느 하나의 클럭 신호를 선택하여 주파수 신호(FREQ)로서 제공한다.
최종 분주부(440)는 주파수 신호(FREQ)를 2분주 시켜 제 2 오실레이션 신호(VNOSC_CK)를 생성한다.
다음의 도면들을 참조하여 제 2 오실레이션 신호 생성부(400)에 대해 자세히 설명하기로 한다.
도 6은 도 5에 따른 클럭 신호 버퍼부(410)의 회로도이다.
클럭 신호 버퍼부(410)는 외부 클럭(ECK) 및 제 3 테스트 모드 신호(TNOSC<2>)에 응답하여 버퍼링된 클럭 신호(CLK)를 생성한다. 클럭 신호 버퍼부(410)는 낸드 게이트(ND) 및 인버터(IV)를 포함한다.
구체적으로, 낸드 게이트(ND)는 외부 클럭(ECK) 및 제 3 테스트 모드 신호(TNOSC<2>)를 수신하여 낸드 게이팅한다. 여기서, 외부 클럭(ECK)은 외부에서 제공하는 고주파의 클럭 신호이다. 전술한 바와 같이, 제 3 테스트 모드 신호(TNOSC<2>)는 제 2 오실레이션 신호 생성부(400)를 활성화 시킬 수 있는 기 설정된 테스트 모드 신호로서 예시한다. 그러나, 이에 제한되지 않으며 제 2 오실레이션 신호 생성부(400)를 활성화시킬 수 있는 신호이면 가능하다. 따라서, 클럭 신호 버퍼부(410)는 활성화된 하이 레벨의 제 3 테스트 모드 신호(TNOSC<2>)에 의해 외부 클럭(ECK)을 버퍼링하여 클럭 신호(CLK)로서 제공할 수 있다. 다시 말하면, 클럭 신호 버퍼부(410)가 비활성화된 로우 레벨의 제 3 테스트 모드 신호(TNOSC<2>) 를 수신한다면 외부 클럭(ECK)이 수신되어도 버퍼링하지 않고 고정된 로우 레벨의 신호를 제공한다.
도 7은 도 5에 따른 분주부(420)의 블록도이다.
도 7을 참조하면, 분주부(420)는 제 1 분주기(421), 제 2 분주기(422) 및 리셋 신호 생성기(423)를 포함한다.
우선 제 1 분주기(421)는 클럭 신호(CLK)를 수신하여 2배의 클럭 주기를 갖는, 즉 2분주 클럭 신호(CLKФ2)를 생성한다.
제 2 분주기(422)는 제 1 분주기(421)와 직렬 연결되어, 2분주 클럭 신호(CLKФ2)를 수신하여 역시 2분주 시킴으로써 4 분주 클럭 신호(CLKФ4)를 생성한다.
한편, 리셋 신호 생성기(423)는 2분주 클럭 신호(CLKФ2), 4 분주 클럭 신호(CLKФ4) 및 특정 디코딩 신호, 여기서는 테스트 모드 신호(미도시)에 의해 디코딩된 제 7디코딩 신호(DECO<6>)를 수신하여 리셋 신호(RST)를 생성한다. 리셋 신호(RST)는 각각의 분주기(421, 422)에 제공되어, 각 분주기 회로(421, 422)를 초기화시킨다. 또는 리셋 신호(RST)의 활성화 되는 시간을 조정하여 새로운 분주 클럭 신호를 생성할 수도 있다. 예를 들어, 제 2 분주기(422)에 입력되는 리셋 신호(RST)의 활성화 시간을 조정하면 3분주의 클럭 신호(CLKФ3)를 생성할 수 있다.
도 8a는 도 7에 따른 제 1 분주기(421)의 상세한 회로도, 도 8b는 도 8a에 따른 각 노드의 동작을 나타낸 타이밍도이다.
도 8a 내지 8b를 참조하여 제 1 분주기(421)의 구성 및 동작을 설명하기로 한다.
제 1 분주기(421)는 리셋 신호(RST)에 응답하여 턴온되는 PMOS 트랜지스터(P1), 클럭 신호(CLK) 및 리셋 신호(RST)에 응답하는 낸드 게이트(ND), 제 1 래치부(LATCH1) 및 제 2 래치부(LATCH2)를 포함한다.
제 1 래치부(LATCH1)는 클럭 신호(CLK)의 로우 레벨에 응답하여 노드 d의 레벨을 전송시킨다. 제 1 래치부(LATCH1)는 제 1 내지 제 2 전송 소자(T1, T2), 및 제 3 인버터(IV3)를 포함한다. 이러한 제 1 전송 소자(T1) 및 제 3 인버터(IV3)는 래치 구조로 연결되어 노드 e의 레벨을 래치한다. 여기서는 제 1 및 제 2 전송 소자(T1, T2)로서 클럭드 인버터(clocked inverter)로 예시하였으나 이에 제한되는 것은 아니다.
제 2 래치부(LATCH2)는 클럭 신호(CLK)의 하이 레벨에 응답하여 노드 f의 레벨을 반전시켜 전송한다. 제 2 래치부(LATCH2)는 제 3 내지 제 4 전송 소자(T3, T4) 및 제 4 내지 5 인버터(IV4, IV5)를 포함한다. 여기서는 제 3 및 제 4 전송 소자(T3, T4)로서 클럭드 인버터로 예시하였으나 이에 제한되는 것은 아니다. 제 3 전송 소자(T3) 및 제 4 인버터(IV4)는 래치 구조로 연결되어 노드 f의 레벨을 래치한다.
계속해서 도 8a내지 도 8b를 참조하여 제 1 분주기(421)의 동작을 설명하기로 한다.
초기화 시키기 위하여 리셋 신호(RST)가 하이 레벨로 활성화되면, 제 1 PMOS 트랜지스터(P1)가 턴온된다. 따라서 노드 d는 하이 레벨이 되고, 제 3 인버터(IV3) 에 의해 노드 e는 로우 레벨이 된다. 이 경우 로우 레벨의 클럭 신호(CLK)가 수신되면 낸드 게이트(ND) 및 제 2 인버터(IV2)에 의해 제 1 및 제 2 전송 소자(T1, T2)가 턴온된다. 따라서, 노드 e의 레벨은 제 2 전송 소자(T2)를 경유하여 반전되므로 노드 f는 하이 레벨이 된다. 제 4 및 제 5 인버터(IV4, IV5)에 의해 각각 노드 g와 노드 h는 로우 및 하이 레벨이 된다.
이어서 리셋 신호(RST)는 비활성화되고, 하이 레벨의 클럭 신호(CLK)가 수신되면 낸드 게이트(ND)는 로우 레벨의 신호를 출력한다. 이 경우, 제 3 및 제 4 전송 소자(T3, T4)가 턴온된다. 한편, 제 1 및 제 2 전송 소자(T1, T2)는 턴오프된다. 이로 인해, 노드 d 및 노드 e는 이전 레벨로부터 반전되고, 노드 f, 노드 g는 제 3 전송 소자(T3)에 의해 이전 레벨이 래치된다.
계속해서 로우 레벨의 클럭 신호(CLK)가 수신되면 제 1 및 제 2 전송 소자(T1, T2)가 턴온된다. 따라서, 노드 f, 노드 g, 노드 h는 제 2 전송 소자(T2)에 의해 이전 레벨로부터 반전되며, 노드 d, 노드 e는 제 1 전송 소자(T1)에 의해 이전 레벨을 유지하게 된다.
다시 말하면, 노드 d와 노드 e는 로우 레벨의 클럭 신호(CLK)가 수신되면 이전 레벨을 유지하다가 하이 레벨의 클럭 신호(CLK)가 수신되면 각각의 노드는 이전 레벨로부터 반전된다. 마찬가지로, 노드 f, 노드 g, 노드 h는 하이 레벨의 클럭 신호(CLK)를 수신하면 이전 레벨을 유지하다가, 로우 레벨의 클럭 신호(CLK)가 수신되면 각 노드는 이전 레벨로부터 반전된다.
이와 같이, 제 1 분주기(421)의 각 노드 별로 변하는 신호의 주기를 살펴보 면 이전의 클럭 주기 (tCK○1)에 비해 2배의 주기(tCK○2)를 갖는 2분주 클럭 신호(CLKФ2)를 생성할 수 있다.
제 2 분주기(422)는 제 1 분주기(421)와 구성과 동작 원리가 동일하므로 그에 대한 설명은 생략하기로 한다. 다만, 제 2 분주기(422)는 원래 클럭 신호(CLK)보다 2배의 주기를 갖는 2분주 클럭 신호(CLKФ2)를 입력 신호로 하기 때문에 그로부터 2분주된 4 분주 클럭 신호(CLKФ4)를 생성한다는 점이 다를 뿐이다.
도 9는 도 7에 따른 리셋 신호 생성기(423)의 회로도이다.
도 9를 참조하면, 리셋 신호 생성기(423)는 낸드 게이트(ND) 및 인버터(IV)를 포함한다.
낸드 게이트(ND)는 2분주 클럭 신호(CLKФ2), 4 분주 클럭 신호(CLKФ4) 및 제 7 디코딩 신호(DECO<6>)에 응답하여 모두 하이 레벨의 신호가 수신되면 로우 레벨의 신호를 제공한다. 인버터(IV)는 로우 레벨을 수신하여 활성화된 리셋 신호(RST)를 생성한다. 즉, 리셋 신호 생성기(423)는 입력되는 신호들이 모두 하이 레벨이 되면 리셋 신호(RST)를 생성할 수 있다. 여기서의 제 7 디코딩 신호(DECO<6>)에 대해서는 후술하기로 한다.
도 10은 도 5에 따른 분주 클럭 선택부(430)의 간단한 회로도이다.
도 10을 참조하면, 분주 클럭 선택부(430)는 제 1 내지 제 4 낸드 게이트(ND1-ND4) 및 노어 게이트(NOR)를 포함한다.
우선, 제 1 내지 제 2 낸드 게이트(ND1-ND2)의 각각 일측 수신단자에는 각각의 클럭 신호(CLK), 2분주 클럭 신호(CLKФ2)를 수신하고, 각각의 타측 수신 단자 에는 제 5 내지 제 6 디코딩 신호(DECO<4>-DECO<5>)를 각각 수신한다. 한편, 제 3 낸드 게이트(ND3)는 4 분주 클럭 신호(CLKФ4) 및 노어 게이트(NOR)에 의해 출력되는 신호를 수신한다. 이러한 노어 게이트(NOR)는 제 7 및 제 8 디코딩 신호(DECO<6>, DECO<7>)를 수신하여 어느 하나의 활성화된 레벨에 응답하여 하이 레벨의 신호를 제공할 수 있다. 여기서, 제 5 내지 제 8 디코딩 신호(DECO<4>-DECO<7>)는 어느 특정한 주기의 신호를 선택할 수 있는 활성화 신호이다.
특히, 제 3 낸드 게이트(ND3)가 활성화된 제 7 디코딩 신호(DECO<6>)에 응답하면 4 분주 클럭 신호(CLKФ4)가 아닌 3 분주 클럭 신호(CLKФ3)를 생성할 수 있다. 전술한 도 9에서 도시된 바와 같이, 제 7 디코딩 신호(DECO<6>)는 리셋 신호(RST)와 관련된 신호이다. 즉, 제7 디코딩 신호(DECO<6>)는 리셋 신호(RST)의 활성화 및 3 분주 클럭 신호(CLKФ3)의 선택을 결정할 수 있는 신호이다. 그러므로, 제 3 낸드 게이트(ND3)는 리셋 신호(RST)와 4 분주 클럭 신호(CLKФ4)에 의해 새롭게 생성되는 신호, 예를 들어 리셋 신호(RST)의 활성화 시간을 조정하면4 분주 클럭 신호(CLKФ4)로부터 3 분주 클럭 신호(CLKФ3)를 생성하게 된다. 하지만, 제 3 낸드 게이트(ND3)가 활성화된 제 8 디코딩 신호(DECO<7>)에 응답하면 4 분주 클럭 신호(CLKФ4)를 선택하게 된다.
따라서, 특정 디코딩 신호가 활성화되면 그에 응답하는 분주 클럭 신호가 선택되었다는 의미로 낸드 게이트가 로우 레벨을 제공한다. 이는 제 4 낸드 게이트(ND4)를 통해 선택된 클럭 신호가 주파수 신호(FREQ)로서 제공된다.
도 11은 도 5에 따른 최종 분주부(440)의 간략한 블록도이다.
도 11을 참조하면 최종 분주부(440)는 분주기(441)를 포함한다. 여기서의 분주기(441)는 입력 신호를 2분주 시키는 분주기로 예시한다. 그리하여, 분주기(FREQ)는 주파수 신호(FREQ)를 수신하여 다시 최종적으로 2배 분주 시키며 이를 통해 입력 신호의 듀티비가 보정되도록 한다. 즉, 점차 클럭 신호의 주기수를 늘리면 신호의 듀티비는 안정될 것이다. 따라서, 최종 분주부(440)는 듀티비가 보정된 제 2 오실레이션 신호(VNOSC_CK)를 제공한다. 분주기(441)는 전술한 입력된 클럭 신호의2배로 주기를 늘리는 2분주 신호기로서 중복되는 설명은 생략하기로 한다.
여기까지, 제 1 오실레이션 신호(VNOSCI) 및 제 2 오실레이션 신호(VNOSC_CK)의 생성 과정을 설명하였다.
이와 같이 생성된 제 1 오실레이션 신호(VNOSCI) 및 제 2 오실레이션 신호(VNOSC_CK)를 선택하여 펌핑 주기 신호(VNOSC)로서 제공하는 것에 대해 설명하기로 한다.
도 12는 도 3에 따른 스위칭부(500)의 회로도이다.
스위칭부(500)는 제 3 테스트 모드 신호(TNOSC<2>)에 응답하여 제 1 오실레이션 신호(VNOSCI) 및 제 2 오실레이션 신호(VNOSC_CK)중 어느 하나를 선택할 수 있다.
즉, 스위칭부(500)는 제 3 테스트 모드 신호(TNOSC<2>)가 하이 레벨이면 제 2 오실레이션 신호(VNOSC_CK)를 펌핑 주기 신호(VNOSC)로 제공한다. 하지만, 제 3 테스트 모드 신호(TNOSC<2>)가 로우 레벨이면, 스위칭부(500)는 제 1 오실레이션 신호(VNOSCI)를 펌핑 주기 신호(VNOSC)로 제공한다. 여기서, 제 3 테스트 모드 신 호(TNOSC<2>)는 그 논리 레벨에 따라 제 1 또는 제 2 오실레이션 신호(VNOSCI, VNOSC_CK)를 선택할 수 있는 신호이다.
이러한 스위칭부(500)는 제 1 내지 제 3 낸드 게이트(ND1-ND3) 및 인버터(IV)를 포함한다.
제 1 낸드 게이트(ND1)는 제 1 오실레이션 신호(VNOSCI) 및 제 3 테스트 모드 신호(TNOSC<2>)의 반전된 신호에 응답한다. 제 2 낸드 게이트(ND2)는 제 2 오실레이션 신호(VNOSC_CK) 및 제 3 테스트 모드 신호(TNOSC<2>)에 응답한다.
만약, 제 3 테스트 모드 신호(TNOSC<2>)가 비활성화된 로우 레벨이라면 제 1 낸드 게이트(ND1)는 제 1 오실레이션 신호(VNOSCI)를 유효한 신호로서 출력할 수 있다. 또한, 제 3 테스트 모드 신호(TNOSC<2>)가 로우 레벨이므로 제 2 낸드 게이트(ND2) 출력은 고정된 하이 레벨이다. 따라서, 제 3 낸드 게이트(ND3)를 통해 제 1 오실레이션 신호(VNOSCI)가 펌핑 주기 신호(VNOSC)로서 제공된다.
하지만, 제 3 테스트 모드 신호(TNOSC<2>)가 활성화된 하이 레벨이라면 제 2 낸드 게이트(ND2)는 제 2 오실레이션 신호(VNOSC_CK)를 유효한 신호로서 출력할 수 있다. 또한, 제 3 테스트 모드 신호(TNOSC<2>)가 하이 레벨이므로 제 1 낸드 게이트(ND1) 출력은 고정된 하이 레벨이다. 따라서, 제 3 낸드 게이트(ND3)를 통해 제 2 오실레이션 신호(VNOSC_CK)가 펌핑 주기 신호(VNOSC)로서 제공된다.
다음의 도 13a 내지 도 13b는 이러한 제 3 테스트 모드 신호(TNOSC<2>) 뿐 아니라 다른 테스트 모드 신호에 의해 디코딩되는 신호들의 관계를 나타낸 블록도 및 로직 테이블이다.
제 1 내지 제 3 테스트 모드 신호(TNOSC<0:2>)는 테스트 회로에 저장되어 있는 테스트 모드용 신호로서 예시한다.
디코더(1)는 제 1 내지 제 3 테스트 모드 신호(TNOSC<0:2>)를 디코딩하여 8개의 출력 신호, 즉 8개의 디코딩 신호(DECO<0:7>)를 제공한다. 디코더(1)는 3-to-8의 통상적인 디코딩 회로를 의미하므로 자세한 설명은 생략하기로 한다.
도 13b는 이러한 디코딩 결과를 나타낸 로직 테이블이다.
제 1 내지 제 3 테스트 모드 신호(TNOSC<0:2>)의 논리 레벨에 따라 활성화 될 수 있는 제 1 디코딩 신호(DECO<0>)부터 제 8 디코딩 신호(DECO<7>)가 순차적으로 활성화됨을 알 수 있다.
첨언하면, 본 발명의 일 실시예에서는 제 3 테스트 모드 신호(TNOSC<2>)가 로우 레벨이면 제 1 오실레이션 신호(VNOSCI)가 선택되므로, 그때의 제 1 디코딩 내지 제 4 디코딩 신호(DECO<0:3>)는 유효한 신호가 아니다(invalid). 하지만, 제 3 테스트 모드 신호(TNOSC<2>)가 하이 레벨이면 제 2 오실레이션 신호(VNOSC_CK)가 선택된다. 이 경우, 제 2 오실레이션 신호(VNOSC_CK)가 선택되는 경로는 여러가지 분주기를 통한 다양한 주기들의 신호 중 어느 하나를 선택함으로써 가능하다. 따라서, 제 5 내지 제 8 디코딩 신호(DECO<5:8>)는 다양한 주기들의 신호를 선택할 수 있는 유효한 선택용 신호가 된다.
도 14는 본 발명의 일 실시예에 따른 내부 전압 생성 회로의 동작을 나타내는 타이밍도이다.
우선, 제 1 구간(T1)을 설명하기로 한다.
제 1 구간(T1)은 제 3 테스트 모드 신호(TNOSC<2>)가 로우 레벨인 구간이므로 제 1 오실레이션 신호(VNOSCI)가 생성되도록 오실레이터 활성화 신호(isw)가 하이 레벨이다. 그리하여 제 1 구간(T1)은 오실레이터 활성화 신호(isw)에 의해 활성화된 링 오실레이터에 의한 고정된 펌핑 주기 신호(VNOSC)가 생성된다.
그러나, 제 2 구간(T2) 내지 제 5 구간(T5)는 제 3 테스트 모드 신호(TNOSC<2>)가 하이 레벨인 구간이다. 따라서, 외부 클럭(ECK)을 이용하여 다양한 주기로 분주되는 클럭 신호들, 즉, 클럭 신호(CLK), 2 분주 클럭 신호(CLKФ2) 및 4 분주 클럭 신호(CLKФ4))들이 생성된다.
이때, 제 1 내지 제 3 테스트 모드 신호(TNOSC<0:2>)의 디코딩 결과에 따라 각각 제 2 구간(T2)은 제 5 디코딩 신호(DECO<4>)가, 제 3 구간(T3)은 제 6 디코딩 신호(DECO<5>)가, 제 4 구간(T4)은 제 7 디코딩 신호(DECO<6>)가, 제 5 구간(T5)는 제 8 디코딩 신호(DECO<7>)가 활성화되는 경우를 각각 예시하였다.
우선, 제 2 구간(T2)에서는 주파수 신호(FREQ)로서 클럭 신호(CLK)가 선택된다. 이를 듀티를 보정하고 최종 분주한 제 2 오실레이션 주기 신호(VNOSC_CK)가 펌핑 주기 신호(VNOSC)로서 제공된다. 이때 펌핑 주기 신호(VNOSC)는 외부 클럭(ECK)의 2분주 클럭 신호가 된다. 따라서 고주파의 발진 신호가 된다.
제 3 구간(T3)에서는 주파수 신호(FREQ)로서 2분주 클럭 신호(CLKФ2)가 선택되며, 이를 다시 최종 분주하여 듀티가 보정된 제 2 오실레이션 주기 신호(VNOSC_CK)를 생성한다. 이로써, 펌핑 주기 신호(VNOSC)는 외부 클럭(ECK)의 4분주 클럭 신호가 된다.
한편, 제 4 구간(T4)는 제 7 디코딩 신호(DECO<6>)가 활성화되므로 리셋 신호(RST)가 활성화될 수 있다. 즉, 제 7 디코딩 신호(DECO<6>), 2분주 클럭 신호(CLKФ2), 4분주 클럭 신호(CLKФ4)가 모두 활성화되는 타이밍에 리셋 신호(RST)가 생성된다. 이러한 리셋 신호(RST)와 4분주 클럭 신호(CLKФ4)에 의해 새롭게 3분주된 클럭 신호가 주파수 신호(FREQ)로서 선택된다. 이를 다시 최종 분주하여 제 2 오실레이션 주기 신호(VNOSC_CK)가 생성되며, 펌핑 주기 신호(VNOSC)는 외부 클럭(ECK)보다 6분주된 클럭 신호로서 제공될 수 있다.
마찬가지로 제 5 구간(T5)는 주파수 신호(FREQ)로서 4 분주 클럭 신호(CLKФ4)가 선택되며, 이로써 펌핑 주기 신호(VNOSC)는 외부 클럭(ECK)보다 8분주된 클럭 신호로서 제공될 수 있다.
즉, 디코딩 신호에 응답하여 외부 클럭(ECK)에 의해 다양한 분주 주기를 갖는 펌핑 주기 신호(VNOSC)를 제공할 수 있다. 예를 들면, 제 5 디코딩 신호(DECO<4>)에 응답하여 외부 클럭(ECK)의 2배수의 펌핑 주기 신호(VNOSC)가, 제 6 디코딩 신호(DECO<5>)에 응답하여 외부 클럭(ECK)의 4배수의 펌핑 주기 신호(VNOSC)가, 제 7 디코딩 신호(DECO<7>) 및 리셋 신호(RST)에 응답하여 외부 클럭(ECK)의 6배수의 펌핑 주기 신호(VNOSC)가, 제 8 디코딩 신호(DEC)<7>)에 응답하여 8배수의 펌핑 주기 신호(VNOSC)가 제공되는 것을 알 수 있다. 다시 말하면, 본 발명의 일 실시예에 따르면, 디코딩 신호에 응답하여 등간격의 수열, 즉 등차 수열의 주기 신호를 생성할 수 있다. 이는, 통상의 지식을 가진 당업자라면 상술된 기재 내용으로서 공차 2를 갖는 주기 신호가 제공되는 것을 추론하고 유추할 수 있음은 당연하다. 환언하면, 본 발명의 일 실시예에서는 외부 클럭을 분주시킨 발진 주기가 외부 클럭 주기의 2n배(n은 자연수)로 증가하는 오실레이션 주기 신호를 생성할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 링 오실레이터에 의한 오실레이션 주기 신호뿐 아니라, 테스트 모드 신호를 이용하여 외부 클럭을 다양한 주기로 분주시킨 분주된 클럭 신호들을 오실레이션 주기 신호로서 이용할 수 있다.
따라서, 소정 전원 레벨까지 펌핑시키는 펌핑 주기 신호가 고주파의 신호를 이용할 수 있으므로 차지 펌프의 구동력이 향상될 수 있다. 또한 고정된 주기의 신호만 아니라 다양한 주기의 신호를 생성함으로써 차지 펌프를 구동시 유연하게 적용할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 내부 전압 생성 회로의 블록도,
도 2a 는 본 발명의 일 실시예에 따른 내부 전압 생성 회로의 블록도,
도 2b 는 도 2a에 따른 펌핑 주기 신호 생성부의 블록도,
도 3은 도 2a에 따른 제어 신호 생성부의 회로도,
도 4는 도 2b에 따른 따른 제 1 오실레이션 신호 생성부의 회로도,
도 5는 도 2b에 따른 제 2 오실레이션 신호 생성부의 블록도,
도 6은 도 5에 따른 클럭 신호 버퍼부의 회로도,
도 7은 도 5에 따른 분주부의 블록도,
도 8a 내지 도 8b는 도 5에 따른 제 1 분주기의 회로도 및 타이밍도,
도 9는 도 7에 따른 리셋 신호 생성기의 블록도,
도 10은 도 5에 따른 분주 클럭 선택부의 회로도,
도 11은 도 5에 따른 최종 분주부의 블록도,
도 12는 도 2a에 따른 스위칭부의 회로도,
도 13a 내지 도 13b는 테스트 모드 신호에 따른 디코딩 신호의 관계를 나타낸 블록도 및 로직 테이블, 및
도 14는 도 2a에 따른 내부 전압 생성 회로의 동작을 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 전압 디텍터 200 : 제어 신호 생성부
300: 제 1 오실레이션 신호 생성부
400 : 제 2 오실레이션 신호 생성부
500 : 스위칭부 600 :펌핑 주기 신호 생성부
700 : 펌핑 신호 생성 블록 800 : 차지 펌프

Claims (25)

  1. 전하를 펌핑하여 내부용 구동 전압을 생성하는 내부 전압 생성 회로에 있어서,
    감지된 내부 전압 및 기 설정된 테스트 모드 신호에 응답하여 제 1 오실레이션 신호를 생성하는 제 1 오실레이션 신호 생성부;
    외부 클럭을 분주시켜 발진 주기가 상기 외부 클럭 주기의 2n배(n은 자연수)로 증가하도록 가변시키는 제 2 오실레이션 신호를 생성하는 제 2 오실레이션 신호 생성부; 및
    기 설정된 테스트 모드 신호에 응답하여 상기 제 1 오실레이션 신호 또는 상기 제 2 오실레이션 신호를 선택하여 펌핑 주기 신호로서 제공하는 스위칭부를 포함하는 내부 전압 생성 회로.
  2. 제 1항에 있어서,
    상기 제 1 오실레이션 신호 생성부는, 상기 기 설정된 테스트 모드 신호가 비활성화되면 상기 감지된 내부 전압에 응답하여 활성화되는 오실레이터 활성화 신호를 수신하여 수신된 신호의 논리 레벨을 반전시켜 상기 제 1 오실레이션 신호를 출력하는 내부 전압 생성 회로.
  3. 제 2항에 있어서,
    상기 제 1 오실레이션 신호 생성부는 폐루프로 구성되는 복수개의 반전 수단 을 포함하는 내부 전압 생성 회로.
  4. 제 3항에 있어서,
    상기 제 1 오실레이션 신호 생성부는 상기 복수개의 반전 수단을 경유하는 지연 시간에 따른 고정된 주기의 상기 제 1 오실레이션 신호를 생성하는 내부 전압 생성 회로.
  5. 제 1항에 있어서,
    상기 제 2 오실레이션 신호 생성부는,
    상기 외부 클럭을 버퍼링하여 클럭 신호를 제공하는 클럭 신호 버퍼부;
    상기 클럭 신호를 분주시켜 복수개의 분주된 클럭 신호를 생성하는 분주부;
    상기 클럭 신호 및 상기 복수개의 분주된 클럭 신호를 수신하여 이 중 어느 하나의 신호를 선택하여 주파수 신호로서 제공하는 분주 클럭 선택부; 및
    상기 주파수 신호를 최종 분주시켜 상기 제 2 오실레이션 신호를 제공하는 최종 분주부를 포함하는 내부 전압 생성 회로.
  6. 제 5항에 있어서,
    상기 클럭 신호 버퍼부는,
    상기 외부 클럭 및 상기 기 설정된 테스트 모드 신호를 수신하여, 상기 기 설정된 테스트 모드 신호가 활성화되면 상기 외부 클럭을 버퍼링하는 내부 전압 생 성 회로.
  7. 제 5항에 있어서,
    상기 분주부는,
    상기 클럭 신호를 2분주 시킴으로써 2 분주 클럭 신호를 생성하는 제 1 분주기;
    상기 제 1 분주기와 직렬 연결되어, 상기 2 분주 클럭 신호를 수신하여 2분주 시킴으로써 4 분주 클럭 신호를 생성하는 제 2 분주기; 및
    상기 2 분주 클럭 신호 및 상기 4 분주 클럭 신호 및 기 설정된 특정 디코딩 신호를 수신하여 리셋 신호를 생성하는 리셋 신호 생성기를 포함하며,
    상기 기 설정된 특정 디코딩 신호는 3분주 클럭 신호 활성화 신호로서, 상기 제 2 분주기는, 상기 기 설정된 특정 디코딩 신호가 활성화되고 활성화 타이밍이 조정된 상기 리셋 신호를 수신하면 3분주 클럭 신호를 생성하는 내부 전압 생성 회로.
  8. 제 7항에 있어서,
    상기 리셋 신호는 상기 제 1 분주기 및 상기 제 2 분주기에 피드백 입력되어 상기 제 1 분주기 및 상기 제 2 분주기의 동작을 초기화 시키는 내부 전압 생성 회로.
  9. 삭제
  10. 제 7항에 있어서,
    상기 분주 클럭 선택부는,
    상기 클럭 신호, 상기2분주 클럭 신호 및 상기 4 분주 클럭 신호를 선택하도록 각각의 기 설정된 제 1 내지 제 3 디코딩 신호를 수신하여 활성화된 상기 디코딩 신호 중 어느 하나에 응답하는 클럭 주기의 신호를 선택하는 내부 전압 생성 회로.
  11. 제 10항에 있어서,
    상기 분주 클럭 선택부는,
    3분주 클럭 신호를 선택하도록 활성화된 상기 기 설정된 특정 디코딩 신호에 응답하여 상기 3분주 클럭 신호를 선택하여 상기 주파수 신호로서 제공하는 것을 더 포함하는 내부 전압 생성 회로.
  12. 제 5항에 있어서,
    상기 최종 분주부는, 입력된 상기 주파수 신호를 2분주 시킴으로써 듀티비를 보정하여 제 2 오실레이션 신호로서 제공하는 내부 전압 생성 회로.
  13. 피드백된 내부 전압 레벨을 감지하여 오실레이션 제어 신호를 제공하는 전압 디텍터;
    상기 오실레이션 제어 신호에 응답하여 링 오실레이터에 의해 발진되는 고정 주기의 펌핑 주기 신호를 제공하되, 테스트 모드시에는 외부 클럭을 분주시켜 생성되는 가변 주기의 클럭 신호를 상기 펌핑 주기 신호로서 제공하는 펌핑 신호 생성 블록; 및
    상기 펌핑 주기 신호에 응답하여 전하를 펌핑시킴으로써 상기 내부 전압을 출력하는 차지 펌프를 포함하며,
    상기 펌핑 신호 생성 블록은 상기 외부 클럭을 분주시켜 발진 주기가 상기 외부 클럭 주기의 2n배(n은 자연수)로 증가하는 상기 가변 주기 클럭 신호를 생성하는 내부 전압 생성 회로.
  14. 제 13항에 있어서,
    상기 펌핑 신호 생성 블록은,
    상기 오실레이션 제어 신호 및 기 설정된 테스트 모드 신호에 응답하여 오실레이터 활성화 신호를 생성하는 제어 신호 생성부; 및
    상기 오실레이터 활성화 신호 및 상기 외부 클럭에 응답하여 상기 고정된 주기의 신호로서 제 1오실레이션 주기 신호 또는 상기 외부 클럭을 분주시켜 생성된 제 2오실레이션 주기 신호를 선택하는 펌핑 주기 신호 생성부를 포함하는 내부 전압 생성 회로.
  15. 제 14항에 있어서,
    상기 기 설정된 테스트 모드 신호는 상기 오실레이터 활성화 신호의 활성화 여부를 결정하는 내부 전압 생성 회로.
  16. 제 14항에 있어서,
    상기 펌핑 주기 신호 생성부는,
    비활성화된 상기 오실레이터 활성화 신호를 수신하면 상기 제 2 오실레이션 신호를 선택하고, 활성화된 상기 오실레이터 활성화 신호를 수신하면 상기 제 1 오실레이션 신호를 선택하여 상기 펌핑 주기 신호로서 제공하는 내부 전압 생성 회로.
  17. 제 14항에 있어서,
    상기 펌핑 주기 신호 생성부는,
    상기 오실레이터 활성화 신호에 응답하여 상기 제 1 오실레이션 신호를 생성하는 제 1 오실레이션 신호 생성부;
    상기 외부 클럭을 분주시켜 발진 주기가 가변되는 상기 제 2 오실레이션 신호를 생성하는 제 2 오실레이션 신호 생성부; 및
    상기 기 설정된 테스트 모드 신호에 응답하여 상기 제 1 오실레이션 신호 또는 상기 제 2 오실레이션 신호를 선택하여 상기 펌핑 주기 신호로서 제공하는 스위칭부를 포함하는 내부 전압 생성 회로.
  18. 제 17항에 있어서,
    상기 제 1 오실레이션 신호 생성부는 폐루프로 구성되는 복수개의 반전 수단 을 포함하는 내부 전압 생성 회로.
  19. 제 18항에 있어서,
    상기 제 1 오실레이션 신호 생성부는 상기 복수개의 반전 수단을 경유하는 지연 시간에 따른 고정된 주기의 상기 제 1 오실레이션 신호를 생성하는 내부 전압 생성 회로.
  20. 제 17항에 있어서,
    상기 제 2 오실레이션 신호 생성부는,
    상기 외부 클럭을 버퍼링하여 클럭 신호를 제공하는 클럭 신호 버퍼부;
    상기 클럭 신호를 분주시켜 복수개의 분주된 클럭 신호를 생성하는 분주부;
    상기 클럭 신호 및 상기 복수개의 분주된 클럭 신호를 수신하여 이 중 어느 하나의 신호를 선택하여 주파수 신호로서 제공하는 분주 클럭 선택부; 및
    상기 주파수 신호를 최종 분주시켜 상기 제 2 오실레이션 신호를 제공하는 최종 분주부를 포함하는 내부 전압 생성 회로.
  21. 제 20항에 있어서,
    상기 클럭 신호 버퍼부는,
    상기 외부 클럭 및 특정 테스트 모드 신호를 수신하여, 상기 특정 테스트 모드 신호가 활성화되면 상기 외부 클럭을 버퍼링하는 내부 전압 생성 회로.
  22. 제 20항에 있어서,
    상기 분주부는,
    상기 클럭 신호를 2분주 시킴으로써 2 분주 클럭 신호를 생성하는 제 1 분주기;
    상기 제 1 분주기와 직렬 연결되어, 상기 2 분주 클럭 신호를 수신하여 2분주 시킴으로써 4 분주 클럭 신호를 생성하는 제 2 분주기; 및
    상기 2 분주 클럭 신호 및 상기 4 분주 클럭 신호 및 기 설정된 특정 디코딩 신호를 수신하여 리셋 신호를 생성하는 리셋 신호 생성기를 포함하며,
    상기 기 설정된 특정 디코딩 신호는 3분주 클럭 신호 활성화 신호로서, 상기 제 2 분주기는, 상기 기 설정된 특정 디코딩 신호가 활성화되고 활성화 타이밍이 조정된 상기 리셋 신호를 수신하면 3분주 클럭 신호를 생성하는 내부 전압 생성 회로.
  23. 제 22항에 있어서,
    상기 리셋 신호는 상기 제 1 분주기 및 상기 제 2 분주기에 피드백 입력되어 상기 제 1 분주기 및 상기 제 2 분주기의 동작을 초기화 시키는 내부 전압 생성 회로.
  24. 제 22항에 있어서,
    상기 분주 클럭 선택부는,
    상기 클럭 신호, 상기2분주 클럭 신호 및 상기 4 분주 클럭 신호를 선택하도록 각각의 기 설정된 제 1 내지 제 3 디코딩 신호를 수신하여 활성화된 상기 디코딩 신호 중 어느 하나에 응답하는 클럭 주기의 신호를 선택하는 내부 전압 생성 회로.
  25. 제 24항에 있어서,
    상기 분주 클럭 선택부는,
    3분주 클럭 신호를 선택하도록 활성화된 상기 기 설정된 특정 디코딩 신호에 응답하여 상기 3분주 클럭 신호를 선택하여 상기 주파수 신호로서 제공하는 것을 더 포함하는 내부 전압 생성 회로.
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