KR100801310B1

KR100801310B1 - 반도체 메모리 소자의 내부전압 발생기 및 발생방법

Info

Publication number: KR100801310B1
Application number: KR1020070000426A
Authority: KR
Inventors: 김지현
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-01-03
Filing date: 2007-01-03
Publication date: 2008-02-05

Abstract

본 발명은 더 자세히는 내부전압 발생기의 펌핑동작을 제어하는 인에이블 신호를 생성하기 위한 반도체 메모리 소자의 내부전압 발생기에 관한 것이며, 피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출하고, 검출결과에 응답하여 활성화구간이 결정되는 검출신호를 출력하는 전압 검출수단과, 예정된 주기를 갖는 발진신호를 발진하는 발진수단과, 상기 검출신호의 활성화구간과 상기 발진신호의 주기를 비교하고, 비교결과에 응답하여 상기 검출신호의 활성화 시점에서 적어도 상기 발진신호의 주기보다 긴 활성화구간을 갖는 인에이블 신호를 생성하는 인에이블 신호 생성수단과, 상기 인에이블 신호의 활성화구간 내에서 상기 발진신호의 주파수에 응답하여 토글링하는 주기신호를 출력하는 주기신호 출력수단과, 상기 주기신호에 응답하여 펌핑 제어신호를 출력하기 위한 펌핑 제어수단, 및 상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하기 위한 전하펌핑수단을 구비하는 반도체 소자의 내부전압 발생기를 제공한다.

승압전압, 백 바이어스 전압, 활성화구간, 발진신호

Description

반도체 메모리 소자의 내부전압 발생기 및 발생방법{INTERNAL VOLTAGE GENERATOR AND GENERATION METHOD IN SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체 메모리 소자의 승압전압 발생기에서 전하펌핑장치의 일 예를 상세히 도시한 회로도.

도 2는 종래기술에 따른 반도체 메모리 소자의 승압전압 발생기에서 출력되는 신호의 파형을 도시한 타이밍 다이어그램.

도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 승압전압 발생기를 도시한 블록 다이어그램.

도 4는 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 승압전압 발생기의 구성요소 중 인에이블 신호 생성부를 상세히 도시한 회로도.

도 5은 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 승압전압 발생기에서 출력되는 신호의 파형을 도시한 타이밍 다이어그램.

*도면의 주요부분에 대한 부호의 설명.

10 : 전압 검출부 20 : 발진부

30 : 주기신호 출력부 40 : 펌핑 제어부

50 : 전하 펌핑부 60 : 인에이블 신호 생성부

61 : 제1신호 출력부 62 : 제2신호 출력부

63 : 인에이블 신호 출력부 64 : 제1상승 에지 감지부

65 : 하강 에지 감지부 66 : 제2상승 에지 감지부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 내부전압 발생기에 관한 것이며, 더 자세히는 내부전압 발생기의 펌핑동작을 제어하는 인에이블 신호를 생성하기 위한 회로에 관한 것이다.

DRAM을 비롯한 대부분의 반도체 소자는 외부로부터 공급되는 전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전위의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 안정적으로 공급하는 것이다.

반도체 소자의 고속동작화와 더불어 저전력화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다. 이러한 저전압 환경하에서 대부분의 반도체 소자는 전원전압(VDD)을 이용하여 동작하는 경우에 발생하는 전압 손실을 보상하고, 정상적인 데이터를 유지할 수 있도록 전원전압(VDD)보다 높은 전압레벨을 갖는 승압전압(VPP)을 필요로 한다.

특히, DRAM에서는 워드라인 구동회로, 비트라인 분리회로, 데이터 출력 버퍼회로 등에서 MOS 트랜지스터의 문턱전압(threshold voltage)에 의한 손실을 보상하기 위한 목적으로 승압전압(VPP)이 널리 사용되고 있다.

한편, DRAM의 경우, 셀 트랜지스터로 사용되는 NMOS 트랜지스터의 벌크(bulk)에 접지전압(VSS)보다 낮은 전압레벨을 갖는 백바이어스 전압(VBB)을 인가하고 있다.

이러한 승압전압(VPP), 백바이어스 전압(VBB) 등은 차지 펌핑 방식을 이용하여 생성하며, 전압 생성 메커니즘은 동일하기 때문에 그 구성 또한 유사하다.

종래기술에 따른 일반적인 반도체 메모리 소자의 승압전압 발생기는 다음과 같은 과정을 통해 승압전압(VPP)를 생성한다.

먼저, 피드백된 승압전압(VPP)과 기준전압(VREFP)을 비교하여 승압전압(VPP) 출력단의 레벨을 검출하고, 검출결과에 응답하여 활성화구간이 결정되는 검출신호(PPE)를 출력한다.

이러한 검출신호(PPE)의 활성화구간 내에서 예정된 주기를 갖는 발진신호(OSC)에 응답하여 토글링하는 주기신호(CLS)를 출력한다.

주기신호(CLS)의 토글링에 응답하여 전하펌핑동작을 수행하여 승압전압(VPP)을 생성한다.

여기서, 주기신호의 토글링에 응답하여 전하펌핑동작을 수행하는 장치를 전하펌핑장치라고 하는데, 그 구성 및 동작은 다음과 같다.

도 1을 참조하여 종래의 기술에 따른 반도체 메모리 소자의 승압전압 발생기에서 전하펌핑장치의 구성에 따른 동작을 설명하면 다음과 같다.

먼저, 전하펌핑장치는, 도 1에 도시된 전하펌핑부와 도 1에는 포함되지 않았지만 주기신호의 토글링에 응답하여 전하펌핑부의 동작을 제어하는 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)를 정해진 순서에 따라 활성화하는 펌핑 제어부로 구성된다.

이러한 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2) 중 먼저 pcap0신호가 활성화되면, transfer0단에 걸린 전압을 게이트로 입력받는 제1NMOS 트랜지스터(N1)를 통해 외부전압(VDD)이 boot1단으로 전달된다.

다음으로 pcap1 신호와 연결된 NMOS 캐패시터(Capacitor)을 사용한 펌핑(pumping)에 의하여 boot1단으로 전달된 VDD를 2*VDD로 올린다.

그 후 oscb_t1 신호가 활성화되면, transfer1단에 걸린 전압을 게이트로 입력받는 제2NMOS 트랜지스터(N2)를 통해 2*VDD로 올라간 boot1단의 전위를 boot2단로 전달한다.

다음으로 pcap2 신호와 연결된 NMOS 캐패시터를 사용한 펌핑(pumping)에 의하여 boot2단으로 전달된 2*VDD를 3*VDD로 올린다.

그 후 osc_t2 신호가 활성화되면, transfer2단에 걸린 전압을 게이트로 입력받는 제3NMOS 트랜지스터(N3)를 통해 3*VDD로 올라간 boot2단의 전위를 승압전 압(VPP)으로서 출력한다.

즉, 외부전압(VDD)의 레벨을 3배 펌핑하여서 승압전압(VPP)을 생성한다.

도 2는 종래기술에 따른 반도체 메모리 소자의 승압전압 발생기에서 출력되는 신호의 파형을 도시한 타이밍 다이어그램이다.

도 2를 참조하면, 종래기술에 따른 반도체 메모리 소자의 승압전압 발생기에서 출력되는 신호의 파형이 두 가지 경우(<A>, <B>)로 나누어진 것을 알 수 있는데, 각각의 경우에 대한 자세한 설명은 다음과 같다.

먼저, <A>의 경우는, 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 충분히 긴 경우이다.

이때, 전하펌핑장치로 입력되어 전하 펌핑 동작을 제어하는 주기신호(CLS)는, 검출신호(PPE)의 활성화구간 내에서 토글링하는 발진신호(OSC)에 응답하여 결정되므로 <A>의 경우에서는 검출신호(PPE)의 활성화구간에 속하는 발진신호(OSC)와 동기 된 신호이다.

즉, 주기신호(CLS)는 검출신호(PPE)의 활성화구간에 따라 복수 번 토글링하면서 복수 번의 주기를 반복하여 전하펌핑장치를 동작시킨다.

하지만, <B>의 경우는, 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 짧은 경우이다.

이때, 주기신호(CLS)는 전술한 특성을 갖는 신호이므로 검출신호(PPE)의 활성화구간 내에서 한 번의 주기가 완성되기 전에 비활성화되어 버린다.

따라서, 주기신호(CLS)에 응답하여 동작하는 전하펌핑장치내부의 펌핑제어부 는, 출력되는 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2) 중 정해진 순서에 의해 먼저 토글링되어야 하는 신호(예를 들어 pcap0, pcap1)만 토글링하고, 나머지 신호(pcap2, oscb_t1, osc_t2)는 토글링되지 않는다.

즉, 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)에 응답하여 전하 펌핑 동작을 수행하는 전하펑핑장치의 전하 펌핑부가 전하 펌핑 동작을 수행하던 도중에 멈춰버리는 문제점이 발생한다.

이렇게, 전하펑핑장치의 전하 펌핑부가 전하 펌핑 동작을 수행하던 도중에 멈춰 버리게 되면, 검출신호(PPE)에 따른 전하 펌핑 동작 명령이 실제 승압전압(VPP)의 레벨에 아무런 영향도 미치지 못하므로 반도체 메모리 소자의 승압전압 발생기의 동작 효율이 떨어진다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 검출신호의 짧은 활성화구간에 의한 전하 펌핑 동작의 효율 저하를 방지할 수 있는 반도체 메모리 소자의 내부전압 발생기 및 발생방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출하고, 검출결과에 응답하여 활성화구간이 결정되는 검출신호를 출력하는 전압 검출수단; 예정된 주기를 갖는 발진신호를 발진하는 발진수단; 상기 검출신호의 활성화구간과 상기 발진신호의 주기를 비교하고, 비교결과에 응답하여 상기 검출신호의 활성화 시점에서 적어도 상기 발진신호의 주기보다 긴 활성화구간을 갖는 인에이블 신호를 생성하는 인에이블 신호 생성수단; 상기 인에이블 신호의 활성화구간 내에서 상기 발진신호의 주파수에 응답하여 토글링하는 주기신호를 출력하는 주기신호 출력수단; 상기 주기신호에 응답하여 펌핑 제어신호를 출력하기 위한 펌핑 제어수단; 및 상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하기 위한 전하펌핑수단을 구비하는 반도체 소자의 내부전압 발생기를 제공한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출함으로써 출력하는 검출신호의 활성화구간을 결정하는 단계; 예정된 주기를 갖는 발진신호를 발진하는 단계; 상기 검출신호의 활성화구간과 상기 발진신호의 주기를 비교하여 상기 검출신호의 활성화 시점에서 적어도 상기 발진신호의 주기보다 긴 활성화구간을 갖는 인에이블 신호를 생성하는 단계; 상기 인에이블 신호의 활성화구간 내에서 상기 발진신호의 주파수에 응답하여 토글링하는 주기신호를 출력하는 단계; 상기 주기신호에 응답하여 펌핑 제어신호를 출력하는 단계; 및 상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하는 단계를 포함하는 반도체 메모리 소자의 내부전압 발생방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하고자 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 승압전압 발생기는 다음과 같은 구성을 갖는다.

피드백된 승압전압(VPP)과 기준전압(VREFP)을 비교하여 승압전압(VPP) 출력단의 레벨을 검출하고, 검출결과에 응답하여 활성화구간이 결정되는 검출신호(PPE)를 출력하는 전압 검출부(10)와, 예정된 주기를 갖는 발진신호(OSC)를 발진하는 발진부(20)와, 검출신호(PPE)의 활성화구간과 발진신호(OSC)의 주기를 비교하고, 비교결과에 응답하여 검출신호(PPE)의 활성화 시점에서 적어도 발진신호(OSC)의 주기보다 긴 활성화구간을 갖는 인에이블 신호(ENABLE)를 생성하는 인에이블 신호 생성부(60)와, 인에이블 신호(ENABLE)의 활성화구간 내에서 발진신호(OSC)의 주파수에 응답하여 토글링하는 주기신호(CLS)를 출력하는 주기신호 출력부(30)와, 주기신호(CLS)에 응답하여 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)를 출력하기 위한 펌핑 제어부(40), 및 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)에 따른 전하펌핑 동작을 수행하여 승압전압(VPP)을 출력하기 위한 전하펌핑부(50)로 구성된다.

전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 메모리 소자의 승압전압 발생기의 동작을 설명하면 다음과 같다.

전압 검출부(10)는, 전하펌핑부(50)에서 피드백되는 승압전압(VPP)을 기준전압(VREFP)과 비교하여 승압전압(VPP)의 레벨이 기준전압(VREFP)의 레벨보다 낮아지면 활성화되는 검출신호(PPE)를 출력한다.

여기서, 검출신호(PPE)의 활성화구간은 승압전압(VPP)과 기준전압(VREFP)의 레벨 차이에 응답하여 결정된다.

즉, 검출신호(PPE)는, 승압전압(VPP)과 기준전압(VREFP)의 레벨 차이가 상대적으로 크면 긴 활성화구간을 갖고, 승압전압(VPP)과 기준전압(VREFP)의 레벨 차이가 상대적으로 작으면 짧은 활성화 구간을 갖는다.

발진부(20)는, 모드 레지스터 셋(Mode Register Set : 이하 MRS라 함)으로부터 입력받은 제어신호(CON)에 응답하여 예정된 주기를 갖는 발진신호(OSC)를 발진한다.

인에이블 신호 생성부(60)는, 검출신호(PPE)와 발진신호(OSC)를 입력받아 인에이블 신호(ENABLE)를 생성하는데, 상세한 동작은 이 후에 설명하도록 하겠다.

따라서, 인에이블 신호 생성부(60) 이외의 다른 구성요소는 종래기술에 따른 반도체 메모리 소자의 승압전압 발생기와 동일하므로 여기서 설명하지 않도록 하겠다.

주기신호 출력부(30)는, 검출신호(PPE)의 활성화구간에서 발진신호(OSC)의 주파수에 응답하여 토글링하는 주기신호(CLS)를 출력하고, 검출신호(PPE)의 비활성 화구간에서 토글링하지 않고 비활성화된 주기신호(CLS)를 출력한다.

여기서, 발진신호(OSC)와 주기신호(CLS)의 주파수는 같을 수도 있고, 다를 수도 있다.

즉, 사용자의 제어 또는 테스트 동작에 따라 발진신호(OSC)와 같은 주파수를 갖는 주기신호(CLS)를 출력할 수도 있고, 다른 주파수를 갖는 주기신호(CLS)를 출력할 수도 있다.

펌핑 제어부(40)는, 주기신호(CLS)의 토글링에 따라 출력되는 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)의 레벨을 결정한다.

여기서, 핌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)는, 주기신호(CLS)의 한 주기마다 한 번씩 토글링한다.

전하펌핑부(50)는, 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)의 레벨에 따라 전하펌핑 동작을 수행하여 승압전압(VPP)을 출력한다.

즉, 전하펌핑부(50)는, 검출신호(PPE)의 활성화구간 내에서 토글링하는 주기신호(CLS)에 응답하여 전하펌핑 동작을 수행한다.

따라서, 주기신호(CLS)가 토글링하지 않는 구간 즉, 검출신호(PPE)의 비활성화구간에서는 전하펌핑 동작을 수행하지 않는다.

도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 승압전압 발생기의 구성요소 중 인에이블 신호 생성부(60)는, 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 더 길면, 길어지는 시점부터 비활성화되고, 비활성화된 후에는 검출신호(PPE)의 비활성화에 응답하여 활성화되는 제1신호(NO1)를 출력하는 제1신호 출력부(61)와, 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 더 짧으면, 검출신호의 활성화 시점 이후 발진신호(OSC)의 주기가 처음 종료되는 시점에서 토글링하는 제2신호(NO2)를 출력하는 제2신호 출력부(62), 및 검출신호(PPE)의 활성화에 응답하여 활성화되고, 검출신호(PPE)의 활성화구간에 따라 제1신호(NO1)의 활성화시점 또는 제2신호(NO2)의 토글링에 응답하여 비활성화되는 인에이블 신호(ENABLE)를 출력하는 인에이블 신호 출력부(63)를 포함한다.

또한, 본 발명의 실시예에 따른 반도체 메모리 소자의 승압전압 발생기의 구성요소 중 인에이블 신호 생성부(60)는, 검출신호(PPE)의 상승에지(rising edge)를 감지하여 출력하는 제1상승 에지 감지부(64)와, 검출신호(PPE)의 하강에지(falling edge)를 감지하여 출력하는 하강 에지 감지부(65), 및 발진신호(OSC)의 주기를 2배로 늘려서 출력(OSCX2)하며, 검출신호(PPE)의 활성화에 응답하여 초기화되는 주기변동부(66), 및 주기변동부(66)에서 출력되는 신호(OSCX2)의 상승에지(rising edge)를 감지하여 토글링하는 발진주기감지신호(OSCpr)를 출력하는 제2상승에지 감지부(67)를 더 포함한다.

여기서, 제1신호 출력부(61)는, 검출신호(PPE)의 활성화구간 내에서 발진주기감지신호(OSCpr)가 토글링할 때 상기 제1신호(NO1)를 풀 다운 구동하고, 검출신호(PPE)의 비 활성화구간에서는 항상 제1신호(NO1)를 풀 업 구동한다.

또한, 제2신호 출력부(62)는, 제1신호(NO1)의 활성화구간 내에서 발진주기감 지신호(OSCpr)를 예정된 시간만큼 지연시킨 신호의 토글링에 응답하여 제2신호(NO2)를 토글링한다.

그리고, 인에이블 신호 출력부(63)는, 제1상승에지 감지부(64)에서 출력되는 신호(PPEpr)의 토글링에 응답하여 인에이블 신호(ENABLE)를 풀 업 구동하고, 제1신호(NO1)의 비활성화구간 내에서 하강에지 감지부(65)의 출력신호(PPEpf)가 토글링할 때 또는 제1신호(NO1)의 활성화구간 내에서 제2신호(NO2)가 토글링할 때에 응답하여 인에이블 신호(ENABLE)를 풀 다운 구동한다.

발진부(20)는, 메모리 레지스터 셋(MRS)으로부터 입력받은 제어신호(CON)에 응답하여 예정된 주기를 갖는 발진신호(OSC)를 발진한다.

인에이블 신호 생성부(60)는, 검출신호(PPE)의 활성화구간과 발진신호(OSC) 의 주기를 비교하여 인에이블 신호(ENABLE)의 활성화 구간을 결정한다.

여기서, 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 길면, 발진신호(OSC)와 인에이블 신호(ENABLE)는 동기화된다.

즉, 활성화구간과 비활성화구간이 일치하는 신호가 된다.

하지만, 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 짧으면, 인에이블 신호(ENABLE)의 활성화시점은 발진신호(OSC)의 활성화시점과 같지만, 인에이블 신호(ENABLE)의 비활성화시점은 발진신호(OSC)의 활성화시점부터 적어도 발진신호(OSC)의 주기의 길이보다 긴 시점에서 형성된다.

즉, 인에이블 신호(ENABLE)의 활성화구간이 최소한 발진신호(OSC)의 한 주기보다 긴 구간을 유지하도록 한다.

주기신호 출력부(30)는, 인에이블 신호(ENABLE)의 활성화구간에서 발진신호(OSC)의 주파수에 응답하여 토글링하는 주기신호(CLS)를 출력하고, 인에이블 신호(ENABLE)의 비활성화구간에서 토글링하지 않고 비활성화된 주기신호(CLS)를 출력한다.

펌핑 제어부(40)는, 주기신호(CLS)의 토글링에 따라 출력되는 펌핑 제어신 호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)의 레벨을 결정한다.

인에이블 신호 생성부(60)에서 전술한 바와 같은 인에이블 신호(ENABLE)를 생성하는 동작을 상세히 설명하면 다음과 같다.

첫째, 검출신호(PPE)의 활성화구간과 발진신호(OSC)의 주기의 길이를 비교하여야 하는데, 본 발명에서는 다음과 같은 방법을 이용한다.

발진신호(OSC)는 예정된 주기를 갖는 신호이므로 로직'로우'와 로직'하이'를 반복하는 신호이다. 즉, 발진신호(OSC)의 한 번의 주기는 한 번의 로직'로우'와 한 번의 로직'하이'를 포함한다.

그런데, 로직'로우'와 로직'하이'가 반복되면, 하강에지(falling edge)와 상승에지(rising edge)를 모두 포함하기 때문에 하강에지(falling edge) 또는 상승에지(rising edge)가 반드시 발진신호(OSC)의 한 번의 주기를 나타내지는 않는다.

따라서, 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2)를 이용하면, 발진 신호(OSC)의 한 번의 주기를 감지할 수 있다.

즉, 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2)에서 하강에지(falling edge) 또는 상승에지(rising edge)가 발생할 때마다 발진신호(OSC)의 주기가 반복되는 것이다.

이때, 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2)가 검출신호(PPE)의 활성화에 응답하여 초기화되어 로직'로우'가 되도록 제어하면 검출신호(PPE)의 활성화구간과 발진신호(OSC)의 주기의 길이를 비교적 쉽게 비교할 수 있다.

즉, 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2)가 초기화된 후 첫 번째 상승에지(rising edge)를 감지하여 토글링하는 신호를 발진주기감지신호(OSCpr)이라 하면, 발진주기감지신호(OSCpr)의 토글링과 검출신호(PPE)의 활성화구간이 끝나는 시점을 비교하여 검출신호(PPE)의 활성화구간과 발진신호(OSC)의 주기의 길이를 비교할 수 있다.

둘째, 검출신호(PPE)의 활성화구간과 발진신호(OSC)의 주기의 길이를 비교한 결과에 응답하여 인에이블 신호(ENABLE)의 활성화구간을 결정해야 하는데 그 방법은 다음과 같다.

검출신호(PPE)의 활성화구간 내에서 발진주기감지신호(OSCpr)가 토글링할 때 풀 다운 구동되어 비활성화되고, 검출신호(PPE)의 비 활성화구간에서는 항상 풀 업 구동되어 활성화되는 제1신호(NO1)와, 제1신호(NO1)가 활성화 상태일 때 발진주기감지신호(OSCpr)를 예정된 시간만큼 지연시킨 신호가 토글링하게 되면 토글링하는 제2신호(NO2)를 출력함으로써 검출신호(PPE)의 활성화구간과 발진신호(OSC)의 주기 의 길이를 비교한 결과를 알 수 있다.

즉, 검출신호(PPE)가 활성화된 후 제1신호(NO1)가 비활성화되면 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 길다는 것을 알 수 있다.

그리고, 검출신호(PPE)가 활성화된 후 제1신호(NO1)가 활성화상태를 유지하고 제2신호(NO2)가 토글링하면 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 짧다는 것을 알 수 있다.

전술한 특성을 갖는 제1신호(NO1)과 제2신호(NO2) 이외에 검출신호(PPE)의 상승에지를 감지하여 토글링하는 신호(PPEpr)와, 검출신호(PPE)의 하강에지를 감지하여 토글링하는 신호(PPEpf)를 이용하면 인에이블 신호(ENABLE)가 검출신호(PPE)의 활성화 시점에서 적어도 발진신호(OSC)의 주기보다 긴 활성화구간을 갖도록 할 수 있다.

먼저, 인에이블 신호(ENABLE)의 활성화는 검출신호(PPE)의 활성화에 동기되므로 신호가 활성화된다는 것이 신호가 로직'로우'에서 로직'하이'로 천이한다는 것을 의미한다면, 검출신호(PPE)의 상승에지를 감지하여 토글링하는 신호(PPEpr)에 응답하여 인에이블 신호(ENABLE)를 구동함으로써 인에이블 신호(ENABLE)를 활성화시킬 수 있다.

마찬가지로, 신호가 활성화된다는 것이 신호가 로직'하이'에서 로직'로우'로 천이한다는 것을 의미한다면, 검출신호(PPE)의 하강에지를 감지하여 토글링하는 신호(PPEpf)에 응답하여 인에이블 신호(ENABLE)를 구동함으로써 인에이블 신호(ENABLE)를 활성화시킬 수 있다.

셋째, 활성화된 인에이블 신호(ENABLE)를 비활성화시켜야 하는데 그 방법은 다음과 같이 두 가지 경우로 나누어 생각해 볼 수 있다.

첫 번째 경우는, 검출신호(PPE)가 활성화된 후 제1신호(NO1)가 비활성화되어 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 긴 경우인데, 이때는 제1신호(NO1)의 비활성구간 내에서 검출신호(PPE)의 하강에지를 감지하여 토글링하는 신호(PPEpf)에 응답하여 인에이블 신호(ENABLE)를 비활성화한다.

즉, 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 긴 경우이므로 검출신호(PPE)의 하강에지에 응답하여 인에이블 신호(ENABLE)를 비활성화한다.

두 번째 경우는, 검출신호(PPE)가 활성화된 후 제1신호(NO1)가 활성화상태를 유지하고 제2신호(NO2)가 토글링하여 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 짧은 경우인데, 이때는 제1신호(NO1)의 활성화구간 내에서 제2신호(NO2)의 토글링에 응답하여 인에이블 신호(ENABLE)의 비활성화한다.

즉, 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 짧은 경우이므로 최소한의 활성화구간을 유지하기 위해 인에이블 신호(ENABLE)의 활성화 이후 한 번의 발진신호(OSC)의 주기가 흐른 이후에 인에이블 신호(ENABLE)의 비활성화한다.

전술한 인에이블 신호(ENABLE)의 활성화와 비활성화를 통해 인에이블 신호(ENABLE)의 활성화구간을 결정하게 되면, 검출신호(PPE)의 활성화 시점에서 적어도 발진신호(OSC)의 주기보다 긴 활성화구간을 갖는 인에이블 신호(ENABLE)를 생성할 수 있다.

도 5은 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 승압 전압 발생기에서 출력되는 신호의 파형을 도시한 타이밍 다이어그램.

도 5을 참조하면, 도 3에서 도시된 본 발명의 실시예에 따른 반도체 메모리 소자의 승압전압 발생기에서 출력되는 신호의 타이밍을 알 수 있는데, 특히, 검출신호(PPE)와 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2) 및 인에이블 신호(ENABLE)와 관계를 비교해 보면 신호의 파형이 두 가지 경우(<A>, <B>)로 나누어진 것을 알 수 있다. 각각의 경우에 대한 자세한 설명은 다음과 같다.

<A>의 경우는, 전압 검출부(10)에서 출력되는 검출신호(PPE)의 활성화구간이 발진부(20)에서 발진하는 발진신호(OSC)의 주기보다 충분히 긴 경우이다.

먼저, 검출신호(PPE)의 활성화에 응답하여 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2)가 초기화되고, 동시에 인에이블 신호(ENABLE)가 활성화된다.

그 후, 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2)의 상승에지가 검출신호(PPE)의 활성화구간 내에서 발생하고, 그에 응답하여 제1신호(NO1)가 비활성화(①)된다.

하지만, 인에이블 신호(ENABLE)는, 제1신호(NO1)의 활성화상태와 상관없이 계속 활성화상태를 유지하고 있다가 검출신호(PPE)가 비활성화될 때, 그에 응답하여 비활성화(②)된다.

이때, 전하 펌핑부(50)의 전하 펌핑 동작을 제어하는 주기신호(CLS)는, 인에이블 신호(ENABLE)의 활성화구간 내에서 토글링하는 발진신호(OSC)에 응답하여 결정되므로 <A>의 경우에서는 인에이블 신호(ENABLE)의 활성화구간에 속하는 발진신호(OSC)와 동기 된 신호이다.

즉, 주기신호(CLS)는 인에이블 신호(ENABLE)의 활성화구간에 따라 복수 번 토글링하면서 복수 번의 주기를 반복하여 전하 펌핑부(50)를 동작시킨다.

<B>의 경우는, 전압 검출부(10)에서 출력되는 검출신호(PPE)의 활성화구간이 발진부(20)에서 발진하는 발진신호(OSC)의 주기보다 짧은 경우이다.

먼저, <A>의 경우와 마찬가지로, 검출신호(PPE)의 활성화에 응답하여 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2)가 초기화되고, 동시에 인에이블 신호(ENABLE)가 활성화된다.

그 후, 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2)의 상승에지가 발생하기 전에 검출신호(PPE)가 먼저 비활성화(③)된다.

따라서, 제1신호(NO1)가 계속 활성화상태를 유지한다.

그 상태에서 발진신호(OSC)의 주기를 2배로 늘린 신호(OSCX2)의 상승에지가 발생하면, 그에 응답하여 제2신호(NO2)가 토글링하고, 이에 따라 인에이블 신호(ENABLE)도 비활성화(④)된다.

이때, 주기신호(CLS)는 전술한 특성을 갖는 신호이므로 인에이블 신호(ENABLE)의 활성화구간 내에서 한 번의 주기를 완성한 후에 비활성화된다.

따라서, 펌핑 제어부(40)에서 출력되는 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)가 최소한 한 번씩 토글링할 수 있는 시간을 보장한다.

즉, 펌핑 제어신호(pcap0, pcap1, pcap2, oscb_t1, osc_t2)에 응답하여 전하 펌핑 동작을 수행하는 전하 펌핑부(50)가 최소한의 전하 펌핑 동작을 수행할 수 있도록 한다.

이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, 출력되는 승압전압(VPP)을 검출한 결과에 따라 활성화구간이 결정됨으로써 전하 펌핑 동작에 이용되었던 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 짧은 경우에도 최소한 발진신호의 주기보다 긴 활성화구간을 갖는 인에이블 신호(ENABLE)를 이용하여 전하 펌핑 동작을 수행함으로써 전하 펌핑 동작이 중간에 멈춰지는 것을 방지할 수 있다.

즉, 검출신호(PPE)에 따른 전하 펌핑 동작 명령이 실제 승압전압(VPP)의 레벨에 항상 영향을 미치도록 함으로써 반도체 메모리 소자의 승압전압 발생기의 동작 효율을 높일 수 있다.

그리고, 전술한 본 발명의 실시예는 승압전압(VPP)와 같이 펌핑 동작을 통해 생성되는 반도체 소자의 내부전압에도 적용할 수 있다.

예컨대, 백 바이어스 전압(VBB)에도 적용가능하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

전술한 본 발명은, 출력되는 승압전압(VPP)을 검출한 결과에 따라 활성화구간이 결정됨으로써 전하 펌핑 동작에 이용되었던 검출신호(PPE)의 활성화구간이 발진신호(OSC)의 주기보다 짧은 경우에도 최소한 발진신호의 주기보다 긴 활성화구간을 갖는 인에이블 신호(ENABLE)를 이용하여 전하 펌핑 동작을 수행함으로써 전하 펌핑 동작이 중간에 멈춰지는 것을 방지하며, 이로 인해 검출신호(PPE)에 따른 전하 펌핑 동작 명령이 실제 승압전압(VPP)의 레벨에 항상 영향을 미치도록 한다.

따라서, 반도체 메모리 소자의 승압전압 발생기의 동작 효율을 높일 수 있는 효과가 있다.

또한, 전술한 본 발명의 실시예는 승압전압(VPP)와 같이 펌핑 동작을 통해 생성되는 백 바이어스 전압(VBB)와 같은 반도체 소자의 내부전압에도 적용하여도 전술한 바와 같은 효과를 얻을 수 있다.

Claims

피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출하고, 검출결과에 응답하여 활성화구간이 결정되는 검출신호를 출력하는 전압 검출수단;

예정된 주기를 갖는 발진신호를 발진하는 발진수단;

상기 검출신호의 활성화구간과 상기 발진신호의 주기를 비교하고, 비교결과에 응답하여 상기 검출신호의 활성화 시점에서 적어도 상기 발진신호의 주기보다 긴 활성화구간을 갖는 인에이블 신호를 생성하는 인에이블 신호 생성수단;

상기 인에이블 신호의 활성화구간 내에서 상기 발진신호의 주파수에 응답하여 토글링하는 주기신호를 출력하는 주기신호 출력수단;

상기 주기신호에 응답하여 펌핑 제어신호를 출력하기 위한 펌핑 제어수단; 및

상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하기 위한 전하펌핑수단을 구비하는 반도체 메모리 소자의 내부전압 발생기.
제1항에 있어서,

상기 인에이블 신호 생성수단은,

상기 검출신호의 활성화구간이 상기 발진신호의 주기보다 더 길면, 길어지는 시점부터 비활성화되고, 비활성화된 후에는 상기 검출신호의 비활성화에 응답하여 활성화되는 제1신호를 출력하는 제1신호 출력부;

상기 검출신호의 활성화구간이 상기 발진신호의 주기보다 더 짧으면, 상기 검출신호의 활성화 시점 이후 상기 발진신호의 주기가 처음 종료되는 시점에서 토글링하는 제2신호를 출력하는 제2신호 출력부

상기 검출신호의 활성화에 응답하여 활성화되고, 상기 검출신호의 활성화구간에 따라 상기 제1신호의 활성화시점 또는 상기 제2신호의 토글링에 응답하여 비활성화되는 인에이블 신호를 출력하는 인에이블 신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제2항에 있어서,

상기 인에이블 신호 생성수단은,

상기 검출신호의 상승에지를 감지하여 출력하는 제1상승 에지 감지부;

상기 검출신호의 하강에지를 감지하여 출력하는 하강 에지 감지부;

상기 발진신호의 주기를 2배로 늘려서 출력하며, 상기 검출신호의 활성화에 응답하여 초기화되는 주기변동부; 및

상기 주기변동부에서 출력되는 신호의 상승에지를 감지하여 토글링하는 발진주기감지신호를 출력하는 제2상승에지 감지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제3항에 있어서,

상기 제1신호 출력부는,

상기 검출신호의 활성화구간 내에서 상기 발진주기감지신호가 토글링할 때 상기 제1신호를 풀 다운 구동하고, 상기 검출신호의 비 활성화구간에서는 항상 상기 제1신호를 풀 업 구동하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제3항에 있어서,

상기 제2신호 출력부는,

상기 제1신호의 활성화구간 내에서 상기 발진주기감지신호를 예정된 시간만큼 지연시킨 신호의 토글링에 응답하여 상기 제2신호를 토글링하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
제3항에 있어서,

상기 인에이블 신호 출력부는,

상기 제1상승에지 감지부에서 출력되는 신호의 토글링에 응답하여 상기 인에이블 신호를 풀 업 구동하고, 상기 제1신호의 비활성화구간 내에서 상기 하강에지 감지부의 출력신호가 토글링할 때 또는 상기 제1신호의 활성화구간 내에서 상기 제2신호가 토글링할 때에 응답하여 상기 인에이블 신호를 풀 다운 구동하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생기.
피드백된 승압전압과 기준전압을 비교하여 승압전압 출력단의 레벨을 검출함으로써 출력하는 검출신호의 활성화구간을 결정하는 단계;

예정된 주기를 갖는 발진신호를 발진하는 단계;

상기 검출신호의 활성화구간과 상기 발진신호의 주기를 비교하여 상기 검출신호의 활성화 시점에서 적어도 상기 발진신호의 주기보다 긴 활성화구간을 갖는 인에이블 신호를 생성하는 단계;

상기 인에이블 신호의 활성화구간 내에서 상기 발진신호의 주파수에 응답하여 토글링하는 주기신호를 출력하는 단계;

상기 주기신호에 응답하여 펌핑 제어신호를 출력하는 단계; 및

상기 펌핑 제어신호에 따른 전하펌핑 동작을 수행하여 상기 승압전압을 출력하는 단계

를 포함하는 반도체 메모리 소자의 내부전압 발생방법.
제7항에 있어서,

상기 인에이블 신호를 생성하는 단계는,

상기 검출신호의 활성화구간이 상기 발진신호의 주기보다 더 길면, 길어지는 시점부터 비활성화되고, 비활성화된 후에는 상기 검출신호의 비활성화에 응답하여 활성화되는 제1신호를 출력하는 단계;

상기 검출신호의 활성화구간이 상기 발진신호의 주기보다 더 짧으면, 상기 발진신호의 주기가 한 번 종료되는 시점에서 토글링하는 제2신호를 출력하는 단계; 및

상기 검출신호의 활성화에 응답하여 활성화되고, 상기 검출신호의 활성화구간에 따라 상기 제1신호의 활성화시점 또는 상기 제2신호의 토글링에 응답하여 비활성화되는 인에이블 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 내부전압 발생방법.