KR20030037592A - 안정적으로 내부 전압을 발생하는 반도체 메모리 장치의내부 전압 발생 회로 - Google Patents

안정적으로 내부 전압을 발생하는 반도체 메모리 장치의내부 전압 발생 회로 Download PDF

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Abstract

안정적으로 내부 전압을 발생하는 반도체 메모리 장치의 내부 전압 발생 회로가 개시된다. 본 발명의 반도체 메모리 장치의 내부 전압 발생 회로는 검출기, 발진기, 주 펌프 및 둘 이상의 서브 펌프들을 구비한다. 검출기는 내부 전압을 소정의 타겟 전압과 비교하여 검출 신호를 발생한다. 발진기는 검출 신호에 응답하여 소정 주기의 펄스를 발생한다. 주 펌프는 펄스에 응답하여 전하를 펌핑함으로써 궁극적으로 내부 전압을 발생한다. 그리고, 서브 펌프들은 소정의 제어 신호에 각각 응답하여 전하 펌핑 동작을 개시하여 주 펌프와 함께 궁극적으로 내부 전압을 발생하는데, 서브 펌프들 각각은 소정의 펌프 동작 시간 동안 동작한 후에 전하 펌핑 동작을 종료하는 것을 특징으로 한다. 본 발명의 내부 전압 발생 회로에 의하면, 특정 모드에서만 동작하는 서브 펌프의 동작 시간을 최적의 동작 시간으로 보장함으로써, 소모된 전하를 효율적으로 보상하여 안정작인 내부 전압을 공급할 수 있는 효과가 있다.

Description

안정적으로 내부 전압을 발생하는 반도체 메모리 장치의 내부 전압 발생 회로{Internal voltage generation circuit for providing internal voltage stably in semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 내부 전압을 발생하는 내부 전압 발생 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 전하 펌핑(charge pumping)을 통하여 내부 전압을 발생한다. 전하 펌핑 방식의 내부 전압 발생 회로는 일정하게 변화하는 전하를 보상하기 위한 주 펌프(main pump) 외에 반도체 메모리 장치의 특정 동작 싸이클(cycle) 동안에 변화하는 전하를 보상하기 위한 서브 펌프(sub pump)를 포함한다. 즉, 주 펌프는 반도체 메모리 장치의 동작 모드에 상관없이 항상 동작한다. 반면, 서브 펌프는 반도체 메모리 장치의 로우 액티브(row active) 동작 싸이클과 같이 전하 소모가 많이 일어나는 특정의 동작 싸이클에서만 동작한다. 로우 액티브 동작 싸이클은 본 명세서에서 기술하는 특정 동작 싸이클의 일 예이다.
서브 펌프가 효율적으로 동작하기 위해서는 소정 시간의 주기를 필요로 한다. 그런데, 반도체 메모리 장치가 고속화됨에 따라 액티브 동작 싸이클이 짧아져 서브 펌프가 효율적으로 동작하기 위해 필요한 주기보다 액티브 동작 싸이클이 짧아지는 경우가 많으며, 이 경우 서브 펌프가 효율적으로 동작하지 못하여 액티브 동작 모드에서 소모되는 전하를 효율적으로 보상해줄 수 없게 된다.
도 1은 종래 기술에 따른 내부 전압 발생 회로를 보여주는 블록도이다. 이를 참조하면, 종래 기술에 따른 내부 전압 발생 회로는 검출기(110), 발진기(120), 주 펌프(130) 및 서브 펌프(140)를 구비한다.
검출기(110)는 발생된 내부 전압(V_OUT)을 수신하여 타겟 전압과 비교하여 타겟 전압 레벨보다 큰지 적은지를 검출한다. 검출기(110)는 검출 결과로서 두 가지의 논리레벨을 가지는 검출 신호(DS)를 발생한다.
발진기(120)는 검출 신호(DS)에 응답하여 특정 주기의 펄스(PULSE)를 발생한다.
주 펌프(130)는 펄스(PULSE)에 응답하여 전하를 펌핑함으로써, 타겟 전압에 가까운 내부 전압(V_OUT)을 발생하도록 한다. 주 펌프(130)는 반도체 메모리 장치의 특정 동작 싸이클과는 상관없이 오로지 내부 전압(V_OUT)의 검출 결과에 따라 내부 전압(V_OUT)이 타겟 전압보다 적으면 동작하여 감소된 전하를 보상해 줌으로써, 내부 전압(V_OUT)을 일정하게 유지시키는 것이다.
서브 펌프(140)는 특정 동작 싸이클 동안에 소모되는 전하를 보상하는 역할을 한다. 서브 펌프(140)는 검출 신호(DS)와 특정 동작 싸이클의 시작과 끝을 알리는 마스터 신호인 동작 모드 신호(IN)의 논리곱을 입력으로 받아 동작하게 된다. 따라서, 동작 모드 신호(IN)가 발생할 때마다 서브 펌프(140)는 새로이 펌핑 동작을 시작한다.
그러므로, 동작 모드 신호(IN)의 주기가 너무 짧으면 서브 펌프(140)의 효율적인 동작을 보장 할 수 없어 전하 보상을 제대로 할 수 없다.
상기와 같이, 종래에는 특정 동작 싸이클이 전하 펌프가 효율적으로 동작하기 위해 필요한 시간보다 짧을 경우, 특정 동작 싸이클이 반복될 때마다 매번 효율적으로 변화된 전하 보상을 해줄 수 없어 내부 전압을 일정하게 유지할 수 없는 단점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 특정 동작 싸이클이 전하 펌프가 효율적으로 동작하기 위한 충분한 시간보다 짧은 경우에도 전하 펌프가 효율적으로 동작하여 일정한 전압 레벨의 내부 전압을 안정되게 공급할 수 있는 반도체 메모리 장치의 내부 전압 발생 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래 기술에 따른 내부 전압 발생 회로를 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 내부 전압 발생 회로를 보여주는 블록도이다.
도 3은 도 2에 도시된 내부 전압 발생 회로의 동작 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명은 반도체 메모리 장치의 내부 전압을 발생하는 내부 전압 발생 회로에 관한 것이다. 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 내부 전압 발생 회로는 상기 내부 전압을 소정의 타겟 전압과 비교하여 검출 신호를 발생하는 검출기; 상기 검출 신호에 응답하여 소정 주기의 펄스를 발생하는 발진기; 상기 펄스에 응답하여 전하를 펌핑함으로써 궁극적으로 상기 내부 전압을 발생하는 주 펌프; 및 소정의 제어 신호에 각각 응답하여 전하 펌핑 동작을 개시하여 상기 주 펌프와 함께 궁극적으로 상기 내부 전압을 발생하는 둘 이상의 서브 펌프들을 구비하며, 상기 서브 펌프들의 각각은 소정의 펌프 동작 시간 동안 동작한 후에 전하 펌핑 동작을 종료하는 것을 특징으로 한다.
바람직하기로는, 상기 내부 전압 발생 회로는 상기 검출 신호와 소정의 동작 모드 신호에 응답하여 카운터 정보를 발생하는 카운터; 및 상기 카운터 정보를 디코딩하여 상기 제어 신호를 발생하는 디코더를 더 구비한다.
또한 바람직하기로는, 상기 동작 모드 신호는 상기 반도체 메모리 장치의 로우 액티브 동작 모드를 알리는 신호이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 내부 전압 발생 회로를 보여주는 블록도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 내부 전압 발생 회로는 검출기(210), 발진기(220), 주 펌프(230), 카운터(240), 디코더(250) 및 다수 개의 서브 펌프들(260_1~260_M)을 구비한다.
검출기(210)는 발생된 내부 전압(V_OUT)을 수신하여 타겟 전압과 비교하여 타겟 전압 레벨보다 큰지 적은지를 검출한다. 검출기(210)는 검출 결과로서 두 개의 논리레벨을 가지는 검출 신호(DS)를 발생한다. 예를 들어, 검출기(210)는 내부 전압(V_OUT)이 타겟 전압보다 적으면 하이레벨의 검출 신호(DS)를 발생하고, 내부 전압(V_OUT)이 타겟 전압 이상이면 로우레벨의 검출 신호(DS)를 발생한다. 본 명세서에서는 상기 예를 든 검출 신호(DS)를 기준으로 설명한다.
발진기(220)는 검출 신호(DS)가 하이레벨이면 특정 주기의 펄스(PULSE)를 발생한다. 주 펌프(230)는 펄스(PULSE)에 응답하여 전하를 펌핑함으로써, 내부 전압(V_OUT)을 타겟 전압으로 일정하게 유지되게끔 한다. 주 펌프(230)는 반도체 메모리 장치의 특정 동작 싸이클과는 상관없이 오로지 내부 전압(V_OUT)의 검출 결과에 따라 내부 전압(V_OUT)이 타겟 전압보다 적으면 동작하여 감소된 전하를 보상해 줌으로써, 내부 전압(V_OUT)을 일정하게 유지시키는 역할을 한다.
서브 펌프들(260_1~260_M)은 특정 동작 싸이클 동안에 소모되는 전하를 보상하는 역할을 한다. 서브 펌프들(260_1~260_M)의 개수, M은 다음의 수학식을 만족하도록 한다. 바람직하기로는 M은 수학식1을 만족하는 값들 중에서 최소의 자연수이다.
여기서, Tcyc은 반도체 메모리 장치의 특정 동작 싸이클 시간이고 Tpump는 서브 펌프가 효율적으로 동작하기 위해 필요한 시간이다.
카운터(240)는 반도체 메모리 장치의 특정 동작 싸이클의 시작 시점에서 매번 카운터 정보(CNT)를 발생시키는데, 카운터 정보의 비트수(N)는 다음의 수학식을 만족하는 최소의 자연수인 것이 바람직하다.
여기서, M은 서브 펌프들의 수이다.
카운터(240)는 반도체 메모리 장치의 특정 동작 싸이클마다 특정 동작 싸이클을 알리는 마스터 신호인 동작 모드 신호(IN)의 입력을 받아 소정의 초기치부터 1씩 증가되는 카운터 정보(CNT)를 발생하고, 카운터 정보(CNT)가 최대치가 되면 다시 초기치부터 1씩 증가되는 카운터 정보(CNT)를 발생한다.
디코더(250)는 카운터 정보(CNT)를 수신하고 이를 디코딩하여 각각의 서브 펌프(260_1~260_M)에 대한 제어 신호(DEC_1~DEC_M)를 발생한다.
각 서브 펌프(260_1~260_M)는 수신되는 해당 제어 신호(DEC_1~DEC_M)가 하이레벨로 되면 인에이블되어 펌핑 동작을 수행한다. 그리고, 인에이블된 서브 펌프는 소정의 펌프 동작 시간 동안 동작한 후 펌핑 동작을 중단한다. 펌프 동작 시간은반도체 메모리 장치의 동작 싸이클 시간과는 독립적으로 서브 펌프 자체의 동작 시간이다. 펌프 동작 시간은 서브 펌프가 충분히 동작할 수 있는 시간(Tpump)으로 미리 설정하는 것이 바람직하다. 이를 위하여 각 서브 펌프(260_1~260_M)는 내부에 타이머를 갖출 수 있다.
따라서, 각 서브 펌프(260_1~260_M)의 동작 개시는 해당 제어 신호의 제어를 받지만, 동작 종료는 내부적으로 설정된 펌핑 동작 시간 후에 이루어지므로, 서브 펌프가 충분히 펌핑 동작을 할 수 있다. 그러므로, 특정 동작 싸이클 동안에 소모되는 전하를 효율적으로 보상할 수 있다.
도 3은 도 2에 도시된 내부 전압 발생 회로의 동작 타이밍도이다.
이를 참조하여, 본 발명의 일 실시예에 따른 내부 전압 발생 회로의 동작을 설명한다. 도 3에 도시된 경우는 도 2에 도시된 내부 전압 발생 회로가 4개의 서브 펌프들(260_1~260_4)과 2비트 카운터(240)를 구비하는 경우이다. 즉, M이 4이고, N이 2인 경우이다. 설명의 편의를 위하여 동작 모드 신호(IN)가 발생할 때마다 검출 신호는 하이레벨, 즉 내부 전압이 타겟 전압보다 적다고 가정한다. 그리고, 특정 동작 싸이클은 반도체 메모리 장치의 로우 액티브 동작 싸이클이라고 가정한다.
카운터(240)는 동작 모드 신호(IN)가 발생할 때마다 1씩 증가하는 카운터 정보(CNT)를 출력한다. 즉, 카운터(240)는 첫 번째 동작 모드 신호(IN)가 발생할 때는 '00', 다음에는 '01', 그 다음에는 '10'의 카운터 정보(CNT)를 출력하고, '11' 다음에는 다시 '00'의 카운터 정보(CNT)를 출력한다.
디코더(250)는 카운터 정보(CNT)를 디코딩하여 제어 신호(DEC_1~DEC_4)를 출력한다. 카운터 정보(CNT)가 '00'인 경우에는 제1 제어 신호(DEC_1)를, '01'인 경우에는 제2 제어 신호(DEC_2)를, '10'인 경우에는 제3 제어 신호(DEC_3)를, 그리고, '11'인 경우에는 제4 제어 신호(DEC_4)를 각각 활성화한다. 그리고, 제2 제어 신호(DEC_2)가 활성화될 때에는 제1 제어 신호(DEC_1)가, 제3 제어 신호(DEC_3)가 활성화될 때는 제2 제어 신호(DEC_2)가 비활성화된다. 즉, 디코더(250)는 다음 제어 신호를 활성화하는 동시에 이전 제어 신호를 비활성화한다.
제1 내지 제4 서브 펌프(260_1~260_M)는 각각 제1 내지 제4 제어 신호(DEC_1~DEC_4)의 활성화에 응답하여 펌핑 동작을 시작하여 소모된 전하를 보상한다. 제1 내지 제4 서브 펌프(260_1~260_M)의 동작 종료는 제1 내지 제4 제어 신호(DEC_1~DEC_4)의 비활성화와 무관하다. 즉, 제1 내지 제4 서브 펌프(260_1~260_M)는 동작을 시작한 후 펌프 동작 시간(Tpump)동안 동작한 후에 동작을 종료한다.
다시 도 3을 참조하여, 본 발명의 일 실시예에 따른 내부 전압 발생 회로의 특징적인 동작을 정리하면 다음과 같다.
먼저, 반도체 메모리 장치의 로우 액티브 동작 싸이클이 시작되면, 하이레벨로 활성화되는 동작 모드 신호(IN)가 발생한다. 도 3에서는 로우 액티브 동작 싸이클이 계속 반복적으로 이루어지므로, 동작 모드 신호(IN)가 동작 싸이클(Tcyc) 주기로 계속 발생된다.
첫 번째 동작 모드 신호(IN)가 발생되면, 카운터 정보(CNT)는 "00"이 되고 제1 제어 신호(DEC_1)가 활성화된다. 활성화된 제1 제어 신호(DEC_1)에 응답하여제1 서브 펌프(260_1)가 동작을 시작해 첫 동작 싸이클에서 변화된 전하를 보상하기 시작한다. 그 동안 1번째 동작 싸이클이 끝나고 2번째 동작 싸이클이 시작되면 카운터 정보(CNT)는 "01"이 되고 제2 제어 신호(DEC_2)가 활성화된다. 활성화된 제2 제어 신호(DEC_2)에 응답하여 제2 서브 펌프(260_2)가 동작을 시작해 역시 2번째 동작 싸이클에서 소모되는 전하를 보상하기 시작한다.
제2 제어 신호(DEC_2)의 활성화와 동시에 제1 제어 신호(DEC_1)는 비활성화된다. 제1 제어 신호(DEC_1)가 비활성화되더라도 제1 서브 펌프(260_1)는 동작 개시 시점으로부터 펌프 동작 시간(Tpump) 후에 동작을 종료한다.
상기의 제1 및 제2 서브 펌프(260_1, 260_2)의 동작 과정과 마찬가지로, 제3 및 제4 서브 펌프(260_3, 260_4)도 차례로 동작을 시작하여 펌프 동작 시간(Tpump) 동안 동작한 후 펌핑 동작을 종료한다.
동작 싸이클(Tcycle)이 서브 펌프의 효율적인 동작을 위한 시간(Tpump)보다 짧아 제1 서브 펌프(260_1)의 동작이 끝나지 않았을 때 2번째 동작 싸이클이 시작되어도 제1 서브 펌프(260_1)의 동작 시간에 영향을 주지 않는다. 즉, 각 서브 펌프를 미리 설정된 최적화된 시간으로 동작할 수 있도록 하는 것이 본 발명의 핵심인 것이다. 이와 같이 각 서브 펌프들을 동작시킴으로써, 소모된 전하를 효율적으로 보상하여 안정적인 내부 전압을 발생할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 내부 전압 발생 회로에 의하면, 특정 모드에서만 동작하는 서브 펌프의 동작 시간을 최적의 동작 시간으로 보장함으로써, 소모된 전하를 효율적으로 보상하여 안정적인 내부 전압을 공급할 수 있는 효과가 있다.

Claims (6)

  1. 반도체 메모리 장치의 내부 전압을 발생하는 내부 전압 발생 회로에 있어서,
    상기 내부 전압을 소정의 타겟 전압과 비교하여 검출 신호를 발생하는 검출기;
    상기 검출 신호에 응답하여 소정 주기의 펄스를 발생하는 발진기;
    상기 펄스에 응답하여 전하를 펌핑함으로써 궁극적으로 상기 내부 전압을 발생하는 주 펌프; 및
    소정의 제어 신호에 각각 응답하여 전하 펌핑 동작을 개시하여 상기 주 펌프와 함께 궁극적으로 상기 내부 전압을 발생하는 둘 이상의 서브 펌프들을 구비하며,
    상기 서브 펌프들의 각각은
    소정의 펌프 동작 시간 동안 동작한 후에 전하 펌핑 동작을 종료하는 것을 하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  2. 제 1항에 있어서, 상기 내부 전압 발생 회로는
    상기 검출 신호와 소정의 동작 모드 신호에 응답하여 카운터 정보를 발생하는 카운터; 및
    상기 카운터 정보를 디코딩하여 상기 제어 신호를 발생하는 디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  3. 제 2항에 있어서, 상기 동작 모드 신호는
    상기 반도체 메모리 장치의 로우 액티브 동작 모드를 알리는 신호인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  4. 제 1항에 있어서, 상기 펌프 동작 시간은
    상기 서브 펌프들 각각에 미리 설정되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  5. 제 1항에 있어서, 상기 서브 펌프들의 수, M은
    다음의 수학식을 만족하는 최소의 자연수인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
    (여기서, Tcyc은 상기 반도체 메모리 장치의 소정의 동작 싸이클 시간이고 Tpump는 상기 서브 펌프가 효율적으로 동작하기 위해 필요한 시간이다.)
  6. 제 1항에 있어서, 상기 카운터 출력의 비트수, N은
    다음의 수학식을 만족하는 최소의 자연수인 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
    (여기서, M은 상기 서브 펌프들의 개수이다.)
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