KR100680503B1 - 반도체 메모리 장치의 내부전압 발생기 - Google Patents

반도체 메모리 장치의 내부전압 발생기

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Abstract

본 발명은 오실레이터 구동신호가 하이레벨인 구간이라도 원하는 일정 회수(시간)만 챠지 펌핑을 수행하고 그 이후에는 챠지 펌핑을 중단시킴으로써, 내부전압(VPP)의 레벨 변화폭을 줄일 수 있는 내부전압 발생기에 관한 것이다. 오실레이터 제어부는 레벨 검출기의 출력신호와 링 오실레이터의 출력신호를 이용해서 상기 링 오실레이터의 발진동작을 중단시키기 위한 발진 제어신호를 생성하고, 상기 링 오실레이터는, 상기 발진 제어신호에 응답해서 상기 레벨 검출기의 출력신호가 하이레벨인 구간이라도 원하는 시점에서는 발진 신호를 발생시키지 않으며, 상기 챠지 펌프회로는, 상기 발진 신호에 응답하여 원하는 일정 회수만 챠지 펌핑을 수행하여 내부전압을 발생시킨 후에는 챠지 펌핑을 중단한다.
내부전압, 고전압, 발진제어, 챠지펌프, 오실레이터

Description

반도체 메모리 장치의 내부전압 발생기{Circuit for generating an internal voltage in semiconductor memory device}
도 1은 종래의 내부전압 발생기를 도시한 블록도이다.
도 2는 도 1의 내부전압 발생기에서 발생되는 내부전압의 레벨 변화폭을 도시한 파형도이다.
도 3은 본 발명의 바람직한 실시예에 따른 내부전압 발생기를 도시한 블록도이다.
도 4는 도 3의 링 오실레이터를 도시한 회로도이다.
도 5는 도 3의 오실레이터 제어부를 도시한 블록도이다.
도 6은 도 5의 주파수 디바이더를 도시한 회로도이다.
도 7은 도 6으로부터 출력되는 신호들의 파형도이다.
도 8은 도 5의 터미네이션 제어기를 도시한 회로도이다.
도 9는 도 3의 내부전압 발생기에서 발생되는 내부전압의 레벨 변화폭을 도시한 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110, 310 : 레벨 검출기
120, 320 : 링 오실레이터
130, 330 : 펌프 제어부
140, 340 : 챠지 펌프
400 : 오실레이터 제어부
410-430 : 주파수 디바이더
450 : 터미네이션 제어기
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에 사용되는 고전압(VPP) 혹은 기판전압(VBB)을 발생시키는 내부전압 발생기에 관한 것이다.
반도체 메모리가 고속화, 저전력화되면서 내부 동작이 노이즈에 매우 민감하게 되었다. 반도체 메모리, 특히 DRAM은 외부에서 인가되는 외부전압 이외에도 일반적으로 내부동작을 위해 원하는 레벨의 내부전압을 발생시키는 내부전압 발생기를 가지고 있다. 이들 내부전압 발생기 중에서 특히 외부의 높은 전압보다도 더 높은 전압, 흔히 고전압(VPP)이나 외부의 낮은 전압(일반적으로 접지전압)보다도 더 낮은 전압, 흔히 백바이어스 전압 혹은 기판전압(VBB)을 발생시키는 내부전압 발생 기의 경우에는 챠지 펌핑 방식을 이용하여 원하는 레벨의 내부전압을 발생시킨다.
도 1은 종래의 내부전압 발생기를 도시한 것으로, 내부전압 발생기(100)는 레벨 검출기(110), 링 오실레이터(120), 펌프 제어부(130), 및 챠지 펌프(140)를 포함한다.
레벨 검출기(110)는 내부전압(VPP)의 레벨을 검출하여 오실레이터 구동신호(ppe)를 발생시키고, 링 오실레이터(120)는 오실레이터 구동신호(ppe)를 이용해서 발진 신호(osc)를 발생시킨다. 펌프 제어부(130)는 발진신호(osc)를 이용해서 펌프 제어신호(ctr)를 발생시키고, 챠지 펌프(140)는 펌프 제어신호(ctr)에 응답해서 내부전압(VPP)을 발생시킨다.
이러한 종래의 내부전압 발생기(100)는 링 오실레이터(120)의 동작을 제어할 수 있는 오실레이터 구동신호(ppe)가 하나뿐이다. 즉, 오실레이터 구동신호(ppe)가 하이레벨인 구간이 정해지면 그 구간에서만 링 오실레이터(120)의 발진 신호(osc)가 발생된다.
이렇게 되면, 스탠바이 동작시에 소비전류를 줄이기 위해 레벨 검출기(110)의 소모전류를 줄이는 경우, 구동전류도 줄게 되어 레벨 검출기(110)의 반응속도가 느려지게 된다. 또한, 액티브 동작에 맞춰서 레벨 검출기(110)의 반응시간과 오실레이터 구동신호(ppe)가 하이레벨인 구간을 고정해 놓을 경우에는, 내부전압(VPP)이 타겟 레벨(target level)까지 올라가서 챠지 펌핑을 중단해야 하는 상황이 되어도 오실레이터 구동신호(ppe)가 하이레벨로 있기 때문에, 링 오실레이터(120)는 계속 발진 신호(osc)를 생성한다. 이렇게 되면, 챠지 펌핑도 계속 이루어져서 원치 않게 내부전압(VPP)의 전압레벨이 타겟레벨보다 많이 올라가게 되는 문제점이 있다.
도 2는 종래의 내부전압 발생기의 챠지 펌핑에 따른 내부전압(VPP)의 레벨 변화 폭을 나타낸 파형도이다.
종래의 내부전압 발생기는 챠지 펌핑이 충분히 이루어져서 펌핑을 중단해야 할 시점에서도 레벨 검출기(110)의 반응속도가 느려서 계속해서 챠지 펌핑을 수행한다. 그렇게 되면, 도 2에 도시한 바와 같이, 점선으로 그려진 동그라미 부분처럼 내부전압(VPP)이 타겟레벨보다 많이 올라가는 구간이 발생하게 되고, 이로 인해, 내부전압(VPP)의 레벨 변화폭이 커지게 되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 오실레이터 구동신호가 하이레벨인 구간이라도 원하는 일정 회수(시간)만 챠지 펌핑을 수행하고 그 이후에는 챠지 펌핑을 중단시킴으로써, 내부전압(VPP)의 레벨 변화폭을 줄일 수 있는 내부전압 발생기를 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 장치의 내부전압 발생기는 내부전압의 전압레벨을 검출하여 오실레이터 구동신호를 발생시키는 레벨 검출기; 상기 오실레이터 구동 신호에 응답하여 발 진 신호를 발생시키는 링 오실레이터; 상기 오실레이터 구동신호와 상기 발진 신호를 이용해서 상기 링 오실레이터의 발진동작을 중단시키는 발진 제어신호를 생성하는 오실레이터 제어부; 및 상기 발진 신호에 응답해서 원하는 일정 회수만 챠지 펌핑을 수행하여 원하는 레벨의 내부전압을 발생시킨 후에는 챠지 펌핑을 중단하는 챠지 펌프회로를 구비하고, 상기 링 오실레이터는, 상기 오실레이터 구동신호가 하이레벨인 구간이라도 상기 발진 제어신호에 응답하여 발진동작을 중단시킨다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 제1 실시예에 따른 레벨 검출기, 링 오실레이터, 및 챠지 펌프회로를 포함하는 내부전압 발생기는, 상기 레벨 검출기의 출력신호와 상기 링 오실레이터의 출력신호를 이용해서 상기 링 오실레이터의 발진동작을 중단시키기 위한 발진 제어신호를 생성하는 오실레이터 제어부를 구비하고, 상기 링 오실레이터는, 상기 발진 제어신호에 응답해서 상기 레벨 검출기의 출력신호가 하이레벨인 구간이라도 원하는 시점에서는 상기 발진 신호를 발생시키지 않으며, 상기 챠지 펌프회로는, 상기 링 오실레이터의 출력신호가 하이레벨인 구간이라도 상기 발진 신호에 응답하여 원하는 일정 회수만 챠지 펌핑을 수행하여 내부전압을 발생시킨 후에는 챠지 펌핑을 중단한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 내부전압 발생기를 도시한 것으로, 이 내부전압 발생기(300)는 레벨 검출기(310), 링 오실레이터(320), 펌프 제어 부(330), 챠지 펌프(340), 및 오실레이터 제어부(400)를 포함한다.
레벨 검출기(310)는 내부전압(VPP)의 레벨을 검출하여 오실레이터 구동신호(ppe)를 발생하고, 링 오실레이터(320)는 오실레이터 구동 신호(ppe)를 이용해서 발진신호(osc)를 생성한다. 오실레이터 제어부(400)는 오실레이터 구동신호(ppe)가 하이레벨인 경우에도 발진 신호(osc)를 이용해서 원하는 시점에서 발진(oscillation)동작을 중단시키는 발진 제어 신호(osc_ctr)를 생성한다. 이렇게 생성된 발진 제어신호(osc_ctr)는 다시 링 오실레이터(320)로 입력되고, 링 오실레이터(320)는 오실레이터 구동신호(ppe)가 하이레벨인 구간이라도 발진 제어 신호(osc_ctr)에 응답해서 원하는 시점에서는 발진 신호(osc)를 발생시키지 않는다. 펌프 제어부(330)는 발진 신호(osc)를 이용해서 펌프 제어 신호(ctr)를 발생시키고, 챠지 펌프(340)는 펌프 제어 신호(ctr)에 응답해서 원하는 일정 시간 혹은 일정 회수만 챠지 펌핑을 수행하여 내부전압(VPP, VBB)을 발생시킨 후에는, 오실레이터 구동신호(ppe)가 하이레벨인 구간이라도 챠지 펌핑을 중단한다.
도 4는 도 3의 링 오실레이터(320)를 도시한 것으로서, 이것은 낸드 게이트(311)와 링 구조의 인버터 체인(312-317)으로 구성된다.
도 4를 참조하면, 낸드 게이트(311)는 발진 제어신호(osc_ctr), 오실레이터 구동신호(ppe), 및 피드백신호를 반전 논리 곱한다. 인버터 체인(312-314)은 낸드 게이트(311)의 출력신호를 지연시켜 발진 신호(osc)를 출력하고, 인버터 체인(315-317)은 발진 신호(osc)를 지연시킨 후에 낸드 게이트(411)의 입력으로 다시 피드백시킨다.
여기서, 오실레이터 구동신호(ppe)는 평상시에는 로우레벨로 있다가, 챠지 펌핑을 수행해야 하는 구간에서만 하이레벨로 천이한다. 발진 제어 신호(osc_ctr)는 평상시에는 하이레벨로 있다가, 챠지 펌핑을 중단해야 하는 시점에서 로우레벨로 천이하여 발진동작을 중단시킨다. 그리고 나서, 오실레이터 구동 신호(ppe)가 로우레벨로 천이하면 발진 제어신호(osc_ctr)는 다시 하이레벨로 천이하여, 다음의 펌핑 동작에 대비해서 초기화한다.
도 5는 도 3의 오실레이터 제어부(400)를 도시한 것으로서, 이것은 복수개의 주파수 디바이더(410-430)와 터미네이션 제어기(450)를 포함한다.
도 5를 참조하면, 복수개의 주파수 디바이더(410-430)는 발진 신호(osc)의 주파수를 절반으로 만들어, 주기가 발진신호 주기의 2배, 4배, 8배인 제1 발진 회수 조절신호(fd1-fd3)를 출력한다. 터미네이션 제어기(450)는 주기가 서로 다른 제1 발진 회수 조절신호들(fd1-fd3)에 응답해서 오실레이터 구동신호(ppe)가 하이레벨인 구간에서도, 링 오실레이터(320)의 발진동작을 원하는 시점에서 중단시키는 발진 제어신호(osc_ctr)를 출력한다.
도 6은 도 5의 주파수 디바이더 각각의 회로도를 나타낸다.
도 6을 참조하면, 주파수 디바이더는 인버터(41, 42), 전달 게이트(43, 44), 낸드 게이트(45), 인버터(46), 전달 게이트(47, 48), 및 인버터(49, 50)를 포함한다.
인버터(41)는 발진 신호(osc)를 반전시켜 발진 바 신호(/osc)를 출력한다. 인버터(42)는 노드 d의 신호인 제1 발진 회수 조절신호(fd<i>)를 반전시킨다. 전달 게이트(43)는 발진 신호(osc)와 발진 바 신호(/osc)의 제어 하에 인버터(42)의 출력신호를 노드 a로 전달한다. 낸드 게이트(45)는 노드 a의 신호와 오실레이터 구동신호(ppe)를 반전 논리 곱하여 노드 b로 출력한다. 인버터(46)는 노드 b의 신호를 반전시킨다. 전달 게이트(44)는 발진 신호(osc)와 발진 바 신호(/osc)의 제어 하에 인버터(46)의 출력신호를 노드 a로 전달한다. 전달 게이트(47)는 발진 신호(osc)와 발진 바 신호(/osc)의 제어 하에 노드 b의 신호를 노드 c로 전달한다. 인버터(49)는 노드 c의 신호를 반전시켜 노드 d로 출력한다. 인버터(50)는 노드 d의 신호를 반전시킨다. 전달 게이트(48)는 발진 신호(osc)와 발진 바 신호(/osc)의 제어 하에 인버터(50)의 출력신호를 노드 c로 전달한다.
이하, 주파수 디바이더의 동작을 설명한다.
오실레이터 구동신호(ppe)는 평상시에는 로우레벨이므로, 노드 b는 하이레벨이 된다. 발진 신호(osc)의 초기값을 로우레벨이라고 하면 전달 게이트(47)가 턴-온되어 노드 b의 신호(하이레벨)가 노드 c로 전달되고, 노드 c의 신호는 인버터(49)를 통해서 노드 d(로우레벨)로 전달된다. 노드 d의 초기값, 즉, 주파수 디바이더의 출력신호(fd<in>)의 초기값은 로우레벨이 된다. 이때, 전달 게이트(43)는 턴-오프되어 노드 d의 신호를 노드 a로 전달하지 않는다. 전달 게이트(44)는 턴-온되어 래치를 만들어 주고, 전달 게이트(48)는 턴-오프된다.
챠지 펌핑이 시작되면, 오실레이터 구동신호(ppe)가 하이레벨로 되고 낸드 게이트(45)는 단순히 인버터의 역할만을 수행한다. 이때, 발진 신호(osc)가 하이레벨로 천이하면, 전달 게이트(43, 48)는 턴-온되고, 전달 게이트(44, 47)는 턴-오프 되어, 노드 d에 있던 로우레벨이 인버터(42), 전달 게이트(43), 및 낸드 게이트(45)를 통해서 노드 b까지 전달되고, 제1 발진 회수 조절신호(fd<i>)는 레벨변화가 없다. 그러다가 발진 신호(osc)가 로우레벨로 천이하면, 전달 게이트(43, 48)는 턴-오프되고, 전달 게이트(44, 47)는 턴-온되어, 노드 b의 로우레벨이 인버터(49)를 통해서 노드 d로 전달되고, 제1 발진 회수 조절신호(fd<i>)는 하이레벨로 천이한다.
이와 같은 동작에 의해 주파수 디바이더는 발진 신호(osc)의 폴링 에지(falling edge)에서 천이하는 제1 발진 회수 조절신호(fd<i>)를 생성하게 된다. 이렇게 생성된 제1 발진 회수 조절신호(fd<i>)의 주기는 발진 신호(osc)의 2배, 4배 혹은 8배가 된다.
도 7은 발진 신호(osc)와 제1 발진 회수 조절신호들(fd1-fd3)의 파형도이다.
제1 발진 회수 조절신호(fd1)는 발진 신호(osc)의 2배의 주기를 갖고, 제1 발진 회수 조절신호(fd2)는 발진 신호(osc)의 4배의 주기를 가지며, 제1 발진 회수 조절신호(fd3)는 발진 신호(osc)의 8배의 주기를 갖는다.
도 8은 도 5의 터미네이션 제어기(450)를 도시한 것으로서, 이것은, 발진 결정부(470), 발진 회수 조절부(480), 및 발진 제어부(490)를 포함한다.
발진 결정부(470)는 퓨즈의 커팅에 의해 챠지 펌핑 회수를 결정하기 위한 발진 결정신호(f1,f2)를 발생시킨다.
도 8을 참조하면, 발진 결정부(470)는 퓨즈(51, 53), 인버터(52, 54), 커패 시터(C1, C2), 및 NMOS 트랜지스터(N1, N2)를 포함한다. 퓨즈(51)는 일단이 전원전압에 접속되고 다른 단이 노드 e에 접속되며, 퓨즈(53)는 일단이 전원전압에 접속되고 다른 단이 노드 f에 접속된다. 인버터(52)는 노드 e의 신호를 반전시켜 발진 결정신호(f1)을 출력하고, 인버터(54)는 노드 f의 신호를 반전시켜 발진 결정신호(f2)를 출력한다. NMOS 트랜지스터(N1)는 커패시터(C1)와 병렬 접속되고, NMOS 트랜지스터(N2)는 커패시터(C2)와 병렬 접속된다. NMOS 트랜지스터(N1)는 노드 e와 접지전압 사이에 접속되고 게이트로 발진 결정신호(f1)를 입력받고, NMOS 트랜지스터(N2)는 노드 f와 접지전압 사이에 접속되고 게이트로 발진 결정신호(f2)를 입력받다. 커패시터(C1)는 노드 e와 접지전압 사이에 접속되고, 커패시터(C2)는 노드 f와 접지전압 사이에 접속된다.
이하, 발진 결정부(470)의 동작을 설명하면, 퓨즈(51, 53)는 평상시에는 연결되어 있다가, 필요할 때 원하는 퓨즈(51,53)가 커팅된다. 예컨대, 내부전압 발생기의 챠지 펌핑 회수(시간)를 조절해 줄 필요가 없는 경우에는 퓨즈(51, 53)가 연결되어 있는 상태이므로, 발진 결정 신호(f1,f2)는 모두 로우레벨을 유지하고 있다. 오실레이터 구동신호(ppe) 역시 초기값이 로우레벨이므로 발진 제어신호(osc_ctr)는 초기값으로 하이레벨을 갖게 된다. 이 경우, 링 오실레이터(320)는 종래와 동일하게 동작하게 된다.
만일, 필요에 의해서 챠지 펌핑 회수(구간)를 줄여야 하는 경우에는, 퓨즈(51, 53) 중 하나 혹은 두개를 커팅시켜야 한다. 퓨즈(51, 53)의 커팅에 의해 발진 결정신호(f1, f2)의 레벨이 결정되는데, 퓨즈(51)가 커팅되면 발진 결정신호(f1)는 하이레벨이 되고, 발진 결정 신호(f2)는 로우레벨이 된다. 퓨즈(53)가 커팅되면 발진 결정 신호(f2)는 하이레벨이 되고, 발진 결정 신호(f1)는 로우레벨이 된다. 퓨즈(51, 53)가 모두 커팅되면 발진 결정 신호(f1, f2)가 모두 하이레벨이 된다.
이러한 퓨즈(51, 53)의 커팅에 따라 챠지 펌핑 회수(시간)를 결정할 수 있게 된다. 퓨즈(51, 53) 대신에 외부에서 입력되는 커맨드(command)에 의해 펌핑 회수를 변경해 줄 수도 있다.
다시, 도 8을 참조하면, 발진 회수 조절부(480)는, 발진 결정 신호(f1, f2)를 디코딩하여 제2 발진 회수 조절신호들(M1-M3)을 발생시키는데, 이것은, 인버터(55, 56), 낸드 게이트(57-59), 및 인버터(60-62)를 포함한다.
인버터(55)는 발진 결정 신호(f1)를 반전시키고, 인버터(56)는 발진 결정 신호(f2)를 반전시킨다. 낸드 게이트(57)는 발진 결정 신호(f1)와 인버터(56)의 출력신호를 반전 논리 곱하고, 낸드 게이트(58)는 발진 결정 신호(f2)와 인버터(55)의 출력신호를 반전 논리 곱하며, 낸드 게이트(59)는 발진 결정 신호들(f1, f2)을 반전 논리 곱한다. 인버터(60)는 낸드 게이트(57)의 출력신호를 반전시켜서 제2 발진 회수 조절신호(M1)를 출력하고, 인버터(61)는 낸드 게이트(58)의 출력신호를 반전시켜서 제2 발진 회수 조절신호(M2)를 출력하며, 인버터(62)는 낸드 게이트(59)의 출력신호를 반전시켜서 제2 발진 회수 조절신호(M3)를 출력한다.
챠지 펌프가 1번만 펌핑하고자 할 때는, 제2 발진 회수 조절 신호(M1)가 하이레벨이고, 2번만 펌핑하고자 할 때는, 제2 발진 회수 조절 신호(M2)가 하이레벨이며, 6번만 펌핑하고자 할 때는, 제2 발진 회수 조절 신호(M3)가 하이레벨이다.
다시, 도 8을 참조하면, 발진 제어부(490)는 오실레이터 구동신호(ppe)가 하이레벨인 구간에서, 제1 발진 회수 조절신호(fd1-fd3)와 제2 발진 회수 조절신호(M1-M3)를 이용해서 링 오실레이터의 발진동작을 중단시켜 주는 발진 제어신호(osc_ctr)를 발생시킨다. 이러한 발진 제어부(490)는 PMOS 트랜지스터(P1), NMOS 트랜지스터(N10), 래치회로(63), 인버터(64), NMOS 트랜지스터(N3-N9)로 구성된다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N10)는 전원전압과 노드 g 사이에 직렬 접속되고, 각각의 게이트로 오실레이터 구동신호(ppe)를 입력받는다. 래치회로(63)는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N10)의 출력신호를 래치시키고, 인버터(64)는 래치된 신호를 반전시켜 발진 제어신호(osc_ctr)를 출력한다. NMOS 트랜지스터(N3, N4)는 노드 g와 접지전압 사이에 직렬 접속되고, NMOS 트랜지스터(N5, N6) 또한 노드 g와 접지전압 사이에 직렬 접속되고, NMOS 트랜지스터(N7, N8, N9) 또한 노드 g와 접지전압 사이에 직렬 접속된다. NMOS 트랜지스터(N3, N4)와 NMOS 트랜지스터(N5, N6)와 NMOS 트랜지스터(N7, N8, N9)는 서로 병렬 접속되어 있다.
이하, 발진 제어부(490)의 동작을 도 7을 참조하여 설명한다.
챠지 펌프가 1번 펌핑하고자 하는 경우에, 오실레이터 구동신호(ppe)가 하이레벨로 입력된 상태에서, 제2 발진 회수 조절신호(M1)가 하이레벨로 입력되면, NMOS 트랜지스터(N2)가 턴-온되다. 처음에서는 제1 발진 회수 조절신호(fd1)가 로우레벨이기 때문에, NMOS 트랜지스터(N4)는 턴-오프되고, 발진 제어신호(osc_ctr)는 하이레벨을 유지한다. 그러다가 도 7에 도시한 바와 같이 발진 신호(osc)가 1번 토클링(1주기)한 후에, 제1 발진 회수 조절신호(fd1)가 하이레벨로 되면, NMOS 트랜지스터(N4)가 턴-온되고, 발진 제어신호(osc_ctr)는 로우레벨로 출력된다. 제어신호(osc_ctr)가 로우레벨이 되면 링 오실레이터가 발진동작을 멈추고, 챠지 펌프(340)는 더 이상 챠지 펌핑을 수행하지 않는다. 그 이후에 제1 발진 회수 조절신호(fd1)가 다시 로우, 하이레벨로 천이하더라도 발진 제어신호(osc_ctr)는 로우레벨에서 변화가 없게 된다. 이 경우, 챠지 펌프는 1번만 챠지 펌핑하고 챠지 펌핑을 멈춘다.
챠지 펌프가 2번 펌핑하고자 하는 경우에, 오실레이터 구동신호(ppe)가 하이레벨로 입력된 상태에서, 제2 발진 회수 조절신호(M2)가 하이레벨로 입력되면, NMOS 트랜지스터(N5)가 턴-온된다. 그리고 나서 도 7에 도시한 바와 같이, 발진 신호(osc)가 2번 토글링(2주기)한 후에 제1 발진 회수 조절 신호(fd2)가 하이레벨로 되면, NMOS 트랜지스터(N6)가 턴-온되어, 발진 제어신호(osc_ctr)가 로우레벨로 출력된다. 이 경우, 챠지 펌프는 2번만 챠지 펌핑하고 챠지 펌핑을 멈춘다.
챠지 펌프가 6번 펌핑하고자 하는 경우에, 오실레이터 구동신호(ppe)가 하이레벨로 입력된 상태에서, 제2 발진 회수 조절신호(M3)가 하이레벨로 입력되면, NMOS 트랜지스터(N7)가 턴-온된다. 제1 발진 회수 조절 신호들(fd2, fd3)은 동시에 하이레벨로 되는 시점에서 발진 제어신호(osc_ctr)가 로우레벨로 되므로, 도 7에 나타낸 바와 같이, 발진 신호(osc)가 6번 토글링(6주기)한 후에, 제1 발진 회수 조절신호(fd2)가 하이레벨로 된다. 그러면, NMOS 트랜지스터(N9)가 먼저 턴-온된 후에 NMOS 트랜지스터(N8)가 턴-온되어, 발진 제어신호(osc_ctr)가 로우레벨로 출력 된다. 이 경우, 챠지 펌프는 6번만 펌핑하고 챠지 펌핑을 멈춘다.
덧붙여, 주파주 디바이더를 더 연결해서 더 많은 제1 발진 회수 조절 신호들을 발생시켜서 챠지 펌프의 펌핑 회수를 제어할 수도 있다. 또한, 웨이퍼 상태 또는 완제품 상태에 챠지 펌프의 펌핑 회수를 변경시킬 수도 있다.
도 9는 도 3의 내부전압 발생기의 챠지 펌핑에 의해 발생되는 내부전압(VPP)의 레벨 변화폭을 도시한 파형도이다.
도 9에 도시한 바와 같이, 본 발명의 내부전압 발생기에서 발생된 내부전압(VPP)은 전압레벨 변화 폭이 종래의 내부전압(VPP)의 레벨 변화 폭보다 작은 것을 알 수 있다.
즉, 본 발명의 내부전압 발생기는, 원하는 회수만 챠지 펌핑을 수행하고, 그 이후에는 챠지 펌핑을 중단시킴으로써 전압레벨 변화폭이 작은 내부전압을 발생시킨다.
이러한 챠지 펌핑은, 액티브 동작시에는 오실레이터 구동신호가 하이레벨인 구간에서 링 오실레이터의 구동에 의해 수행된다. 스탠바이 동작시에는 오실레이터 구동신호가 하이레벨인 구간이라도 링 오실레이터의 동작을 중단시켜서, 챠지 펌핑을 중단시킨다.
액티브 동작과 스탠바이 동작시에 동일한 내부전압 발생기를 사용하는 경우와, 액티브 동작 시에 사용되는 내부전압 발생기와 스탠바이 동작 시에 사용되는 내부전압 발생기를 각각 따로 사용하는 경우에도, 스탠바이 동작시에만 오실레이터 구동신호가 하이레벨인 구간이라도 링 오실레이터의 발진동작을 중단시켜서 챠지 펌핑을 중단시킨다.
상술한 바와 같이, 본 발명에 의하면, 오실레이터 구동신호가 하이레벨인 구간이라도 원하는 시간 혹은 원하는 회수만 챠지 펌핑을 수행하고, 그 이후에는 펌핑을 중단시킴으로써 내부전압 발생기의 원치 않는 오버 펌핑 구간을 줄일 수 있다.
또한, 이러한 오버 펌핑 구간을 줄임으로써 내부전압(VPP)의 레벨 변화 폭을 줄일 수 있어, 내부전압 발생기는 안정된 전압레벨을 발생시킬 수 있게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (22)

  1. 내부전압의 전압레벨을 검출하여 오실레이터 구동신호를 발생시키는 레벨 검출기;
    상기 오실레이터 구동 신호에 응답하여 발진 신호를 발생시키는 링 오실레이터;
    상기 오실레이터 구동신호와 상기 발진 신호를 이용해서 상기 링 오실레이터의 발진동작을 중단시키기 위한 발진 제어신호를 생성하는 오실레이터 제어부; 및
    상기 발진 신호에 응답해서 원하는 일정 회수만 챠지 펌핑을 수행하여 상기 내부전압을 발생시킨 후에는 챠지 펌핑을 중단하는 챠지 펌프회로를 구비하고,
    상기 링 오실레이터는, 상기 오실레이터 구동신호가 액티브된 구간이라도 상기 발진 제어신호에 응답하여 발진동작을 중단하는 반도체 메모리 장치의 내부전압 발생기.
  2. 제 1 항에 있어서,
    상기 링 오실레이터는, 스탠바이 동작시에만 상기 오실레이터 구동신호가 액티브된 구간이라도 상기 발진 신호를 발생시키지 않는 반도체 메모리 장치의 내부전압 발생기.
  3. 제 1 항에 있어서,
    상기 링 오실레이터는, 상기 오실레이터 구동신호와 상기 발진 제어신호를 논리 조합하는 논리소자와,
    상기 논리소자의 출력단과 입력단에 링 구조로 배열된 인버터 체인을 포함하는 반도체 메모리 장치의 내부전압 발생기.
  4. 제 1 항에 있어서,
    상기 오실레이터 제어부는, 상기 오실레이터 구동신호가 액티브된 구간이라도 상기 발진 신호가 N번 토글링한 후에는 상기 발진 제어신호를 비활성화시키는 반도체 메모리 장치의 내부전압 발생기.
  5. 제 1 항에 있어서,
    상기 챠지 펌프는, 상기 오실레이터 구동신호가 액티브된 구간이라도 N번 챠지 펌핑한 후에는 챠지 펌핑을 멈추는 반도체 메모리 장치의 내부전압 발생기.
  6. 제1 항에 있어서,
    상기 오실레이터 제어부는, 상기 발진 신호의 주파수를 절반으로 만들어, 주기가 서로 다른 복수개의 제1 발진 회수 조절신호를 각각 발생시키는 복수개의 주파수 디바이더와,
    상기 복수개의 제1 발진 회수 조절신호에 응답하여 상기 오실레이터 구동신호가 액티브된 구간에서 상기 발진 제어신호를 비활성화시키는 터미네이션 제어기를 포함하는 반도체 메모리 장치의 내부전압 발생기.
  7. 제 6 항에 있어서,
    상기 복수개의 주파수 디바이더는, 상기 발진 신호의 폴링엣지에서 천이하는 상기 제1 발진 회수 조절신호를 발생시키는 반도체 메모리 장치의 내부전압 발생기.
  8. 제 6 항에 있어서,
    상기 복수개의 주파수 디바이더는, 상기 발진 신호가 하이레벨로 입력되면 턴-온되고, 상기 발진 신호가 로우레벨로 입력되면 턴-오프되는 제1 및 제2 전달 게이트와,
    상기 발진 신호가 하이레벨로 입력되면 턴-오프되고, 상기 발진 신호가 로우레벨로 입력되면 턴-온되는 제3 및 제4 전달 게이트를 포함하는 반도체 메모리 장 치의 내부전압 발생기.
  9. 제 6 항에 있어서,
    상기 터미네이션 제어기는 퓨즈의 커팅에 의해 챠지 펌핑 회수를 결정하기 위한 복수개의 발진 결정신호를 발생시키는 발진 결정부와,
    상기 발진 결정신호를 디코딩하여 복수개의 제2 발진 회수 조절 신호를 발생시키는 발진 회수 조절부와,
    상기 오실레이터 구동신호가 액티브된 구간에서, 상기 복수개의 제1 발진 회수 조절신호 중 하나와 상기 복수개의 제2 발진 회수 조절신호 중 하나에 응답하여 상기 발진 제어신호를 비활성화시키는 발진 제어부를 포함하는 반도체 메모리 장치의 내부전압 발생기.
  10. 제 9 항에 있어서,
    상기 발진 결정부는, 외부에서 입력되는 커맨드를 이용해서 상기 복수개의 발진 결정신호를 발생시키는 반도체 메모리 장치의 내부전압 발생기.
  11. 제 9 항에 있어서,
    상기 발진 제어부는, 상기 복수개의 제2 발진 회수 조절 신호 중 하나가 활성화 상태가 되고, 상기 발진 신호가 N번 토글링한 후에 상기 복수개의 제1 발진 회수 조절 신호 중 하나가 활성화 상태가 되면, 상기 발진 제어신호를 비활성화시키는 반도체 메모리 장치의 내부전압 발생기.
  12. 내부전압의 레벨을 검출하는 레벨 검출기, 발진동작을 수행하는 링 오실레이터, 및 챠지 펌핑을 수행하여 상기 내부전압을 발생시키는 챠지 펌프회로를 포함하는 내부전압 발생기에 있어서,
    상기 레벨 검출기의 출력신호와 상기 링 오실레이터의 출력신호를 이용해서 상기 링 오실레이터의 발진동작을 중단시키기 위한 발진 제어신호를 생성하는 오실레이터 제어부를 더 포함하고,
    상기 링 오실레이터는, 상기 발진 제어신호에 응답해서 상기 레벨 검출기의 출력신호가 액티브된 구간이라도 발진동작을 중단하는 반도체 메모리 장치의 내부전압 발생기.
  13. 제 12 항에 있어서,
    상기 링 오실레이터는, 스탠바이 동작시에만 상기 레벨 검출기의 출력신호가 액티브된 구간이라도 상기 발진동작을 중단하는 반도체 메모리 장치의 내부전압 발 생기.
  14. 제 12 항에 있어서,
    상기 링 오실레이터는, 상기 레벨 검출기의 출력신호와 상기 발진 제어신호를 논리 조합하는 논리소자와,
    상기 논리소자의 출력단과 입력단에 링 구조로 배열된 인버터 체인을 포함하는 반도체 메모리 장치의 내부전압 발생기.
  15. 제 12 항에 있어서,
    상기 챠지 펌프회로는, 상기 레벨 검출기의 출력신호가 액티브된 구간이라도 상기 발진 신호에 응답하여 원하는 일정 회수만 챠지 펌핑을 수행하여 상기 내부전압을 발생시킨 후에는 챠지 펌핑을 중단하는 반도체 메모리 장치의 내부전압 발생기.
  16. 제 12 항에 있어서,
    상기 오실레이터 제어부는, 상기 레벨 검출기의 출력신호가 액티브된 구간이라도 상기 링 오실레이터의 출력 신호가 N번 토글링한 후에는 상기 발진 제어신호 를 비활성화시키는 반도체 메모리 장치의 내부전압 발생기.
  17. 제12 항에 있어서,
    상기 오실레이터 제어부는, 상기 링 오실레이터의 출력신호의 주파수를 절반으로 만들어, 주기가 서로 다른 복수개의 제1 발진 회수 조절신호를 각각 발생시키는 복수개의 주파수 디바이더와,
    상기 복수개의 제1 발진 회수 조절신호들에 응답하여 상기 오실레이터 구동신호가 하이레벨인 구간에서 상기 발진 제어신호를 비활성화시키는 터미네이션 제어기를 포함하는 반도체 메모리 장치의 내부전압 발생기.
  18. 제 17 항에 있어서,
    상기 복수개의 주파수 디바이더는, 상기 링 오실레이터의 출력신호의 폴링엣지에서 천이하는 상기 제1 발진 회수 조절신호를 발생시키는 반도체 메모리 장치의 내부전압 발생기.
  19. 제 17 항에 있어서,
    상기 복수개의 주파수 디바이더는, 상기 링 오실레이터의 출력신호가 하이 레벨로 입력되면 턴-온되고, 상기 링 오실레이터의 출력신호가 로우레벨로 입력되면 턴-오프되는 제1 및 제2 전달 게이트와,
    상기 링 오실레이터의 출력신호가 하이레벨로 입력되면 턴-오프되고, 상기 링 오실레이터의 출력신호가 로우레벨로 입력되면 턴-온되는 제3 및 제4 전달 게이트를 포함하는 반도체 메모리 장치의 내부전압 발생기.
  20. 제 17 항에 있어서,
    상기 터미네이션 제어기는 퓨즈의 커팅에 의해 챠지 펌핑 회수를 결정하기 위한 복수개의 발진 결정신호를 발생시키는 발진 결정부와,
    상기 발진 결정신호를 디코딩하여 복수개의 제2 발진 회수 조절 신호를 발생시키는 발진 회수 조절부와,
    상기 레벨 검출기의 출력신호가 액티브된 구간에서, 상기 복수개의 제1 발진 회수 조절신호 중 하나와 상기 복수개의 제2 발진 회수 조절신호 중 하나에 응답하여 상기 발진 제어신호를 비활성화시키는 발진 제어부를 포함하는 반도체 메모리 장치의 내부전압 발생기.
  21. 제 20 항에 있어서,
    상기 발진 결정부는, 외부에서 입력되는 커맨드를 이용해서 상기 복수개의 발진 결정신호를 발생시키는 반도체 메모리 장치의 내부전압 발생기.
  22. 제 20 항에 있어서,
    상기 발진 제어부는, 상기 복수개의 제2 발진 회수 조절 신호 중 하나가 활성화 상태가 되고, 상기 링 오실레이터의 출력신호가 N번 토글링한 후에 상기 복수개의 제1 발진 회수 조절신호 중 하나가 활성화 상태가 되면, 상기 발진 제어신호를 비활성화시키는 반도체 메모리 장치의 내부전압 발생기.
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US11/114,372 US20060097804A1 (en) 2004-11-08 2005-04-26 Internal voltage generator for semiconductor memory device
JP2005140953A JP5017564B2 (ja) 2004-11-08 2005-05-13 半導体メモリ装置の内部電圧発生器
CNB2005100848045A CN100492534C (zh) 2004-11-08 2005-07-14 半导体存储装置的内部电压产生器
US11/623,396 US7468628B2 (en) 2004-11-08 2007-01-16 Internal voltage generators for semiconductor memory device

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101792737B1 (ko) 2011-12-21 2017-11-03 에스케이하이닉스 주식회사 펌핑 전압 생성 회로와 그를 이용하는 반도체 장치

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680503B1 (ko) * 2004-11-08 2007-02-08 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생기
US20070070725A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Internal voltage supplying device
KR100757933B1 (ko) * 2006-07-20 2007-09-11 주식회사 하이닉스반도체 반도체 집적 회로의 내부 전압 생성 장치 및 방법
TWI329991B (en) * 2006-09-21 2010-09-01 Etron Technology Inc A charge pump control system and a ring oscillator
KR100803363B1 (ko) * 2006-11-13 2008-02-13 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 생성 회로
KR100900785B1 (ko) * 2007-05-14 2009-06-02 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생기 및 발생방법
US8044705B2 (en) 2007-08-28 2011-10-25 Sandisk Technologies Inc. Bottom plate regulation of charge pumps
KR100915816B1 (ko) * 2007-10-04 2009-09-07 주식회사 하이닉스반도체 내부 전압 생성 회로
KR100897300B1 (ko) * 2008-03-11 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 펌핑 전압 생성 회로
US7969235B2 (en) 2008-06-09 2011-06-28 Sandisk Corporation Self-adaptive multi-stage charge pump
US8710907B2 (en) * 2008-06-24 2014-04-29 Sandisk Technologies Inc. Clock generator circuit for a charge pump
JP2010129135A (ja) * 2008-11-28 2010-06-10 Renesas Technology Corp 半導体装置
US7795952B2 (en) * 2008-12-17 2010-09-14 Sandisk Corporation Regulation of recovery rates in charge pumps
KR101003140B1 (ko) * 2009-03-20 2010-12-21 주식회사 하이닉스반도체 내부 전원 발생 장치와 그의 제어 방법
KR101003153B1 (ko) * 2009-05-15 2010-12-21 주식회사 하이닉스반도체 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치
KR20110002381A (ko) * 2009-07-01 2011-01-07 삼성전자주식회사 발진 회로 및 그 발진 회로를 포함한 반도체 장치
US7973592B2 (en) 2009-07-21 2011-07-05 Sandisk Corporation Charge pump with current based regulation
US8339183B2 (en) 2009-07-24 2012-12-25 Sandisk Technologies Inc. Charge pump with reduced energy consumption through charge sharing and clock boosting suitable for high voltage word line in flash memories
KR101097444B1 (ko) * 2009-12-29 2011-12-23 주식회사 하이닉스반도체 내부전압 생성회로 및 내부전압 생성방법
KR101027698B1 (ko) * 2010-01-29 2011-04-12 주식회사 하이닉스반도체 반도체 장치 및 그 제어 방법
KR101145792B1 (ko) * 2010-03-29 2012-05-16 에스케이하이닉스 주식회사 내부전압 생성회로
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
US8294509B2 (en) 2010-12-20 2012-10-23 Sandisk Technologies Inc. Charge pump systems with reduction in inefficiencies due to charge sharing between capacitances
US8699247B2 (en) 2011-09-09 2014-04-15 Sandisk Technologies Inc. Charge pump system dynamically reconfigurable for read and program
US8514628B2 (en) 2011-09-22 2013-08-20 Sandisk Technologies Inc. Dynamic switching approach to reduce area and power consumption of high voltage charge pumps
US8400212B1 (en) 2011-09-22 2013-03-19 Sandisk Technologies Inc. High voltage charge pump regulation system with fine step adjustment
JP5856461B2 (ja) * 2011-12-08 2016-02-09 セイコーインスツル株式会社 データ読出装置
US8710909B2 (en) 2012-09-14 2014-04-29 Sandisk Technologies Inc. Circuits for prevention of reverse leakage in Vth-cancellation charge pumps
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9007046B2 (en) 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
US9083231B2 (en) 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
US9590500B2 (en) * 2014-12-10 2017-03-07 Richwave Technology Corp. Voltage generator
US9318186B1 (en) * 2014-12-31 2016-04-19 Nanya Technology Corporation DRAM wordline control circuit, DRAM module and method of controlling DRAM wordline voltage
US9667231B1 (en) * 2015-03-25 2017-05-30 Sandia Corporation Fast frequency divider circuit using combinational logic
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
JP7265361B2 (ja) * 2019-01-10 2023-04-26 株式会社日立製作所 移動管理システムおよび移動管理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040362A (ja) 1998-07-21 2000-02-08 Fujitsu Ltd チャージポンプ回路
KR20010029599A (ko) * 1999-03-18 2001-04-06 니시무로 타이죠 차지펌프 회로
KR20030037592A (ko) * 2001-11-06 2003-05-14 삼성전자주식회사 안정적으로 내부 전압을 발생하는 반도체 메모리 장치의내부 전압 발생 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09288897A (ja) * 1996-04-19 1997-11-04 Sony Corp 電圧供給回路
JPH10269788A (ja) * 1997-03-28 1998-10-09 Rohm Co Ltd 半導体記憶装置
JP3537989B2 (ja) * 1997-04-21 2004-06-14 シャープ株式会社 不揮発性半導体記憶装置
US6496027B1 (en) * 1997-08-21 2002-12-17 Micron Technology, Inc. System for testing integrated circuit devices
KR100307525B1 (ko) * 1998-11-26 2001-11-15 김영환 기판전압감지제어회로
JP3773718B2 (ja) * 1999-09-20 2006-05-10 株式会社東芝 半導体集積回路
KR100401521B1 (ko) * 2001-09-20 2003-10-17 주식회사 하이닉스반도체 고전압 동작용 승압 회로
JP2004236432A (ja) * 2003-01-30 2004-08-19 Renesas Technology Corp 半導体装置
KR100680503B1 (ko) * 2004-11-08 2007-02-08 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생기
KR100727440B1 (ko) * 2005-03-31 2007-06-13 주식회사 하이닉스반도체 내부전원 생성장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040362A (ja) 1998-07-21 2000-02-08 Fujitsu Ltd チャージポンプ回路
KR20010029599A (ko) * 1999-03-18 2001-04-06 니시무로 타이죠 차지펌프 회로
KR20030037592A (ko) * 2001-11-06 2003-05-14 삼성전자주식회사 안정적으로 내부 전압을 발생하는 반도체 메모리 장치의내부 전압 발생 회로

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1020030037592 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101792737B1 (ko) 2011-12-21 2017-11-03 에스케이하이닉스 주식회사 펌핑 전압 생성 회로와 그를 이용하는 반도체 장치

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