JP2001266572A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、電源電圧より高い電圧で動作する
内部回路を有する半導体集積回路に関し、半導体集積回
路の消費電力を低減することを目的とする。 【解決手段】 第１電圧発生回路と第２電圧発生回路と
電圧検出回路とを備えている。第１電圧発生回路は、外
部から第１電源電圧を受け、第１電源電圧より高い内部
電源電圧を生成する。第２電圧発生回路は、外部から第
２電源電圧を受け、第１電源電圧より高い内部電源電圧
を生成する。電圧検出回路は、第２電源電圧を検出し、
検出結果に応じて制御信号を出力する。両内部電源電圧
は、同一の電源線を介して内部回路に供給されている。
第１電圧発生回路および第２電圧発生回路は、制御信号
により制御され、一方が動作するときに他方が停止す
る。すなわち、第２電源電圧の電圧値に応じて、第１電
圧発生回路および第２電圧発生回路が動作または停止す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源電圧より高い
電圧で動作する内部回路を有する半導体集積回路に関す
る。

【０００２】

【従来の技術】DRAM（Dynamic Random Access Memory）
等の半導体集積回路は、メモリセルに接続されたワード
線を制御し、データの読み出し動作および書き込み動作
を実行する。ワード線に与えられる高レベル側の電圧
（以下、ブースト電圧VPPとも称する）は、一般に、電
源電圧にメモリセルのセルトランジスタの閾値電圧以上
の電圧を加えた値に設定されている。このため、ビット
線に与えられた書き込み電圧（書き込みデータ）は、確
実にメモリセルに伝達される。メモリセルに十分な電荷
が蓄積されることで、データの保持特性が向上する。上
記ブースト電圧VPPは、DRAMの内部に形成された電圧発
生回路で生成されている。

【０００３】図１１は、この種の電圧発生回路を有する
半導体集積回路の概要を示している。この種の電圧発生
回路は、容量と、この容量にダイオード接続されたトラ
ンジスタとを有している。電圧発生回路は、チップの外
部から供給される電源電圧VDDを受け、容量をポンピン
グ動作する。ポンピング動作により、容量が充放電さ
れ、ブースト電圧VPPが生成される。

【０００４】

【発明が解決しようとする課題】ところで、ワード線
は、DRAMチップの一方向に沿って配線され、その配線長
は、非常に長い。このため、ワード線は、大きい寄生容
量および高い配線抵抗を有している。したがって、ワー
ド線に供給するブースト電圧VPPを生成する電圧発生回
路の電圧供給能力は、十分に大きくする必要がある。こ
の結果、電圧発生回路の消費電力は、他の回路に比べ大
きくなる傾向にある。

【０００５】また、容量をポンピング動作させてブース
ト電圧VPPを生成する電圧発生回路は、電力のロスが比
較的大きく、ブースト電圧VPPの生成効率は、経験的に
約50％程度と低い。この結果、所定のブースト電圧VPP
を生成するための電圧発生回路の消費電力は、理論値に
対してかなり大きくなってしまう。さらに、近時、半導
体製造技術の発達により半導体集積回路を構成する素子
は、微細化されてきている。これにより、従来別チップ
で構成されていたDRAM、CPU（Central Processing Uni
t）等は、１チップ上に混載可能である。この種の半導
体集積回路は、一般に、システムLSIと称されている。
システムLSIでは、DRAM、CPU等がLSIコアとして部品化
されている。これ等LSIコアを組み合わせることで、所
望の機能を有するシステムが１チップで実現できる。

【０００６】システムLSIに搭載される複数のLSIコア
は、それぞれ単独で動作できるように設計されている。
例えば、システムLSIに複数のDRAMコアが搭載される場
合、そのシステムLSI上に、DRAMコアの数だけ上記電圧
発生回路が形成される。同様に、システムLSIにDRAMコ
アとCPUコアが搭載され、両方のコアで同じ値のブース
ト電圧を使用する場合、それぞれのコアに形成された電
圧発生回路は、それぞれブースト電圧を生成する。同じ
電圧を生成する電圧発生回路が、システムLSI内に複数
形成されることで、システムLSI全体として消費電力が
増大するという問題があった。

【０００７】本発明の目的は、電源電圧より高い電圧で
動作する内部回路を有する半導体集積回路の消費電力を
低減することにある。本発明の別の目的は、電源電圧よ
り高い電圧を内部回路に確実に供給することにある。

【０００８】

【課題を解決するための手段】請求項１の半導体集積回
路は、第１電圧発生回路と、第２電圧発生回路と、電圧
検出回路とを備えている。第１電圧発生回路は、外部か
ら第１電源電圧を受け、第１電源電圧より高い内部電源
電圧を生成する。第２電圧発生回路は、外部から第２電
源電圧を受け、第１電源電圧より高い内部電源電圧を生
成する。電圧検出回路は、第２電源電圧を検出し、検出
結果に応じて制御信号を出力する。両内部電源電圧は、
同一の電源線を介して内部回路に供給されている。第１
電圧発生回路および第２電圧発生回路は、制御信号によ
り制御され、一方が動作するときに他方が停止する。す
なわち、第２電源電圧の電圧値に応じて、第１電圧発生
回路および第２電圧発生回路が動作または停止する。こ
のため、第１電圧発生回路および第２電圧発生回路を最
小限に動作させて、確実に所定の内部電源電圧を生成で
きる。この結果、消費電力を低減できる。

【０００９】請求項２の半導体集積回路では、電圧検出
回路は、第１電源電圧と第２電源電圧とを比較し、第２
電源電圧が第１電源電圧より高いときに制御信号を活性
化する。第１電圧発生回路は、制御信号の非活性化時に
動作する。第２電圧発生回路は、制御信号の活性化時に
動作する。第１電圧発生回路は、第２電源電圧が高いと
きに動作を停止するため、その消費電力を大幅に低減で
きる。第２電圧発生回路は、高い電圧の第２電源電圧を
使用して内部電源電圧を生成する。このため、第２電圧
発生回路の消費電力も最小限にできる。

【００１０】請求項３の半導体集積回路は、切替回路
と、電圧発生回路と、電圧検出回路とを備えている。切
替回路は、外部から第１電源電圧と第２電源電圧とを受
け、制御信号に制御され、受けた電源電圧の一方を出力
する。電圧発生回路は、切替回路から出力される電源電
圧を受け、第１電源電圧より高い内部電源電圧を生成す
る。電圧検出回路は、第２電源電圧を検出し、検出結果
に応じて制御信号を出力する。すなわち、電圧発生回路
は、第２電源電圧の電圧値に応じて、第１電源電圧また
は第２電源電圧を使用して内部電源電圧を生成する。こ
のため、第１電圧発生回路の動作効率が向上し、消費電
力を低減できる。

【００１１】請求項４の半導体集積回路では、電圧検出
回路は、第１電源電圧と第２電源電圧とを比較し、第２
電源電圧が第１電源電圧より高いときに制御信号を活性
化する。切替回路は、制御信号の活性化時に第２電源電
圧を出力し、制御信号の非活性化時に第１電源電圧を出
力する。このため、第２電源電圧が第１電源電圧より高
いときに、第２電源電圧を使用して内部電源電圧を発生
できる。この結果、電圧発生回路の消費電力を低減でき
る。

【００１２】請求項５の半導体集積回路は、切替回路
と、第１電圧発生回路と、第２電圧発生回路と、電圧検
出回路とを備えている。切替回路は、外部から第１電源
電圧と第２電源電圧とを受け、第１制御信号により制御
され、受けた電源電圧の一方を出力する。第１電圧発生
回路は、切替回路から電源電圧を受け、第１電源電圧よ
り高い内部電源電圧を生成する。第２電圧発生回路は、
第２電源電圧を受け、第１電源電圧より高い内部電源電
圧を生成する。電圧検出回路は、第２電源電圧を検出
し、検出結果に応じて第１制御信号および第２制御信号
を出力する。両内部電源電圧は、同一の電源線を介して
内部回路に供給されている。第１電圧発生回路および第
２電圧発生回路は、第２制御信号により制御され、一方
が動作するときに他方が停止する。すなわち、第２電源
電圧の電圧値に応じて、第１電圧発生回路および第２電
圧発生回路が動作または停止する。このため、第１電圧
発生回路および第２電圧発生回路を最小限に動作させ
て、確実に所定の内部電源電圧を生成できる。また、第
１電圧発生回路は、第２電源電圧の電圧値に応じて、第
１電源電圧または第２電源電圧を使用して内部電源電圧
を生成する。このため、第１電圧発生回路の動作効率が
向上する。この結果、消費電力を低減できる。

【００１３】請求項６の半導体集積回路では、電圧検出
回路は、第１電源電圧と第２電源電圧とを比較し、第２
電源電圧が第１電源電圧より高いときに第１制御信号を
活性化し、第２電源電圧が内部電源電圧の期待値より高
いときに第２制御信号を活性化する。切替回路は、第１
制御信号の活性化時に第２電源電圧を出力し、第１制御
信号の非活性化時に第１電源電圧を出力する。第１電圧
発生回路は、第２制御信号の非活性化時に動作する。第
２電圧発生回路は、第２制御信号の活性化時に動作す
る。第１電圧発生回路は、第２電源電圧が高いときに動
作を停止する。また、第２電源電圧が第１電源電圧より
高いときに、第２電源電圧を使用して内部電源電圧を発
生できる。この結果、第１電圧発生回路の消費電力を低
減できる。第２電源電圧が第１電源電圧より高いとき
に、第２電源電圧を使用して内部電源電圧を発生でき
る。この結果、第２電圧発生回路の消費電力を低減でき
る。

【００１４】請求項７の半導体集積回路は、メモリとし
て動作するメモリコアと、所定の機能を有するLSIコア
が搭載され、所定のシステムとして構築されている。メ
モリコアは、第１電源電圧で動作する回路と、第１電源
電圧より高い第２電源電圧で動作する回路とを有してい
る。LSIコアは、第２電源電圧で動作する回路を有して
いる。第２電源電圧は、LSIコアで生成されメモリコア
に供給される。このため、半導体集積回路内に搭載され
るLSIコアで共通に使用可能な電源電圧（第２電源電
圧）を、LSIコアごとに生成する必要がなくなる。この
結果、消費電力を低減できる。

【００１５】請求項８の半導体集積回路では、メモリコ
アは、メモリセルと、メモリセルに形成された伝達スイ
ッチを制御するワード線とを備えている。第２電源電圧
は、ワード線の電圧として使用される。このため、メモ
リコアにワード線の電圧を生成する昇圧回路（電圧発生
回路）が不要になる。ワード線は、数が多く、配線長も
長い。ワード線を電源電圧より高い電圧にするために、
一般に、大きいレイアウトサイズの昇圧回路が必要にな
る。この昇圧回路をDRAMコア内に形成する必要がなくな
るため、DRAMコアのチップサイズを低減でき、消費電力
を低減できる。昇圧回路をDRAMコアとLSIコアとで共有
できるため、チップ全体として消費電力を低減できる。

【００１６】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
および請求項２に対応している。この半導体集積回路
は、シリコン基板上にCMOSプロセス技術を使用してDRAM
として形成されている。DRAMは、EXVPP検出器１０、VPP
発生器１２、およびVPP変換器１４を有している。以下
の説明では、電源電圧VDDが供給される電源線を電源線V
DDと称する。

【００１７】EXVPP検出器１０は、チップの外部から供
給される外部ブースト電圧EXVPPと電源電圧VDDとを比較
し、外部ブースト電圧EXVPPが電源電圧VDDより高いとき
に、制御信号EXVPPUZを高レベルにする機能を有してい
る。制御信号EXVPPUZは、外部ブースト電圧EXVPPが電源
電圧VDD以下のときに、低レベルになる。VPP変換器１４
は、制御信号EXVPPUZが高レベルのときに、外部ブース
ト電圧EXVPPを使用してブースト電圧VPPを生成する機能
を有している。VPP変換器１４は、制御信号EXVPPUZが低
レベルのときに、動作を停止する。ブースト電圧VPP
は、例えば、ワード線の高レベル側の電圧として使用さ
れる。

【００１８】VPP発生器１２は、制御信号EXVPPUZが低レ
ベルのときに、電源電圧VDDを使用してブースト電圧VPP
を生成する機能を有している。VPP発生器１２は、制御
信号EXVPPUZが高レベルのときに、動作を停止する。VPP
変換器１４およびVPP発生器１２で生成されたブースト
電圧VPPは、共通の電源パターン（電源線）を介して内
部回路に供給され、ワード線の高レベル側の電圧として
使用される。

【００１９】ここで、EXVPP検出器１０、VPP発生器１２
および、VPP変換器１４は、それぞれ電圧検出回路、第
１電圧発生回路、および第２電圧発生回路に対応してい
る。電源電圧VDD、外部ブースト電圧EXVPP、およびブー
スト電圧VPPは、それぞれ第１電源電圧、第２電源電
圧、および内部電源電圧に対応している。

【００２０】図２は、EXVPP検出器１０の詳細を示して
いる。EXVPP検出器１０は、差動増幅器として構成され
ている。EXVPP検出器１０は、カレントミラー回路を構
成するpMOSトランジスタ１０ａ、１０ｂと、差動増幅器
の入力部を構成するnMOSトランジスタ１０ｃ、１０ｄ
と、接地線VSSにソースが接続されたnMOSトランジスタ
１０ｅと、CMOSインバータ１０ｆとを有している。以
後、pMOSトランジスタ、nMOSトランジスタを単にpMOS、
nMOSと称する。pMOS１０ａ、１０ｂのソースは、電源線
VDDに接続されている。pMOS１０ａのドレインは、nMOS
１０ｃのドレインおよびインバータ１０ｆの入力にに接
続されている。pMOS１０ｂのドレインは、nMOS１０ｄの
ドレインおよびpMOS１０ａ、１０ｂのゲートに接続され
ている。nMOS１０ｃ、１０ｄのゲートは、外部ブースト
電圧EXVPP、電源電圧VDDをそれぞれ受けている。nMOS１
０ｃ、１０ｄのソースは、nMOS１０ｅのドレインに接続
されている。

【００２１】図３は、VPP発生器１２の詳細を示してい
る。VPP発生器１２は、パルス信号OSCを発生する発振回
路１６と、パルス信号OSCを位相の異なる複数のパルス
信号に変換する出力回路１８と、ポンピング回路２０と
で構成されている。発振回路１６は、３つのインバータ
を縦続接続したインバータ列１６ａと、NANDゲート１６
ｂと、インバータ１６ｃ、１６ｄとで構成されている。
インバータ列１６ａの出力は、NANDゲート１６ｂの一方
の入力に接続されている。NANDゲート１６ｂの他方の入
力は、インバータ１６ｃを介して制御信号EXVPPUZの反
転信号を受けている。NANDゲート１６ｂの出力は、イン
バータ１６ｄの入力に接続されている。インバータ１６
ｄの出力は、ノードND1に接続されている。ノードND1
は、インバータ列１６ａの入力および出力回路１８の入
力に接続されている。

【００２２】出力回路１８は、２入力のNORゲートと４
つのインバータとを縦続接続した回路１８ａ、１８ｂ
と、インバータ１８ｃ、１８ｄと、２入力のNORゲート
１８ｅ、１８ｆとで構成されている。回路１８ａの一方
の入力は、インバータ１８ｃを介してノードND1に接続
されている。回路１８ａの他方の入力は、回路１８ｂの
３段目のインバータの出力に接続されている。回路１８
ｂの一方の入力は、インバータ１８ｄを介して、インバ
ータ１８ｃの出力に接続されている。回路１８ｂの他方
の入力は、回路１８ａの３段目のインバータの出力に接
続されている。NORゲート１８ｅの一方の入力は、回路
１８ａの２段目のインバータの出力に接続されている。
NORゲート１８ｅの他方の入力は、テスト信号TSTに接続
されている。NORゲート１８ｆの一方の入力は、回路１
８ｂの２段目のインバータの出力に接続されている。NO
Rゲート１８ｆの他方の入力は、テスト信号TSTに接続さ
れている。NORゲート１８ｅの出力はノードND2に接続さ
れ、１８ａの出力はノードND3に接続され、回路１８ｂ
の出力はノードND4に接続され、NORゲート１８ｆの出力
はノードND5に接続されている。

【００２３】ポンピング回路２０は、nMOSからなる４つ
のキャパシタ２２ａ、２２ｂ、２２ｃ、２２ｄと、２つ
pMOS２４ａ、２４ｂと、１１個のnMOS２６ａ〜２６ｍと
で構成されている。キャパシタ２２ａ、２２ｂ、２２
ｃ、２２ｄのソースおよびドレインは、それぞれ、ノー
ドND5、ND2、ND4、ND3に接続されている。キャパシタ２
２ｂのゲートは、nMOS２６ａのゲートおよびソースと、
nMOS２６ｂ、２６ｃのソースと、nMOS２６ｄ、２６ｇの
ゲートとに接続されている。キャパシタ２２ａのゲート
は、nMOS２６ｅのゲートおよびソースと、nMOS２６ｆ、
２６ｇのソースと、nMOS２６ｈ、２６ｃのゲートとに接
続されている。nMOS２６ｂ、２６ｆのゲートは、テスト
信号TSTに接続されている。キャパシタ２２ｃのゲート
は、nMOS２６ｊ、２６ｄのソースと、pMOS２４ａのソー
スと、pMOS２４ｂのゲートとに接続されている。キャパ
シタ２２ｂのゲートは、nMOS２６ｋ、２６ｈのソース
と、pMOS２４ｂのソースと、pMOS２４ａのゲートとに接
続されている。nMOS２６ｊ、２６ｋ、２６ｍのゲートは
電源電圧VDDに接続されている。pMOS２４ａ、２４ｂの
ドレインは、nMOS２６ｍのソースに接続されている。pM
OS２４ａ、２４ｂのドレインからブースト電圧VPPが出
力されている。nMOS２６ａ〜２６ｍのドレインは、電源
電圧VDDを受けている。

【００２４】このVPP発生器１２は、制御信号EXVPPUZが
低レベルのときに、発振回路１６を発振させ、ノードND
1にパルス信号OSCを発生させる。出力回路１８は、パル
ス信号OSCを受け、位相の異なるパルス信号をそれぞれ
ノードND2、ND3、ND4、ND5に出力する。ポンピング回路
２０のキャパシタ２２ａ、２２ｄおよびキャパシタ２２
ｂ、２２ｃは、入力されたパルス信号に応じて交互に充
放電される。そして、nMOS２６ｋ、２６ｊの整流作用、
およびpMOS２４ａ、２４ｂのオンオフ動作により、電源
電圧VDDがブースト電圧VPPに昇圧される。

【００２５】なお、この実施形態では、発振回路１６お
よび出力回路１８の各論理ゲートは、電源電圧VDDより
低い内部電源電圧を受けている。また、テスト信号TST
は、評価用の信号であり、通常動作時に接地電圧VSSに
設定されている。図４は、VPP変換器１４の詳細を示し
ている。VPP変換器１４は、制御信号EXVPPUZの高レベル
側電圧を昇圧するレベルシフタ２８と、外部ブースト電
圧EXVPPをブースト電圧VPPとして内部回路（図示せず）
に供給するnMOS３０とを有している。

【００２６】レベルシフタ２８は、ドレインが相手のゲ
ートにそれぞれ接続されたpMOS２８ａ、２８ｂと、ドレ
インがpMOS２８ａ、２８ｂのドレインにそれぞれ接続さ
れたnMOS２８ｃ、２８ｄと、インバータ２８ｅ、２８ｆ
とで構成されている。pMOS２８ａ、２８ｂのソースは、
チップ内部で生成されたブースト電圧VGPPを受けてい
る。nMOS２８ｃ、２８ｄのゲートは、電源線VDDが接続
されている。インバータ２８ｅは、制御信号EXVPPUZを
受け、反転した信号をnMOS２８ｃのソースおよびインバ
ータ２８ｆの入力に出力している。インバータ２８ｆの
出力は、nMOS２８ｄのソースに接続されている。

【００２７】nMOS３０のソースおよびドレインは、外部
ブースト電圧EXVPPおよびブースト電圧VPPが供給される
電源パターンにそれぞれ接続されている。nMOS３０のゲ
ートは、pMOS２８ｂのドレインに接続されている。

【００２８】なお、ブースト電圧VGPPは、ブースト電圧
VPPの期待値にnMOS３０の閾値電圧を加えた値に設定さ
れている。したがって、外部ブースト電圧EXVPPは、nMO
S３０を介し、ブースト電圧VPPとして確実に供給され
る。ブースト電圧VGPPは、レベルシフタ２８のみに供給
されている。このため、ブースト電圧VGPPを生成する電
圧発生回路は、小さいレイアウトサイズで形成でき、消
費電力は小さい。

【００２９】次に、上述したDRAMの動作について説明す
る。まず、外部ブースト電圧EXVPPが電源電圧VDD以下の
場合、図２に示したEXVPP検出器１０は、低レベルの制
御信号EXVPPUZを出力する。図４に示したVPP変換器１４
は、低レベルの制御信号EXVPPUZを受け、レベルシフタ
２８の出力を低レベルにする。このため、VPP変換器１
４は、nMOS３０をオフし、外部ブースト電圧EXVPPの供
給動作を停止する。一方、図３に示したVPP発生器１２
は、低レベルの制御信号EXVPPUZを受けて動作し、ブー
スト電圧VPPを生成する。すなわち、外部ブースト電圧E
XVPPが電源電圧VDD以下の場合、従来のDRAMと同様の動
作が実行される。

【００３０】次に、外部ブースト電圧EXVPPが電源電圧V
DDより高い場合、EXVPP検出器１０は、高レベルの制御
信号EXVPPUZを出力する。VPP発生器１２は、高レベルの
制御信号EXVPPUZを受け、動作を停止する。一方、VPP変
換器１４は、高レベルの制御信号EXVPPUZを受けて、レ
ベルシフタ２８の出力を高レベル（ブースト電圧VGPP）
にする。このため、VPP変換器１４は、nMOS３０をオン
し、外部ブースト電圧EXVPPをブースト電圧VPPとして供
給する。すなわち、外部ブースト電圧EXVPPが電源電圧V
DDより高い場合、外部から供給される外部ブースト電圧
EXVPPを利用してワード線が昇圧される。このとき、VPP
発生器１２は動作しないため、消費電力が低減される。

【００３１】以上、本発明の半導体集積回路では、外部
ブースト電圧EXVPPが電源電圧VDDより高いときに、VPP
発生器１２を停止させて、外部ブースト電圧EXVPPをブ
ースト電圧VPPとして利用した。この結果、VPP発生器１
２の動作の頻度を低減でき、消費電力を大幅に低減でき
る。また、VPP発生器１２が停止しているときにも、ブ
ースト電圧VPPを確実に供給できる。

【００３２】図５は、本発明の半導体集積回路の第２の
実施形態を示している。この実施形態は、請求項３およ
び請求項４に対応している。第１の実施形態で説明した
回路・信号・電圧と同一の回路・信号・電圧について
は、同一の符号を付し、これ等については、詳細な説明
を省略する。この実施形態のDRAMは、切替器３２、EXVP
P検出器１０、およびVPP発生器１２を有している。EXVP
P検出器１０およびVPP発生器１２は、第１の実施形態と
同じ回路である。切替器３２は切替回路に対応してい
る。

【００３３】切替器３２は、外部ブースト電圧EXVPP、
電源電圧VDD、および制御信号EXVPPUZを受け、制御信号
EXVPPUZの高レベル時に外部ブースト電圧EXVPPをVPP発
生器１２に出力し、制御信号EXVPPUZの低レベル時に電
源電圧VDDをVPP発生器１２に出力する回路である。図６
は、切替器３２の詳細を示している。

【００３４】切替器３２は、pMOSおよびnMOSのソースと
ドレインとを互いに接続したCMOS伝達ゲート３２ａ、３
２ｂと、これ等ゲート３２ａ、３２ｂを制御するインバ
ータ３２ｃとで構成されている。CMOS伝達ゲート３２ａ
の入力は、電源電圧VDDを受けている。CMOS伝達ゲート
３２ｂの入力は、外部ブースト電圧EXVPPを受けてい
る。CMOS伝達ゲート３２ａ、３２ｂの出力は、互いに接
続されブースト電圧VPPとして出力されている。CMOS伝
達ゲート３２ａ、３２ｂの各ゲートは、一方のCMOS伝達
ゲートのみがオンするように、制御信号EXVPPUZで制御
されている。

【００３５】次に、上述したDRAMの動作について説明す
る。まず、外部ブースト電圧EXVPPが電源電圧VDD以下の
場合、図５に示したEXVPP検出器１０は、低レベルの制
御信号EXVPPUZを出力する。図６に示した切替器３２
は、低レベルの制御信号EXVPPUZを受け、CMOS伝達ゲー
ト３２ａをオンし、電源電圧VDDをVPP発生器１２に供給
する。すなわち、外部ブースト電圧EXVPPが電源電圧VDD
以下の場合、従来のDRAMと同様の動作が実行される。

【００３６】次に、外部ブースト電圧EXVPPが電源電圧V
DDより高い場合、EXVPP検出器１０は、高レベルの制御
信号EXVPPUZを出力する。切替器３２は、高レベルの制
御信号EXVPPUZを受け、CMOS伝達ゲート３２ｂをオン
し、外部ブースト電圧EXVPPをVPP発生器１２に供給す
る。VPP発生器１２は、高い電圧の外部ブースト電圧EXV
PPを受けて動作するため、ブースト電圧VPPの生成効率
が向上する。

【００３７】以上、この実施形態においても、上述した
第１の実施形態と同様の効果を得ることができる。さら
に、この実施形態では、外部ブースト電圧EXVPPの電圧
値に応じて、VPP発生器１２に供給する電源電圧を切り
替えた。このため、VPP発生器１２の動作効率が向上
し、消費電力を低減できる。図７は、本発明の半導体集
積回路の第３の実施形態を示している。この実施形態
は、請求項５および請求項６に対応している。第１およ
び第２の実施形態で説明した回路・信号・電圧と同一の
回路・信号・電圧については、同一の符号を付し、これ
等については、詳細な説明を省略する。

【００３８】この実施形態は、上述した第１の実施形態
と第２の実施形態とを組み合わせて構成されている。す
なわち、DRAMは、切替器３２と、VPP発生器１２と、VPP
変換器１４と、EXVPP検出器３４とを備えている。EXVPP
検出器３４は、電圧検出回路に対応している。切替器３
２は、制御信号S1の高レベル時に外部ブースト電圧EXVP
PをVPP発生器１２に出力し、制御信号S1の低レベル時に
電源電圧VDDをVPP発生器１２に出力する。VPP発生器１
２は、制御信号S2の低レベル時に動作し、ブースト電圧
VPPを生成する。VPP変換器１４は、制御信号S2の高レベ
ル時に、外部ブースト電圧EXVPPを使用してブースト電
圧VPPを生成する。

【００３９】EXVPP検出器３４は、外部ブースト電圧EXV
PPおよび電源電圧VDDを受け、制御信号S1、S2を出力し
ている。図８は、EXVPP検出器３４の詳細を示してい
る。EXVPP検出器３４は、差動増幅回路３６、３８とで
構成されている。差動増幅回路３６は、図２に示したEX
VPP検出器１０と同一の回路である。差動増幅回路３６
は、外部ブースト電圧EXVPPおよび電源電圧VDDを受け、
制御信号S1を出力している。すなわち、外部ブースト電
圧EXVPPが電源電圧VDDより高いとき、制御信号S1は高レ
ベルになる。外部ブースト電圧EXVPPが電源電圧VDD以下
のとき、制御信号S1は低レベルになる。

【００４０】差動増幅器３８は、EXVPP検出器１０と同
じ回路の一方の入力に電圧変換回路４０を付加して構成
されている。電圧変換回路４０は、ダイオード接続され
たnMOS４０ａのカソード側を、抵抗４０ｂの一端および
差動増幅器の一方の入力（ノードND6）に接続して形成
されている。nMOS４０ａのアノード側は、ブースト電圧
VGPPを受けている。抵抗４０ｂの他端は、接地されてい
る。このため、ノードND6の電圧は、ブースト電圧VGPP
からnMOS４０ａの閾値電圧を引いた値になる。この値
は、ブースト電圧VPPの期待値と同一である。差動増幅
回路３８は、外部ブースト電圧EXVPPおよびブースト電
圧VGPPを受け、制御信号S2を出力している。すなわち、
外部ブースト電圧EXVPPがブースト電圧VPPの期待値より
高いとき、制御信号S2は高レベルになる。外部ブースト
電圧EXVPPがブースト電圧VPPの期待値以下のとき、制御
信号S2は低レベルになる。

【００４１】図９は、制御信号S1、S2の生成条件を示し
ている。図に示したように、外部ブースト電圧EXVPP
が、電源電圧VDD以下のとき、制御信号S1、S2はともに
低レベルになる。外部ブースト電圧EXVPPが、電源電圧V
DDより高く、ブースト電圧VPPの期待値以下のとき、制
御信号S1は高レベルになり、制御信号S2は低レベルにな
る。外部ブースト電圧EXVPPが、ブースト電圧VPPの期待
値より高いとき、制御信号S1、S2はともに高レベルにな
る。

【００４２】次に、DRAMの動作について説明する。ま
ず、外部ブースト電圧EXVPPが電源電圧VDD以下の場合、
切替器３２は、低レベルの制御信号S1を受け、電源電圧
VDDをVPP発生器１２に供給する。VPP発生器１２は、低
レベルの制御信号S2を受け、電源電圧VDDを使用してブ
ースト電圧VPPを生成する。すなわち、従来のDRAMと同
様の動作が実行される。

【００４３】次に、外部ブースト電圧EXVPPが、電源電
圧VDDより高く、ブースト電圧VPPの期待値以下のとき、
切替器３２は、高レベルの制御信号S1を受け、外部ブー
スト電圧EXVPPをVPP発生器１２に供給する。VPP発生器
１２は、低レベルの制御信号S2を受け、外部ブースト電
圧EXVPPを使用してブースト電圧VPPを生成する。高い電
圧を受けてVPP発生器１２が動作するため、動作効率が
向上され、消費電力が低減する。

【００４４】次に、外部ブースト電圧EXVPPが、ブース
ト電圧VPPの期待値より高いとき、切替器３２は、高レ
ベルの制御信号S1を受け、外部ブースト電圧EXVPPをVPP
発生器１２に供給する。VPP発生器１２は、高レベルの
制御信号S2を受け、動作を停止する。図７に示したVPP
変換器１４は、高レベルの制御信号S2を受け、外部から
供給される外部ブースト電圧EXVPPをブースト電圧VPPと
して供給する。このとき、VPP発生器１２は動作しない
ため、消費電力が低減される。

【００４５】以上、この実施形態においても、上述した
第１および第２の実施形態と同様の効果を得ることがで
きる。図１０は、本発明の半導体集積回路の第４の実施
形態を示している。この実施形態は、請求項７および請
求項８に対応している。上述した実施形態で説明した回
路・信号・電圧と同一の回路・信号・電圧については、
同一の符号を付し、これ等については、詳細な説明を省
略する。

【００４６】この実施形態では、半導体集積回路は、シ
ステムLSIとして構成されている。システムLSIは、メモ
リとして動作するDRAMコア４２と、DRAMコア４２および
その他のLSIコア（図示せず）を制御する制御コア４４
とを備えている。システムLSIは、外部から電源電圧VDD
を受けている。

【００４７】DRAMコア４２は、複数のメモリセルMCを有
している。メモリセルMCは、nMOSからなるセルトランジ
スタ（伝達スイッチ）４６ｂと、このセルトランジスタ
４６ｂの一端に接続され、データを記憶する容量４６ａ
とで構成されている。セルトランジスタ４６ｂのゲート
は、ワード線WLに接続され、セルトランジスタ４６ｂの
他端は、ビット線BLに接続されている。

【００４８】制御コア４４は、この制御コア４４内で使
用する外部ブースト電圧EXVPPを生成する電圧発生回路
４４ａを有している。電圧発生回路４４ａで生成された
外部ブースト電圧EXVPPは、DRAMコア４２に供給されて
いる。DRAMコア４２は、受けた外部ブースト電圧EXVPP
を、ワード線WLを昇圧するための電源電圧として使用し
ている。このため、ワード線WLを昇圧するための電圧発
生回路は、DRAMコア４２に形成されていない。

【００４９】この実施形態では、システムLSI内に搭載
されたDRAMコア４２は、制御コア４４で生成された外部
ブースト電圧EXVPPを受け、受けた電圧をワード線WLを
昇圧するために使用した。このため、システムLSI内に
搭載されるLSIコアで共通に使用可能な電源電圧は、LSI
コア毎に生成する必要がなくなる。この結果、システム
LSIのチップサイズを低減でき、製造コストを低減でき
る。また、DRAMコア４２にブースト電圧を生成する電圧
発生回路を形成する必要がないため、DRAMコア４２のチ
ップサイズを低減できる。この結果、DRAMコア４２を搭
載するシステムLSIのチップサイズを低減でき、その製
造コストを低減できる。

【００５０】なお、上述した第１の実施形態では、EXVP
P検出器１０は、外部ブースト電圧EXVPPが電源電圧VDD
より高いときに、制御信号EXVPPUZを活性化（高レベ
ル）した例について述べた。本発明はかかる実施形態に
限定されるものではない。例えば、外部ブースト電圧EX
VPPが“電源電圧VDD＋所定電圧”より高いときに、制御
信号EXVPPUZを活性化（高レベル）してもよい。この場
合、ブースト電圧VPPの電圧値を確実に期待値以上にで
きる。

【００５１】上述した第１および第２の実施形態では、
本発明をDRAMに適用した例について述べた。本発明はか
かる実施形態に限定されるものではない。例えば、本発
明をSRAM（Static RAM）、EEPROM（Electrically Progr
ammable ROM）、ロジックLSI等に適用してもよい。本発
明は、外部から供給される電源電圧より高い電圧で動作
する回路を有する半導体集積回路に適用できる。

【００５２】さらに、第１および第２の実施形態のDRAM
を、第３の実施形態のDRAMコアとして使用してもよい。
以上、本発明について詳細に説明してきたが、上記の実
施形態およびその変形例は発明の一例に過ぎず、本発明
はこれに限定されるものではない。本発明を逸脱しない
範囲で変形可能であることは明らかである。

【００５３】

【発明の効果】請求項１の半導体集積回路では、第１電
圧発生回路および第２電圧発生回路を最小限に動作させ
て、確実に所定の内部電源電圧を生成できる。この結
果、消費電力を低減できる。請求項２の半導体集積回路
では、第１電圧発生回路は、第２電源電圧が高いときに
動作を停止するため、その消費電力を大幅に低減でき
る。第２電圧発生回路は、高い電圧の第２電源電圧を使
用して内部電源電圧を生成する。このため、第２電圧発
生回路の消費電力も最小限にできる。

【００５４】請求項３の半導体集積回路では、第１電圧
発生回路の動作効率が向上し、消費電力を低減できる。
請求項４の半導体集積回路では、第２電源電圧が第１電
源電圧より高いときに、第２電源電圧を使用して内部電
源電圧を発生できる。この結果、電圧発生回路の消費電
力を低減できる。

【００５５】請求項５の半導体集積回路では、第１電圧
発生回路および第２電圧発生回路を最小限に動作させ
て、確実に所定の内部電源電圧を生成できる。また、第
１電圧発生回路は、第２電源電圧の電圧値に応じて、第
１電源電圧または第２電源電圧を使用して内部電源電圧
を生成する。このため、第１電圧発生回路の動作効率が
向上する。この結果、消費電力を低減できる。

【００５６】請求項６の半導体集積回路では、第１電圧
発生回路の消費電力を低減できる。第２電源電圧が第１
電源電圧より高いときに、第２電源電圧を使用して内部
電源電圧を発生できる。この結果、第２電圧発生回路の
消費電力を低減できる。請求項７の半導体集積回路で
は、半導体集積回路内に搭載されるLSIコアで共通に使
用可能な電源電圧（第２電源電圧）を、LSIコア毎に生
成する必要がなくなる。この結果、消費電力を低減でき
る。

【００５７】請求項８の半導体集積回路では、DRAMコア
のチップサイズを低減でき、消費電力を低減できる。昇
圧回路をDRAMコアとLSIコアとで共有できるため、チッ
プ全体として消費電力を低減できる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の第１の実施形態を示
すブロック図である。

【図２】図１のEXVPP検出器の詳細を示す回路図であ
る。

【図３】図１のVPP発生器の詳細を示す回路図である。

【図４】図１のVPP変換器の詳細を示す回路図である。

【図５】本発明の半導体集積回路の第２の実施形態を示
すブロック図である。

【図６】図５の切替器の詳細を示す回路図である。

【図７】本発明の半導体集積回路の第３の実施形態を示
すブロック図である。

【図８】図７のEXVPP検出器の詳細を示す回路図であ
る。

【図９】制御信号の生成条件を示す説明図である。

【図１０】本発明の半導体集積回路の第４の実施形態を
示すブロック図である。

【図１１】従来の半導体集積回路の概要を示すブロック
図である。

【符号の説明】

１０ EXVPP検出器１２ VPP発生器 １４ VPP変換器 １６ 発振回路 １８ 出力回路 ２０ ポンピング回路 ２８ レベルシフタ ３０ pMOS ３２ 切替器 ３４ EXVPP検出器 ３６、３８ 差動増幅回路 ４２ DRAMコア ４４ 制御コア ４４ａ 電圧発生回路 ４６ａ 容量 ４６ｂ セルトランジスタ BL ビット線 EXVPP 外部ブースト電圧 EXVPPUZ 制御信号 MC メモリセル S1、S2 制御信号 VDD 電源電圧、電源線 VPP ブースト電圧 WL ワード線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部から第１電源電圧を受け、該第１電
   源電圧より高い内部電源電圧を生成する第１電圧発生回
   路と、 外部から第２電源電圧を受け、前記第１電源電圧より高
   い内部電源電圧を生成する第２電圧発生回路と、 前記第２電源電圧を検出し、検出結果に応じて制御信号
   を出力する電圧検出回路とを備え、 前記両内部電源電圧は、同一の電源線を介して内部回路
   に供給され、 前記第１電圧発生回路および前記第２電圧発生回路は、
   前記制御信号により制御され、一方が動作するときに他
   方が停止することを特徴とする半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 前記電圧検出回路は、前記第１電源電圧と前記第２電源
   電圧とを比較し、該第２電源電圧が該第１電源電圧より
   高いときに前記制御信号を活性化し、 前記第１電圧発生回路は、前記制御信号の非活性化時に
   動作し、 前記第２電圧発生回路は、前記制御信号の活性化時に動
   作することを特徴とする半導体集積回路。
3. 【請求項３】 外部から第１電源電圧と第２電源電圧と
   を受け、受けた電源電圧の一方を出力する切替回路と、 前記切替回路から出力される前記電源電圧を受け、該第
   １電源電圧より高い内部電源電圧を生成する電圧発生回
   路と、 前記第２電源電圧を検出し、検出結果に応じて制御信号
   を出力する電圧検出回路とを備え、 前記切替回路は、前記制御信号により制御され、前記電
   源電圧の一方を出力することを特徴とする半導体集積回
   路。
4. 【請求項４】 請求項３記載の半導体集積回路におい
   て、 前記電圧検出回路は、前記第１電源電圧と前記第２電源
   電圧とを比較し、該第２電源電圧が該第１電源電圧より
   高いときに前記制御信号を活性化し、 前記切替回路は、前記制御信号の活性化時に前記第２電
   源電圧を出力し、該制御信号の非活性化時に前記第１電
   源電圧を出力することを特徴とする半導体集積回路。
5. 【請求項５】 外部から第１電源電圧と第２電源電圧と
   を受け、受けた電源電圧の一方を出力する切替回路と、 前記切替回路から前記電源電圧を受け、前記第１電源電
   圧より高い内部電源電圧を生成する第１電圧発生回路
   と、 前記第２電源電圧を受け、前記第１電源電圧より高い内
   部電源電圧を生成する第２電圧発生回路と、 前記第２電源電圧を検出し、検出結果に応じて第１制御
   信号および第２制御信号を出力する電圧検出回路とを備
   え、 前記両内部電源電圧は、同一の電源線を介して内部回路
   に供給され、 前記切替回路は、前記第１制御信号により制御され、前
   記第１電源電圧および前記第２電源電圧の一方を出力
   し、 前記第１電圧発生回路および前記第２電圧発生回路は、
   前記第２制御信号により制御され、一方が動作するとき
   に他方が停止することを特徴とする半導体集積回路。
6. 【請求項６】 請求項５記載の半導体集積回路におい
   て、 前記電圧検出回路は、前記第１電源電圧と前記第２電源
   電圧とを比較し、該第２電源電圧が該第１電源電圧より
   高いときに前記第１制御信号を活性化するとともに、該
   第２電源電圧が前記内部電源電圧の期待値より高いとき
   に前記第２制御信号を活性化し、 前記切替回路は、前記第１制御信号の活性化時に前記第
   ２電源電圧を出力し、該第１制御信号の非活性化時に前
   記第１電源電圧を出力し、 前記第１電圧発生回路は、前記第２制御信号の非活性化
   時に動作し、 前記第２電圧発生回路は、前記第２制御信号の活性化時
   に動作することを特徴とする半導体集積回路。
7. 【請求項７】 メモリとして動作するメモリコアと、所
   定の機能を有するLSIコアとが搭載され、所定のシステ
   ムとして構築された半導体集積回路であって、 前記メモリコアは、第１電源電圧で動作する回路と、該
   第１電源電圧より高い第２電源電圧で動作する回路とを
   有し、 前記LSIコアは、前記第２電源電圧で動作する回路を有
   し、 前記第２電源電圧は、前記LSIコアで生成され、前記メ
   モリコアに供給されることを特徴とする半導体集積回
   路。
8. 【請求項８】 請求項７記載の半導体集積回路におい
   て、 前記メモリコアは、メモリセルと、該メモリセルに形成
   された伝達スイッチを制御するワード線とを備え、 前記第２電源電圧は、前記ワード線の電圧として使用さ
   れることを特徴とする半導体集積回路。