KR101003153B1 - 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

전압 안정화 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치의 동작 속도를 감지하여 감지 신호를 생성하는 동작 속도 감지부, 및 상기 감지 신호에 응답하여 제 1 전압 라인과 제 2 전압 라인을 연결시키는 전압 라인 제어부를 포함한다.
동작 속도, 카스 레이턴시, 클럭

Description

전압 안정화 회로 및 이를 이용한 반도체 메모리 장치{Voltage Stabilization Circuit and a Semiconductor Memory Apparatus using the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 외부로부터 전압을 공급 받아 동작한다.
반도체 메모리 장치는 데이터의 출력을 안정적으로 보장하기 위하여, 기타 회로에는 공급되지 않고 데이터 출력 회로에만 공급되는 전압을 인가 받도록 설계된다. 이때, 기타 회로에 공급되는 전압과 데이터 출력 회로에 공급되는 전압을 구분하기 위해, 기타 회로에 공급되는 전압을 외부 전압 및 접지 전압이라고 명명하고 데이터를 출력하는 회로에 공급되는 전압을 데이터 출력용 외부 전압 및 데이터 출력용 접지 전압이라고 명명한다. 외부 전압, 접지 전압, 데이터 출력용 외부 전압, 및 데이터 출력용 접지 전압 각각은 외부로부터 인가되는 전압으로서 각 패드를 통해 반도체 메모리 장치 내부로 공급된다. 외부 전압과 데이터 출력용 전압은 같은 레벨이고, 접지 전압과 데이터 출력용 접지 전압 또한 같은 레벨이다.
반도체 메모리 장치가 고속 및 대용량화되면서 반도체 메모리 장치는 많은 양의 데이터를 한번에 출력하도록 설계된다. 따라서, 데이터를 출력하는 회로가 많은 양의 데이터를 한번에 출력할 경우, 데이터 출력 회로는 많은 양의 전류를 소모하게 된다. 이때, 데이터 출력용 외부 전압과 데이터 출력용 접지 전압의 레벨 변화가 발생할 수 있다. 더욱이 반도체 메모리 장치의 동작 속도가 증가할수록 데이터 출력용 외부 전압 및 접지 전압의 레벨 변화는 더 심해진다.
본 발명에 따른 반도체 메모리 장치의 전압 안정화 회로는 데이터 출력용 접지 전압 라인(VSSQ)과 접지 전압 라인(VSS)을 연결하는 구성 이외에도, 도 6과 같이, 반도체 메모리 장치의 동작 속도에 따라 데이터 출력용 외부 전압 라인(VDDQ)과 외부 전압 라인(VDD)을 연결할 수 있다. 이때, 상기 데이터 출력용 외부 전압 라인(VDDQ)은 데이터를 출력하는 회로에 외부 전압 레벨의 전압을 인가시키기 위한 라인이고, 상기 외부 전압 라인(VDD)은 데이터를 출력하는 회로를 제외한 회로에 외부 전압 레벨의 전압을 인가시키기 위한 라인이다.
이와 같이, 데이터 출력용 외부 전압과 데이터 출력용 접지 전압의 레벨 변화는 데이터 출력 회로의 전압 노이즈로 작용한다. 데이터 출력 회로에 전압 노이즈가 발생하면 데이터 출력 회로에서 출력되는 데이터는 지터(jitter) 성분을 포함하게 되고, 이는 반도체 메모리 장치의 데이터 출력 특성을 떨어뜨리게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치의 동작 속도가 증가하여도 데이터 출력에 사용되는 전압의 노이즈를 방지하는 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로는 반도체 메모리 장치의 동작 속도를 감지하여 감지 신호를 생성하는 동작 속도 감지부, 및 상기 감지 신호에 응답하여 제 1 전압 라인과 제 2 전압 라인을 연결시키는 전압 라인 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로는 반도체 메모리 장치의 동작 속도를 감지하여 감지 신호를 생성하는 동작 속도 감지부, 및 상기 감지 신호에 응답하여 제 1 전압 라인에 흐르는 전류중 일부를 제 2 전압 라인에 흘리는 전압 라인 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도가 설정된 동작 속도 이상일 경우, 제 1 전압 라인의 전류중 일부를 제 2 전압 라인에 분산시키도록 구성된 전압 안정화 회로, 및 상기 제 1 전압 라인으로부터 전압을 인가 받아 데이터를 반도체 메모리 장치 외부로 출력하기 위한 데이터 출력 회로를 포함하며, 상기 제 2 전압 라인은 상기 데이터 출력 회로를 제외한 다른 회 로에 전압을 인가시키는 것을 특징으로 한다.
본 발명에 따른 전압 안정화 회로 및 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도가 증가하여도 데이터 출력에 사용되는 전압의 노이즈를 방지하므로, 반도체 메모리 장치의 데이터 출력 특성 향상에 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로(500)는 도 1에 도시된 바와 같이, 동작 속도 감지부(100), 및 전압 라인 제어부(200)를 포함한다. 또한 본 발명의 실시예에 따른 전압 안정화 회로(500)를 적용한 반도체 메모리 장치(10)는 출력 드라이버(300), 및 DQ 패드(400)를 더 포함할 수 있다.
상기 동작 속도 감지부(100)는 반도체 메모리 장치(10)의 동작 속도가 기설정된 동작 속도 이상이면 감지 신호(det)를 인에이블시킨다.
즉, 본 발명의 실시예에 따른 상기 동작 속도 감지부(100)는 제 1 내지 제 6 동작 속도 정보 신호(CL<1:6>) 중 상기 제 4 내지 제 6 동작 속도 정보 신호(CL<4:6>)가 인에이블되면 상기 감지 신호(det)를 인에이블시킨다. 상기 제 1 내지 제 6 동작 속도 정보 신호(CL<1:6>)는 카스 레이턴시 신호일 수 있다. 반도체 메모리 장치의 동작 속도가 증가할수록 카스 레이턴시 값은 증가하므로, 카스 레이턴시 신호를 동작 속도 정보 신호로 사용할 수 있다. 또한 상기 동작 속도 정보 신호(CL<1:6>)는 MRS(mode register set)에 기설정된 동작 속도 정보 신호일 수 있다.
더욱 자세히 설명하면, 상기 동작 속도 감지부(100)는 상기 제 4 내지 제 6 동작 속도 정보 신호(CL<4:6>) 중 하나가 인에이블되면 상기 감지 신호(det)를 인에이블시키도록 구성된다.
상기 동작 속도 감지부(100)는 도 2에 도시된 바와 같이, 노어 게이트(NOR11), 제 1 내지 4 인버터(IV11~IV14)를 포함한다. 상기 노어 게이트(NOR11)는 상기 제 4 내지 제 6 동작 속도 정보 신호(CL<4:6>)를 입력 받는다. 상기 제 1 인버터(IV11)는 상기 노어 게이트(NOR11)의 출력 신호를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는다. 상기 제 3 인버터(IV13)는 상기 제 2 인버터(IV12)의 출력 신호를 입력 받아 상기 제 2 인버터(IV12)의 입력 신호로서 출력한다. 상기 제 4 인버터(IV14)는 상기 제 2 인버터(IV12)의 출력 신호를 입력 받아 반전시켜 상기 감지 신호(det)로서 출력한다.
상기 전압 라인 제어부(200)는 상기 감지 신호(det)가 인에이블되면 접지 전압 라인(VSS)과 데이터 출력용 접지 라인(VSSQ)을 연결시킨다. 이때, 상기 데이터 출력용 접지 전압 라인(VSSQ)은 데이터를 출력하는 회로 예를 들어, 출력 드라이버(300)에 접지 전압을 공급하는 라인이고, 상기 접지 전압 라인(VSS)은 데이터를 출력하는 회로를 제외한 회로에 접지 전압을 공급하는 라인이다.
상기 전압 라인 제어부(200)는 도 3에 도시된 바와 같이, 스위칭부(210)를 포함한다.
상기 스위칭부(210)는 트랜지스터(N21)를 포함하며, 상기 트랜지스터(N21)는 게이트에 상기 감지 신호(det)를 입력 받고 드레인과 소오스에 각각 상기 접지 라 인(VSS)과 상기 데이터 출력용 접지 라인(VSSQ)이 연결된다.
상기 출력 드라이버(300)는 도 1에 도시된 바와 같이, 데이터(data_in)를 입력 받아 드라이빙하여, 드라이빙된 데이터(data_out)를 DQ 패드(400)로 출력한다. 이때, 상기 출력 드라이버(300)는 데이터를 출력하는 회로로서, 데이터 출력용 외부 전압 라인(VDDQ)와 상기 데이터 출력용 접지 전압 라인(VSSQ)에 연결된다. 상기 데이터 출력용 외부 전압 라인(VDDQ)는 외부 전압 라인(VDD)과 동일한 레벨이다. 또한, 상기 외부 전압 라인(VDD), 상기 접지 전압 라인(VSS), 상기 데이터 출력용 외부 전압 라인(VDDQ), 및 상기 데이터 출력용 접지 전압 라인(VSSQ) 각각은 각 해당하는 전압 공급 패드(도시되지 않음)에 연결되어 외부로부터 해당하는 전압을 인가 받는다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로는 다음과 같이 동작한다.
본 발명의 실시예가 적용된 반도체 메모리 장치는 반도체 메모리 장치의 동작 속도를 나타낼 수 있는 카스 레이턴시 신호(CL)가 1~6까지를 사용한다고 가정하며, 이 가정은 본 발명의 실시예일뿐 이에 한정하는 것이 아님을 밝혀둔다.
동작 속도 감지부(100)는 제 1 내지 제 6 동작 속도 정보 신호(CL<1:6>) 중
상기 제 4 내지 제 6 동작 속도 정보 신호(CL<4:6>)에 응답하여 감지 신호(det)를 인에이블시킨다. 더욱 상세하게는 상기 동작 속도 감지부(100)는 상기 제 4 내지 제 6 동작 속도 정보 신호(CL<4:6>) 중 하나가 인에이블되면 상기 감지 신호(det)를 인에이블시킨다.
전압 라인 제어부(200)는 상기 감지 신호(det)가 인에이블되면 접지 전압 라인(VSS)과 데이터 출력용 접지 전압 라인(VSSQ)을 연결시킨다. 이때, 도 1에 도시된 바와 같이, 상기 데이터 출력용 접지 전압 라인(VSSQ)은 데이터를 출력하는 회로, 예를 들어 출력 드라이버(300)에 연결된다.
따라서, 반도체 메모리 장치가 상기 제 1 내지 제 3 동작 속도 정보 신호(CL<1:3>)에 해당하는 동작 속도로 동작할 때는 상기 접지 전압 라인(VSS)과 상기 데이터 출력용 접지 전압 라인(VSSQ)이 분리된다. 한편, 반도체 메모리 장치가 상기 제 4 내지 제 6 동작 속도 정보 신호(CL<4:6>)에 해당하는 동작 속도로 동작할 경우 상기 접지 전압 라인(VSS)과 상기 데이터 출력용 접지 전압 라인(VSSQ)은 연결된다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로는 저속 동작(CL<1:3> 중 하나가 인에이블되었을 때의 동작 속도)에서 접지 전압 라인과 데이터 출력용 접지 전압 라인을 분리시킨다. 한편, 고속 동작(CL<4:6> 중 하나가 인에이블되었을 때의 동작 속도)에서 접지 전압 라인과 데이터 출력용 접지 전압 라인을 연결시킴으로써, 고속 동작시 데이터 출력용 접지 전압 라인에 인가되는 전압의 노이즈를 접지 전압 라인에도 인가시킨다. 본 발명의 전압 안정화 회로는 데이터 출력용 접지 전압 라인의 노이즈를 접지 전압 라인으로 분산시킴으로써, 데이터 출력용 접지 전압 라인의 노이즈를 감소시킨다. 이때, 접지 전압 라인은 데이터 출력용 접지 전압 라인보다 커패시턴스 용량이 더 커서 노이즈를 상쇄시키는 능력이 뛰어나다.
데이터 출력용 접지 전압 라인의 노이즈가 감소하면 데이터 출력용 접지 전압 라인에 연결된 데이터를 출력하는 회로(예를 들어, 출력 드라이버)가 전압 노이즈의 영향을 적게 받고, 데이터를 출력하는 회로에서 출력되는 데이터의 지터(jitter) 성분 또한 적어진다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로는 도 4에 도시된 바와 같이, 동작 속도 감지부(100-1) 및 전압 라인 제어부(200)를 포함한다.
상기 동작 속도 감지부(100-1)는 리셋 신호(rst)가 디스에이블된 이후 반도체 메모리 장치의 동작 속도를 감지하여 감지 신호(det)를 생성한다. 즉, 상기 동작 속도 감지부(100-1)는 상기 리셋 신호(rst)가 디스에이블된 이후 반도체 메모리 장치의 동작 속도가 기설정된 동작 속도이상이면 상기 감지 신호(det)를 인에이블시킨다. 예를 들어, 상기 동작 속도 감지부(100-1)는 반도체 메모리 장치의 동작 속도를 나타내는 클럭(CLK)의 주기를 감지하여 상기 감지 신호(det)를 생성할 수 있다.
상기 동작 속도 감지부(100-1)는 도 5에 도시된 바와 같이, 상기 리셋 신호(rst)가 디스에이블된 이후 상기 클럭(CLK)의 주기가 기설정된 주기(예를 들어, 상기 클럭(CLK)의 1주기)보다 짧으면 상기 감지 신호(det)를 인에이블시키도록 구성된다.
더욱 상세하게 설명하면, 상기 동작 속도 감지부(100-1)는 상기 리셋 신호(rst)가 디스에이블되면 인에이블되는 제 1 인에이블 신호(en1)를 생성하고, 상 기 제 1 인에이블 신호(en)를 기설정된 시간동안 지연시키고, 상기 제 1 인에이블 신호를 상기 클럭(CLK)의 1주기동안 지연시키며, 기설정된 시간동안 지연된 신호와 상기 클럭(CLK)의 1주기동안 지연된 신호의 인에이블 타이밍을 비교하여 상기 감지 신호(det)를 생성한다.
상기 동작 속도 감지부(100-1)는 인에이블 신호 생성부(110-1), 클럭 지연부(120-1), 지연부(130-1), 및 타이밍 비교부(140-1)를 포함한다.
상기 인에이블 신호 생성부(110-1)는 상기 리셋 신호(rst)가 로우 레벨로 디스에이블되면 하이 레벨로 인에이블되는 제 1 인에이블 신호(en1)를 생성한다.
상기 인에이블 신호 생성부(110-1)는 제 1 인버터(IV21)를 포함하며, 상기 제 1 인버터(IV21)는 상기 리셋 신호(rst)를 입력 받아 반전시켜 상기 제 1 인에이블 신호(en1)로서 출력한다.
상기 클럭 지연부(120-1)는 상기 제 1 인에이블 신호(en1)를 상기 클럭(CLK)의 1주기가 지나면 상기 제 2 인에이블 신호(en2)로서 출력한다.
상기 클럭 지연부(120-1)는 제 1 내지 제 3 플립 플롭(121-1~121-3), 및 제 2 인버터(IV22)를 포함한다. 상기 제 2 인버터(IV22)는 상기 클럭(CLK)을 입력 받는다. 상기 제 1 내지 제 3 플립 플롭(121-1~121-3)은 직렬로 연결되며, 상기 제 1 플립 플롭(121-1)과 상기 제 3 플립 플롭(121-3)은 상기 클럭(CLK)을 입력 받고 상기 제 2 플립 플롭(121-2)은 상기 제 2 인버터(IV22)의 출력 신호를 입력 받는다. 또한 상기 제 1 내지 제 3 플립 플롭(121-1~121-3) 각각은 상기 리셋 신호(rst)가 하이 레벨로 인에이블되면 초기화된다.
상기 지연부(130-1)는 기설정된 지연 시간동안 상기 제 1 인에이블 신호(en1)를 지연시켜 지연 신호(signal_d)로서 출력한다. 상기 지연부(130-1)는 도면에는 도시하지 않았지만, 일반적으로 사용되는 RC 딜레이, 또는 인버터 체인으로 구성할 수 있다.
상기 타이밍 비교부(140-1)는 상기 제 2 인에이블 신호(en2)와 상기 지연 신호(signal_d)의 인에이블 타이밍을 비교하여 상기 감지 신호(det)를 생성한다. 예를 들어, 상기 타이밍 비교부(140-1)는 상기 제 2 인에이블 신호(en2)가 하이 레벨로 인에이이블될 경우 상기 지연 신호(signal_d)의 레벨을 반전시켜 상기 감지 신호(det)를 출력한다.
상기 타이밍 비교부(140-1)는 제 4 플립 플롭(140-1) 및 제 3 인버터(IV23)를 포함한다. 상기 제 4 플립 플롭(140-1)은 상기 제 2 인에이블 신호(en2)와 상기 지연 신호(signal_d)를 입력 받는다. 상기 제 3 인버터(IV23)는 상기 제 4 플립 플롭(140-1)의 출력 신호를 반전시켜 상기 감지 신호(det)로서 출력한다.
상기 전압 라인 제어부(200)는 상기 감지 신호(det)에 응답하여 데이터 출력용 접지 전압 라인(VSSQ)에 흐르는 전류중 일부를 접지 전압 라인(VSS)에 흘린다. 이때, 상기 데이터 출력용 접지 전압 라인(VSSQ)은 데이터를 출력하는 회로에 접지 전압 레벨의 전압을 공급하기 위한 라인이고, 상기 접지 전압 라인(VSS)은 데이터를 출력하는 회로를 제외한 회로에 접지 전압 레벨의 전압을 공급하기 위한 라인이다. 또한, 상기 데이터 출력용 접지 전압 라인(VSSQ) 및 접지 전압 라인(VSSQ, VSS) 각각은 각 해당하는 전압 공급 패드에 연결되어, 외부로부터 접지 전압 레벨 의 전압을 인가 받는다.
예를 들어, 상기 전압 라인 제어부(200)는 상기 감지 신호(det)가 인에이블되면 상기 데이터 출력용 접지 전압 라인(VSSQ)과 상기 접지 전압 라인(VSS)을 연결시킨다.
상기 전압 라인 제어부(200)의 구성은 도 3에 도시된 전압 라인 제어부의 구성과 동일하므로 구성 설명은 생략한다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 전안정화 회로는 다음과 같이 동작한다.
반도체 메모리 장치의 동작 속도가 증가하면 클럭(CLK)의 주기 또한 짧아진다.
따라서, 동작 속도 감지부(100-1)는 상기 클럭(CLK)의 주기를 감지하여 기설정된 주기와 비교함으로써 반도체 메모리 장치의 동작 속도를 측정한다.
상기 동작 속도 감지부(100-1)는 리셋 신호(rst)가 디스에이블되면 제 1 인에이블 신호(en1)를 하이 레벨로 인에이블시킨다. 상기 제 1 인에이블 신호(en1)는 상기 클럭(CLK)의 1주기 동안 지연되어 제 2 인에이블 신호(en2)로서 생성되며, 상기 제 1 인에이블 신호(en1)는 기설정된 지연 시간동안 지연되어 지연 신호(signal_d)로서 생성된다. 따라서 상기 제 2 인에이블 신호(en2)의 인에이블 타이밍은 상기 제 1 인에이블 신호(en1)의 인에이블 타이밍보다 상기 클럭(CLK)의 1주기만큼 느리다. 또한, 상기 지연 신호(signal_d)의 인에이블 타이밍은 상기 제 1 인에이블 신호(en1)의 인에이블 타이밍보다 기설정된 지연 시간만큼 느리다.
따라서, 상기 지연 신호(signal_d)와 상기 제 2 인에이블 신호(en2)의 인에이블 타이밍을 비교함으로써, 상기 동작 속도 감지부(100-1)는 그 결과를 감지 신호(det)로서 출력한다.
상기 동작 속도 감지부(100-1)는 상기 클럭(CLK)의 1주기가 기설정된 주기보다 짧을 경우(고속동작), 하이 레벨로 인에이블되는 상기 감지 신호(det)를 출력한다. 또한 상기 동작 속도 감지부(100-1)는 상기 클럭(CLK)의 1주기가 기설정된 주기보다 길 경우(저속동작), 로우 레벨로 디스에이블되는 상기 감지 신호(det)를 출력한다.
전압 라인 제어부(200)는 상기 감지 신호(det)가 인에이블되면 접지 전압 라인(VSS)과 데이터 출력용 접지 전압 라인(VSSQ)을 연결시킨다. 이때, 상기 데이터 출력용 접지 전압 라인(VSSQ)은 데이터를 출력하는 회로, 예를 들어 출력 드라이버에 접지 전압을 공급하는 라인이다.
따라서, 반도체 메모리 장치가 저속 동작할 경우 상기 접지 전압 라인(VSS)과 상기 데이터 출력용 접지 전압 라인(VSSQ)이 분리된다. 한편, 반도체 메모리 장치가 고속 동작할 경우 상기 접지 전압 라인(VSS)과 상기 데이터 출력용 접지 전압 라인(VSSQ)은 연결된다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로는 고속 동작에서 접지 전압 라인과 데이터 출력용 접지 전압 라인을 연결시킴으로써, 고속 동작시 데이터 출력용 접지 전압 라인에 흐르는 전류를 접지 전압 라인에도 흘린다. 따라서, 데이터 출력용 전압 라인의 노이즈 성분 중 일부도 접지 전압 라 인에도 인가되므로 데이터 출력용 접지 전압 라인의 노이즈는 감소된다. 데이터 출력용 접지 전압 라인의 노이즈가 감소하면 데이터 출력용 접지 전압 라인에 연결된 데이터를 출력하는 회로(예를 들어, 출력 드라이버)가 노이즈의 영향을 적게 받고, 데이터를 출력하는 회로에서 출력되는 데이터의 지터(jitter) 성분 또한 적어진다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로를 개략적으로 도시한 도면,
도 2는 도 1에 도시된 동작 속도 감지부의 구성도,
도 3은 도 1에 도시된 전압 라인 제어부의 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로를 개략적으로 도시한 도면,
도 5는 도 4에 도시된 동작 속도 감지부의 구성도,
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 전압 안정화 회로를 개략적으로 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100, 100-1: 동작 속도 감지부 200: 전압 라인 제어부

Claims (23)

  1. 반도체 메모리 장치의 동작 속도가 설정된 동작 속도 이상일 경우 감지 신호를 인에이블시키는 동작 속도 감지부;
    제 1 전압 라인;
    제 2 전압 라인; 및
    상기 제 1 전압 라인 및 상기 제 2 전압 라인에 각각 연결되고, 상기 감지 신호가 인에이블되면 상기 제 1 전압 라인과 상기 제 2 전압 라인을 연결시키고, 상기 감지 신호가 디스에이블되면 상기 제 1 전압 라인과 상기 제 2 전압 라인을 분리시키는 전압 라인 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압 라인은 데이터를 출력하는 회로에 전압을 공급하고,
    상기 제 2 전압 라인은 데이터를 출력하는 회로를 제외한 회로에 전압을 공급하며,
    상기 제 1 전압 라인과 상기 제 2 전압 라인의 전압 레벨은 동일한 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  3. 제 2 항에 있어서,
    상기 제 1 전압 라인과 상기 제 2 전압 라인의 전압 레벨은 접지 레벨인 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  4. 제 3 항에 있어서,
    상기 전압 라인 제어부는
    상기 감지 신호가 인에이블되면 상기 제 1 전압 라인과 상기 제 2 전압 라인을 연결시키는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  5. 제 1 항에 있어서,
    상기 동작 속도 감지부는
    복수개의 카스 레이턴시 신호 중 기설정된 카스 레이턴시 신호가 인에이블되면 상기 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  6. 제 5 항에 있어서,
    상기 기설정된 카스 레이턴시 신호가 복수개일 경우, 상기 기설정된 카스 레이턴시 신호중 하나가 인에이블되면 상기 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  7. 반도체 메모리 장치의 동작 속도가 설정된 동작 속도 이상일 경우 감지 신호를 인에이블시키는 동작 속도 감지부;
    제 1 전압 라인;
    제 2 전압 라인; 및
    상기 제 1 및 제 2 전압 라인에 각각 연결되고, 상기 감지 신호가 인에이블되면 상기 제 1 전압 라인과 상기 제 2 전압 라인을 연결시켜 상기 제 1 전압 라인에 흐르는 전류중 일부를 상기 제 2 전압 라인에 흘리고, 상기 감지 신호가 디스에이블되면 상기 제 1 전압 라인과 상기 제 2 전압 라인을 분리시키는 전압 라인 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  8. 제 7 항에 있어서,
    상기 제 1 전압 라인은 데이터를 출력하는 회로에 전압을 공급시키는 라인이고,
    상기 제 2 전압 라인은 데이터를 출력하는 회로를 제외한 회로에 전압을 공급시키는 라인인 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  9. 제 8 항에 있어서,
    상기 제 1 전압 라인과 상기 제 2 전압 라인의 전압 레벨을 접지 레벨인 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  10. 제 9 항에 있어서,
    상기 전압 라인 제어부는
    상기 감지 신호가 인에이블되면 상기 제 1 전압 라인과 상기 제 2 전압 라인을 연결시키는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  11. 제 7 항에 있어서,
    상기 동작 속도 감지부는
    리셋 신호가 디스에이블된 이후 상기 동작 속도가 기설정된 동작 속도 이상이면 상기 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  12. 제 11 항에 있어서,
    상기 동작 속도 감지부는
    상기 리셋 신호가 디스에이블된 이후 클럭의 주기를 측정하여 상기 감지 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  13. 제 12 항에 있어서,
    상기 동작 속도 감지부는
    상기 리셋 신호가 디스에이블된 이후 상기 클럭의 주기가 기설정된 주기보다 짧으면 상기 감지 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  14. 제 13 항에 있어서,
    상기 동작 속도 감지부는
    상기 리셋 신호가 디스에이블되면 인에이블되는 제 1 인에이블 신호를 생성하며, 상기 제 1 인에이블 신호를 상기 클럭의 기설정된 주기동안 지연시켜 제 2 인에이블 신호를 생성하고, 상기 제 1인에이블 신호를 기설정된 시간만큼 지연시키 지연 신호를 생성하며, 상기 제 2 인에이블 신호와 상기 지연 신호의 인에이블 타이밍을 비교하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  15. 제 14 항에 있어서,
    상기 동작 속도 감지부는
    상기 리셋 신호에 응답하여 상기 제 1 인에이블 신호를 생성하는 인에이블 신호 생성부,
    상기 제 1 인에이블 신호를 지연시켜 상기 지연 신호를 생성하는 지연부,
    상기 제 1 인에이블 신호를 상기 클럭의 기설정된 주기가 지나면 상기 제 2 인에이블 신호로서 출력하는 클럭 지연부, 및
    상기 제 2 인에이블 신호와 상기 지연 신호의 인에이블 타이밍을 비교하여 상기 감지 신호를 생성하는 타이밍 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  16. 제 15 항에 있어서,
    상기 클럭 지연부는
    직렬로 연결된 N(N은 3이상의 홀수)개의 플립 플롭을 포함하며,
    각 상기 플립 플롭은 상기 클럭과 반전된 상기 클럭을 순차적으로 입력 받고,
    최초 플립 플롭은 상기 제 1 인에이블 신호를 입력 받으며,
    최종 플립 플롭은 상기 제 2 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  17. 제 16 항에 있어서,
    각 상기 플립 플롭은
    상기 리셋 신호가 인에이블되면 초기화되는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  18. 제 15 항에 있어서,
    상기 타이밍 비교부는
    상기 제 2 인에이블 신호가 인에이블되면 상기 지연 신호의 레벨을 반전시켜 상기 감지 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  19. 반도체 메모리 장치의 동작 속도가 설정된 동작 속도 이상일 경우, 제 1 전압 라인의 전류중 일부를 제 2 전압 라인에 분산시키도록 구성된 전압 안정화 회로; 및
    상기 제 1 전압 라인으로부터 전압을 인가 받아 데이터를 반도체 메모리 장치 외부로 출력하기 위한 데이터 출력 회로를 포함하며,
    상기 제 2 전압 라인은 상기 데이터 출력 회로를 제외한 다른 회로에 전압을 인가시키는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 전압 안정화 회로는
    카스 레이턴시 신호의 값이 설정된 값 이상일 경우 감지 신호를 인에이블시키는 동작 속도 감지부, 및
    상기 감지 신호가 인에이블되면 상기 제 1 전압 라인과 상기 제 2 전압 라인을 연결시키는 전압 라인 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 전압 안정화 회로는
    리셋 신호가 디스에이블되면 클럭의 1주기와 설정된 시간을 비교하여 감지 신호를 생성하는 동작 속도 감지부, 및
    상기 감지 신호에 응답하여 상기 제 1 전압 라인과 상기 제 2 전압 라인을 연결시키는 전압 라인 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 19 항에 있어서,
    상기 제 1 전압 라인은 데이터 출력용 접지 전압 라인이고,
    상기 제 2 전압 라인은 접지 전압 라인인 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 19 항에 있어서,
    상기 제 1 전압 라인은 데이터 출력용 외부 전압 라인이고,
    상기 제 2 전압 라인은 외부 전압 라인인 것을 특징으로 하는 반도체 메모리 장치.
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