KR20090117552A - 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20090117552A
KR20090117552A KR1020080043657A KR20080043657A KR20090117552A KR 20090117552 A KR20090117552 A KR 20090117552A KR 1020080043657 A KR1020080043657 A KR 1020080043657A KR 20080043657 A KR20080043657 A KR 20080043657A KR 20090117552 A KR20090117552 A KR 20090117552A
Authority
KR
South Korea
Prior art keywords
clock
delay
rising
signal
edge detection
Prior art date
Application number
KR1020080043657A
Other languages
English (en)
Other versions
KR100930415B1 (ko
Inventor
김관동
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080043657A priority Critical patent/KR100930415B1/ko
Priority to TW98108675A priority patent/TWI469156B/zh
Priority to US12/407,183 priority patent/US7944260B2/en
Publication of KR20090117552A publication Critical patent/KR20090117552A/ko
Application granted granted Critical
Publication of KR100930415B1 publication Critical patent/KR100930415B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H03K5/1254—Suppression or limitation of noise or interference specially adapted for pulses generated by closure of switches, i.e. anti-bouncing devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명의 클럭 제어 회로는, 제어 신호에 응답하여, 클럭 생성 회로로부터 전달되는 라이징 클럭과 폴링 클럭을 각각 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 생성하여 데이터 출력 버퍼에 전달하는 클럭 지연 수단; 상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 에지 타이밍의 차이를 검출하여 에지 검출 신호를 생성하는 에지 검출 수단; 상기 에지 검출 신호의 듀티비를 감지하여 위상 판별 신호를 생성하는 위상 판별 수단; 및 상기 위상 판별 신호에 응답하여 상기 제어 신호를 생성하는 지연 제어 수단;을 포함하는 것을 특징으로 한다.
Figure P1020080043657
반도체 메모리 장치, 클럭 제어, 에지 검출

Description

클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치{Clock Control Circuit and Semiconductor Memory Apparatus having the Same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 클럭 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로와 같은 클럭 생성 회로를 구비하여, 외부 클럭보다 소정 시간 앞선 위상을 갖는 내부 클럭을 생성한다. 일반적으로 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서, 상기 클럭 생성 회로에서 출력되는 상기 내부 클럭은 이후 듀티 사이클 보정 동작을 통해 상기 외부 클럭의 라이징 에지 타임에 데이터를 출력하기 위한 위상을 갖는 라이징 클럭과, 상기 외부 클럭의 폴링 에지 타임에 데이터를 출력하기 위한 위상을 갖는 폴링 클럭으로서 구현된다.
반도체 메모리 장치 내에 구비되는 데이터 출력 버퍼는 상기 라이징 클럭과 상기 폴링 클럭에 각각 동기하여 글로벌 라인(GIO)으로부터 전달되는 라이징 데이터와 폴링 데이터를 교대로 버퍼링하여 출력하는 기능을 수행한다. 상기 라이징 클 럭의 위상과 상기 폴링 클럭이 정확히 서로 반대의 위상을 가질 때, 상기 데이터 출력 버퍼는 가장 안정적으로 동작할 수 있다. 그러나, 일반적으로 상기 데이터 출력 버퍼는 상기 클럭 생성 회로와 가까운 위치에 배치되지 않으며, 이에 따라 상기 라이징 클럭의 위상과 상기 폴링 클럭의 위상은 상기 데이터 출력 버퍼까지의 전송 경로에 존재하는 지연 소자들에 의해 영향을 받게 된다.
도 1에 도시한 바와 같이, 데이터 출력 버퍼에 전송된 라이징 클럭(rclk)의 위상과 폴링 클럭(fclk)의 위상이 서로 반전된 형태로서 구현되지 않으면, 상기 데이터 출력 버퍼로부터 출력되는 데이터(d_out)는 일정한 출력 구간을 갖기 어렵게 된다. 즉, 도면과 같이, 상기 폴링 클럭(fclk)에 동기된 데이터 비트가 상기 라이징 클럭(rclk)에 동기된 데이터 비트보다 더 짧은 출력 구간을 갖게 될 수 있으며, 이 경우, 데이터 출력 동작에 있어서의 안정성은 저하될 수 밖에 없다. 게다가, 이와 같은 현상이 더 심해지게 되면, 폴링 클럭(fclk)에 동기되는 데이터는 출력이 불가능하게 되어 왜곡된 데이터가 출력되는 결과가 초래된다.
이와 같이, 반도체 메모리 장치에서 안정적인 데이터 출력 동작을 위해서는 데이터 출력 버퍼에 전송되는 라이징 클럭과 폴링 클럭의 위상이 정확히 서로 반대인 형태로 구현될 필요가 있다. 그러나 종래의 기술에 있어서는, 클럭 생성 회로와 데이터 출력 버퍼 간의 전송 경로 상에 존재하는 지연 소자들로 인해, 왜곡된 위상을 갖는 라이징 클럭과 폴링 클럭이 데이터 출력 버퍼에 전송되었고, 그로 인해 데이터 출력 동작의 안정성이 저하되었다. 이처럼, 데이터 출력 동작의 신뢰도를 향상시키기 위해, 안정적으로 클럭을 전송하는 방법이 요구되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 1차 듀티 사이클 보정을 통해 생성된 라이징 클럭과 폴링 클럭이 전송 라인을 통해 데이터 출력 버퍼까지 전송되는 과정에서 왜곡되는 위상을 2차 보정하는 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 데이터 출력 동작의 안정성을 향상시키는 클럭 제어 회로 및 반도체 메모리 장치를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 클럭 제어 회로는, 제어 신호에 응답하여, 클럭 생성 회로로부터 전달되는 라이징 클럭과 폴링 클럭을 각각 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 생성하여 데이터 출력 버퍼에 전달하는 클럭 지연 수단; 상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 에지 타이밍의 차이를 검출하여 에지 검출 신호를 생성하는 에지 검출 수단; 상기 에지 검출 신호의 듀티비를 감지하여 위상 판별 신호를 생성하는 위상 판별 수단; 및 상기 위상 판별 신호에 응답하여 상기 제어 신호를 생성하는 지연 제어 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 외부 클럭을 소정 시간 지연시켜 내부 클럭을 생성하는 클럭 생성 회로; 상기 내부 클럭의 듀티 사이클을 보정하여 라이징 클럭과 폴링 클럭을 생성하는 듀티 사이클 보정 회로; 상기 라이징 클럭과 상기 폴링 클럭을 전송하는 전송 라인; 상기 전송 라인으로부터 전달되는 상기 라이징 클럭의 라이징 에지와 상기 폴링 클럭의 폴링 에지가 일치될 때까지 상기 라이징 클럭과 상기 폴링 클럭을 각각 지연시켜, 지연 라이징 클럭과 지연 폴링 클럭을 생성하는 클럭 제어 회로; 및 상기 지연 라이징 클럭과 상기 지연 폴링 클럭에 응답하여 출력 데이터를 버퍼링하는 데이터 출력 버퍼;를 포함하는 것을 특징으로 한다.
본 발명의 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치는, 데이터 출력 동작에 이용되는 클럭 생성 회로에서 출력된 후 1차 듀티 사이클 보정 동작을 통해 생성된 라이징 클럭과 폴링 클럭이 전송 라인을 통해 전송되는 동안 왜곡되는 위상을 2차 보정하여 정확히 서로 반대의 위상을 갖도록 함으로써, 안정적인 데이터 출력 동작을 지원하는 효과를 창출한다.
아울러, 본 발명의 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치는, 데이터 출력 버퍼가 라이징 데이터와 폴링 데이터를 손실 없이 출력할 수 있도록 하여, 출력 데이터의 신뢰도를 향상시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 반도체 메모리 장치는, 외부 클럭(clk_ext)을 소정 시간 지연시켜 제 1 내부 클럭(clk_int1)과 제 2 내부 클럭(clk_int2)을 생성하는 클럭 생성 회로(10); 상기 제 1 내부 클럭(clk_int1)과 상기 제 2 내부 클럭(clk_int2)의 듀티 사이클을 보정하여 라이징 클럭(rclk)과 폴링 클럭(fclk)을 생성하는 듀티 사이클 보정 회로(20); 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 전송하는 전송 라인(30); 상기 전송 라인(30)으로부터 전달되는 상기 라이징 클럭(rclk)의 라이징 에지와 상기 폴링 클럭(fclk)의 폴링 에지가 서로 일치될 때까지 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 각각 지연시켜, 지연 라이징 클럭(rclkd)과 지연 폴링 클럭(fclkd)을 생성하는 클럭 제어 회로(40); 및 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)에 응답하여 글로벌 데이터(d_gio)를 버퍼링하여 출력 데이터(d_out)를 출력하는 데이터 출력 버퍼(50);를 포함한다.
여기에서, 상기 클럭 생성 회로(10)는 DLL 회로 또는 PLL 회로를 이용함에 의해 구현될 수 있다. 상기 듀티 사이클 보정 회로(20)는 당업자라면 용이하게 실시구현할 수 있는 일반적인 구성에 해당한다.
상기 전송 라인(30)으로부터 출력되는 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)은, 상기 듀티 사이클 보정 회로(20)에 의해 1차적으로 듀티 사이클 및 위상이 제어된 형태이나, 상기 전송 라인(30)이 부여하게 되는 지연량에 의해 소정 시간 지연된 위상을 갖게 되며, 상기 클럭 제어 회로(40)에 입력될 때에는 정확히 서로 반대의 위상을 갖지 못하게 된다. 상기 클럭 제어 회로(40)는 이와 같은 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 위상이 서로 반대가 되도록 하기 위해 2차적으로 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 위상을 제어하는 동작을 수행한다. 즉, 상기 클럭 제어 회로(40)는 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 각각 적절히 지연시켜, 상기 지연 라이징 클럭(rclkd) 및 상기 지연 폴링 클럭(fclkd)을 생성하며, 이를 위해 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)의 에지를 검출하고, 에지 검출 결과를 이용하여 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 위상차를 판별하는 구성을 갖는다.
이와 같은 상기 클럭 제어 회로(40)의 구성과 동작에 의해, 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)의 위상은 정확히 서로 반대가 될 수 있다. 따라서, 상기 데이터 출력 버퍼(50)는 상기 글로벌 데이터(d_gio)에 대한 버퍼링 동작을 보다 안정적으로 수행할 수 있게 된다.
도 3은 도 2에 도시한 클럭 제어 회로의 상세 구성을 나타낸 블록도이다.
도시한 바와 같이, n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 라이징 클럭(rclk)을 지연시켜 상기 지연 라이징 클럭(rclkd)을 생성하는 제 1 클럭 지연 수단(410); 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 폴링 클럭(fclk)을 지연시켜 상기 지연 폴링 클럭(fclkd)을 생성하는 제 2 클럭 지연 수단(420); 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)의 에지 타이밍의 차이를 검출하여 제 1 에지 검출 신호(egdet1)와 제 2 에지 검출 신호(egdet2)를 생성하는 에지 검출 수단(430); 상기 제 1 에지 검출 신호(egdet1)와 상기 제 2 에지 검출 신호(egdet2)의 듀티비를 감지하여 제 1 위상 판별 신호(phdtg1)와 제 2 위상 판별 신호(phdtg2)를 생성하는 위상 판별 수단(440); 및 상기 제 1 위상 판별 신호(phdtg1)와 상기 제 2 위상 판별 신호(phdtg2)에 응답하여 상기 n 비트의 제어 신호(ctrl<1:n>)를 생성하는 지연 제어 수단(450);을 포함한다.
여기에서, 상기 제 1 클럭 지연 수단(410)과 상기 제 2 클럭 지연 수단(420)은 통칭하여 클럭 지연 수단(460)이라 불러도 무방하다. 즉, 상기 클럭 지연 수단(460)은 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 각각 지연시켜 서로 반대의 위상을 갖는 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)을 생성한다.
상기 지연 제어 수단(450)으로부터 생성되는 상기 n 비트의 제어 신호(ctrl<1:n>)는 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)이 서로 반대의 위상을 갖도록, 상기 제 1 클럭 지연 수단(410)과 상기 제 2 클럭 지연 수단(420)이 수행하는 각각의 지연 동작을 제어한다.
이후, 상기 에지 검출 수단(430)은 상기 지연 라이징 클럭(rclkd)의 라이징 에지 타이밍부터 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍까지 하이 레벨(High Level)의 구간을 갖고, 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍부터 상기 지연 라이징 클럭(rclkd)의 라이징 에지 타이밍까지 로우 레벨(Low Level)의 구간을 갖는 상기 제 1 에지 검출 신호(egdet1)를 생성한다. 또한, 상기 에지 검출 수단(430)은 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍부터 상기 지연 라이징 클럭(rclkd)의 라이징 에지 타이밍까지 하이 레벨의 구간을 갖고, 상기 지연 라이징 클럭(rclkd)의 라이징 에지 타이밍부터 상기 지연 폴링 클 럭(fclkd)의 라이징 에지 타이밍까지 로우 레벨의 구간을 갖는 상기 제 2 에지 검출 신호(egdet2)를 생성한다. 이와 같은 동작에 의해 생성되는 상기 제 1 에지 검출 신호(egdet1)와 상기 제 2 에지 검출 신호(egdet2)는, 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)이 정확히 서로 반대의 위상을 갖는 경우에는 50:50의 듀티비를 갖는 형태로서 구현되나, 그 외의 경우에는 하이 구간 또는 로우 구간이 더 넓고 서로 반대의 위상을 갖는 형태로서 구현된다.
상기 위상 판별 수단(440)은, 상기 제 1 에지 검출 신호(egdet1)가 하이 구간이 로우 구간보다 더 넓은 형태로 구현되는 경우, 로우 레벨의 전위를 갖는 상기 제 1 위상 판별 신호(phdtg1)와 하이 레벨의 전위를 갖는 상기 제 2 위상 판별 신호(phdtg2)를 생성한다. 반대로, 상기 제 1 에지 검출 신호(egdet1)가 로우 구간이 하이 구간보다 더 넓은 형태로 구현되는 경우, 하이 레벨의 전위를 갖는 상기 제 1 위상 판별 신호(phdtg1)와 로우 레벨의 전위를 갖는 상기 제 2 위상 판별 신호(phdtg2)를 생성한다. 즉, 상기 위상 판별 수단(440)은 상기 제 1 에지 검출 신호(egdet1)와 상기 제 2 에지 검출 신호(egdet2)의 듀티비를 판별하여, 판별 결과에 따라 서로 반대의 전위 레벨을 갖는 상기 제 1 위상 판별 신호(phdtg1)와 상기 제 2 위상 판별 신호(phdtg2)를 생성한다.
상기 지연 제어 수단(450)은 상기 제 1 위상 판별 신호(phdtg1)와 상기 제 2 위상 판별 신호(phdtg2)에 응답하여 n 비트의 디지털 신호들로 구성되는 상기 제어 신호(ctrl<1:n>)의 논리값을 변화시키는 구성을 갖는다. 즉, 상기 지연 제어 수단(450)은 상기 제 1 위상 판별 신호(phdtg1)의 전위가 로우 레벨이고 상기 제 2 위상 판별 신호(phdtg2)의 전위가 하이 레벨인 경우, 상기 n 비트의 제어 신호(ctrl<1:n>)에서 논리값 ‘0’갖는 비트의 수를 증가시키는 카운터의 형태로 구현될 수 있다. 이와 같은 동작을 수행하는 상기 지연 제어 수단(450)의 구성은 당업자에게 공지된 기술에 해당하므로, 그 구성에 대한 상세한 설명은 생략하기로 한다.
이와 같이, 본 발명의 일 실시예에 따른 클럭 제어 회로(40)는, 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 각각 지연시켜 상기 지연 라이징 클럭(rclkd)의 라이징 에지와 상기 지연 폴링 클럭(fclkd)의 폴링 에지가 서로 반대의 위상을 가질 때까지 지연시키는 동작을 수행한다. 이를 위해, 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍의 차이를 검출하고, 검출된 에지 타이밍 결과에 따라 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)의 위상차를 판별하여, 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)에 대한 지연량을 각각 조정한다. 그러므로, 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)은 서로 반대의 위상을 가질 수 있고, 이로 인해 반도체 메모리 장치의 데이터 출력 동작을 보다 안정적으로 지원할 수 있게 된다.
도 4a는 도 3에 도시한 제 1 클럭 지연 수단의 상세 구성도이고, 도 4b는 도 3에 도시한 제 2 클럭 지연 수단의 상세 구성도이다.
도시한 바와 같이, 상기 제 1 클럭 지연 수단(410)은, 상기 라이징 클럭(rclk)을 제 1 시간만큼 지연시켜 제 1 지연 신호(dly1)를 생성하는 제 1 지연 부(412); 상기 라이징 클럭(rclk)을 제 2 시간만큼 지연시켜 제 2 지연 신호(dly2)를 생성하는 제 2 지연부(414); 및 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 제 1 지연 신호(dly1)와 상기 제 2 지연 신호(dly2)의 위상을 혼합하여 상기 지연 라이징 클럭(rclkd)을 생성하는 제 1 위상 혼합부(416);를 포함한다.
여기에서, 상기 제 1 지연부(412)가 갖는 지연 시간인 상기 제 1 시간과 상기 제 2 지연부(414)가 갖는 지연 시간인 상기 제 2 시간은 서로 크기가 다른 시간이다. 여기에서는 상기 제 1 시간보다 상기 제 2 시간이 더 큰 시간인 것으로 가정하기로 한다. 상기 제 1 지연부(412)와 상기 제 2 지연부(414)의 구성은 복수 개의 지연 소자들의 조합으로 용이하게 구현할 수 있다.
상기 제 1 위상 혼합부(416)는, 제 1 노드(N1); 상기 제 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 제 1 지연 신호(dly1)를 구동하여 상기 제 1 노드(N1)에 전달하는 제 1 구동부(4162); 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 제 2 지연 신호(dly2)를 구동하여 상기 제 1 노드(N1)에 전달하는 제 2 구동부(4164); 및 상기 제 1 노드(N1)에 전달된 신호를 구동하여 상기 지연 라이징 클럭(rclkd)을 출력하는 제 3 구동부(4166);를 포함한다.
여기에서, 상기 제 1 구동부(4162)는 상기 n 비트의 제어 신호(ctrl<1:n>)의 각 비트를 입력 받는 n 개의 제 1 인버터(IV1<1:n>); 및 상기 n 비트의 제어 신호(ctrl<1:n>)의 각 비트와 상기 n 개의 제 1 인버터(IV1<1:n>) 중 해당 인버터의 출력 신호에 응답하여 상기 제 1 지연 신호(dly1)를 구동하여 상기 제 1 노드(N1)에 출력하는 n 개의 제 1 제어 인버터(CIV1<1:n>);를 포함한다.
또한, 상기 제 2 구동부(4164)는 상기 n 비트의 제어 신호(ctrl<1:n>)의 각 비트를 입력 받는 n 개의 제 2 인버터(IV2<1:n>); 및 상기 n 비트의 제어 신호(ctrl<1:n>)의 각 비트와 상기 n 개의 제 2 인버터(IV2<1:n>) 중 해당 인버터의 출력 신호에 응답하여 상기 제 2 지연 신호(dly2)를 구동하여 상기 제 1 노드(N1)에 출력하는 n 개의 제 2 제어 인버터(CIV2<1:n>);를 포함한다.
상기 제 3 구동부(4166)는 제 3 인버터(IV3)를 포함한다.
상기 n 비트의 제어 신호(ctrl<1:n>)가 각각 갖는 전위 레벨에 따라, 상기 제 1 구동부(4162)에서 활성화되는 제어 인버터의 개수와 상기 제 2 구동부(4164)에서 활성화되는 제어 인버터의 개수가 결정된다. 만약에, 상기 n 비트의 제어 신호(ctrl<1:n>)의 제어에 따라, 상기 제 1 구동부(4262)가 상기 제 2 구동부(4264)에 비해 더 강한 구동력을 갖는다면, 상기 지연 라이징 클럭(rclkd)은 상기 제 2 지연 신호(dly2)보다 상기 제 1 지연 신호(dly1)에 더 가까운 위상을 갖게 된다. 이처럼, 상기 제 1 위상 혼합부(416)는 상기 n 비트의 제어 신호(ctrl<1:n>)에 응답하여 상기 제 1 구동부(4162)와 상기 제 2 구동부(4164)에서 각각 활성화되는 제어 인버터들의 개수를 조정하며, 이에 따라 상기 지연 라이징 클럭(rclkd)의 출력 타이밍이 정밀하게 제어될 수 있다.
한편, 상기 제 2 클럭 지연 수단(420)은 상기 제 1 클럭 지연 수단(410)과 유사한 구성을 갖는다. 즉, 상기 제 2 클럭 지연 수단(420)은 제 3 지연부(422), 제 4 지연부(424) 및 제 2 위상 혼합부(426)를 포함하여, 상기 폴링 클럭(fclk)으로부터 제 3 지연 신호(dly3)와 제 4 지연 신호(dly4)를 생성하고, 이후 상기 지연 폴링 클럭(fclkd)을 생성하는 동작을 수행한다.
상기 제 2 위상 혼합부(426)는 제 2 노드(N2), 제 4 구동부(4262), 제 5 구동부(4264) 및 제 6 구동부(4266)를 포함한다. 여기에서, 상기 제 4 구동부(4262)는 n 개의 제 4 인버터(IV4<1:n>) 및 n 개의 제 3 제어 인버터(CIV3<1:n>)를 포함하고, 상기 제 5 구동부(4264)는 n 개의 제 5 인버터(IV5<1:n>) 및 n 개의 제 4 제어 인버터(CIV4<1:n>)를 포함하며, 상기 제 6 구동부(4266)는 제 6 인버터(IV6)를 포함한다.
상기 제 1 클럭 지연 수단(410)과 유사한 구성을 갖는 상기 제 2 클럭 지연 수단(420) 또한 상기 제 1 클럭 지연 수단(410)과 마찬가지로, 상기 n 비트의 제어 신호(ctrl<1:n>)가 각각 갖는 전위 레벨에 따라, 상기 제 4 구동부(4262)에서 활성화되는 제어 인버터의 개수와 상기 제 5 구동부(4264)에서 활성화되는 제어 인버터의 개수를 조정하는 동작을 수행하며, 이와 같은 동작에 의해 상기 지연 폴링 클럭(fclkd)의 출력 타이밍을 정밀하게 제어한다.
도 5는 도 3에 도시한 에지 검출 수단의 상세 구성도이다.
도시한 바와 같이, 상기 에지 검출 수단(430)은, 상기 지연 라이징 클럭(rclkd)의 라이징 에지 타이밍으로부터 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍까지의 시간차를 검출하여 상기 제 1 에지 검출 신호(egdet1)를 생성하는 제 1 에지 검출부(432); 및 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍으로부터 상기 지연 라이징 클럭(rclkd)의 라이징 에지 타이밍까지의 시간차를 검출하여 상기 제 2 에지 검출 신호(egdet2)를 생성하는 제 2 에지 검출부(434);를 포함 한다.
여기에서, 상기 제 1 에지 검출부(432)는, 상기 제 1 에지 검출 신호(egdet1)를 출력하는 제 3 노드(N3); 상기 지연 라이징 클럭(rclkd)을 입력 받는 제 7 인버터(IV7); 상기 지연 라이징 클럭(rclkd)과 상기 제 7 인버터(IV7)의 출력 신호에 응답하여 외부 공급전원(VDD)을 상기 제 3 노드(N3)에 전달하는 제 1 패스게이트(PG1); 상기 지연 폴링 클럭(fclkd)을 입력 받는 제 8 인버터(IV8); 및 상기 지연 폴링 클럭(fclkd)과 상기 제 8 인버터(IV8)의 출력 신호에 응답하여 그라운드 전원(VSS)을 상기 제 3 노드(N3)에 전달하는 제 2 패스게이트(PG2);를 포함한다.
또한, 상기 제 2 에지 검출부(434)는, 상기 제 2 에지 검출 신호(egdet2)를 출력하는 제 4 노드(N4); 상기 지연 폴링 클럭(fclkd)을 입력 받는 제 9 인버터(IV9); 상기 지연 폴링 클럭(fclkd)과 상기 제 9 인버터(IV9)의 출력 신호에 응답하여 상기 외부 공급전원(VDD)을 상기 제 4 노드(N4)에 전달하는 제 3 패스게이트(PG3); 상기 지연 라이징 클럭(rclkd)을 입력 받는 제 10 인버터(IV10); 및 상기 지연 라이징 클럭(rclkd)과 상기 제 10 인버터(IV10)의 출력 신호에 응답하여 상기 그라운드 전원(VSS)을 상기 제 4 노드(N4)에 전달하는 제 4 패스게이트(PG4);를 포함한다.
이와 같은 구성에 의해, 상기 제 1 에지 검출부(432)로부터 출력되는 상기 제 1 에지 검출 신호(egdet1)는 상기 지연 라이징 클럭(rclkd)의 라이징 에지 타이밍부터 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍까지 하이 레벨의 구간을 갖고, 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍부터 상기 지연 라이징 클 럭(rclkd)의 라이징 에지 타이밍까지 로우 레벨의 구간을 갖는다. 또한, 상기 제 2 에지 검출부(434)로부터 출력되는 상기 제 2 에지 검출 신호(egdet2)는 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍부터 상기 지연 라이징 클럭(rclkd)의 라이징 에지 타이밍까지 하이 레벨의 구간을 갖고, 상기 지연 라이징 클럭(rclkd)의 라이징 에지 타이밍부터 상기 지연 폴링 클럭(fclkd)의 라이징 에지 타이밍까지 로우 레벨의 구간을 갖는다. 즉, 상기 제 1 에지 검출 신호(egdet1)와 상기 제 2 에지 검출 신호(egdet2)는 하이 레벨 구간과 로우 레벨 구간 중 어느 하나의 구간이 더 넓은 형태로 구현될 수 있으며, 서로 반대의 위상을 갖게 된다.
도 6은 도 3에 도시한 위상 판별 수단의 상세 구성도이다.
도시한 바와 같이, 상기 위상 판별 수단(440)은, 상기 제 1 에지 검출 신호(egdet1)와 상기 제 2 에지 검출 신호(egdet2)를 차동 증폭하여 상기 제 1 위상 판별 신호(phdtg1)와 상기 제 2 위상 판별 신호(phdtg2)를 생성하는 증폭부(442); 및 인에이블 신호(enb)에 응답하여 상기 증폭부(442)의 동작 여부를 제어하는 제어부(444);를 포함한다.
여기에서, 상기 증폭부(442)는, 상기 제 1 위상 판별 신호(phdtg1)를 출력하는 제 5 노드(N5); 상기 제 2 위상 판별 신호(phdtg2)를 출력하는 제 6 노드(N6); 게이트 단이 상기 제 6 노드(N6)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 5 노드(N5)에 접속되는 제 1 트랜지스터(TR1); 게이트 단이 상기 제 6 노드(N6)에 접속되고 드레인 단이 상기 제 5 노드(N5)에 접속되는 제 2 트랜지스터(TR2); 게이트 단이 상기 제 5 노드(N5)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 6 노드(N6)에 접속되는 제 3 트랜지스터(TR3); 게이트 단이 상기 제 5 노드(N5)에 접속되고 드레인 단이 상기 제 6 노드(N6)에 접속되는 제 4 트랜지스터(TR4); 게이트 단에 상기 제 1 에지 검출 신호(egdet1)가 입력되고 드레인 단이 상기 제 2 트랜지스터(TR2)의 드레인 단에 접속되며 소스 단이 제 7 노드(N7)에 접속되는 제 5 트랜지스터(TR5); 게이트 단에 상기 제 2 에지 검출 신호(egdet2)가 입력되고 드레인 단이 상기 제 4 트랜지스터(TR4)의 드레인 단에 접속되며 소스 단이 상기 제 7 노드(N7)에 접속되는 제 6 트랜지스터(TR6); 상기 제 5 노드(N5)와 접지단 사이에 배치되는 제 1 캐패시터(C1); 및 상기 제 6 노드(N6)와 접지단 사이에 배치되는 제 2 캐패시터(C2);를 포함한다.
그리고 상기 제어부(444)는, 게이트 단에 상기 인에이블 신호(enb)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 5 노드(N5)에 접속되는 제 7 트랜지스터(TR7); 게이트 단에 상기 인에이블 신호(enb)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 6 노드(N6)에 접속되는 제 8 트랜지스터(TR8); 및 게이트 단에 상기 인에이블 신호(enb)가 입력되고 드레인 단이 상기 제 7 노드(N7)에 접속되며 소스 단이 접지되는 제 9 트랜지스터(TR9);를 포함한다.
상기 인에이블 신호(enb)는 상기 클럭 제어 회로(40)가 동작하는 동안 하이 레벨의 인에이블 상태를 유지하는 신호로서, 당업자라면 모드 레지스터 셋트(Mode Register Set) 등의 제어 회로를 이용하여 용이하게 생성할 수 있는 신호이다.
상기 인에이블 신호(enb)가 인에이블 된 상태에서, 상기 제 1 에지 검출 신호(egdet1)의 하이 레벨 구간이 로우 레벨 구간보다 넓은 형태를 가지고 상기 증폭부(442)에 입력되면, 상기 제 5 노드(N5)의 전위는 로우 레벨과 하이 레벨의 사이를 토글(Toggle)하는 형태가 되며, 로우 레벨의 구간이 더 넓게 나타나게 된다. 이 때, 상기 제 6 노드(N6)는 상기 제 5 노드(N5)와 반대의 전위 레벨을 갖는다. 이후, 상기 제 1 에지 검출 신호(egdet1)가 반복적으로 토글함에 따라, 상기 제 1 캐패시터(C1)는 상기 제 5 노드(N5)의 전하를 충전 및 방전하게 되고, 이에 따라 상기 제 5 노드(N5)의 전위는 점차 로우 레벨에 수렴하게 된다. 이 경우, 결과적으로 상기 제 1 위상 판별 신호(phdtg1)는 로우 레벨의 전위를 가지게 되고, 상기 제 2 위상 판별 신호(phdtg2)는 하이 레벨의 전위를 가지게 된다.
이와 같은 원리에 의해, 반대의 경우, 즉 상기 제 1 에지 검출 신호(egdet1)의 하이 레벨 구간이 로우 레벨 구간보다 넓은 형태를 가지고 상기 증폭부(442)에 입력되는 경우, 상기 제 1 위상 판별 신호(phdtg1)는 하이 레벨의 전위를 가지게 되고, 상기 제 2 위상 판별 신호(phdtg2)는 로우 레벨의 전위를 가지게 된다.
도 7은 본 발명의 클럭 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도면에서는, 상기 라이징 클럭(rclk)의 라이징 에지가 상기 폴링 클럭(fclk)의 폴링 에지에 비해 앞서는 형태로 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 위상이 왜곡된 것을 예시적으로 나타내었다. 이 경우, 상기 제 1 에지 검출 신호(egdet1)는 도시한 것처럼 하이 레벨 구간이 로우 레벨 구간에 비해 넓은 형태가 된다. 또한, 상기 제 2 에지 검출 신호(egdet2)는 상기 제 1 에지 검출 신 호(egdet1)와 반대의 위상을 가지며, 로우 레벨 구간이 하이 레벨 구간에 비해 넓은 형태가 된다.
이후, 상기 제 1 위상 판별 신호(phdtg1)는 로우 레벨의 전위를 갖게 되고, 상기 제 2 위상 판별 신호(phdtg2)는 하이 레벨의 전위를 갖게 된다. 상기 제 1 위상 판별 신호(phdtg1)와 상기 제 2 위상 판별 신호(phdtg2)의 제어에 의해 생성되는 상기 지연 라이징 클럭(rclkd)과 상기 지연 폴링 클럭(fclkd)은, 도시한 것처럼 서로 반대의 위상을 갖는 형태로 각각의 위상이 제어된다.
상술한 것과 같이, 본 발명의 클럭 제어 회로는, 왜곡된 위상을 갖는 라이징 클럭과 폴링 클럭의 에지 타이밍 차이를 검출하여 에지 검출 신호를 생성하고, 에지 검출 신호의 듀티비를 판별하여 위상 판별 신호를 생성한다. 그리고 이후, 상기 위상 판별 신호에 응답하여 복수 비트의 제어 신호의 논리값을 변경시키고, 상기 복수 비트의 제어 신호의 논리값에 따라 상기 라이징 클럭과 상기 폴링 클럭을 각각 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 생성한다.
이와 같은 원리로 생성되는 상기 지연 라이징 클럭과 상기 지연 폴링 클럭은 정확히 서로 반대인 위상을 가질 수 있다. 본 발명의 반도체 메모리 장치는, 이처럼 각각의 위상이 제어된 지연 라이징 클럭과 지연 폴링 클럭을 이용하여 출력 데이터에 대한 버퍼링 동작을 수행하므로, 데이터 출력 동작의 안정성을 향상시킬 수 있다. 결과적으로, 클럭의 왜곡에 대한 데이터 출력 동작에서의 오류를 바로잡을 수 있게 되므로, 데이터 출력 동작에서의 신뢰도가 상승하게 된다는 장점이 창출된 다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 클럭 제어 회로의 상세 구성을 나타낸 블록도,
도 4a는 도 3에 도시한 제 1 클럭 지연 수단의 상세 구성도,
도 4b는 도 3에 도시한 제 2 클럭 지연 수단의 상세 구성도,
도 5는 도 3에 도시한 에지 검출 수단의 상세 구성도,
도 6은 도 3에 도시한 위상 판별 수단의 상세 구성도,
도 7은 본 발명의 클럭 제어 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 생성 회로 20 : 듀티 사이클 보정 회로
30 : 전송 라인 40 : 클럭 제어 회로
50 : 데이터 출력 버퍼 410 : 제 1 클럭 지연 수단
420 : 제 2 클럭 지연 수단 430 : 에지 검출 수단
440 : 위상 판별 수단 450 : 지연 제어 수단

Claims (17)

  1. 제어 신호에 응답하여, 클럭 생성 회로로부터 전달되는 라이징 클럭과 폴링 클럭을 각각 지연시켜 지연 라이징 클럭과 지연 폴링 클럭을 생성하여 데이터 출력 버퍼에 전달하는 클럭 지연 수단;
    상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 에지 타이밍의 차이를 검출하여 에지 검출 신호를 생성하는 에지 검출 수단;
    상기 에지 검출 신호의 듀티비를 감지하여 위상 판별 신호를 생성하는 위상 판별 수단; 및
    상기 위상 판별 신호에 응답하여 상기 제어 신호를 생성하는 지연 제어 수단;
    을 포함하는 것을 특징으로 하는 클럭 제어 회로.
  2. 제 1 항에 있어서,
    상기 클럭 지연 수단은,
    상기 제어 신호에 응답하여 상기 라이징 클럭을 지연시켜 상기 지연 라이징 클럭을 생성하는 제 1 클럭 지연 수단; 및
    상기 제어 신호에 응답하여 상기 폴링 클럭을 지연시켜 상기 지연 폴링 클럭을 생성하는 제 2 클럭 지연 수단;
    을 포함하는 것을 특징으로 하는 클럭 제어 회로.
  3. 제 2 항에 있어서,
    상기 제 1 클럭 지연 수단은,
    상기 라이징 클럭을 제 1 시간만큼 지연시켜 제 1 지연 신호를 생성하는 제 1 지연부;
    상기 라이징 클럭을 제 2 시간만큼 지연시켜 제 2 지연 신호를 생성하는 제 2 지연부; 및
    상기 제어 신호에 응답하여 상기 제 1 지연 신호와 상기 제 2 지연 신호의 위상을 혼합하여 상기 지연 라이징 클럭을 생성하는 위상 혼합부;
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  4. 제 2 항에 있어서,
    상기 제 2 클럭 지연 수단은,
    상기 폴링 클럭을 제 1 시간만큼 지연시켜 제 1 지연 신호를 생성하는 제 1 지연부;
    상기 폴링 클럭을 제 2 시간만큼 지연시켜 제 2 지연 신호를 생성하는 제 2 지연부; 및
    상기 제어 신호에 응답하여 상기 제 1 지연 신호와 상기 제 2 지연 신호의 위상을 혼합하여 상기 지연 폴링 클럭을 생성하는 위상 혼합부;
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  5. 제 1 항에 있어서,
    상기 에지 검출 신호는 제 1 에지 검출 신호 및 제 2 에지 검출 신호를 포함하며,
    상기 에지 검출 수단은, 상기 지연 라이징 클럭의 라이징 에지 타이밍부터 상기 지연 폴링 클럭의 라이징 에지 타이밍까지 하이 레벨의 구간을 갖고, 상기 지연 폴링 클럭의 라이징 에지 타이밍부터 상기 지연 라이징 클럭의 라이징 에지 타이밍까지 로우 레벨의 구간을 갖는 상기 제 1 에지 검출 신호와, 상기 지연 폴링 클럭의 라이징 에지 타이밍부터 상기 지연 라이징 클럭의 라이징 에지 타이밍까지 하이 레벨의 구간을 갖고, 상기 지연 라이징 클럭의 라이징 에지 타이밍부터 상기 지연 폴링 클럭의 라이징 에지 타이밍까지 로우 레벨의 구간을 갖는 상기 제 2 에지 검출 신호를 생성하도록 구성됨을 특징으로 하는 클럭 제어 회로.
  6. 제 5 항에 있어서,
    상기 에지 검출 수단은, 상기 지연 라이징 클럭과 상기 지연 폴링 클럭이 정확히 서로 반대의 위상을 갖는 경우에는 50:50의 듀티비를 갖는 형태로 구현되나, 그 외의 경우에는 하이 구간 또는 로우 구간이 더 넓고 서로 반대의 위상을 갖는 형태로 구현되는 상기 제 1 에지 검출 신호 및 상기 제 2 에지 검출 신호를 생성하도록 구성됨을 특징으로 하는 클럭 제어 회로.
  7. 제 6 항에 있어서,
    상기 에지 검출 수단은,
    상기 지연 라이징 클럭의 라이징 에지 타이밍으로부터 상기 지연 폴링 클럭의 라이징 에지 타이밍까지의 시간차를 검출하여 상기 제 1 에지 검출 신호를 생성하는 제 1 에지 검출부; 및
    상기 지연 폴링 클럭의 라이징 에지 타이밍으로부터 상기 지연 라이징 클럭의 라이징 에지 타이밍까지의 시간차를 검출하여 상기 제 2 에지 검출 신호를 생성하는 제 2 에지 검출부;
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  8. 제 5 항에 있어서,
    상기 위상 판별 신호는 제 1 위상 판별 신호 및 제 2 위상 판별 신호를 포함하며,
    상기 위상 판별 수단은, 상기 제 1 에지 검출 신호와 상기 제 2 에지 검출 신호의 듀티비를 판별하여, 판별 결과에 따라 서로 반대의 전위 레벨을 갖는 제 1 위상 판별 신호와 제 2 위상 판별 신호를 생성하도록 구성됨을 특징으로 하는 클럭 제어 회로.
  9. 제 8 항에 있어서,
    상기 위상 판별 수단은,
    상기 제 1 에지 검출 신호와 상기 제 2 에지 검출 신호를 차동 증폭하여 상기 제 1 위상 판별 신호와 상기 제 2 위상 판별 신호를 생성하는 증폭부; 및
    인에이블 신호에 응답하여 상기 증폭부의 동작 여부를 제어하는 제어부;
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  10. 제 1 항에 있어서,
    상기 제어 신호는 복수 비트의 디지털 신호로서 구현되며,
    상기 지연 제어 수단은, 상기 위상 판별 신호에 응답하여 상기 제어 신호의 논리값을 변화시키도록 구성됨을 특징으로 하는 클럭 제어 회로.
  11. 외부 클럭을 소정 시간 지연시켜 내부 클럭을 생성하는 클럭 생성 회로;
    상기 내부 클럭의 듀티 사이클을 보정하여 라이징 클럭과 폴링 클럭을 생성하는 듀티 사이클 보정 회로;
    상기 라이징 클럭과 상기 폴링 클럭을 전송하는 전송 라인;
    상기 전송 라인으로부터 전달되는 상기 라이징 클럭의 라이징 에지와 상기 폴링 클럭의 폴링 에지가 일치될 때까지 상기 라이징 클럭과 상기 폴링 클럭을 각각 지연시켜, 지연 라이징 클럭과 지연 폴링 클럭을 생성하는 클럭 제어 회로; 및
    상기 지연 라이징 클럭과 상기 지연 폴링 클럭에 응답하여 출력 데이터를 버퍼링하는 데이터 출력 버퍼;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 클럭 생성 회로는, DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로를 이용함에 의해 구현되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 클럭 제어 회로는,
    제어 신호에 응답하여 상기 라이징 클럭을 지연시켜 상기 지연 라이징 클럭을 생성하는 제 1 클럭 지연 수단;
    상기 제어 신호에 응답하여 상기 폴링 클럭을 지연시켜 상기 지연 폴링 클럭을 생성하는 제 2 클럭 지연 수단;
    상기 지연 라이징 클럭과 상기 지연 폴링 클럭의 에지 타이밍의 차이를 검출하여 에지 검출 신호를 생성하는 에지 검출 수단;
    상기 에지 검출 신호의 듀티비를 감지하여 위상 판별 신호를 생성하는 위상 판별 수단; 및
    상기 위상 판별 신호에 응답하여 상기 제어 신호를 생성하는 지연 제어 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 에지 검출 신호는 제 1 에지 검출 신호 및 제 2 에지 검출 신호를 포함하며,
    상기 에지 검출 수단은, 상기 지연 라이징 클럭의 라이징 에지 타이밍부터 상기 지연 폴링 클럭의 라이징 에지 타이밍까지 하이 레벨의 구간을 갖고, 상기 지연 폴링 클럭의 라이징 에지 타이밍부터 상기 지연 라이징 클럭의 라이징 에지 타이밍까지 로우 레벨의 구간을 갖는 상기 제 1 에지 검출 신호와, 상기 지연 폴링 클럭의 라이징 에지 타이밍부터 상기 지연 라이징 클럭의 라이징 에지 타이밍까지 하이 레벨의 구간을 갖고, 상기 지연 라이징 클럭의 라이징 에지 타이밍부터 상기 지연 폴링 클럭의 라이징 에지 타이밍까지 로우 레벨의 구간을 갖는 상기 제 2 에지 검출 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 위상 판별 신호는 제 1 위상 판별 신호 및 제 2 위상 판별 신호를 포함하며,
    상기 위상 판별 수단은, 상기 제 1 에지 검출 신호와 상기 제 2 에지 검출 신호의 듀티비를 판별하여, 판별 결과에 따라 서로 반대의 전위 레벨을 갖는 제 1 위상 판별 신호와 제 2 위상 판별 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제어 신호는 복수 비트의 디지털 신호로서 구현되며,
    상기 지연 제어 수단은, 상기 위상 판별 신호에 응답하여 상기 제어 신호의 논리값을 변화시키도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  17. 제 11 항에 있어서,
    상기 클럭 제어 회로는 상기 클럭 생성 회로보다 상기 데이터 출력 버퍼에 더 가까운 위치에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
KR1020080043657A 2008-05-09 2008-05-09 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치 KR100930415B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080043657A KR100930415B1 (ko) 2008-05-09 2008-05-09 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치
TW98108675A TWI469156B (zh) 2008-05-09 2009-03-17 時脈控制電路及具有該時脈控制電路之半導體記憶裝置
US12/407,183 US7944260B2 (en) 2008-05-09 2009-03-19 Clock control circuit and a semiconductor memory apparatus having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080043657A KR100930415B1 (ko) 2008-05-09 2008-05-09 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20090117552A true KR20090117552A (ko) 2009-11-12
KR100930415B1 KR100930415B1 (ko) 2009-12-08

Family

ID=41266341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080043657A KR100930415B1 (ko) 2008-05-09 2008-05-09 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US7944260B2 (ko)
KR (1) KR100930415B1 (ko)
TW (1) TWI469156B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8400196B2 (en) 2010-05-31 2013-03-19 SK Hynix Inc. Phase correction circuit for multi-phase signals with skew detection

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7733141B2 (en) * 2007-11-02 2010-06-08 Hynix Semiconductor Inc. Semiconductor device and operating method thereof
KR101013444B1 (ko) * 2008-03-14 2011-02-14 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
KR100980413B1 (ko) * 2008-10-13 2010-09-07 주식회사 하이닉스반도체 클럭 버퍼 및 이를 이용하는 반도체 메모리 장치
KR100962026B1 (ko) * 2008-11-12 2010-06-08 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
GB2479888B (en) 2010-04-27 2017-04-05 Broadcom Innovision Ltd Near field RF communicator
GB2483847B (en) * 2010-09-14 2015-08-12 Innovision Res & Tech Plc Near field RF communicator and timing apparatus
US8400200B1 (en) 2011-07-09 2013-03-19 Gsi Technology, Inc. Systems and methods including features of power supply noise reduction and/or power-saving for high speed delay lines
WO2013101117A1 (en) * 2011-12-29 2013-07-04 Intel Corporation Digital clock placement engine apparatus and method with duty cycle correction and quadrature placement
JP6098418B2 (ja) * 2013-07-26 2017-03-22 富士通株式会社 信号制御回路、情報処理装置及びデューティ算出方法
US9438208B2 (en) 2014-06-09 2016-09-06 Qualcomm Incorporated Wide-band duty cycle correction circuit
TWI679514B (zh) * 2018-12-04 2019-12-11 新唐科技股份有限公司 功率轉換器
TWI689161B (zh) 2018-12-22 2020-03-21 新唐科技股份有限公司 功率轉換器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3388131B2 (ja) 1997-04-08 2003-03-17 富士通株式会社 Ｄｌｌ回路を有する半導体装置
JP3888603B2 (ja) * 2000-07-24 2007-03-07 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
US6469555B1 (en) * 2000-08-18 2002-10-22 Rambus, Inc Apparatus and method for generating multiple clock signals from a single loop circuit
JP3404369B2 (ja) * 2000-09-26 2003-05-06 エヌイーシーマイクロシステム株式会社 Ｄｌｌ回路
US7027548B1 (en) * 2001-05-30 2006-04-11 Alliance Semiconductor Corporation Delay settings for a wide-range, high-precision delay-locked loop and a delay locked loop implementation using these settings
TWI234554B (en) * 2001-08-16 2005-06-21 Broptics Technology Inc Process for preparation of zirconium tungstate ceramic body, zirconium tungstate ceramic body prepared thereby, and fiber bragg grating temperature compensated device
KR100424180B1 (ko) 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
US6917228B2 (en) * 2002-06-06 2005-07-12 Micron Technology, Inc. Delay locked loop circuit with time delay quantifier and control
KR100469786B1 (ko) 2002-06-24 2005-02-02 위니아만도 주식회사 김치저장고의 효율증대를 위한 증발관 설치구조
KR100871205B1 (ko) * 2002-07-23 2008-12-01 엘지노텔 주식회사 다중 클럭 위상 결정 시스템
US6836153B2 (en) * 2003-02-04 2004-12-28 Cray, Inc. Systems and methods for phase detector circuit with reduced offset
KR100578232B1 (ko) 2003-10-30 2006-05-12 주식회사 하이닉스반도체 지연 고정 루프
KR100632368B1 (ko) * 2004-11-23 2006-10-09 삼성전자주식회사 락킹속도가 향상되는 내부클락발생회로와 이에 포함되는아날로그 싱크로너스 미러 딜레이
US7479814B1 (en) * 2005-06-29 2009-01-20 Xilinx, Inc. Circuit for digital frequency synthesis in an integrated circuit
KR100954117B1 (ko) * 2006-02-22 2010-04-23 주식회사 하이닉스반도체 지연 고정 루프 장치
KR100776903B1 (ko) 2006-04-24 2007-11-19 주식회사 하이닉스반도체 지연 고정 루프
KR20080002027A (ko) 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100853462B1 (ko) * 2006-08-31 2008-08-21 주식회사 하이닉스반도체 반도체 메모리 장치
US8081021B2 (en) * 2006-09-29 2011-12-20 Hynix Semiconductor Inc. Delay locked loop
KR100971428B1 (ko) * 2007-12-26 2010-07-21 주식회사 하이닉스반도체 듀티 보정 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8400196B2 (en) 2010-05-31 2013-03-19 SK Hynix Inc. Phase correction circuit for multi-phase signals with skew detection

Also Published As

Publication number Publication date
US7944260B2 (en) 2011-05-17
TWI469156B (zh) 2015-01-11
KR100930415B1 (ko) 2009-12-08
TW200947464A (en) 2009-11-16
US20090278580A1 (en) 2009-11-12

Similar Documents

Publication Publication Date Title
KR100930415B1 (ko) 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치
KR101013444B1 (ko) 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
KR100962026B1 (ko) 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
US10284186B2 (en) Apparatuses and methods for phase interpolating clock signals and for providing duty cycle corrected clock signals
US7227809B2 (en) Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
US7027336B2 (en) Semiconductor memory device for controlling output timing of data depending on frequency variation
KR100305546B1 (ko) 반도체장치,반도체시스템및디지탈지연회로
KR100701423B1 (ko) 듀티 보정 장치
JP4868353B2 (ja) 遅延固定ループ
US9077350B2 (en) Delay-locked loop circuit and method of controlling the same
US7570542B2 (en) Circuit and method for generating data output control signal for semiconductor integrated circuit
US20100052739A1 (en) Device and control method of device
TWI405213B (zh) 半導體記憶體設備
US8531897B2 (en) Delay control circuit and semiconductor memory device including the same
JP5600049B2 (ja) 半導体装置
KR101989393B1 (ko) 반도체 장치의 도메인 크로싱 회로
KR101062741B1 (ko) Ｄｌｌ 회로 및 그 제어 방법
US6977848B2 (en) Data output control circuit
KR100857450B1 (ko) 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및방법
US20100117689A1 (en) Clock buffer circuit of semiconductor device configured to generate an internal clock signal
US20090115486A1 (en) Apparatus and method for generating multi-phase clocks
US8081538B2 (en) Semiconductor memory device and driving method thereof
JP2016012204A (ja) 半導体装置
KR101782921B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR100951669B1 (ko) 반도체 메모리 장치의 출력 인에이블 신호 생성 회로 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee