JP3388131B2 - Ｄｌｌ回路を有する半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から入力され
る信号に対して所定の正確な位相で出力を行う半導体装
置に関し、特に周囲温度や電源電圧の変動にかかわらず
外部クロックに対して常に所定の位相で信号が出力され
るシンクロナス半導体メモリに関する。

【０００２】

【従来の技術】通常、半導体集積回路（ＬＳＩ）では、
外部から信号が入力され、入力信号に応じた処理動作が
行われて出力信号が出力される。従って、外部入力信号
に対して、どのようなタイミングで出力信号が得られる
かが重要であり、汎用のＬＳＩでは仕様でこのタイミン
グが定められているのが一般的である。例えば、ダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）で
は、アドレス信号の最大周波数などと共に、アドレス信
号の変化エッジからデータが出力されるタイミングや、
データを書き込むためのデータセットアップ時間が規定
されている。

【０００３】近年、コンピュータ・システムにおけるＣ
ＰＵのクロックの高速化、或いは、他の様々な電子回路
の処理速度の高速化に伴って、インターフェース部分も
高速化する必要に迫られている。例えば、クロックが１
００ＭＨｚ以上のＣＰＵも出現しているが、主記憶とし
て広く使用されるＤＲＡＭのアクセス速度やデータ転送
速度は１桁小さい動作速度である。そこで、１００ＭＨ
ｚ以上でのデータ転送速度を可能にするシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）などの新しいＤＲＡＭの方式が各
種提案されている。

【０００４】ＳＤＲＡＭは、外部から入力される高速の
クロックに同期してデータの入出力を行うもので、内部
には複数ビットのデータを並行して入出力できる複数の
ユニットを有し、外部とのインターフェースはこの複数
ビットのデータをシリアルデータに変換して行うことに
より外部とのインターフェースを高速化する方式と、内
部での動作をパイプライン化し、各パイプの動作を並行
して行うことにより高速化する方式がある。以下、パイ
プライン方式のＤＲＡＭを例として説明を行う。

【０００５】図１は、パイプライン方式のシンクロナス
ＤＲＡＭ（以下、単にＳＤＲＡＭと称する。）の一例で
ある、１６Ｍ・２バンク・８ビット幅のＳＤＲＡＭのブ
ロック構成図である。ＳＤＲＡＭは、汎用ＤＲＡＭのＤ
ＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッフ
ァ１０１、コマンドデコーダ１０２、アドレスバッファ
／レジスタ＆バンクアドレスセレクト（以下、単にアド
レスバッファ）１０３、Ｉ／Ｏデータバッファ／レジス
タ１０４、制御信号ラッチ１０５ａ、１０５ｂ、モード
レジスタ１０６、コラムアドレスカウンタ１０７ａ、１
０７ｂを有している。／ＣＳ、／ＲＡＳ、／ＣＡＳ、／
ＷＥ端子は、従来の動作と異なり、その組み合わせで各
種コマンドを入力することによって動作モードが決定さ
れるようになっている。各種コマンドは、コマンドデコ
ーダで解読されて、動作モードに応じて各回路を制御す
ることになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／
ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入
力されて次のコマンドが入力されるまで、その状態がラ
ッチされる。

【０００６】一方、アドレス信号はアドレスバッファ１
０３で増幅されて各バンクのロードアドレスとして使用
される他、コラムアドレスカウンタ１０７ａ、１０７ｂ
の初期値として使用される。ＤＲＡＭコア１０８ａ、１
０８ｂから読み出された信号は、Ｉ／Ｏデータバッファ
／レジスタ１０４で増幅されて外部から入力される外部
クロックＣＬＫの立ち上がりに同期して出力される。入
力についても同様の動作が行われ、Ｉ／Ｏデータバッフ
ァ／レジスタ１０４に入力されたデータが書き込まれ
る。

【０００７】図２は、一般的なＳＤＲＡＭの読み取り
（リード）動作のタイミングを示す図である。外部クロ
ックＣＬＫは、このＳＤＲＡＭが使用されるシステムか
ら供給される信号であり、このＣＬＫの立ち上がりに同
期して、各種コマンド、アドレス信号、入力データを取
込み、又は出力データを出力するように動作する。

【０００８】いま、このＳＤＲＡＭからデータを読み出
す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、
／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コ
マンドをコマンド端子に入力し、アドレス端子にはロー
アドレス信号を入力する。このコマンド、ローアドレス
が入力されると、ＳＤＲＡＭは活性状態になり、ローア
ドレスに応じたワード線を選択して、ワード線上のセル
情報をビット線に出力し、センスアンプで増幅する。

【０００９】一方、このようなローアドレスに関係した
部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒ
ｅａｄ）とコラムアドレスを入力する。コラムアドレス
に従って、選択されたセンスアンプデータをデータバス
線に出力し、データバスアンプで増幅し、出力バッファ
でさらに増幅して出力端子（ＤＱ）にデータが出力され
る。これら一連の動作は汎用ＤＲＡＭとまったく同じ動
作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係
する回路がパイプライン動作するようになっており、リ
ードデータは毎サイクル連続して出力されることにな
る。これにより、データ転送周期は外部クロックの周期
になる。

【００１０】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもＣＬＫの立ち上がり時点を基準にして定義
される。図２において、ｔＲＡＣはローアドレスアクセ
ス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡ
Ｃはクロックアクセス時間を示している。このＳＤＲＡ
Ｍを高速メモリシステムで使用する場合、コマンドを入
力してから最初にデータが得られるまでの時間であるｔ
ＲＡＣやｔＣＡＣも重要であるが、データの転送速度を
高める上では、クロックアクセス時間ｔＡＣも重要であ
る。

【００１１】図３は、ＳＤＲＡＭにおけるパイプライン
動作を説明するためのブロック図で、一例としてパイプ
が３段設けられている場合を示している。ＳＤＲＡＭで
のコラムアドレスに関係する処理回路は処理の流れに沿
って複数段に分割されてあり、分割された各段の回路を
パイプと呼んでいる。クロックバッファ１０１では、Ｃ
ＬＫから各パイプに供給する内部クロック信号が生成さ
れ、各パイプは供給された内部クロック信号に従って制
御される。各パイプの間にはパイプ間の信号の伝達タイ
ミングを制御するスイッチが設けられており、これらの
スイッチも、クロックバッファ１０１で生成された内部
クロック信号により制御される。

【００１２】この例において、パイプ−１では、コラム
アドレスバッファ１１６でアドレス信号を増幅してコラ
ムデコーダ１１８にアドレス信号を送り、コラムデコー
ダ１１８で選択されたアドレス番地に相当するセンスア
ンプ回路１１７の情報をデータバスに出力し、データバ
スの情報をデータバスアンプ１１９で増幅するまで行わ
れる。パイプ−２はデータバス制御回路１２０のみで、
パイプ−３はＩ／Ｏバッファ１０４のみで構成されると
した。いずれのパイプ内の回路もクロックサイクル時間
内で動作完了するならば、パイプとパイプとの間にある
スイッチをＣＬＫに同期して開閉することで、リレー式
にデータを送り出すことができる。これにより、各パイ
プでの処理は並行に行われることになり、出力端子には
ＣＬＫに同期して連続的にデータが出力されることにな
る。

【００１３】図４は、図１から図３で説明した従来のＳ
ＤＲＡＭを高速メモリシステムで使用した場合の問題点
を説明する図である。図４において、ｔＡＣはシステム
クロックＣＬＫからのクロックアクセス時間を、ｔＯＨ
は前のサイクル又は次のサイクルへの出力データ保持時
間を示している。ｔＡＣとｔＯＨは全く同一のパスで決
定されるが、ＳＤＲＡＭの特性のバラツキ、温度依存
性、電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一
致せず、ある幅を持ってしまう。この幅に相当する時間
はデータが不確定な時間で、どのようなデータが出力さ
れるか分からない時間を意味し、メモリシステムでは使
用できない時間、いわゆるデッドバンドになっている。
いいかえれば、ｔＯＨは電圧や温度などの条件によって
もっとも高速な動作状態になった時のパスの遅延時間
で、ｔＡＣはもっとも低速な動作状態でのパスの遅延時
間といえる。ｔＡＣとｔＯＨに差がなければデータが不
確定な時間が減少するわけで、できるだけｔＡＣとｔＯ
Ｈに差がないことが望ましい。その他、図示していない
が、このデッドバンドにはボード上の配線遅延時間、バ
ラツキも含まれる。

【００１４】一方、ＳＤＲＡＭの出力をシステム側で取
り込む（受け取る）には、セットアップ時間（ｔＳ
Ｉ）、ホールド時間（ｔＨＩ）が必要で、この時間はメ
モリ出力のデータが確定している時間以内である必要が
ある。その時間は、図から（ｔＣＬＫ＋ｔＯＨ−ｔＡ
Ｃ）となる。例えば、１００ＭＨｚで動作するシステム
を考えると、サイクル時間（ｔＣＬＫ）は１０ｎｓ、メ
モリアクセス時間（ｔＡＣ）は６ｎｓ、ホールド時間は
３ｎｓとすると、差引き７ｎｓがシステム側で使用でき
る時間になる。通常の入力回路を使用したシステムでの
受取側ロジックのセットアップ時間、ホールド時間の合
計（ｔＳＩ＋ｔＨＩ）は３ｎｓであり、残り４ｎｓがボ
ード上での信号遅延、ＤＱ端子間のバラツキ等のシステ
ム余裕時間になる。ボード上での信号伝搬時間などを考
えると、この値はシステムにとって非常に厳しい値とい
える。更に高速のシステムになれば益々厳しいタイミン
グ調整が必要になるのはいうまでもない。そのため、図
４に示したデータの不確定時間をできるだけ小さくする
ことが重要になってきた。

【００１５】データの不確定時間を短くするには、特性
のバラツキ、温度変化、電源電圧の変化があっても、常
にデータが外部クロックＣＬＫに対して所定の位相で出
力される、すなわちクロックアクセス時間ｔＡＣが常に
一定であればよい。例えば、データの出力が外部クロッ
クＣＬＫの立ち上がりに同期して行われることが望まし
ければ、クロックアクセス時間ｔＡＣが常にゼロであれ
ばよい。

【００１６】以上、シンクロナスＤＲＡＭを例として外
部から入力される信号に同期して出力信号が出力される
必要性について説明したが、これはシンクロナスＤＲＡ
Ｍに限らず、多くの半導体装置に共通していえることで
ある。半導体装置の内部については、各半導体装置で所
望の動作が行えるように各種の対策をとることが可能で
あるが、各半導体装置の内部での処理結果を出力する場
合には、他の半導体装置との関係を規定する必要があ
り、出力のタイミングを一定にすることが重要である。
本発明は、半導体装置において、外部のクロックに対し
て出力のタイミングを一定にする技術に関係する。

【００１７】図５は、従来例における出力のクロックに
対する位相関係を説明する図であり、（１）はＣＬＫ端
子１１より入力される外部信号ＣＬＫからデータＤＱ端
子１２に出力するまでの信号経路（パス）を表し、
（２）は（１）の回路構成における動作タイミングを示
すタイムチャートである。例えば、図３の構成における
クロック信号ＣＬＫの入力端子１１０、クロックバッフ
ァ１０１、クロックバッファ１０１からＩ／Ｏデータバ
ッファ１０４、Ｉ／Ｏデータバッファ１０４、及びデー
タＤＱの出力端子１１２は、それぞれ図５の（１）のＣ
ＬＫ端子１１、入力回路１３、配線１６、出力回路１
４、及びＤＱ端子１２に相当する。このようなパスにお
いては、ＣＬＫ端子１１に入力された外部信号ＣＬＫ
は、入力回路１３や配線１６により遅延され、ｃｌｋｉ
ｚとして出力回路１４に入力される。このｃｌｋｉｚに
応じて出力回路１４での出力動作が行われ、ＤＱ端子に
現れる出力ＤＱは、ｃｌｋｉｚから遅延して出力され
る。すなわち、出力ＤＱは外部信号ＣＬＫに対して、図
示のような遅延で出力される。上記のように、この遅延
が、ｔＡＣとｔＯＨに関係し、半導体装置の製造バラツ
キや、温度や電源電圧などの環境条件によって変化し、
それが高速化の上での障害になっていた。

【００１８】このような問題を解決するために、半導体
装置に外部信号ＣＬＫと出力ＤＱの位相関係を常時監視
する回路を設け、所定の位相関係になるように外部信号
ＣＬＫの遅延量を調整するディレイ・ロックド・ループ
（ＤＬＬ）と呼ばれる技術が使用されるようになってい
る。本出願人は、特願平８−２１３８８２号及び特願平
８−３３９９８８号で、ＤＬＬ技術を使用した出力タイ
ミング制御回路及びそれを使用したＳＤＲＡＭを開示し
ている。

【００１９】図６は、出力タイミング制御回路を有する
ＳＤＲＡＭの動作図であり、図７は出力タイミング制御
回路のブロック構成図であり、図８は出力タイミング制
御回路の動作を示すタイムチャートである。図６に示す
ように、このＳＤＲＡＭでは、クロックバッファ１０１
に出力タイミング制御回路１２２が設けられており、出
力回路１４からＤＱ端子１２に出力されるデータのＣＬ
Ｋ端子１１に入力される外部信号ＣＬＫに対する位相を
常時監視して、一定の位相になるようにフィードバック
制御する。

【００２０】出力タイミング制御回路は、図７に示すよ
うに、ＣＬＫ端子１１に入力される外部ＣＬＫ信号を取
り込んで信号ｃｌｋｚを出力する入力回路１３と、ＤＱ
端子１２にデータを出力する出力回路１４の間にクロッ
ク制御部（ＤＬＬ回路）３０が設けられており、出力回
路１４に供給するクロック信号、すなわち出力タイミン
グ制御信号ｃｌｋｉｚの位相を調整できるようになって
いる。ＤＬＬ回路３０には入力回路１３から供給される
信号ｃｌｋｚを遅延させるディレイ回路３１が設けられ
ており、ディレイ回路３１の遅延量はディレイ制御回路
３３により変化させられるようになっている。調整を行
うためにはデータ出力ＤＱの外部ＣＬＫ信号に対する位
相を検出する必要があるが、データ出力ＤＱはランダム
に変化するのでそれを位相判定に使用するのは難しい。
そこで、出力回路１４がデータＤ−ＤＱの出力を行うの
と同じタイミングでダミーデータｄ−ｄｑを出力するダ
ミー出力パスを設け、ダミーデータと外部クロック信号
ＣＬＫの位相を比較する。実際には、外部クロック信号
ＣＬＫと直接位相比較することはできないので、入力回
路１３の出力ｃｌｋｚと位相比較するため、入力回路１
３を同等のダミー入力回路３４を設け、ダミーデータｄ
−ｄｑをそこに入力して、ダミー入力回路３４の出力ｄ
−ｃｌｋｚとｃｌｋｚの位相を比較している。ダミー出
力パスは、データＤ−ＤＱと同じタイミングの信号であ
り必要があり、ＤＬＬ回路３０から出力回路１４までの
配線１６と同等の遅延を生じるダミー配線３６と、出力
回路１４と同等でダミーデータを出力するダミー出力回
路３７と、ダミー負荷３８で構成される。ＤＬＬ回路３
０には、入力回路の出力する信号ｃｌｋｚとダミー入力
回路３４の出力する信号ｄ−ｃｌｋｚを比較する位相比
較回路３２が設けられており、ｄ−ｃｌｋｚがｃｌｋｚ
に対して所定の位相より進んでいるか遅れているかを判
定する。ディレイ制御回路３３は、この判定結果に基づ
いて、ｄ−ｃｌｋｚがｃｌｋｚに対して所定の位相にな
るまでディレイ回路３１の遅延量を増加又は減少させ、
ｄ−ｃｌｋｚがｃｌｋｚに対して所定の位相になった後
はその状態を維持する。

【００２１】このように、出力タイミング制御回路で
は、正規の信号経路（パス）と同等のダミーパスを設
け、そこで発生されるダミー信号と外部クロック信号と
の位相を比較している。図７に示した出力タイミング制
御回路は一例であり、他にも各種の変形例が可能であ
る。本発明は、このような変形例のいずれにも適用可能
であるが、ここでは、図７に示した構成を例として説明
を行う。

【００２２】図８は、データ出力ＤＱが外部クロック信
号ＣＬＫの立ち上がりに同期して変化するようにタイミ
ング調整する場合の例を示す。図８に示すように、入力
回路の出力ｃｌｋｚは外部クロック信号ＣＬＫに対して
遅延している。ｃｌｋｚは、ディレイ回路３１で遅延さ
れてｃｌｋｉｚ及びｄ−ｃｌｋｉｚとして出力された
後、信号配線とダミー信号配線３６で遅延されて出力回
路１４とダミー出力部３７に入力される。出力回路１４
とダミー出力回路３７では、これに応じてデータ出力Ｄ
Ｑとダミー出力ｄ−ｄｑを出力する。ダミー出力ｄ−ｄ
ｑは、ダミー入力回路３４で遅延され、位相比較回路３
２に信号ｄ−ｃｌｋｚとして入力される。調整が完了し
ていない最初の段階では、ｃｌｋｉｚ、ｄ−ｃｌｋｉ
ｚ、ＤＱ、ｄ−ｄｑ、及びｄ−ｃｌｋｚは、ぞれぞれｃ
ｌｋｉｚ’、ｄ−ｃｌｋｉｚ’、ＤＱ’、ｄ−ｄｑ’、
及びｄ−ｃｌｋｚ’として出力されるものとする。位相
比較回路３２ではｃｌｋｚとｄ−ｃｌｋｚ’を比較する
が、ここで、図示のようにｃｌｋｚがｄ−ｃｌｋｚ’に
対してｔｐだけ位相が進んでいたとする。この時、Ｄ
Ｑ’もＣＬＫに対してｔｐだけ位相が進んでいる。従っ
て、位相比較回路４２はｃｌｋｚがｄ−ｃｌｋｚ’より
位相が進んでいるとの判定し、それに応じてディレイ制
御回路３３は、ディレイ回路３１の遅延量を１段増加さ
せる。このような動作がｃｌｋｚとｄ−ｃｌｋｚの位相
が一致するまで、すなわち、ディレイ回路３１の遅延量
がｔｐだけ増加するまで続けられる。遅延量がｔｐだけ
増加すると、ディレイ回路３１とから出力されるｃｌｋ
ｉｚとｄ−ｃｌｋｉｚは図示のようになり、それに応じ
て信号ＤＱとｄ−ｄｑは図示のようになる。従って、Ｄ
Ｑは外部クロック信号ＣＬＫの立ち上がりに同期して変
化するようになる。

【００２３】上記のようなＤＬＬ回路を使用した出力タ
イミング制御回路では、ＣＬＫ端子から入力回路、信号
配線、及び出力回路を経由してＤＱ端子に至るパスで生
じる遅延とクロック周期との差を、ディレイ回路で遅延
させることにより出力タイミングがＣＬＫに対して所定
の位相になるようにしている。この動作は、上記のパス
の途中で、クロック信号をパスで生じる遅延分早める動
作と考えることができ、そのように考えることで説明が
容易になるので、以下の説明では、この考えを利用す
る。

【００２４】図９は、このような考えで図７の回路の動
作を説明する図である。前述のように、いままでのＳＤ
ＲＡＭにおいては、ｔＡＣが外部ＣＬＫからデータ出力
ＤＱまでの論理段数と物理的距離によって決定されてい
た。図７でいえば、ＣＬＫ端子１１、入力回路１３、長
距離配線による内部信号の遅延、出力回路（データラッ
チ部）１４、ＤＱ端子といったパスの遅延がｔＡＣであ
った。これとまったく同一のパスをチップ内部に用意し
てやり、その時間を計測することでＳＤＲＡＭが動作し
ている時のｔＡＣを知ることが可能となる。このための
パスがダミーパスである。上記のパスでの遅延は、ダミ
ー用ディレイ回路の出力ｄ−ｃｌｋｉｚがダミー信号配
線３６、ダミー出力部３７、ダミー出力負荷３８、ダミ
ー入力回路３４を経てｄ−ｃｌｋｚとして出力されるま
でのパスの遅延であり、これが前述のｔＡＣに相当す
る。その時間をｔａとし、入力回路１３及びダミー入力
回路３４の遅延量をｔｂとする。ディレイ回路３１でこ
のｔａをｃｌｋｉｚから差し引く（実際には遅延させ
る。）、つまり早めることで、ＣＬＫと同時にＤＱ端子
にデータを出力することができるようになる。このよう
な動作を一般的にＤＬＬと読んでいる。なお、図９で
は、説明の便宜上データ出力ＤＱも外部クロック信号Ｃ
ＬＫと同じ周期で変化するものとし、ＤＱの立ち上がり
エッジがＣＬＫの立ち上がりエッジに一致するように制
御するものとしている。これは以下の図でも同じであ
る。

【００２５】ここで、一般的に使用されている入力回路
について簡単に説明する。図１０は、ＳＤＲＡＭで一般
的に使用されている入力回路の構成を示す回路図であ
る。この入力端子ＣＬＫは外部クロック信号ＣＬＫに接
続される。また、ｖｒｅｆという端子は、その入力レベ
ルの高低を判定するために用いられるリファレンスレベ
ルのことで、基本的にはＶＩＨとＶＩＬの中間電位に設
定される。但し、インバータのレシオ調整による入力初
段回路を用いた場合は、ｖｒｅｆというレベル信号を必
要とせず、そのインバータの反転電位自体がｖｒｅｆに
なる場合もある。出力端子ｃｌｋｚは外部クロック信号
ＣＬＫと同相のＣＭＯＳレベル化されたレベルを出力す
る。

【００２６】現在の半導体装置では、他の半導体素子と
の信号の互換性をとるため、複数のインターフェース規
格が決められている。ＳＤＲＡＭやＳＤＲＡＭと組み合
わされて使用される半導体装置では、"Low Voltage Tra
nsistor Transistor Logic(LVTTL)"と"Series Stub Ter
mination Logic(SSTL)" の２つの規格が一般的である。
ＬＶＴＴＬであると、ＶＩＨは２．０Ｖ、ＶＩＬは０．
８Ｖであり、ＳＳＴＬであれば、ＶＩＨはＶｒｅｆ＋
０．２Ｖ、ＶＩＬはＶｒｅｆ−０．２Ｖであり、その信
号の振幅がそれぞれにおいて異なることになる。このた
め、図１０に示した入力回路において、入力される信号
振幅が異なることによる特性差が生じてくる。

【００２７】図１１は、図１０の入力回路において、入
力される信号振幅が異なることによる特性差を示す図で
あり、（１）がＬＶＴＴＬの時の内部動作波形を、
（２）がＳＳＴＬの時の内部動作波形を示す。これから
分かるように、ＳＳＴＬの時でも、内部ではＬＶＴＴＬ
の時と同じ振幅の信号が出力され、入力される波形条件
によっては、この入力回路の応答性つまりスピードが異
なることになる。具体的に説明すると、この入力回路の
ゲインつまり増幅能力と応答性は一定であるため、小振
幅の波形をＣＭＯＳレベルに増幅するのと、もともとＣ
ＭＯＳレベルに近い大振幅の波形を増幅するのではその
応答性に差が出てくる。また、入力波形の傾きが急峻で
あればその応答性も速くなり、緩慢であれば遅くなる。
ここで、ＳＤＲＡＭのＡＣ仕様（スペック）は半(Half
-)VCCのポイントで計測されるため、上記の時間及び応
答性は１／２ＶＣＣのポイントで計測されたものであ
る。このような現象は、図１０の回路に限らず、一般的
な入力回路であれば生じる。

【００２８】

【発明が解決しようとする課題】ＳＤＲＡＭでは、上記
のＬＶＴＴＬとＳＳＴＬの２つの規格のいずれの信号入
力でも動作可能に作られる。ＳＤＲＡＭでは、ダミーパ
スのダミー出力負荷３８は、デバイスの外部に付加され
ると予想される負荷を考慮して決められる。すなわち、
出力インターフェースを考慮して構成されるものである
が、大抵の場合、その出力振幅は入力のＶＩＨとＶＩＬ
の差から比べると大きくなっている。すなわち、ダミー
出力ｄ−ｄｑは大振幅である。ＬＶＴＴＬの場合、ほと
んどのユーザは入力レベルにおいても出力振幅と同等に
大振幅で制御しているのが普通である。そのため、ＬＶ
ＴＴＬの場合には、ＣＬＫ端子から入力回路に入力され
る外部クロック信号ＣＬＫと、ダミー入力回路に入力さ
れるダミー出力ｄ−ｄｑの振幅は同じであり、問題は生
じない。

【００２９】ところが、ＳＳＴＬの場合には、ＣＬＫ端
子から入力回路に入力される外部クロック信号ＣＬＫは
ＳＳＴＬ規格の小振幅の信号であり、ダミー入力回路に
入力されるダミー出力ｄ−ｄｑは大振幅の信号である。
そのため、入力回路で、図１１に示したような特性差が
生じる。入力回路でこのような特性差が生じると、図７
の出力タイミング制御回路を使用しても出力タイミング
の位相に誤差が生じる。図１２を参照してこの誤差の発
生について説明する。

【００３０】外部クロック信号ＣＬＫが小振幅の信号と
すると、入力回路での応答が遅く、入力回路から出力さ
れる信号ｃｌｋｚはｔｘだけ遅れて出力される。このｃ
ｌｋｚはディレイ回路で遅延され、信号ｃｌｋｉｚ’及
びｄ−ｃｌｋｉｚ’として出力され、これに応じて出力
回路とダミー出力回路は大振幅のデータＤＱ’とダミー
データｄ−ｄｑ’を出力する。この時、データＤＱ’及
びｄ−ｄｑ’とＣＬＫの変化エッジは一致している。ダ
ミー入力回路はダミーデータｄ−ｄｑ’を受けて信号ｄ
−ｃｌｋｚ’を出力するが、ダミーデータｄ−ｄｑ’は
大振幅であるため、ｄ−ｄｑ’からのｄ−ｃｌｋｚ’の
遅延はｔｙである。そのため、位相比較回路で比較され
るｃｌｋｚとｄ−ｃｌｋｚ’の間には、ｔｑ＝ｔｘ−ｔ
ｙの位相差があり、ディレイ制御回路はこの差をなくす
ようにディレイ回路の遅延量を増加させる。図示のよう
に、ｃｌｋｚとｄ−ｃｌｋｚの位相差がゼロになると、
ｃｌｋｉｚはｃｌｋｉｚ’よりｔｑだけ遅れることにな
り、ＤＱはＣＬＫに対してｔｑだけ遅れた状態で安定す
る。このように、従来の出力タイミング制御回路では、
外部クロック信号ＣＬＫが小振幅の信号である場合に
は、データ出力ＤＱと外部クロック信号ＣＬＫの間に位
相誤差が生じる。

【００３１】図１３と図１４は、図１２で説明した、入
力信号の振幅の差によりデータ出力ＤＱと外部クロック
信号ＣＬＫの間に位相誤差が生じる現象を、図９の考え
方で説明する図である。図１３はＬＶＴＴＬの場合を示
し、図１４はＳＳＴＬの場合を示す。図１３に示すＬＶ
ＴＴＬの場合には、入力回路で生じる遅延とダミー入力
回路で生じる遅延ｔｂは等しいため、ｃｌｋｉｚをダミ
ーパスで計測した遅延量分を早くすればＣＬＫとＤＱの
位相は一致する。これに対して、図１４に示すＳＳＴＬ
の場合には、入力回路で生じる遅延ｔｂとダミー入力回
路で生じる遅延ｔｂ’が異なるため、ｃｌｋｉｚをダミ
ーパスで計測した遅延量分を早くしても、ＣＬＫとＤＱ
の位相に差が生じる。

【００３２】本発明は、このような問題を解決するため
のもので、振幅の異なる信号が入力されても外部信号Ｃ
ＬＫとデータ出力ＤＱの位相が常に一定であるＤＬＬ回
路を有する半導体装置の実現を目的とする。

【００３３】

【課題を解決するための手段】図１５は、本発明のＤＬ
Ｌ回路を有する半導体装置の基本構成を示す図である。
図１５に示すように、本発明のＤＬＬ回路を有する半導
体装置は、従来の構成に加えて、ダミー入力回路３４に
入力されるダミーデータｄ−ｄｑの波形を、外部信号Ｃ
ＬＫの波形と同じ信号に変換するダミー入力波形変換回
路３９を設けることにより、ダミーデータ信号と外部信
号の波形が一致するようにして、２つの信号の波形が異
なることによる位相差の発生を防ぐことを特徴とする。
前述のように、ＤＬＬ回路を含む出力タイミング制御回
路には、各種の変形例が可能であり、本発明はいずれの
変形例にも適用可能である。例えば、ダミー出力回路及
びダミー入力回路を設けず、出力信号ＤＱと外部信号Ｃ
ＬＫの比較を行うことも可能である。

【００３４】すなわち、本発明のＤＬＬ回路を有する半
導体装置は、入力端子１１から入力される外部信号ＣＬ
Ｋを取込む入力回路１３と、入力回路１３から出力され
る出力タイミング信号に応じて出力信号を出力端子に出
力する出力回路１４とを有する信号経路と、外部信号と
出力信号の位相を比較し、位相が所定値になるように、
出力タイミング信号を遅延させるＤＬＬ回路３０とを備
えるＤＬＬ回路を有する半導体装置において、出力信号
を外部信号と同じ振幅波形のダミー入力信号に変換する
ダミー入力波形変換回路３９を備えることを特徴とす
る。

【００３５】図１５に示すように、ＤＬＬ回路３０から
出力回路１４までの信号配線による遅延と同等の遅延を
生じるダミー信号配線３６と、出力回路と同等でダミー
信号配線３６を経た出力タイミング信号に応じてダミー
出力信号ｄ−ｄｑを出力するダミー出力回路３７、及び
ＤＱ端子１２に接続される外部負荷と同等のダミー負荷
３８で構成されるダミー出力パスを設けて、出力信号と
同じタイミングで変化するダミー出力信号が出力される
ようにし、ダミー出力信号をダミー入力波形変換回路３
９に入力するようにしてもよい。更に、入力回路と同等
でダミー入力波形変換回路３９の出力を取り込んでダミ
ータイミング信号を出力するダミー入力回路３４を設
け、ＤＬＬ回路３０は入力回路１３の出力ｃｌｋｚとダ
ミー入力回路３４の出力ｄ−ｄｃｌｋｚの位相を比較す
るようにしてもよい。いずれにしろ、正規のパスと等価
なダミーパスを設け、等価な位置で比較する必要があ
る。

【００３６】図１６と図１７は、本発明のＤＬＬ回路を
有する半導体装置における動作を説明する図であり、図
１６は大振幅のＬＶＴＴＬ時の動作を、図１７は小振幅
のＳＳＴＬ時の動作を示す。図１６に示すように、ＬＶ
ＴＴＬ時には、ダミー出力信号ｄ−ｄｑは大振幅であ
り、ダミー入力波形変換回路３９でも同様の大振幅の信
号ｄ−ｃｌｋに変換される。この時、ダミー入力波形変
換回路３９での遅延はほとんど無視できる量である。外
部信号ＣＬＫとｄ−ｃｌｋはともに大振幅の信号であ
り、入力回路１３とダミー入力回路３４は同等の回路で
あり、ダミー入力回路３４での遅延時間ｔｂ’は入力回
路１３での遅延時間ｔｂと等しい。従って、ＤＬＬ回路
３０で外部信号ＣＬＫをダミーパスでの遅延時間ｔａ分
だけ早めれば、出力信号ＤＱの位相は外部信号ＣＬＫの
位相に一致する。

【００３７】図１７に示すように、ＳＳＴＬ時には、ダ
ミー出力信号ｄ−ｄｑは大振幅であり、ダミー入力波形
変換回路３９で小振幅の信号ｄ−ｃｌｋに変換される。
この時も、ダミー入力波形変換回路３９での遅延はほと
んど無視できる量である。この変換により、外部信号Ｃ
ＬＫとｄ−ｃｌｋはともに小振幅の信号になり、入力回
路１３とダミー入力回路３４は同等の回路であり、ダミ
ー入力回路３４での遅延時間ｔｂ’は入力回路１３での
遅延時間ｔｂと等しい。従って、ＤＬＬ回路３０で外部
信号ＣＬＫをダミーパスでの遅延時間ｔａ分だけ早めれ
ば、出力信号ＤＱの位相は外部信号ＣＬＫの位相に一致
する。

【００３８】ダミー入力波形変換回路は、例えば、外部
信号がＬＶＴＴＬ規格の大振幅の信号である時に、大振
幅の信号を出力する第１変換回路と、外部信号がＳＳＴ
Ｌ規格の小振幅の信号である時に、小振幅の信号を出力
する第２変換回路とを備えるように構成する。第１変換
回路と第２変換回路のいずれを活性化するかは、この半
導体装置の内部で生成されるインターフェース判定信号
に応じて行われるようにする。第１変換回路は、例え
ば、ＰチャンネルトランジスタとＮチャンネルトランジ
スタで構成されるトランスファーゲートであり、その場
合にはトランスファーゲートの一方に出力信号が入力さ
れ、他方からダミー入力信号が出力される。また、第２
変換回路は、直列に接続されたＰチャンネルトランジス
タとＮチャンネルトランジスタで構成され、一方に出力
信号が入力され、他方からダミー入力信号が出力され
る。その場合、第２変換回路を構成するＰチャンネルト
ランジスタとＮチャンネルトランジスタのゲートレベル
を調整するレベル調整回路を設けることにより、各種の
レベルの外部信号に対応できるようになる。レベル調整
回路は、第２変換回路のＰチャンネルトランジスタのゲ
ートに｜ＶＩＬ｜−｜Ｐチャンネルの閾値（Ｐｃｈ−Ｖ
ｔｈ）｜以下の電位を、Ｎチャンネルトランジスタのゲ
ートに｜ＶＩＨ｜−｜Ｎチャンネルの閾値（Ｎｃｈ−Ｖ
ｔｈ）｜以上の電位を供給する。

【００３９】どのような外部信号が入力されるか分から
ない場合には、外部信号の振幅又は傾きを検出して、外
部信号が大振幅の信号であるか小振幅の信号であるかを
判定する入力波形検出回路を設け、判定結果に基づいて
第１変換回路と第２変換回路のいずれかを自動的に活性
化することが望ましい。入力波形検出回路は、少なくと
も２つ以上のリファレンスレベルを有することが望まし
い。入力波形検出回路は、例えば、入力される外部信号
の「高」側のレベルの検出結果をラッチするための第１
のラッチを少なくとも１つ以上有する高電位側ラッチ回
路部と、入力される前記外部信号の「低」側のレベルの
検出結果をラッチするための第２のラッチを少なくとも
１つ以上有する低電位側ラッチ回路部で構成され、高電
位側ラッチ回路部でのラッチ動作のタイミングを調整す
る調整用ラッチタイミング制御回路、及び低電位側ラッ
チ回路部でのラッチ動作のタイミングを調整する調整用
ラッチタイミング制御回路を備えることが望ましい。調
整用ラッチタイミング制御回路は、外部信号に同期した
信号に応じて動作し、外部信号の立ち上がりエッジから
生成される第１のパルス信号と、外部信号の立ち下がり
エッジから生成される第２のパルス信号とを出力し、高
電位側ラッチ回路部は第１のパルス信号同期してラッチ
動作を行い、低電位側ラッチ回路部は第２のパルス信号
同期してラッチ動作を行う。

【００４０】

【発明の実施の形態】以下、本発明の実施例について説
明するが、図１５に示したように、本発明は、従来の構
成に加えて、ダミー入力回路に入力されるダミーデータ
の波形を、外部信号ＣＬＫの波形と同じ信号に変換する
ダミー入力波形変換回路を設けた点が特徴であり、それ
以外の部分については従来の構成がそのまま使用できる
ので、ここではダミー入力波形変換回路の部分について
のみ説明する。なお、前述のように、ＤＬＬ回路を含む
出力タイミング制御回路には、各種の変形例が可能であ
り、本発明はいずれの変形例にも適用可能であるが、こ
こでは、図１５に示した構成に本発明を適用した実施例
を説明する。

【００４１】図１８は、第１実施例のダミー入力波形変
換回路の構成を示す図であり、（１）は基本構成を示す
ブロック図であり、（２）は回路図である。図１８の
（１）に示すように、このダミー入力波形変換回路は、
ＬＶＴＴＬ変換部５０１とＳＳＴＬ変換部５０２とを有
する。ＬＶＴＴＬ変換部５０１とＳＳＴＬ変換部５０２
は、共通に接続されたダミー出力端子ノードとダミー入
力端子ノードを有する。ダミー出力端子ノードにはダミ
ー出力回路３７がダミー負荷３８に出力するダミー出力
ｄ−ｄｑが入力され、ダミー入力端子ノードからは波形
変換されたダミー入力ｄ−ｃｌｋが出力され、ダミー入
力回路３４に入力される。ＬＶＴＴＬ変換部５０１とＳ
ＳＴＬ変換部５０２は、インターフェース判定信号ｌｖ
ｔｔｌｚによりいずれかが活性化され、ダミー出力ｄ−
ｄｑは活性化された方の回路で変換されダミー入力ｄ−
ｃｌｋが出力される。インターフェース判定信号ｌｖｔ
ｔｌｚは、チップをどのインターフェースの規格で動作
させるかを設定するチップ内に設けられた回路で生成さ
れる信号で、インターフェースがＬＶＴＴＬの時に「高
（Ｈ）」になり、ＳＳＴＬの時に「低（Ｌ）」になる。

【００４２】第１実施例の実際のダミー入力波形変換回
路は、図１８の（２）に示すように、ＬＶＴＴＬ変換部
５０１はＰチャンネルトランジスタｍ０１とＮチャンネ
ルトランジスタｍ０２を組み合わせたトランスファーゲ
ートで構成され、ＳＳＴＬ変換部５０２はＰチャンネル
トランジスタｍ０３とＮチャンネルトランジスタｍ０４
を直列に接続した回路で構成されている。ＬＶＴＴＬ変
換部５０１のＮチャンネルトランジスタｍ０２とＳＳＴ
Ｌ変換部５０２のＰチャンネルトランジスタｍ０３のゲ
ートにはインターフェース判定信号ｌｖｔｔｌｚが印加
され、ＬＶＴＴＬ変換部５０１のＰチャンネルトランジ
スタｍ０１とＳＳＴＬ変換部５０２のＮチャンネルトラ
ンジスタｍ０４のゲートにはインターフェース判定信号
ｌｖｔｔｌｚを反転した信号が印加される。

【００４３】図１９は、第１実施例におけるダミー入力
波形変換回路の動作を示す図である。ＬＶＴＴＬに設定
した時にはインターフェース判定信号ｌｖｔｔｌｚは
「Ｈ」であり、ｍ０１とｍ０２がオン状態になり、ｍ０
３とｍ０４がオフ状態になる。従って、ｍ０１とｍ０２
を組み合わせたトランスファーゲートが通過状態にな
り、ｍ０３とｍ０４を直列に接続したパスは遮断状態に
なる。すなわちＬＶＴＴＬ変換部５０１が活性化された
状態になり、ＳＳＴＬ変換部５０２が非活性状態にな
る。従って、入力されるｄ−ｄｑはトランスファーゲー
トを通過してほぼそのままの波形でｄ−ｃｌｋとして出
力される。

【００４４】ＳＳＴＬに設定した時にはインターフェー
ス判定信号ｌｖｔｔｌｚは「Ｌ」であり、ｍ０１とｍ０
２がオフ状態になり、ｍ０３とｍ０４がオン状態にな
る。従って、ｍ０１とｍ０２を組み合わせたトランスフ
ァーゲートが遮断状態になり、ｍ０３とｍ０４を直列に
接続したパスは通過状態になる。すなわちＬＶＴＴＬ変
換部５０１が非活性状態になり、ＳＳＴＬ変換部５０２
が活性状態になる。ｍ０３とｍ０４がオン状態であるの
で、ｄ−ｄｑのレベルがｍ０３を通過した点での信号ｎ
０２はｍ０３のＰｃｈ−Ｖｔｈ分差し引いたレベルにな
り、更にｄ−ｃｌｋはｍ０４のＮｃｈ−Ｖｔｈ分差し引
いたレベルになる。これにより、入力回路に入力される
波形振幅が小さくなり、外部から入力される小振幅のＳ
ＳＴＬの信号の波形状態に近くなる。なお、図１８に示
す回路であれば、ＬＶＴＴＬ変換部５０１とＳＳＴＬ変
換部５０２における遅延はほとんど無視できる程度であ
る。

【００４５】一般に、入力回路の部分では、外部ピンに
つながる電極パッドからの静電気に対する耐圧を向上さ
せるため、図２８に示すようなＥＳＤ回路と呼ばれる回
路を電極パッド１１と入力回路１３の間に設けている。
図示のように、ＥＳＤ回路は論理段数を含まないが抵抗
ｒ１１及びｒ１２が信号経路に挿入されるため、これに
よる遅延が生じる。従って、この抵抗による遅延もダミ
ーパスで考慮する必要がある。ダミー入力回路３４にＥ
ＳＤ回路と同等の回路を設けることも考えられるが、ダ
ミー入力波形変換回路３９でＥＳＤ回路と同等の遅延を
生じるようにしてもよい。その場合には、図１８の
（２）の回路において、Ｐチャンネルトランジスタｍ０
１のオン抵抗値をｒｍ０１、Ｎチャンネルトランジスタ
ｍ０２のオン抵抗値をｒｍ０２、Ｐチャンネルトランジ
スタｍ０３のオン抵抗値をｒｍ０３、Ｎチャンネルトラ
ンジスタｍ０４のオン抵抗値をｒｍ０４とした場合、ｒ
ｍ０１×ｒｍ０２／（ｒｍ０１＋ｒｍ０２）及びｍ０３
＋ｍ０４を、それぞれＥＳＤ回路の抵抗値と等しくす
る。別の方法としては、図２９に示すように、ダミー入
力波形変換回路３９の抵抗値がＥＳＤ回路と同等の抵抗
値になるように、抵抗ｒ１３を設ける。以上のような構
成により、ＥＳＤ回路と同等の遅延を生じるので、タイ
ミング調整の精度を一層向上させることができる。

【００４６】図１８に示した第１実施例のダミー入力波
形変換回路では、ＳＳＴＬの時に作り出した入力波形が
Ｐｃｈ−ＶｔｈとＮｃｈ−Ｖｔｈにより決定されるた
め、任意の値に制御することはできない。使用される状
況によっては、これらの値で決定される以外の振幅に変
換する必要が生じることもあり、使用できる範囲が制限
されるという問題がある。第２実施例のダミー入力波形
変換回路ではこの問題を解決し、任意の振幅の信号に変
換できるようにする。

【００４７】図２０は、第２実施例のダミー入力波形変
換回路の構成を示す図であり、（１）は基本構成を示す
ブロック図であり、（２）は回路図である。また、図２
１は第２実施例のダミー入力波形変換回路の動作を示す
図である。図１８と比較して明らかなように、第２実施
例のダミー入力波形変換回路は、第１実施例のダミー入
力波形変換回路にｍ０３とｍ０４のゲート電位を制御す
るレベル調整部５０３を追加してＳＳＴＬ変換部５０２
の出力するｄ−ｃｌｋのレベルを制御できるようにして
いる。レベル調整部５０３は、直列に接続された抵抗ｒ
０１〜ｒ０３の抵抗分割による電圧降下によりＶＩＨと
ＶＩＬを発生させ、ｎ０３のゲートには｜ＶＩＬ｜−｜
Ｐｃｈ−Ｖｔｈ｜の電位を、ｎ０４のゲートには｜ＶＩ
Ｈ｜＋｜Ｎｃｈ−Ｖｔｈ｜の電位を与える。従って、ｄ
−ｃｌｋはＶＩＨとＶＩＬを振幅とする信号になる。レ
ベル調整部５０３の抵抗ｒ０１〜ｒ０３にはＮチャンネ
ルトランジスタｍ０５が接続されており、このｍ０５は
ＳＳＴＬ時にはオンで、レベル調整部５０３が活性状態
になり、上記のＶＩＨとＶＩＬを発生させるが、ＬＶＴ
ＴＬ時にはｍ０５はオフでレベル調整部５０３は非活性
状態になり、この部分に電流が流れるのを防止して消費
電力を低減する。

【００４８】第１及び第２実施例では、インターフェー
ス判定信号ｌｖｔｔｌｚにより、あらかじめＬＶＴＴＬ
変換部５０１とＳＳＴＬ変換部５０２のいずれを活性状
態にするかが定められていた。インターフェース判定信
号の設定は、半導体装置に入力される波形を予測して行
われるが、予測した波形でない信号が入力される場合も
あり得る。そのような場合には、出力信号が外部信号に
対して所定の位相にならないという問題が生じる。第３
実施例のダミー入力波形変換回路では、このような問題
が解決される。

【００４９】図２２は、第３実施例のダミー入力波形変
換回路の基本構成を示す図である。図２２に示すよう
に、このダミー入力波形変換回路は、第１実施例のダミ
ー入力波形変換回路５００に、外部信号ＣＬＫの波形振
幅を検出する入力波形検出回路５１０が設けられてい
る。なお、第１実施例のダミー入力波形変換回路５００
の代わりに図２０に示した第２実施例のダミー入力波形
変換回路を使用してもよい。入力波形検出回路５１０の
検出結果に基づいてダミー入力波形変換回路５００のＬ
ＶＴＴＬ変換部５０１とＳＳＴＬ変換部５０２のいずれ
かが活性状態になる。入力波形検出回路５１０は、外部
信号ＣＬＫが第１の所定レベルより高くなることがある
かを検出する高電位側検出部５１１と、外部信号ＣＬＫ
が第２の所定レベルより低くなることがあるかを検出す
る低電位側検出部５１２と、高電位側検出部５１１と低
電位側検出部５１２の検出結果をラッチタイミング制御
部５１４からの制御信号に応じてラッチするラッチ部５
３を有する。単にＬＶＴＴＬとＳＳＴＬを判別するだけ
であれば高電位側検出部５１１と低電位側検出部５１２
のいずれか一方のみでも判定は可能であるが、上下両方
を検出した方が検出精度が向上する。また、複数のレベ
ルと比較する検出回路を複数設ければより精度は向上す
るが、ここでは、上下２つのレベルと比較する例で説明
する。

【００５０】図２３は、第３実施例のダミー入力波形変
換回路の実際の回路構成を示す図である。高電位側検出
部５１１は、ＶＨｒｅｆをレファレンスレベルとするカ
レントミラー回路であり、低電位側検出部５１２はＶＬ
ｒｅｆをレファレンスレベルとするカレントミラー回路
である。ＶＨｒｅｆはＶＣＣより低く、Ｖｒｅｆより高
いレベルであり、ＶＬｒｅｆはＶＳＳより高く、Ｖｒｅ
ｆより低いレベルである。２つのカレントミラー回路の
出力は、インバータによりＣＭＯＳレベルまで増幅さ
れ、信号ｎ０１とｎ１１としてラッチ部５１３に出力さ
れる。信号ｃｌｋｍｚはＣＬＫに同期した信号であり、
ここではチップの他の部分で他の目的で生成されたｃｌ
ｋｍｚを使用するが、この部分で生成してもよい。ラッ
チタイミング制御部５１４は、ｃｌｋｍｚからラッチの
ためのパルスｎ１２とｎ２２を生成する。ラッチ部５１
３は、パルスｎ１２に応じて高電位側検出部５１１の出
力をラッチする第１のラッチ回路と、パルスｎ２２に応
じて低電位側検出部５１２の出力をラッチする第２のラ
ッチ回路とを有する。ＣＬＫが「Ｈ」の期間にパルスｎ
１２が「Ｌ」になると、信号ｎ１１が第１のラッチに取
り込まれ、信号ｎ１３として伝達される。同様に、ＣＬ
Ｋが「Ｌ」の期間にパルスｎ２２が「Ｈ」になると、信
号ｎ２１が第１のラッチに取り込まれ、信号ｎ２３とし
て伝達される。このラッチされた信号ｎ１３とｎ２３の
値により、ｄ−ｄｑ端子からのダミー出力波形をｄ−ｃ
ｌｋ端子のダミー入力波形へと変換し、伝達することが
可能になる。なお、ここでは高電位側検出部５１１と低
電位側検出部５１２としてカレントミラー回路を使用し
たが、この代わりにインバータのレシオより設定される
ものを使用することも、すなわちインバータの反転閾値
をリファレンスとすることも可能であり、その場合には
ＶＨｒｅｆとＶＬｒｅｆは必要ない。

【００５１】図２４から図２７は、図２３に示した第３
実施例の回路の動作を示すタイムチャートである。以
下、これらのタイムチャートを使用して第３実施例の回
路の動作を説明する。ＬＶＴＴＬ時には、図２４に示す
ように、ＣＬＫとしてＶＨｒｅｆとＶＬｒｅｆを越える
レベルの波形が入力される。ここではＬＶＴＴＬの場合
としているが、振幅の大きな信号が入力される場合であ
り、ＬＶＴＴＬ規格の信号でなくてもよい。この場合、
ＣＬＫのレベルは「Ｈ」側でＶＨｒｅｆを越えているの
で、ｎ１１としてはＣＬＫと同相で同期した信号が伝達
される。同様に、ＣＬＫのレベルは「Ｌ」側でＶＬｒｅ
ｆを越えているので、ｎ２１としてはＣＬＫと同相で同
期した信号が伝達される。ｃｌｋｍｚはＣＬＫに同期し
ており、ｃｌｋｍｚの「Ｈ」エッジからは「Ｌ」に変化
するｎ１２のパルスが生成され、ｃｌｋｍｚの「Ｌ」エ
ッジからは「Ｈ」に変化するｎ２２のパルスが生成され
る。従って、ｎ１２のパルスの期間には、ｎ１１は
「Ｈ」であり、ｎ１３は「Ｌ」になる。同様に、ｎ２２
のパルスの期間には、ｎ２１は「Ｌ」であり、ｎ２３は
「Ｈ」になる。従って、ｎ３１は「Ｈ」になり、ｍ０１
とｍ０２がオン、ｍ０３とｍ０４がオフとなる。これは
ＬＶＴＴＬ変換部５０１がオン状態で、ＳＳＴＬ変換部
５０２がオフであることを意味し、ｄ−ｄｑの波形はほ
ぼそのままｄ−ｃｌｋとして伝達され、大振幅の波形が
ダミー入力回路で伝達される。

【００５２】ＳＳＴＬ時には、図２５に示すように、Ｃ
ＬＫとしては、ＶＨｒｅｆとＶＬｒｅｆを共に越えない
レベルの波形が入力される。ここではＳＳＴＬの場合と
しているが、振幅の小さな信号が入力される場合であ
り、ＳＳＴＬ規格の信号でなくてもよい。この場合、Ｃ
ＬＫのレベルは「Ｈ」側でＶＨｒｅｆを越えないので、
ｎ１１はＣＬＫに関係なく常に「Ｌ」となる。同様に、
ＣＬＫのレベルは「Ｌ」側でもＶＬｒｅｆを下回ること
はないので、ｎ２１としてはＣＬＫに関係なく常に
「Ｈ」となる。従って、ｎ１３は「Ｈ」となり、ｎ２３
は「Ｌ」となり、ｎ３１は「Ｌ」となる。よって、ｍ０
１とｍ０２がオフ、ｍ０３とｍ０４がオンとなる。これ
はＬＶＴＴＬ変換部５０１がオフ状態で、ＳＳＴＬ変換
部５０２がオンであることを意味し、ｄ−ｄｑの波形は
ｍ０３とｍ０４によりＰｃｈ−ＶｔｈとＮｃｈ−Ｖｔｈ
分差し引かれた波形となってｄ−ｃｌｋとして伝達され
る。すなわち、小振幅の波形がダミー入力回路で伝達さ
れる。

【００５３】図２６は、外部信号ＣＬＫとして、ＶＨｒ
ｅｆは越えるがＶＬｒｅｆは下回らないレベルの波形が
入力された場合の動作を示す。ここではＳＳＴＬの変形
としてＳＳＴＬ−１として示しているがこれに限らず、
入力が中振幅で「Ｈ」側にずれている場合である。この
場合は、ＣＬＫはＶＨｒｅｆは越えるのでｎ１１にはＣ
ＬＫと同相で同期した波形が伝達される。しかし、
「Ｌ」側ではＶＬｒｅｆを下回ることはないので、ｎ２
１はＣＬＫに関係なく常に「Ｈ」である。従って、ｎ１
３は「Ｌ」となり、ｎ２３は「Ｌ」となり、ｎ３１は
「Ｈ」となり、ｍ０１がオン、ｍ０２がオフ、ｍ０３と
ｍ０４がオフとなる。そのため、信号はｍ０１のみを介
して伝達され、ｄ−ｄｑの波形から低電位側をＰｃｈ−
Ｖｔｈ分差し引いた波形となってｄ−ｃｌｋとして伝達
される。

【００５４】図２７は、外部信号ＣＬＫとして、ＶＬｒ
ｅｆは下回るがＶＨｒｅｆは越えないレベルの波形が入
力された場合の動作を示す。ここではＳＳＴＬの変形と
してＳＳＴＬ−２として示しているがこれに限らず、入
力が中振幅で「Ｌ」側にずれている場合である。この場
合は、ＣＬＫはＶＬｒｅｆは下回るのでｎ２１にはＣＬ
Ｋと同相で同期した波形が伝達される。しかし、「Ｈ」
側ではＶＨｒｅｆを越えることはないので、ｎ１１はＣ
ＬＫに関係なく常に「Ｌ」である。従って、ｎ１３は
「Ｈ」となり、ｎ２３は「Ｈ」となり、ｎ３１は「Ｈ」
となり、ｍ０１がオフ、ｍ０２がオン、ｍ０３とｍ０４
がオフとなる。そのため、信号はｍ０２のみを介して伝
達され、ｄ−ｄｑの波形から高電位側をＮｃｈ−Ｖｔｈ
分差し引いた波形となってｄ−ｃｌｋとして伝達され
る。

【００５５】以上のように、第３実施例では、入力され
た外部信号の振幅レベルを判定し、その判定結果に応じ
て振幅変換を行うため、入力信号とダミー入力回路に入
力されるダミー信号の振幅を確実に一致させることがで
きる。従って、外部信号の振幅にかかわらず出力が外部
信号に対して常に所定の位相になる。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
ＤＬＬ回路を使用して出力信号の外部入力信号に対する
位相を所定の位相にする半導体装置において、外部信号
の振幅波形が異なる場合も正確に所定の位相にすること
ができる。従って、このような半導体装置を使用するこ
とにより、高速動作可能な半導体システムが実現でき
る。

【図面の簡単な説明】

【図１】シンクロナス・ＤＲＡＭ（ＳＤＲＡＭ）の全体
構成を示すブロック図である。

【図２】ＳＤＲＡＭの基本的な動作を示すタイムチャー
トである。

【図３】パイプライン型のＳＤＲＡＭの基本的な動作図
である。

【図４】ＳＤＲＡＭのタイミング及び高速動作時の問題
を説明する図である。

【図５】従来例における出力のクロックに対する位相関
係を説明する図である。

【図６】パイプライン型のＳＤＲＡＭで出力タイミング
をクロックに対して所定の位相になるように制御する場
合の動作図である。

【図７】従来の出力タイミング制御回路の構成を示す図
である。

【図８】従来の出力タイミング制御回路の動作を示す図
である。

【図９】従来の出力タイミング制御回路の動作を説明す
る図である。

【図１０】入力回路の構成例を示す図である。

【図１１】入力回路におけてクロック振幅が異なる時の
動作を示す図である。

【図１２】従来の出力タイミング制御回路の問題点を説
明する図である。

【図１３】従来の出力タイミング制御回路の問題点を説
明する図である。

【図１４】従来の出力タイミング制御回路の問題点を説
明する図である。

【図１５】本発明の出力タイミング制御回路の基本構成
を示す図である。

【図１６】本発明の出力タイミング制御回路における動
作を示す図である。

【図１７】本発明の出力タイミング制御回路における動
作を示す図である。

【図１８】本発明の第１実施例のダミー入力波形変換回
路を示す図である。

【図１９】第１実施例のダミー入力波形変換回路におけ
る動作を示す図である。

【図２０】本発明の第２実施例のダミー入力波形変換回
路を示す図である。

【図２１】第２実施例のダミー入力波形変換回路におけ
る動作を示す図である。

【図２２】本発明の第３実施例のダミー入力波形変換回
路の基本構成を示す図である。

【図２３】第３実施例のダミー入力波形変換回路の回路
図である。

【図２４】第３実施例のダミー入力波形変換回路におけ
る動作を示す図である。

【図２５】第３実施例のダミー入力波形変換回路におけ
る動作を示す図である。

【図２６】第３実施例のダミー入力波形変換回路におけ
る動作を示す図である。

【図２７】第３実施例のダミー入力波形変換回路におけ
る動作を示す図である。

【図２８】電極パッドと入力回路の間に設けられる静電
気に対する耐圧を向上させるＥＳＤ回路の構成を示す図
である。

【図２９】第１実施例のダミー入力波形変換回路におい
て、ＥＳＤ回路と同等の遅延を生じさせるための変形例
を示す図である。

【符号の説明】

１１…外部信号入力端子（ＣＬＫ端子） １２…信号出力端子（ＤＱ端子） １３…入力回路 １４…出力回路 ３０…ＤＬＬ回路 ３１…ディレイ回路 ３２…位相比較回路 ３３…ディレイ制御回路 ３４…ダミー入力回路 ３６…ダミー信号配線 ３７…ダミー出力回路 ３８…ダミー負荷 ３９…ダミー入力波形変換回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−293789（ＪＰ，Ａ) 特開 平５−335906（ＪＰ，Ａ) 特開 平10−79663（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/00 - 7/14 H03K 5/00 - 5/26

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 外部クロックを受けるクロック入力回路
   と、 前記クロック入力回路に接続される入力を有し、該入力
   を位相比較回路の比較結果に基づいて遅延させて前記外
   部クロックに対して所定の位相を有するデータ出力タイ
   ミング信号を出力する遅延回路と、 前記データ出力タイミング信号に応じてデータを出力す
   るデータ出力回路と、 前記遅延回路に接続され前記データ出力回路における伝
   播遅延時間と等価な第１の伝播遅延時間を有するダミー
   出力回路と、 前記ダミー出力回路に接続される入力を有し、該入力の
   振幅を小さくして出力する振幅変換回路と、 前記振幅変換回路と並列に接続されたバイパス回路と、 前記振幅変換回路及び前記バイパス回路に接続され、前
   記クロック入力回路における伝播遅延時間と等価な第２
   の伝播遅延時間を有するダミークロック入力回路と、 前記クロック入力回路に接続される第１の入力ノード
   と、前記ダミークロック入力回路に接続される第２の入
   力ノードとを有し、前記第１と第２の入力ノードにおけ
   る信号の位相を比較する位相比較回路とを備え、 モード信号により前記振幅変換回路とバイパス回路の一
   方が選択される ことを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置であって、 前記振幅変換回路の前記出力信号の振幅は、前記外部ク
   ロックの振幅と同じである半導体装置。
3. 【請求項３】 請求項１に記載の半導体装置であって、 前記振幅変換回路は、前記ダミー出力回路と前記ダミー
   クロック入力回路の間に直列に接続されたｐチャンネル
   トランジスタとｎチャンネルトランジスタを備える半導
   体装置。
4. 【請求項４】 請求項３に記載の半導体装置であって、 前記ｐチャンネル及びｎチャンネルトランジスタにおけ
   るゲートレベルを制御するレベル調整回路を更に備える
   半導体装置。
5. 【請求項５】 請求項１に記載の半導体装置であって、前記外部クロックの振幅を検出して前記モード信号を出
   力する 入力波形検出回路を更に備える半導体装置。
6. 【請求項６】 請求項５に記載の半導体装置であって、 前記入力波形検出回路は、少なくとも２つの基準レベル
   を有する半導体装置。
7. 【請求項７】 請求項５に記載の半導体装置であって、 前記入力波形検出回路は、前記外部クロックの高レベル
   の検出結果をラッチする高電位ラッチユニットと、前記
   外部クロックの低レベルの検出結果をラッチする低電位
   ラッチユニットとを含む半導体装置。
8. 【請求項８】 請求項７に記載の半導体装置であって、 前記入力波形検出回路は、前記高電位ラッチユニット及
   び前記低電位ラッチユニットにより実行されるラッチ動
   作のタイミングを調整する調整ラッチタイミング制御回
   路を含む半導体装置。
9. 【請求項９】 請求項８に記載の半導体装置であって、 前記調整ラッチタイミング制御回路は、前記外部クロッ
   クに同期した信号に応答して動作する半導体装置。
10. 【請求項１０】 請求項１に記載の半導体装置であっ
    て、 前記振幅変換回路は、前記外部クロックを受ける入力パ
    ッドと前記クロック入力回路の間に配置されたＥＳＤ回
    路により生じる遅延と等価な遅延を生成する半導体装
    置。
11. 【請求項１１】 請求項１０に記載の半導体装置であっ
    て、 前記振幅変換回路は、直列に接続されたｐチャンネルト
    ランジスタとｎチャンネルトランジスタを含み、前記ｐ
    チャンネルトランジスタとｎチャンネルトランジスタの
    抵抗の合計は、前記ＥＳＤ回路における信号経路の抵抗
    に等価であるように設定される半導体装置。