JP2000059209A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000011084 recovery Methods 0.000 claims abstract description 153
- 239000000872 buffer Substances 0.000 claims description 98
- 230000001360 synchronised effect Effects 0.000 claims description 56
- 238000001514 detection method Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 11
- 230000001902 propagating effect Effects 0.000 claims description 9
- 230000000644 propagated effect Effects 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000010845 search algorithm Methods 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 41
- 230000000630 rising effect Effects 0.000 description 35
- 102100032216 Calcium and integrin-binding protein 1 Human genes 0.000 description 22
- 101710103933 Calcium and integrin-binding protein 1 Proteins 0.000 description 21
- 230000002441 reversible effect Effects 0.000 description 17
- 230000008859 change Effects 0.000 description 16
- 101001071233 Homo sapiens PHD finger protein 1 Proteins 0.000 description 12
- 101000612397 Homo sapiens Prenylcysteine oxidase 1 Proteins 0.000 description 12
- 102100036879 PHD finger protein 1 Human genes 0.000 description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 12
- 101001046974 Homo sapiens KAT8 regulatory NSL complex subunit 1 Proteins 0.000 description 11
- 101001108770 Homo sapiens Kinetochore-associated protein NSL1 homolog Proteins 0.000 description 11
- 102100021532 Kinetochore-associated protein NSL1 homolog Human genes 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 101100236700 Arabidopsis thaliana MCC1 gene Proteins 0.000 description 10
- 101100347958 Arabidopsis thaliana NAP1;1 gene Proteins 0.000 description 8
- 101100347962 Arabidopsis thaliana NAP1;2 gene Proteins 0.000 description 8
- 101001046964 Homo sapiens KAT8 regulatory NSL complex subunit 2 Proteins 0.000 description 8
- 102100022902 KAT8 regulatory NSL complex subunit 2 Human genes 0.000 description 8
- 101100243745 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ptb1 gene Proteins 0.000 description 8
- 201000003220 brachydactyly type E1 Diseases 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 8
- 101150046077 nfa1 gene Proteins 0.000 description 8
- 230000007704 transition Effects 0.000 description 8
- HJBWJAPEBGSQPR-UHFFFAOYSA-N DMCA Natural products COC1=CC=C(C=CC(O)=O)C=C1OC HJBWJAPEBGSQPR-UHFFFAOYSA-N 0.000 description 7
- 101100240651 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NMA1 gene Proteins 0.000 description 7
- 102100039160 Amiloride-sensitive amine oxidase [copper-containing] Human genes 0.000 description 6
- 102000012688 DDA1 Human genes 0.000 description 6
- 101710167313 Drebrin-like protein Proteins 0.000 description 6
- 101150044395 dda1 gene Proteins 0.000 description 6
- VWFDCDVWUZZPGT-GHLRWAQXSA-N (7s,9s)-9-acetyl-7-[(2r,3r,4r,5s,6s)-3-fluoro-4,5-dihydroxy-6-methyloxan-2-yl]oxy-6,9,11-trihydroxy-4-methoxy-8,10-dihydro-7h-tetracene-5,12-dione Chemical compound O([C@H]1C[C@@](O)(CC=2C(O)=C3C(=O)C=4C=CC=C(C=4C(=O)C3=C(O)C=21)OC)C(C)=O)[C@@H]1O[C@@H](C)[C@@H](O)[C@@H](O)[C@H]1F VWFDCDVWUZZPGT-GHLRWAQXSA-N 0.000 description 5
- 101100138677 Arabidopsis thaliana NPF8.1 gene Proteins 0.000 description 5
- 101001055253 Homo sapiens Indian hedgehog protein Proteins 0.000 description 5
- 102100026214 Indian hedgehog protein Human genes 0.000 description 5
- 101150059273 PTR1 gene Proteins 0.000 description 5
- 101100262635 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBR1 gene Proteins 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 201000003241 brachydactyly type A1 Diseases 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- WESJNFANGQJVKA-UHFFFAOYSA-M sodium;2,3-dichloro-2-methylpropanoate Chemical compound [Na+].ClCC(Cl)(C)C([O-])=O WESJNFANGQJVKA-UHFFFAOYSA-M 0.000 description 4
- 101000949825 Homo sapiens Meiotic recombination protein DMC1/LIM15 homolog Proteins 0.000 description 3
- 101001046894 Homo sapiens Protein HID1 Proteins 0.000 description 3
- 101000633786 Homo sapiens SLAM family member 6 Proteins 0.000 description 3
- 102100033073 Polypyrimidine tract-binding protein 1 Human genes 0.000 description 3
- 102100022877 Protein HID1 Human genes 0.000 description 3
- 102100029197 SLAM family member 6 Human genes 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 3
- MGKJFRPUFVNFPI-GPHNJDIKSA-N dcid Chemical compound C1=CC=C2[C@@]3(OC(=O)C)[C@]4(OC(C)=O)C5=CC=CC=C5C(=O)[C@@H]4[C@H]3C(=O)C2=C1 MGKJFRPUFVNFPI-GPHNJDIKSA-N 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- QBQQKHZEHKZMJF-NXUSYKNTSA-N mioe Chemical compound C=1([C@@H]2OC(=O)C[C@@H]3[C@@]2(C)CC[C@H]2C3=C[C@@H]3[C@@H](OC(=O)C(C)C)C(C)(C)[C@@H]([C@@]2(C)C3=O)CC(=O)OC)C=COC=1 QBQQKHZEHKZMJF-NXUSYKNTSA-N 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- MYSAXQPTXWKDPQ-UHFFFAOYSA-N 2-nitro-4-(trifluoromethyl)benzoic acid Chemical compound OC(=O)C1=CC=C(C(F)(F)F)C=C1[N+]([O-])=O MYSAXQPTXWKDPQ-UHFFFAOYSA-N 0.000 description 2
- 102100037123 Exosome RNA helicase MTR4 Human genes 0.000 description 2
- 101001029120 Homo sapiens Exosome RNA helicase MTR4 Proteins 0.000 description 2
- 101001135344 Homo sapiens Polypyrimidine tract-binding protein 1 Proteins 0.000 description 2
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 2
- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 description 2
- 101100099288 Schizosaccharomyces pombe (strain 972 / ATCC 24843) thi1 gene Proteins 0.000 description 2
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 2
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 2
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 102100026205 1-phosphatidylinositol 4,5-bisphosphate phosphodiesterase gamma-1 Human genes 0.000 description 1
- 102100035647 BRISC and BRCA1-A complex member 1 Human genes 0.000 description 1
- 101000691599 Homo sapiens 1-phosphatidylinositol 4,5-bisphosphate phosphodiesterase gamma-1 Proteins 0.000 description 1
- 101000874547 Homo sapiens BRISC and BRCA1-A complex member 1 Proteins 0.000 description 1
- 101000943475 Homo sapiens Calcium and integrin-binding protein 1 Proteins 0.000 description 1
- 101000634196 Homo sapiens Neurotrophin-3 Proteins 0.000 description 1
- 101000709102 Homo sapiens SMC5-SMC6 complex localization factor protein 2 Proteins 0.000 description 1
- -1 NTB1) Proteins 0.000 description 1
- 102100029268 Neurotrophin-3 Human genes 0.000 description 1
- 101001000212 Rattus norvegicus Decorin Proteins 0.000 description 1
- 102100032662 SMC5-SMC6 complex localization factor protein 2 Human genes 0.000 description 1
- 101100187187 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NMA2 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- FVJZSBGHRPJMMA-UHFFFAOYSA-N distearoyl phosphatidylglycerol Chemical compound CCCCCCCCCCCCCCCCCC(=O)OCC(COP(O)(=O)OCC(O)CO)OC(=O)CCCCCCCCCCCCCCCCC FVJZSBGHRPJMMA-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 108010063723 poly-pyrimidine tract binding protein Proteins 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
Landscapes
- Physics & Mathematics (AREA)
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- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 クロック同期形メモリ等で使用されるクロッ
ク再生回路において外部クロックを一時的に遮断して、
再度外部クロックから内部クロックを発生する際の同期
時間が短くすること。 【解決手段】 外部クロックを入力して複数の参照クロ
ックを発生する遅延回路列と、外部クロックと複数の参
照クロックの位相を比較して同期に必要な遅延回路の遅
延段数を検出する制御回路を持つクロック再生回路で、
同期に必要な遅延段数を保持するラッチ手段を設ける。 【効果】 一旦同期を検出して同期に必要な遅延段数が
ラッチ回路に保持してしまえば、一時的に外部クロック
の供給を止めても短時間で内部クロックが発生できる。
ク再生回路において外部クロックを一時的に遮断して、
再度外部クロックから内部クロックを発生する際の同期
時間が短くすること。 【解決手段】 外部クロックを入力して複数の参照クロ
ックを発生する遅延回路列と、外部クロックと複数の参
照クロックの位相を比較して同期に必要な遅延回路の遅
延段数を検出する制御回路を持つクロック再生回路で、
同期に必要な遅延段数を保持するラッチ手段を設ける。 【効果】 一旦同期を検出して同期に必要な遅延段数が
ラッチ回路に保持してしまえば、一時的に外部クロック
の供給を止めても短時間で内部クロックが発生できる。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から入力され
るクロック信号に同期した内部クロック信号を発生する
クロック発生回路を有する半導体装置に関する。特に、
外部から入力されるクロック信号と内部クロック信号と
のタイミング誤差が微小である内部クロック信号を発生
するクロック発生回路と、そのクロック発生回路により
形成されたクロック信号の半導体装置への応用に関す
る。
るクロック信号に同期した内部クロック信号を発生する
クロック発生回路を有する半導体装置に関する。特に、
外部から入力されるクロック信号と内部クロック信号と
のタイミング誤差が微小である内部クロック信号を発生
するクロック発生回路と、そのクロック発生回路により
形成されたクロック信号の半導体装置への応用に関す
る。
【０００２】
【従来の技術】この明細書で参照される文献は以下の通
りである。 [文献１]：1993 International Solid-Stat
e Circuit Conference Digest of Technical Papers, p
p. 160-161, Feb. 1993。 [文献２]：1994 Internatio
nal Solid-State Circuit Conference Digest of Techn
ical Papers, pp. 300-301, Feb. 1994。 [文献３]：
特開平８−２３７０９１号公報。 [文献４]：特開平１
０−１２６２５４号公報。以上の文献は以下文献番号で
参照される。
りである。 [文献１]：1993 International Solid-Stat
e Circuit Conference Digest of Technical Papers, p
p. 160-161, Feb. 1993。 [文献２]：1994 Internatio
nal Solid-State Circuit Conference Digest of Techn
ical Papers, pp. 300-301, Feb. 1994。 [文献３]：
特開平８−２３７０９１号公報。 [文献４]：特開平１
０−１２６２５４号公報。以上の文献は以下文献番号で
参照される。
【０００３】外部クロックに位相の同期した内部クロッ
クを発生するクロック再生回路としては、文献１及び文
献２に示されているように、フェーズ・ロックト・ルー
プ（ＰＬＬ）あるいはディレイ・ロックト・ループ（Ｄ
ＬＬ）が知られている。これらの回路は、フィードバッ
ク回路であるため、位相を合わせるまでに比較的長い時
間を要する。
クを発生するクロック再生回路としては、文献１及び文
献２に示されているように、フェーズ・ロックト・ルー
プ（ＰＬＬ）あるいはディレイ・ロックト・ループ（Ｄ
ＬＬ）が知られている。これらの回路は、フィードバッ
ク回路であるため、位相を合わせるまでに比較的長い時
間を要する。
【０００４】位相を合わせるまでの時間を短縮するクロ
ック再生回路としては文献３及び文献４に記載される、
いわゆるシンクロナス・ミラー・ディレイ（ＳＭＤ）と
呼ばれるものが知られている。
ック再生回路としては文献３及び文献４に記載される、
いわゆるシンクロナス・ミラー・ディレイ（ＳＭＤ）と
呼ばれるものが知られている。
【０００５】文献３に記載のＳＭＤは、基準クロックか
ら複数の参照クロック列を作る第１遅延回路列と、基準
クロックと比較して位相の近い複数の参照クロック列の
一つのクロックを選び出して通過させる制御回路と、制
御回路で選ばれた一つのクロックに第１遅延回路列で通
過した段数と同じ遅延を加算して内部クロックとして出
力する第２遅延回路を持つ。このためＳＭＤの位相同期
の精度は遅延回路１段当たりの遅延時間で決まる。文献
３の図１２，１３には、ＳＭＤの第１遅延回路列の入力
部にＳＭＤの遅延回路より小さな遅延時間の整数倍刻み
で調整を行う可変遅延回路を挿入することが記載され
る。この可変遅延回路の遅延時間は、遅延回路に入力さ
れる基準クロックとＳＭＤの第２遅延回路列によって形
成された内部クロックと位相比較回路により帰還制御さ
れる。
ら複数の参照クロック列を作る第１遅延回路列と、基準
クロックと比較して位相の近い複数の参照クロック列の
一つのクロックを選び出して通過させる制御回路と、制
御回路で選ばれた一つのクロックに第１遅延回路列で通
過した段数と同じ遅延を加算して内部クロックとして出
力する第２遅延回路を持つ。このためＳＭＤの位相同期
の精度は遅延回路１段当たりの遅延時間で決まる。文献
３の図１２，１３には、ＳＭＤの第１遅延回路列の入力
部にＳＭＤの遅延回路より小さな遅延時間の整数倍刻み
で調整を行う可変遅延回路を挿入することが記載され
る。この可変遅延回路の遅延時間は、遅延回路に入力さ
れる基準クロックとＳＭＤの第２遅延回路列によって形
成された内部クロックと位相比較回路により帰還制御さ
れる。
【０００６】
【発明が解決しようとする課題】本願発明者等は、高速
なダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）として、外部から入力されるクロック信号に同期し
てデータの授受を行うシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）について検討した。その動作周波数を向上させクロ
ックサイクル時間を短縮していく上で、外部クロックが
入力されてからデータが出力されるまでのクロックアク
セス時間が問題となる。ＳＤＲＡＭから読み出されたデ
ータのセットアップ時間を確保するために、クロックア
クセス時間はクロックサイクル時間よりも十分短くなけ
ればならないためである。そのため、外部クロック信号
からＳＤＲＡＭ内の内部クロックを発生させるクロック
発生回路（またはクロック再生回路とも呼ぶ）が重要で
ある。
なダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）として、外部から入力されるクロック信号に同期し
てデータの授受を行うシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）について検討した。その動作周波数を向上させクロ
ックサイクル時間を短縮していく上で、外部クロックが
入力されてからデータが出力されるまでのクロックアク
セス時間が問題となる。ＳＤＲＡＭから読み出されたデ
ータのセットアップ時間を確保するために、クロックア
クセス時間はクロックサイクル時間よりも十分短くなけ
ればならないためである。そのため、外部クロック信号
からＳＤＲＡＭ内の内部クロックを発生させるクロック
発生回路（またはクロック再生回路とも呼ぶ）が重要で
ある。
【０００７】このような応用に対して求められる、クロ
ック発生回路の課題は以下の通りである。（１）ＳＤＲ
ＡＭを低消費電力モードとするため、外部クロックを一
時的に遮断して、再度外部クロックから内部クロックを
発生する際の同期時間が短いこと。（２）外部クロック
と内部クロックの同期誤差を低減しながら、なおかつ内
部クロックを発生するまでの同期時間が短いこと。
（３）クロック再生回路の低消費電力化。（４）回路規
模が小さく半導体基板上での面積が小さいこと。これに
対して、文献１や文献２に記載のＤＬＬ及びＰＬＬで
は、内部クロックが高い精度で発生され（同期誤差が小
さい）、ジッタの問題も小さいという点に利点がある
が、内部クロックが再生されるまでの時間が比較的長
い。文献３の図１２に記載の回路は、内部クロックを粗
調整するＳＭＤと微調整する可変遅延回路の２つを持つ
ため、理想的に動作すれば内部クロックの同期誤差は小
さくなるなると思われる。しかし、この回路ではＳＭＤ
と微調整する可変遅延回路の２つがそれぞれに独立した
帰還経路を持つが、系の安定性について考慮されていな
い。
ック発生回路の課題は以下の通りである。（１）ＳＤＲ
ＡＭを低消費電力モードとするため、外部クロックを一
時的に遮断して、再度外部クロックから内部クロックを
発生する際の同期時間が短いこと。（２）外部クロック
と内部クロックの同期誤差を低減しながら、なおかつ内
部クロックを発生するまでの同期時間が短いこと。
（３）クロック再生回路の低消費電力化。（４）回路規
模が小さく半導体基板上での面積が小さいこと。これに
対して、文献１や文献２に記載のＤＬＬ及びＰＬＬで
は、内部クロックが高い精度で発生され（同期誤差が小
さい）、ジッタの問題も小さいという点に利点がある
が、内部クロックが再生されるまでの時間が比較的長
い。文献３の図１２に記載の回路は、内部クロックを粗
調整するＳＭＤと微調整する可変遅延回路の２つを持つ
ため、理想的に動作すれば内部クロックの同期誤差は小
さくなるなると思われる。しかし、この回路ではＳＭＤ
と微調整する可変遅延回路の２つがそれぞれに独立した
帰還経路を持つが、系の安定性について考慮されていな
い。
【０００８】本願発明の目的の一つは、外部クロックと
内部クロックの同期誤差を低減しながら、クロック再生
回路の安定性を保ち、内部クロック発生までの同期時間
を低減することにある。
内部クロックの同期誤差を低減しながら、クロック再生
回路の安定性を保ち、内部クロック発生までの同期時間
を低減することにある。
【０００９】また、本願発明の他の目的の一つは、外部
クロックを一時的に遮断して、再度外部クロックから内
部クロックを発生する際の同期時間を短縮することにあ
る。
クロックを一時的に遮断して、再度外部クロックから内
部クロックを発生する際の同期時間を短縮することにあ
る。
【００１０】また、本願発明の更なる目的の一つは、ク
ロック再生回路の低面積化や低消費電力化を図ることで
ある。
ロック再生回路の低面積化や低消費電力化を図ることで
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の代表的な本発明の構成は、外部クロックを受けて、前
記外部クロックに同期した内部クロックを発生するクロ
ック再生回路を有する半導体装置であって、前記クロッ
ク再生回路は、前記外部クロックが結合され第１基準ク
ロックを出力するための入力基準ノードと、前記入力基
準ノードにその初段が結合され、それぞれに位相の異な
る複数の参照クロックを出力するための複数の第１遅延
回路と、前記第１基準クロックと比較して前記複数の参
照クロックのうち最も位相の近い一つを検出することに
より同期に必要な所定の遅延段数を検出する比較回路
と、前記所定の遅延段数の情報を保持するラッチ回路を
持つ制御回路と、前記第１基準クロックがスイッチを介
して入力される入力ノードをそれぞれに持つ複数の第２
遅延回路と、前記第２遅延回路の最終段に結合され前記
内部クロックを出力するための出力基準ノードとを備
え、前記内部クロックは、前記制御回路で検出された前
記所定の遅延段数に対応する前記複数の第２遅延回路の
一つの前記入力ノードに前記第１基準クロックを入力し
て最終段まで伝搬させることで形成される。
の代表的な本発明の構成は、外部クロックを受けて、前
記外部クロックに同期した内部クロックを発生するクロ
ック再生回路を有する半導体装置であって、前記クロッ
ク再生回路は、前記外部クロックが結合され第１基準ク
ロックを出力するための入力基準ノードと、前記入力基
準ノードにその初段が結合され、それぞれに位相の異な
る複数の参照クロックを出力するための複数の第１遅延
回路と、前記第１基準クロックと比較して前記複数の参
照クロックのうち最も位相の近い一つを検出することに
より同期に必要な所定の遅延段数を検出する比較回路
と、前記所定の遅延段数の情報を保持するラッチ回路を
持つ制御回路と、前記第１基準クロックがスイッチを介
して入力される入力ノードをそれぞれに持つ複数の第２
遅延回路と、前記第２遅延回路の最終段に結合され前記
内部クロックを出力するための出力基準ノードとを備
え、前記内部クロックは、前記制御回路で検出された前
記所定の遅延段数に対応する前記複数の第２遅延回路の
一つの前記入力ノードに前記第１基準クロックを入力し
て最終段まで伝搬させることで形成される。
【００１２】
【発明の実施の形態】以下、本発明の実施例を図面に沿
って説明する。以下に述べる各ブロックを構成する回路
素子は、特に制限されないが、公知のＣＭＯＳ（相補型
ＭＯＳ）やバイポーラトランジスタ等の集積回路技術に
よって、単結晶シリコンのような１個の半導体基板上に
形成される。
って説明する。以下に述べる各ブロックを構成する回路
素子は、特に制限されないが、公知のＣＭＯＳ（相補型
ＭＯＳ）やバイポーラトランジスタ等の集積回路技術に
よって、単結晶シリコンのような１個の半導体基板上に
形成される。
【００１３】＜実施例１＞本発明によるクロック再生回
路の構成例を図１に示す。図１に示すクロック再生回路
は、外部クロックと内部クロックとのタイミング誤差を
自動的に判別してその差を微調整しながら、外部クロッ
クをその周期に応じて遅延させて内部クロックを発生さ
せることが特長である。このクロック再生回路は、粗調
整用クロック再生回路CTC（以下粗調整回路と呼ぶ）及
び微調整用クロック再生回路FTC（以下微調整回路と呼
ぶ）で構成されている。粗調整回路CTCはクロック入力
バッファCIB0及びCIB、クロックバッファCB0、CB1、CB2
及びCB3、遅延モニタDMC、進行方向遅延回路列FDA、制
御回路MCC、逆方向遅延回路列BDA0、遅延時間微調整回
路FTD及びクロックドライバCIDで構成され、微調整回路
FTCは遅延時間微調整回路FTD、位相比較回路PC、制御信
号生成回路CSG、シフトレジスタSR、クロックドライバC
IDで構成されている。
路の構成例を図１に示す。図１に示すクロック再生回路
は、外部クロックと内部クロックとのタイミング誤差を
自動的に判別してその差を微調整しながら、外部クロッ
クをその周期に応じて遅延させて内部クロックを発生さ
せることが特長である。このクロック再生回路は、粗調
整用クロック再生回路CTC（以下粗調整回路と呼ぶ）及
び微調整用クロック再生回路FTC（以下微調整回路と呼
ぶ）で構成されている。粗調整回路CTCはクロック入力
バッファCIB0及びCIB、クロックバッファCB0、CB1、CB2
及びCB3、遅延モニタDMC、進行方向遅延回路列FDA、制
御回路MCC、逆方向遅延回路列BDA0、遅延時間微調整回
路FTD及びクロックドライバCIDで構成され、微調整回路
FTCは遅延時間微調整回路FTD、位相比較回路PC、制御信
号生成回路CSG、シフトレジスタSR、クロックドライバC
IDで構成されている。
【００１４】[1-1.粗調整用クロック再生回路の構成]進
行方向遅延回路列FDAは、(m+1)個の遅延回路FDE0〜FDEm
が直列接続されており、それぞれ一方の入力端子が電源
電圧VCCに接続された2個のＮＡＮＤ回路の直列接続で構
成されている。DMCからFDAに入力されたクロックは遅延
回路を通過するたびに一定量の遅延(tD)が加算され、複
数の出力端子（NF0〜NFm）からそれぞれ遅延時間が等差
的に加算された複数の遅延クロック信号（複数の参照ク
ロック信号）を出力する。
行方向遅延回路列FDAは、(m+1)個の遅延回路FDE0〜FDEm
が直列接続されており、それぞれ一方の入力端子が電源
電圧VCCに接続された2個のＮＡＮＤ回路の直列接続で構
成されている。DMCからFDAに入力されたクロックは遅延
回路を通過するたびに一定量の遅延(tD)が加算され、複
数の出力端子（NF0〜NFm）からそれぞれ遅延時間が等差
的に加算された複数の遅延クロック信号（複数の参照ク
ロック信号）を出力する。
【００１５】制御回路MCCは、クロック入力バッファCIB
とそれぞれ遅延回路FDE0〜FDEmの出力NF0〜Nfmが入力さ
れた(m+1)個のアービタARB0〜ARBmと、それぞれ隣接す
る2個のアービタの出力の論理をとるm個の論理回路PCL1
〜PCLmと、論理回路PCL1〜PCLmの出力結果を保持するm
個のラッチ回路LB1〜LBmにより構成されている。アービ
タARB0〜ARBmのそれぞれは、通常ＲＳラッチと呼ばれる
回路を例示したが、その機能は第１及び第２入力から入
力されるクロック信号の位相を比較して所定の位相条件
に従った出力を発生するものである。即ち、第１入力を
基準クロック（例えば図１ではNCI1)として第２入力に
入力するクロック（例えば図１ではNF0）の位相が進ん
でいる場合には所定レベル（図１のアービタではハイレ
ベル）を出力する。逆に第２入力に入力するクロックの
位相が遅れている場合には、第１入力に入力した基準ク
ロックをそのまま通過させて出力する（図１のアービタ
では反転した基準クロックが通過する）ものである。入
力する２つのクロック信号の位相が完全に一致しても回
路のわずかな非対称から上述した２通りのいずれかに動
作は確定する。
とそれぞれ遅延回路FDE0〜FDEmの出力NF0〜Nfmが入力さ
れた(m+1)個のアービタARB0〜ARBmと、それぞれ隣接す
る2個のアービタの出力の論理をとるm個の論理回路PCL1
〜PCLmと、論理回路PCL1〜PCLmの出力結果を保持するm
個のラッチ回路LB1〜LBmにより構成されている。アービ
タARB0〜ARBmのそれぞれは、通常ＲＳラッチと呼ばれる
回路を例示したが、その機能は第１及び第２入力から入
力されるクロック信号の位相を比較して所定の位相条件
に従った出力を発生するものである。即ち、第１入力を
基準クロック（例えば図１ではNCI1)として第２入力に
入力するクロック（例えば図１ではNF0）の位相が進ん
でいる場合には所定レベル（図１のアービタではハイレ
ベル）を出力する。逆に第２入力に入力するクロックの
位相が遅れている場合には、第１入力に入力した基準ク
ロックをそのまま通過させて出力する（図１のアービタ
では反転した基準クロックが通過する）ものである。入
力する２つのクロック信号の位相が完全に一致しても回
路のわずかな非対称から上述した２通りのいずれかに動
作は確定する。
【００１６】論理回路PCL1〜PCLmのそれぞれは、２入力
ＮＡＮＤ回路の入力の片側から反転した信号を入力させ
たものである。第１入力と第２入力（インバータのつい
た側の入力）に入力される信号のレベルが同じ時には常
に所定のレベル（例えば図１ではハイレベル）を出力す
る。また、第１入力と第２入力に入力される信号が同じ
位相で周期的にハイとロウレベルに変化する内部基準ク
ロック信号であっても常に出力は所定レベルとなる。第
１入力が常にハイレベルで第２入力がロウレベルの時に
は、第２入力がロウレベルの期間だけロウレベルを出力
する。
ＮＡＮＤ回路の入力の片側から反転した信号を入力させ
たものである。第１入力と第２入力（インバータのつい
た側の入力）に入力される信号のレベルが同じ時には常
に所定のレベル（例えば図１ではハイレベル）を出力す
る。また、第１入力と第２入力に入力される信号が同じ
位相で周期的にハイとロウレベルに変化する内部基準ク
ロック信号であっても常に出力は所定レベルとなる。第
１入力が常にハイレベルで第２入力がロウレベルの時に
は、第２入力がロウレベルの期間だけロウレベルを出力
する。
【００１７】ラッチ回路LB1〜LBmのそれぞれは、伝達ゲ
ート及び2入力NORの一方とクロック・インバータを接続
して構成したラッチからなる。即ち、2入力NORの他方を
ロウレベルとしているとき基準クロック（例えば図１で
はNCI2T）がハイレベルのときには、論理回路PCL1〜PCL
mのそれぞれの出力信号をラッチ回路に取り込み、内部
基準クロックがロウレベルの時には、その取り込んだ信
号レベルを保持する。また、LB1〜LBmには共通にリセッ
ト信号PORが供給される。電源投入時等に、ラッチ情報
をすべて消去するためである。なお、この図の伝達ゲー
トに示されるように、この明細書の図面のトランジスタ
記号ではＰ形ＭＩＳＦＥＴのゲートには○印を付し、Ｎ
形ＭＩＳＦＥＴにのゲートにはなにもつけないことにす
る。
ート及び2入力NORの一方とクロック・インバータを接続
して構成したラッチからなる。即ち、2入力NORの他方を
ロウレベルとしているとき基準クロック（例えば図１で
はNCI2T）がハイレベルのときには、論理回路PCL1〜PCL
mのそれぞれの出力信号をラッチ回路に取り込み、内部
基準クロックがロウレベルの時には、その取り込んだ信
号レベルを保持する。また、LB1〜LBmには共通にリセッ
ト信号PORが供給される。電源投入時等に、ラッチ情報
をすべて消去するためである。なお、この図の伝達ゲー
トに示されるように、この明細書の図面のトランジスタ
記号ではＰ形ＭＩＳＦＥＴのゲートには○印を付し、Ｎ
形ＭＩＳＦＥＴにのゲートにはなにもつけないことにす
る。
【００１８】制御回路MCCの動作を説明する。一例とし
て、i番目のアービタARB(i-1)に入力するNF(i-1)が基準
クロックNCI1よりも進んでいて(i+1)番目のアービタARB
iに入力するNFiが基準クロックNCI1よりも遅れていると
する。このとき、ARB0〜ARB(i-1)の出力NQ0〜NQ(i-1)に
は全てハイレベルが出力され、ARBi〜ARBmの出力NQi〜N
Qmは全て基準クロックNCI1を反転してそのまま通過させ
ることになる。つまり、ARB0〜ARBmの中で隣接する２個
のアービタの出力で異なるものはARB(i-1)とARBiの組と
なる。従ってARB(i-1)とARBiの出力NQ(i-1)とNQiを受け
る論理回路PLCiはその出力NRiからNQiの出力である基準
クロックNCI1を反転した信号を出力する。論理回路PLC1
〜PLC(i-1)及びPLC(i+1)〜PLCmはそれぞれの２つの入力
に同じレベルの信号が入力されるので全てその出力NR1
〜NR(i-1)及びNR(i+1)〜NRmからハイレベルを出力する
ことになる。さらに、NRiだけがロウレベルを出力し、
この信号を受けるラッチ回路LBiはその出力NMiから反転
したハイレベルの信号を出力する。論理回路LB1〜Lb(i-
1)及びLB(i+1)〜LBmはそれぞれの入力にハイレベルが入
力されるので全てその出力NM1〜NM(i-1)及びNM(i+1)〜N
Mmからロウレベルを出力することになる。
て、i番目のアービタARB(i-1)に入力するNF(i-1)が基準
クロックNCI1よりも進んでいて(i+1)番目のアービタARB
iに入力するNFiが基準クロックNCI1よりも遅れていると
する。このとき、ARB0〜ARB(i-1)の出力NQ0〜NQ(i-1)に
は全てハイレベルが出力され、ARBi〜ARBmの出力NQi〜N
Qmは全て基準クロックNCI1を反転してそのまま通過させ
ることになる。つまり、ARB0〜ARBmの中で隣接する２個
のアービタの出力で異なるものはARB(i-1)とARBiの組と
なる。従ってARB(i-1)とARBiの出力NQ(i-1)とNQiを受け
る論理回路PLCiはその出力NRiからNQiの出力である基準
クロックNCI1を反転した信号を出力する。論理回路PLC1
〜PLC(i-1)及びPLC(i+1)〜PLCmはそれぞれの２つの入力
に同じレベルの信号が入力されるので全てその出力NR1
〜NR(i-1)及びNR(i+1)〜NRmからハイレベルを出力する
ことになる。さらに、NRiだけがロウレベルを出力し、
この信号を受けるラッチ回路LBiはその出力NMiから反転
したハイレベルの信号を出力する。論理回路LB1〜Lb(i-
1)及びLB(i+1)〜LBmはそれぞれの入力にハイレベルが入
力されるので全てその出力NM1〜NM(i-1)及びNM(i+1)〜N
Mmからロウレベルを出力することになる。
【００１９】以上の制御回路MCCに必要な機能をまとめ
ると以下のようになる。即ち、MCCは位相がそれぞれ異
なる複数の遅延クロック信号を受ける複数の第１入力端
子（NF0〜NFm）と、基準クロック(NCI1）を受ける第２
の入力端子と、前記複数の第１入力端子に対応させて設
けられた複数の第１出力端子（NM1〜NMm）を持つ。そし
て、それぞれ位相の異なる複数の遅延クロック信号と基
準クロックとの位相を比較して、基準クロックの位相に
最も近い位相を持つ複数の遅延クロック信号の少なくと
も一つを選択して、選択された遅延クロックが入力する
第１入力端子に対応する第１出力端子にはハイレベルを
出力し、それ以外の複数の第１出力端子からはロウレベ
ルを出力する。更に、位相の比較結果をラッチして、リ
セットされない限り、複数の第１出力端子からの信号
は、固定される。
ると以下のようになる。即ち、MCCは位相がそれぞれ異
なる複数の遅延クロック信号を受ける複数の第１入力端
子（NF0〜NFm）と、基準クロック(NCI1）を受ける第２
の入力端子と、前記複数の第１入力端子に対応させて設
けられた複数の第１出力端子（NM1〜NMm）を持つ。そし
て、それぞれ位相の異なる複数の遅延クロック信号と基
準クロックとの位相を比較して、基準クロックの位相に
最も近い位相を持つ複数の遅延クロック信号の少なくと
も一つを選択して、選択された遅延クロックが入力する
第１入力端子に対応する第１出力端子にはハイレベルを
出力し、それ以外の複数の第１出力端子からはロウレベ
ルを出力する。更に、位相の比較結果をラッチして、リ
セットされない限り、複数の第１出力端子からの信号
は、固定される。
【００２０】逆方向遅延回路列BDA0は、m+1個の遅延回
路BDE0〜BDEmが直列接続されたものである。BDE0〜BDEm
の各々は、出力端が無接続（開放）の第１NAND回路と、
直列接続された第２及び第３NAND回路を共通に含む。第
１NAND回路の一方の入力は第２NAND回路の出力に接続さ
れる。また第３NAND回路の一方の入力は前段の遅延回路
の出力に接続される。第１及び第３NAND回路の他方の入
力はＶｃｃに接続される。
路BDE0〜BDEmが直列接続されたものである。BDE0〜BDEm
の各々は、出力端が無接続（開放）の第１NAND回路と、
直列接続された第２及び第３NAND回路を共通に含む。第
１NAND回路の一方の入力は第２NAND回路の出力に接続さ
れる。また第３NAND回路の一方の入力は前段の遅延回路
の出力に接続される。第１及び第３NAND回路の他方の入
力はＶｃｃに接続される。
【００２１】BDE0の第２NAND回路の他方の入力端子はＶ
ｃｃに接続されるのに対して、他の遅延回路BDE1〜BDEm
には第４NAND回路の出力が結合される。第４NAND回路の
一方の端子には、共通にクロックバッファCB3から内部
基準クロックNCI3が供給され、他方の端子は、それぞれ
MCCの出力ノードNM1〜NMmに接続される。即ち、第４NAN
D回路は一種のスイッチの役割をしており、MCCが同期検
出をするとNM1〜NMmの一つだけがハイレベルを出力する
ので、その同期ステージに相当する一つの遅延回路から
内部基準クロックNCI3が入力され、そこから順に伝搬し
て所定段数の遅延が加算されてBDE0から出力される構成
になっている。
ｃｃに接続されるのに対して、他の遅延回路BDE1〜BDEm
には第４NAND回路の出力が結合される。第４NAND回路の
一方の端子には、共通にクロックバッファCB3から内部
基準クロックNCI3が供給され、他方の端子は、それぞれ
MCCの出力ノードNM1〜NMmに接続される。即ち、第４NAN
D回路は一種のスイッチの役割をしており、MCCが同期検
出をするとNM1〜NMmの一つだけがハイレベルを出力する
ので、その同期ステージに相当する一つの遅延回路から
内部基準クロックNCI3が入力され、そこから順に伝搬し
て所定段数の遅延が加算されてBDE0から出力される構成
になっている。
【００２２】このような構成にすることで、少ないゲー
ト数で遅延回路の遅延時間のマッチングがとれる。すな
わち、FDAとBDA0のそれぞれに用いる遅延回路は、進行
方向と逆方向との遅延が等しくなるように、１段当たり
の遅延時間が同等な同じ回路形式のものを用いている。
BDA0は複数の入力端子を持ち、クロックが入力された端
子の位置により異なる遅延が加えられたクロックを出力
し、FDAで加えられた遅延時間と同じ遅延が加算され
る。
ト数で遅延回路の遅延時間のマッチングがとれる。すな
わち、FDAとBDA0のそれぞれに用いる遅延回路は、進行
方向と逆方向との遅延が等しくなるように、１段当たり
の遅延時間が同等な同じ回路形式のものを用いている。
BDA0は複数の入力端子を持ち、クロックが入力された端
子の位置により異なる遅延が加えられたクロックを出力
し、FDAで加えられた遅延時間と同じ遅延が加算され
る。
【００２３】図３〜８にクロック入力バッファ及びクロ
ックドライバの具体例を示す。クロック入力バッファCI
B0は、図3に示すように一方の入力端子にクロック入力
信号CKEを入力したNAND回路と、インバータの直列接続
により構成できる。クロック入力バッファCIBは、図4に
示すように、駆動能力を高めるためのカスケードドライ
バと呼ばれるインバータ列により構成できる。クロック
ドライバCIDは、例えば図5に示すように駆動能力を高め
るためのインバータ列の直列接続により構成できる。ク
ロックバッファCB0、CB1、CB2及びCB3は、図6、図7、図
8にそれぞれ示すように、クロック制御信号EN0、EN1、E
N2が入力されるNAND回路と、駆動能力を高めるためのカ
スケードドライバと呼ばれるインバータ列により同じよ
うに構成できる。このように構成することにより駆動能
力を高めるためのカスケードドライバと呼ばれるインバ
ータ列を短くしてクロックバッファにおける遅延時間を
短縮でき、またクロック制御信号に応じて基準クロック
をNAIからNCI0及びNCI1、NCI2T、NCI3に分配できる。
ックドライバの具体例を示す。クロック入力バッファCI
B0は、図3に示すように一方の入力端子にクロック入力
信号CKEを入力したNAND回路と、インバータの直列接続
により構成できる。クロック入力バッファCIBは、図4に
示すように、駆動能力を高めるためのカスケードドライ
バと呼ばれるインバータ列により構成できる。クロック
ドライバCIDは、例えば図5に示すように駆動能力を高め
るためのインバータ列の直列接続により構成できる。ク
ロックバッファCB0、CB1、CB2及びCB3は、図6、図7、図
8にそれぞれ示すように、クロック制御信号EN0、EN1、E
N2が入力されるNAND回路と、駆動能力を高めるためのカ
スケードドライバと呼ばれるインバータ列により同じよ
うに構成できる。このように構成することにより駆動能
力を高めるためのカスケードドライバと呼ばれるインバ
ータ列を短くしてクロックバッファにおける遅延時間を
短縮でき、またクロック制御信号に応じて基準クロック
をNAIからNCI0及びNCI1、NCI2T、NCI3に分配できる。
【００２４】図９に示す遅延モニタDMCは、クロック入
力バッファCIB0及びCIB、クロックバッファCB0、CB1、C
B2、CB3、進行方向遅延回路列FDAを構成する遅延回路FD
E0〜FDEm及び逆方向遅延回路列BDAを構成する遅延回路B
DE0〜BDEm、遅延時間微調整回路FTD、クロックドライバ
CIDなどの遅延時間をモニタする回路である。DMCは、CI
B0のダミー回路DCIB0と、CIBのダミー回路DCIBと、CB
0、CB1、CB2、CB3のいずれか１個に対するダミー回路DC
Bと、遅延回路FDE0〜FDEm及びBDE0〜BDEmのダミー回路D
DAと、FTDのダミー回路DFTD、CIDのダミー回路DCIDとで
構成されている。ここで、ダミー回路とは対応する回路
の遅延時間を等価的に作りだす回路である。ダミー回路
DCIB0、DCIB、DCB、DDAのNAND回路の一方の入力端子に
は電源電圧レベルVCCが入力される。ダミー回路DCIB、D
CB及びDCIDは、出力を開放にしたインバータを負荷とし
て接続したインバータ列により構成している。このよう
に構成することにより、占有面積の大きなCIBやCB0、CB
1、CB2、CB3、CIDと同じゲート幅の大きなＭＯＳトラン
ジスタにより構成したインバータを用いなくてもカスケ
ードドライバの遅延時間をモニタできる。さらに、ダミ
ー回路DCBで出力を開放にしたNAND回路は、図1に示すク
ロック入力バッファCIBの出力に接続されたゲート容量
に等しい負荷容量である。
力バッファCIB0及びCIB、クロックバッファCB0、CB1、C
B2、CB3、進行方向遅延回路列FDAを構成する遅延回路FD
E0〜FDEm及び逆方向遅延回路列BDAを構成する遅延回路B
DE0〜BDEm、遅延時間微調整回路FTD、クロックドライバ
CIDなどの遅延時間をモニタする回路である。DMCは、CI
B0のダミー回路DCIB0と、CIBのダミー回路DCIBと、CB
0、CB1、CB2、CB3のいずれか１個に対するダミー回路DC
Bと、遅延回路FDE0〜FDEm及びBDE0〜BDEmのダミー回路D
DAと、FTDのダミー回路DFTD、CIDのダミー回路DCIDとで
構成されている。ここで、ダミー回路とは対応する回路
の遅延時間を等価的に作りだす回路である。ダミー回路
DCIB0、DCIB、DCB、DDAのNAND回路の一方の入力端子に
は電源電圧レベルVCCが入力される。ダミー回路DCIB、D
CB及びDCIDは、出力を開放にしたインバータを負荷とし
て接続したインバータ列により構成している。このよう
に構成することにより、占有面積の大きなCIBやCB0、CB
1、CB2、CB3、CIDと同じゲート幅の大きなＭＯＳトラン
ジスタにより構成したインバータを用いなくてもカスケ
ードドライバの遅延時間をモニタできる。さらに、ダミ
ー回路DCBで出力を開放にしたNAND回路は、図1に示すク
ロック入力バッファCIBの出力に接続されたゲート容量
に等しい負荷容量である。
【００２５】[1-2.微調整用クロック再生回路の構成]次
に、微調整回路FTCの構成を説明する。遅延時間微調整
回路FTDは、例えば図２に示すように、電流制御型イン
バータINFとINBが直列接続されている。FTDは、多段階
に微少な遅延時間が可変できる可変遅延回路である。電
流制御型インバータINBはドレインで互いに接続されたP
型MOSトランジスタPTB0とN型MOSトランジスタNTB0のゲ
ートに逆方向遅延回路列BDA0の出力である遅延クロック
（例えば図１ではNB0）を入力し、P型MOSトランジスタP
TB0のソースと電源の間に電流制御用P型MOSトランジス
タ列PTBAが接続され、電流制御用N型MOSトランジスタNT
B0のソースと電源の間にN型MOSトランジスタ列NTBAが接
続される。PTBAはゲート寸法の異なるn個のP型MOSFET P
TB1〜PTBnを大きい順に並列接続して構成されている。N
TBAもPTBAと対をなすようにゲート寸法の異なるn個のN
型MOSFET NTB1〜NTBmを大きい順に並列接続して構成さ
れる。PTB1〜PTBm及びNTB1〜NTBmのゲートには制御信号
QB1〜QBn（後述するシフトレジスタSRから供給される）
から発生する相補の信号がそれぞれ入力され、ある一組
のP型及びN型MOSFETが選択されてオンする。これによ
り、tdyの時間刻みでn段階に遅延時間が調整できる。電
流制御型インバータINFもINBと同様に構成されm段階に
遅延時間が調整できる。特に制限されないが、INFやINB
における、遅延時間の刻み幅tdyは粗調整回路CTCの１段
あたりの遅延回路の遅延時間の約１／１０にされる。好
ましくは、１／１０〜１／２０が妥当な範囲である。
に、微調整回路FTCの構成を説明する。遅延時間微調整
回路FTDは、例えば図２に示すように、電流制御型イン
バータINFとINBが直列接続されている。FTDは、多段階
に微少な遅延時間が可変できる可変遅延回路である。電
流制御型インバータINBはドレインで互いに接続されたP
型MOSトランジスタPTB0とN型MOSトランジスタNTB0のゲ
ートに逆方向遅延回路列BDA0の出力である遅延クロック
（例えば図１ではNB0）を入力し、P型MOSトランジスタP
TB0のソースと電源の間に電流制御用P型MOSトランジス
タ列PTBAが接続され、電流制御用N型MOSトランジスタNT
B0のソースと電源の間にN型MOSトランジスタ列NTBAが接
続される。PTBAはゲート寸法の異なるn個のP型MOSFET P
TB1〜PTBnを大きい順に並列接続して構成されている。N
TBAもPTBAと対をなすようにゲート寸法の異なるn個のN
型MOSFET NTB1〜NTBmを大きい順に並列接続して構成さ
れる。PTB1〜PTBm及びNTB1〜NTBmのゲートには制御信号
QB1〜QBn（後述するシフトレジスタSRから供給される）
から発生する相補の信号がそれぞれ入力され、ある一組
のP型及びN型MOSFETが選択されてオンする。これによ
り、tdyの時間刻みでn段階に遅延時間が調整できる。電
流制御型インバータINFもINBと同様に構成されm段階に
遅延時間が調整できる。特に制限されないが、INFやINB
における、遅延時間の刻み幅tdyは粗調整回路CTCの１段
あたりの遅延回路の遅延時間の約１／１０にされる。好
ましくは、１／１０〜１／２０が妥当な範囲である。
【００２６】一例としてシフトレジスタ出力QBjとQFiだ
けがハイレベルで、他はロウレベルとする。このとき、
INBでは一組のPTBjとNTBjが選択されてオンし、INFでは
一組のPTFiとNTFiが選択されてオンして、FDAの遅延回
路FDE0〜FDEm及びBDAの遅延回路BDE0〜BDEmにおける遅
延時間とは異なる遅延時間を生成することができる。
けがハイレベルで、他はロウレベルとする。このとき、
INBでは一組のPTBjとNTBjが選択されてオンし、INFでは
一組のPTFiとNTFiが選択されてオンして、FDAの遅延回
路FDE0〜FDEm及びBDAの遅延回路BDE0〜BDEmにおける遅
延時間とは異なる遅延時間を生成することができる。
【００２７】位相比較回路PCは、例えば図１０に示すよ
うに、ダミー回路DCIB0、進行方向遅延回路列FDAを構成
する遅延回路FDE0〜FDEm及び逆方向遅延回路列BDA0を構
成する遅延回路BDE0〜BDEmのダミー回路DDA及びDDA1、
遅延時間微調整回路FTD0及びFTD1、２個のインバータが
直列接続された３組の波形整形用遅延回路、２個のアー
ビタABP0及びABP1、さらに２個のラッチ回路LA0及びLA1
により構成されている。
うに、ダミー回路DCIB0、進行方向遅延回路列FDAを構成
する遅延回路FDE0〜FDEm及び逆方向遅延回路列BDA0を構
成する遅延回路BDE0〜BDEmのダミー回路DDA及びDDA1、
遅延時間微調整回路FTD0及びFTD1、２個のインバータが
直列接続された３組の波形整形用遅延回路、２個のアー
ビタABP0及びABP1、さらに２個のラッチ回路LA0及びLA1
により構成されている。
【００２８】アービタABP0及びABP1のそれぞれは、通常
ＲＳラッチと呼ばれる回路と同一のものを例示した。ア
ービタABP0の一方の入力端子にはチップ内部基準クロッ
クCLKRからダミー回路DDA1、遅延時間微調整回路FTD0及
び波形整形用遅延回路を通じた出力NPC0を接続し、他方
の入力端子には内部クロックCLKIからクロック入力バッ
ファDCIB0、ダミー回路DDA、遅延時間微調整回路FTD0及
び波形整形用遅延回路を通じた出力NPC1を接続する。ま
た、アービタABP1の一方の入力端子はノードNPC0を接続
し、他方の入力端子には内部クロックCLKIからクロック
入力バッファDCIB0、ダミー回路DDA、遅延時間微調整回
路FTD1及び波形整形用遅延回路（２個のインバータ）を
通じた出力NPC2を接続する。さらに、ノードNPC0の負荷
容量と同じになるように、ノードNPC1及びNPC2のそれぞ
れには一方の入力端子を接地電圧レベルVSSに接続し、
出力端子を開放にしたNAND回路がそれぞれ接続されてい
る。ラッチ回路LA0及びLA1のそれぞれは通常ＲＳラッチ
と呼ばれる回路であり、ショットパルス信号を除去する
ために２個のＮＯＲ回路の出力端子にそれぞれインバー
タを２段直列接続してその出力端子をそれぞれ襷掛けし
た構成のものを例示した。
ＲＳラッチと呼ばれる回路と同一のものを例示した。ア
ービタABP0の一方の入力端子にはチップ内部基準クロッ
クCLKRからダミー回路DDA1、遅延時間微調整回路FTD0及
び波形整形用遅延回路を通じた出力NPC0を接続し、他方
の入力端子には内部クロックCLKIからクロック入力バッ
ファDCIB0、ダミー回路DDA、遅延時間微調整回路FTD0及
び波形整形用遅延回路を通じた出力NPC1を接続する。ま
た、アービタABP1の一方の入力端子はノードNPC0を接続
し、他方の入力端子には内部クロックCLKIからクロック
入力バッファDCIB0、ダミー回路DDA、遅延時間微調整回
路FTD1及び波形整形用遅延回路（２個のインバータ）を
通じた出力NPC2を接続する。さらに、ノードNPC0の負荷
容量と同じになるように、ノードNPC1及びNPC2のそれぞ
れには一方の入力端子を接地電圧レベルVSSに接続し、
出力端子を開放にしたNAND回路がそれぞれ接続されてい
る。ラッチ回路LA0及びLA1のそれぞれは通常ＲＳラッチ
と呼ばれる回路であり、ショットパルス信号を除去する
ために２個のＮＯＲ回路の出力端子にそれぞれインバー
タを２段直列接続してその出力端子をそれぞれ襷掛けし
た構成のものを例示した。
【００２９】図１０に例示したダミー回路DDA1は、ダミ
ー回路DDAでも同じ回路が使用される。DDAではDDA1でEN
3が入力されているノードがＶｃｃとなっている点が異
なる。DDA1のクロック制御信号EN3は例えば既知のクロ
ックカウンタの出力信号であり、初期状態ではロウレベ
ルである。しかし、外部クロックCLKEから図１に示すク
ロック再生回路を通じて出力された内部クロックCLKIが
クロックカウンタに入力されるとクロック制御信号EN3
はロウレベルからハイレベルに変化して、チップ内基準
クロックCLKRがノードNPC0に出力される。このとき、内
部クロックCLKIもNPC1及びNPC2に出力されるので、図１
０に示す位相比較回路PCは内部クロックCLKIが出力され
てから位相比較動作を始める。これにより、粗調整回路
CTCとの競合を防止する。
ー回路DDAでも同じ回路が使用される。DDAではDDA1でEN
3が入力されているノードがＶｃｃとなっている点が異
なる。DDA1のクロック制御信号EN3は例えば既知のクロ
ックカウンタの出力信号であり、初期状態ではロウレベ
ルである。しかし、外部クロックCLKEから図１に示すク
ロック再生回路を通じて出力された内部クロックCLKIが
クロックカウンタに入力されるとクロック制御信号EN3
はロウレベルからハイレベルに変化して、チップ内基準
クロックCLKRがノードNPC0に出力される。このとき、内
部クロックCLKIもNPC1及びNPC2に出力されるので、図１
０に示す位相比較回路PCは内部クロックCLKIが出力され
てから位相比較動作を始める。これにより、粗調整回路
CTCとの競合を防止する。
【００３０】二つの遅延時間微調整回路FTD0及びFTD1
は、それぞれ図２に示したFTDと同様の回路が使用され
る。但し、FTD0とFTD1とは異なる電流制御用MOSトラン
ジスタの組が選択された状態に設定する。即ち、FTD0及
びFTD1はそれぞれ異なる遅延時間を生成するよう設定し
ておく。設定は設計において配線によりゲートの制御信
号を所定の電位に接続することで行う。完成した後に、
更に微調整の必要があれば、ヒューズ等で選択できるよ
うすると良い。第１の遅延回路の一方にチップ内部基準
クロック（例えば図１ではCLKR）が入力し、第１の遅延
回路の他方と第２の遅延回路に内部クロックCLKIを入力
する。
は、それぞれ図２に示したFTDと同様の回路が使用され
る。但し、FTD0とFTD1とは異なる電流制御用MOSトラン
ジスタの組が選択された状態に設定する。即ち、FTD0及
びFTD1はそれぞれ異なる遅延時間を生成するよう設定し
ておく。設定は設計において配線によりゲートの制御信
号を所定の電位に接続することで行う。完成した後に、
更に微調整の必要があれば、ヒューズ等で選択できるよ
うすると良い。第１の遅延回路の一方にチップ内部基準
クロック（例えば図１ではCLKR）が入力し、第１の遅延
回路の他方と第２の遅延回路に内部クロックCLKIを入力
する。
【００３１】一例とし、遅延時間微調整回路FTD1におけ
る遅延時間の方がFTD0における遅延時間よりもΔtdzだ
け大きいとする。このΔtdzは位相比較器PCの時間不感
帯幅（即ち位相の決定精度）であり適切な値を選ばなけ
ればならない。Δtdzを無限小にすると安定性が損なわ
れ、クロックジッタが発生するためである。このとき、
内部クロックCLKIからダミー回路DCIB0を通じた出力CLK
IRの立ち上がりがチップ内部基準クロックCLKRの立ち上
がりと比べてΔtdzより遅い場合、CLKRのハイレベルと
同じ期間ハイレベル信号NSL0を出力する。このときNFA0
はロウレベルを出力する。また、CLKIRの立ち上がりがC
LKRの立ち上がりと比べてΔtdzより早い場合、CLKIRの
ハイレベルと同じ期間ハイレベル信号NFA0を出力する。
このときNSL0はロウレベルを出力する。一方、CLKIRの
立ち上がりとCLKRの立ち上がりとを比べてその差（タイ
ミング誤差）がΔtdzより小さい場合、位相比較回路出
力NSL0及びNFA0はロウレベルのままである。
る遅延時間の方がFTD0における遅延時間よりもΔtdzだ
け大きいとする。このΔtdzは位相比較器PCの時間不感
帯幅（即ち位相の決定精度）であり適切な値を選ばなけ
ればならない。Δtdzを無限小にすると安定性が損なわ
れ、クロックジッタが発生するためである。このとき、
内部クロックCLKIからダミー回路DCIB0を通じた出力CLK
IRの立ち上がりがチップ内部基準クロックCLKRの立ち上
がりと比べてΔtdzより遅い場合、CLKRのハイレベルと
同じ期間ハイレベル信号NSL0を出力する。このときNFA0
はロウレベルを出力する。また、CLKIRの立ち上がりがC
LKRの立ち上がりと比べてΔtdzより早い場合、CLKIRの
ハイレベルと同じ期間ハイレベル信号NFA0を出力する。
このときNSL0はロウレベルを出力する。一方、CLKIRの
立ち上がりとCLKRの立ち上がりとを比べてその差（タイ
ミング誤差）がΔtdzより小さい場合、位相比較回路出
力NSL0及びNFA0はロウレベルのままである。
【００３２】図１１に示すシフトレジスタ制御信号生成
回路CSGは、１個のＴフリップフロップT F/F、２個のD
フリップフロップD F/F、NAND回路、インバータ回路か
らなる論理回路、及び駆動能力を高めるため２個のイン
バータからなるカスゲードドライバにより構成される。
T F/Fは通常ＲＳラッチを用いて構成したJKフリップフ
ロップと呼ばれる回路を用いて構成でき、入力端子を電
源電圧VCCに接続し、イネーブル信号端子をチップ内基
準クロックCLKRに接続することにより、外部クロック信
号CLKEが入力されてから偶数番目のクロックサイクル時
間にハイレベル、奇数番目のクロックサイクル時間にロ
ウレベルの信号を発生する。D F/Fは通常ＲＳラッチを
２段縦続接続して前段と後段では逆位相のイネーブル信
号で動作するようにしたマスタスレーブフリップフロッ
プ、もしくはエッジトリガフリップフロップで構成でき
る。イネーブル信号端子をチップ内基準クロックCLKRに
接続することにより、外部クロック信号の遷移のときの
み出力の値が変化する。
回路CSGは、１個のＴフリップフロップT F/F、２個のD
フリップフロップD F/F、NAND回路、インバータ回路か
らなる論理回路、及び駆動能力を高めるため２個のイン
バータからなるカスゲードドライバにより構成される。
T F/Fは通常ＲＳラッチを用いて構成したJKフリップフ
ロップと呼ばれる回路を用いて構成でき、入力端子を電
源電圧VCCに接続し、イネーブル信号端子をチップ内基
準クロックCLKRに接続することにより、外部クロック信
号CLKEが入力されてから偶数番目のクロックサイクル時
間にハイレベル、奇数番目のクロックサイクル時間にロ
ウレベルの信号を発生する。D F/Fは通常ＲＳラッチを
２段縦続接続して前段と後段では逆位相のイネーブル信
号で動作するようにしたマスタスレーブフリップフロッ
プ、もしくはエッジトリガフリップフロップで構成でき
る。イネーブル信号端子をチップ内基準クロックCLKRに
接続することにより、外部クロック信号の遷移のときの
み出力の値が変化する。
【００３３】一例とし、チップ内基準クロックCLKRと内
部クロックCLKIの位相が比較されて位相比較回路出力NS
L0がハイレベルになり、NAND回路の一方の入力端子に入
力されたとする。このとき、 NAND回路の他方の入力端
子には外部クロック信号CLKEが入力されてから偶数番目
のクロックサイクル時間にハイレベルとなるＴフリップ
フロップの出力Qが接続されるので、外部クロック信号C
LKEが入力されてから偶数番目のクロックサイクルの時
の位相比較回路出力NSL0によりハイレベルのシフトレジ
スタ制御信号NSL1が生成される。さらに、この偶数番目
の内部基準クロックがロウレベルになってから次のクロ
ックサイクルのロウレベルになる間Ｄフリップフロップ
によりシフトレジスタ制御信号NSL1のレベルが保持され
るから、この信号NSL1と内部クロックCLKIのバー信号CL
KBがNAND回路に入力された結果、シフトレジスタ制御信
号NSL1が生成された次の外部クロックサイクルの間にハ
イレベルのシフトレジスタ制御信号NSL2が生成される。
以上の例と同様にして、位相比較回路出力NFA0からシフ
トレジスタ制御信号NFA1及びNFA2が生成される。
部クロックCLKIの位相が比較されて位相比較回路出力NS
L0がハイレベルになり、NAND回路の一方の入力端子に入
力されたとする。このとき、 NAND回路の他方の入力端
子には外部クロック信号CLKEが入力されてから偶数番目
のクロックサイクル時間にハイレベルとなるＴフリップ
フロップの出力Qが接続されるので、外部クロック信号C
LKEが入力されてから偶数番目のクロックサイクルの時
の位相比較回路出力NSL0によりハイレベルのシフトレジ
スタ制御信号NSL1が生成される。さらに、この偶数番目
の内部基準クロックがロウレベルになってから次のクロ
ックサイクルのロウレベルになる間Ｄフリップフロップ
によりシフトレジスタ制御信号NSL1のレベルが保持され
るから、この信号NSL1と内部クロックCLKIのバー信号CL
KBがNAND回路に入力された結果、シフトレジスタ制御信
号NSL1が生成された次の外部クロックサイクルの間にハ
イレベルのシフトレジスタ制御信号NSL2が生成される。
以上の例と同様にして、位相比較回路出力NFA0からシフ
トレジスタ制御信号NFA1及びNFA2が生成される。
【００３４】図１２に示すシフトレジスタSRは、m個の
ラッチ回路で構成されるシフトレジスタSRF及びn個のラ
ッチ回路で構成されるSRBによって構成できる。シフト
レジスタSRF及びSRBのそれぞれは２組のラッチ回路から
なるマスタスレーブ型で、シフトレジスタ制御信号NSL1
及びNSL2、NFA1、NFA2をシフトレジスタ制御回路SRCに
入力して生成されるシフトレジスタ制御信号NSLF1及びN
SLF2、NFAF1、NFAF2、NSLB1及びNSLB2、NFAB1、NFAB2に
よって制御される双方向シフトレジスタである。またシ
フトレジスタSRF及びSRBのそれぞれは、シフトレジスタ
出力QF1〜QFm及びQB1〜QBnのなかでそれぞれ１個だけが
ハイレベルで残りの全てがロウレベルとなるように制御
できる。さらにシフトレジスタSRF及びSRBのそれぞれ
を、一方のシフトレジスタにおけるハイレベルを出力す
るシフトレジスタ出力の位置が変化しているとき、他方
のシフトレジスタにおけるハイレベルを出力するシフト
レジスタ出力の位置は変化しないように制御することが
できる。
ラッチ回路で構成されるシフトレジスタSRF及びn個のラ
ッチ回路で構成されるSRBによって構成できる。シフト
レジスタSRF及びSRBのそれぞれは２組のラッチ回路から
なるマスタスレーブ型で、シフトレジスタ制御信号NSL1
及びNSL2、NFA1、NFA2をシフトレジスタ制御回路SRCに
入力して生成されるシフトレジスタ制御信号NSLF1及びN
SLF2、NFAF1、NFAF2、NSLB1及びNSLB2、NFAB1、NFAB2に
よって制御される双方向シフトレジスタである。またシ
フトレジスタSRF及びSRBのそれぞれは、シフトレジスタ
出力QF1〜QFm及びQB1〜QBnのなかでそれぞれ１個だけが
ハイレベルで残りの全てがロウレベルとなるように制御
できる。さらにシフトレジスタSRF及びSRBのそれぞれ
を、一方のシフトレジスタにおけるハイレベルを出力す
るシフトレジスタ出力の位置が変化しているとき、他方
のシフトレジスタにおけるハイレベルを出力するシフト
レジスタ出力の位置は変化しないように制御することが
できる。
【００３５】一例として、シフトレジスタ出力QFi及びQ
B1がハイレベルで、その他のQF1〜QF(i-1)及びQF(i-1)
〜QFmとQB2〜QBnの全てがロウレベルである状態を初期
状態として考える。このとき、ロウレベルのシフトレジ
スタ制御信号NSL1及びNSL2とハイレベルのNFA1及びNFA2
がシフトレジスタSRに入力されると、シフトレジスタ制
御回路によりロウレベルのNSLF1、NSLF2、NSLB1、NSLB
2、NFAB1、NFAB2及びハイレベルのNFAF1、NFAF2を生成
することができる。これらにより外部クロックの２クロ
ックサイクルの時間で、シフトレジスタ出力QF(i+1)及
びQB1がハイレベルでその他のQF1〜QFi及びQF(i+2)〜QF
mとQB2〜QBnの全てがロウレベルになるようにすること
ができる。
B1がハイレベルで、その他のQF1〜QF(i-1)及びQF(i-1)
〜QFmとQB2〜QBnの全てがロウレベルである状態を初期
状態として考える。このとき、ロウレベルのシフトレジ
スタ制御信号NSL1及びNSL2とハイレベルのNFA1及びNFA2
がシフトレジスタSRに入力されると、シフトレジスタ制
御回路によりロウレベルのNSLF1、NSLF2、NSLB1、NSLB
2、NFAB1、NFAB2及びハイレベルのNFAF1、NFAF2を生成
することができる。これらにより外部クロックの２クロ
ックサイクルの時間で、シフトレジスタ出力QF(i+1)及
びQB1がハイレベルでその他のQF1〜QFi及びQF(i+2)〜QF
mとQB2〜QBnの全てがロウレベルになるようにすること
ができる。
【００３６】一方、上記の例と同じ初期状態から、ロウ
レベルのNFA1及びNFA2とハイレベルのNSL1及びNSL2がシ
フトレジスタSRに入力されると、シフトレジスタ制御回
路によりロウレベルのNFAF1、NFAF2、NSLB1、NSLB2、NF
AB1、NFAB2及びハイレベルのNSLF1、NSLF2を生成するこ
とができる。これらにより外部クロックの２クロックサ
イクルの時間で、シフトレジスタ出力QF(i-1)及びQB1が
ハイレベルでシフトレジスタ出力QF1〜QF(i-2)及びQFi
〜QFmとQB2〜QBnの全てがロウレベルになるようにする
ことができる。
レベルのNFA1及びNFA2とハイレベルのNSL1及びNSL2がシ
フトレジスタSRに入力されると、シフトレジスタ制御回
路によりロウレベルのNFAF1、NFAF2、NSLB1、NSLB2、NF
AB1、NFAB2及びハイレベルのNSLF1、NSLF2を生成するこ
とができる。これらにより外部クロックの２クロックサ
イクルの時間で、シフトレジスタ出力QF(i-1)及びQB1が
ハイレベルでシフトレジスタ出力QF1〜QF(i-2)及びQFi
〜QFmとQB2〜QBnの全てがロウレベルになるようにする
ことができる。
【００３７】[1-3. 粗調整用クロック再生回路の動作]
図１のクロック再生回路は粗調整回路CTCと微調整回路F
TCの二つの回路で構成されるため、クロック制御信号EN
0、EN1及びEN2に応じて動作する部分が異なる。はじめ
に一例として、図１３に従い、クロックサイクル時間が
比較的長く（遅延モニタの遅延時間tDMCに対してクロッ
クサイクル時間tCKが約２倍程度）、クロックイネーブ
ル信号CKEを投入してから３クロックサイクル遅れで内
部クロックCLKIが発生する粗調整回路CTCの基本動作を
説明する。
図１のクロック再生回路は粗調整回路CTCと微調整回路F
TCの二つの回路で構成されるため、クロック制御信号EN
0、EN1及びEN2に応じて動作する部分が異なる。はじめ
に一例として、図１３に従い、クロックサイクル時間が
比較的長く（遅延モニタの遅延時間tDMCに対してクロッ
クサイクル時間tCKが約２倍程度）、クロックイネーブ
ル信号CKEを投入してから３クロックサイクル遅れで内
部クロックCLKIが発生する粗調整回路CTCの基本動作を
説明する。
【００３８】まず、電源投入時にハイレベルのパワーオ
ンリセット信号PORが入力されるのでラッチ回路LB1〜LB
mの出力NM1〜NMmの初期値はロウレベルである。このリ
セット信号PORは、クロック再生回路が搭載される半導
体装置に電源モニタを設け、外部から供給される動作電
源の電圧により所定のシーケンスで発出されるようにさ
れる。特に後述するSDRAM等で使用する際には、動作ク
ロックの大幅な変更動作等に備え、コマンド（SDRAMの
モード設定コマンド）でリセットできるようにしておく
と良い。装置の条件によっては専用のリセット端子（ピ
ン）を設けても良い。また、クロック制御信号EN0及びE
N1はハイレベル、EN2はロウレベルに設定される。
ンリセット信号PORが入力されるのでラッチ回路LB1〜LB
mの出力NM1〜NMmの初期値はロウレベルである。このリ
セット信号PORは、クロック再生回路が搭載される半導
体装置に電源モニタを設け、外部から供給される動作電
源の電圧により所定のシーケンスで発出されるようにさ
れる。特に後述するSDRAM等で使用する際には、動作ク
ロックの大幅な変更動作等に備え、コマンド（SDRAMの
モード設定コマンド）でリセットできるようにしておく
と良い。装置の条件によっては専用のリセット端子（ピ
ン）を設けても良い。また、クロック制御信号EN0及びE
N1はハイレベル、EN2はロウレベルに設定される。
【００３９】次に、クロックイネーブル信号CKEがハイ
レベルになると外部クロックCLKEはクロック入力バッフ
ァCIB0からノードCLKRに出力され、クロック入力バッフ
ァCIBを通じてノードNAIに出力される。このクロックの
数を例えばモードレジスタで設定された数だけ既知のカ
ウンタで数えてクロック制御信号EN0、EN1及びEN2を制
御し、ノードNAIのクロックを粗調整回路CTCの各部分に
分配する。
レベルになると外部クロックCLKEはクロック入力バッフ
ァCIB0からノードCLKRに出力され、クロック入力バッフ
ァCIBを通じてノードNAIに出力される。このクロックの
数を例えばモードレジスタで設定された数だけ既知のカ
ウンタで数えてクロック制御信号EN0、EN1及びEN2を制
御し、ノードNAIのクロックを粗調整回路CTCの各部分に
分配する。
【００４０】まず、チップ内部基準クロックCLKRはクロ
ック制御信号EN0がハイレベルであるのでクロックバッ
ファCB0からノードNCI0に出力され、遅延モニタDMCを通
じて進行方向遅延回路列FDAに入力されてFDA内の遅延回
路FDE0〜FDEmを順次伝播する。また、チップ内部基準ク
ロックCLKRはクロック制御信号EN1がハイレベルである
のでクロックバッファCB1からノードNCI1にも出力され
る。よって、遅延回路FDE0〜FDEmの出力ノードNF0〜NFm
のパルスが制御回路MCCに入力され、クロック入力バッ
ファCIB1の出力ノードNCI1のパルスと立ち上がりのタイ
ミングがアービタARB0〜ARBmにより比較される。
ック制御信号EN0がハイレベルであるのでクロックバッ
ファCB0からノードNCI0に出力され、遅延モニタDMCを通
じて進行方向遅延回路列FDAに入力されてFDA内の遅延回
路FDE0〜FDEmを順次伝播する。また、チップ内部基準ク
ロックCLKRはクロック制御信号EN1がハイレベルである
のでクロックバッファCB1からノードNCI1にも出力され
る。よって、遅延回路FDE0〜FDEmの出力ノードNF0〜NFm
のパルスが制御回路MCCに入力され、クロック入力バッ
ファCIB1の出力ノードNCI1のパルスと立ち上がりのタイ
ミングがアービタARB0〜ARBmにより比較される。
【００４１】図１３に示すように、基本動作では(i+1)
番目の遅延回路FDEiの入力NF(i-1)が立ち上がってから
出力NFiが立ち上がるまでにNCI1が2度目の立ち上がりと
なる。即ち、MCCにおける同期の検出は２クロックサイ
クルで行われる。i番目までのアービタARB0〜ARB(i-1)
では、入力NF0〜NF(i-1)がNCI1よりも先に立ちあがるた
め、入力NF0〜NF(i-1)がローレベルになるまでハイレベ
ルを保つ。一方、(i+1)番目以降のアービタARBi〜ARBm
では、入力NFi〜NFmがNCI1よりも後に立ちあがることに
より、出力NQi〜NQは、NCI1が立ち上がるとローレベル
になり、NCI1が立ち下がるとハイレベルになる。すなわ
ち、NCI1のパルスがそのままアービタARBi〜ARBmを通過
する。これらの出力が論理回路PCL1〜PCLmに入力され、
隣あったアービタの出力が比較される。その結果、論理
回路PCL1〜PCLmのうち、出力NQ(i-1)とNQiの出力を受け
るPCLiの出力NRiだけがロウレベルとなる。これら論理
回路PCL1〜PCLmの出力NR1〜NRmがラッチ回路LB1〜LBmに
入力されると、それらのうちラッチ回路LBiの出力NMiだ
けがハイレベルとなる。
番目の遅延回路FDEiの入力NF(i-1)が立ち上がってから
出力NFiが立ち上がるまでにNCI1が2度目の立ち上がりと
なる。即ち、MCCにおける同期の検出は２クロックサイ
クルで行われる。i番目までのアービタARB0〜ARB(i-1)
では、入力NF0〜NF(i-1)がNCI1よりも先に立ちあがるた
め、入力NF0〜NF(i-1)がローレベルになるまでハイレベ
ルを保つ。一方、(i+1)番目以降のアービタARBi〜ARBm
では、入力NFi〜NFmがNCI1よりも後に立ちあがることに
より、出力NQi〜NQは、NCI1が立ち上がるとローレベル
になり、NCI1が立ち下がるとハイレベルになる。すなわ
ち、NCI1のパルスがそのままアービタARBi〜ARBmを通過
する。これらの出力が論理回路PCL1〜PCLmに入力され、
隣あったアービタの出力が比較される。その結果、論理
回路PCL1〜PCLmのうち、出力NQ(i-1)とNQiの出力を受け
るPCLiの出力NRiだけがロウレベルとなる。これら論理
回路PCL1〜PCLmの出力NR1〜NRmがラッチ回路LB1〜LBmに
入力されると、それらのうちラッチ回路LBiの出力NMiだ
けがハイレベルとなる。
【００４２】以上のような動作を可能にするためには、
ノードNAIにおける１つ目のクロックがハイレベルの期
間、クロック制御信号EN0は必ずハイレベルでなければ
ならない。また、ノードNAIにおける２つ目のクロック
がハイレベルの期間、クロック制御信号EN1は必ずハイ
レベルでなければならない。さらに、論理回路PCL1〜PC
Lmの出力NR1〜NRmが発生した直後にラッチ回路LB1〜LBm
の出力を固定するために、ノードNAIにおける２つ目の
クロックがハイレベルからロウレベルになるとき、クロ
ック制御信号EN1をハイレベルからロウレベルにしなけ
ればならない。一度ラッチ回路LB1〜LBmの出力を固定す
れば、クロック制御信号EN0をロウレベルにして進行方
向遅延回路列FDAを停止しておくことができる。即ち内
部クロックの同期条件がMCCで一旦決定してしまえばラ
ッチ回路によりその情報は保持される。従って、FDA
や、MCCにもはや内部基準クロックを供給する必要性は
無い。従って、同期が確立したタイミングでEN0やEN1で
内部基準クロックの供給を停止すれば、FDAやMCCの多く
のゲート回路の動作が停止され低消費電力に大きく寄与
する。この点がMCCの出力にラッチ回路を用いることの
大きな特徴である。
ノードNAIにおける１つ目のクロックがハイレベルの期
間、クロック制御信号EN0は必ずハイレベルでなければ
ならない。また、ノードNAIにおける２つ目のクロック
がハイレベルの期間、クロック制御信号EN1は必ずハイ
レベルでなければならない。さらに、論理回路PCL1〜PC
Lmの出力NR1〜NRmが発生した直後にラッチ回路LB1〜LBm
の出力を固定するために、ノードNAIにおける２つ目の
クロックがハイレベルからロウレベルになるとき、クロ
ック制御信号EN1をハイレベルからロウレベルにしなけ
ればならない。一度ラッチ回路LB1〜LBmの出力を固定す
れば、クロック制御信号EN0をロウレベルにして進行方
向遅延回路列FDAを停止しておくことができる。即ち内
部クロックの同期条件がMCCで一旦決定してしまえばラ
ッチ回路によりその情報は保持される。従って、FDA
や、MCCにもはや内部基準クロックを供給する必要性は
無い。従って、同期が確立したタイミングでEN0やEN1で
内部基準クロックの供給を停止すれば、FDAやMCCの多く
のゲート回路の動作が停止され低消費電力に大きく寄与
する。この点がMCCの出力にラッチ回路を用いることの
大きな特徴である。
【００４３】一方、クロック制御信号EN2をロウレベル
に初期設定していたのは、FDAと制御回路MCCが動作中、
逆方向遅延回路列BDA0を停止しておくことができるから
である。しかし、ラッチ回路LB1〜LBmの出力が固定した
後は、ノードNAIにおける３つ目のクロックがハイレベ
ルになる前に、すなわちノードNAIにおける２つ目のク
ロックがハイレベルからロウレベルになるときにクロッ
ク制御信号EN2をハイレベルにする。そして、ノードNAI
における３つ目のクロックをクロックバッファCB3から
ノードNCI3を通じて逆方向遅延回路列BDA0内の遅延回路
BDEiに入力する。
に初期設定していたのは、FDAと制御回路MCCが動作中、
逆方向遅延回路列BDA0を停止しておくことができるから
である。しかし、ラッチ回路LB1〜LBmの出力が固定した
後は、ノードNAIにおける３つ目のクロックがハイレベ
ルになる前に、すなわちノードNAIにおける２つ目のク
ロックがハイレベルからロウレベルになるときにクロッ
ク制御信号EN2をハイレベルにする。そして、ノードNAI
における３つ目のクロックをクロックバッファCB3から
ノードNCI3を通じて逆方向遅延回路列BDA0内の遅延回路
BDEiに入力する。
【００４４】ラッチ回路LB1〜LB(i-1)及びLB(i+1)〜LBm
の出力NM1〜NM(i-1)及びNM(i+1)〜NMmはロウレベルを保
つため、遅延回路BDE1〜 BDE(i-1)及びBDE(i+1)〜 BDEm
にはチップ内基準クロックCLKRが入力されず、遅延回路
BDE(i-1)〜BDE1は順次パルスを伝播する。そして、逆方
向遅延回路列BDA0からノードNB0へ出力されたパルス
は、さらに任意の遅延時間に設定された遅延時間微調整
回路FTDを通じてノードNBOに出力され、最後にクロック
ドライバCIDがそれを増幅して内部クロックCLKIとして
出力する。BDA0ではFDAで加算されたのと同じ遅延が加
算されるので、外部クロックCLKEから内部クロックCLKI
までの経路での遅延は１サイクルである。結局、クロッ
クの経路を固定するために外部クロックCLKEを入力して
から３サイクル後に内部クロックCLKIが発生する。
の出力NM1〜NM(i-1)及びNM(i+1)〜NMmはロウレベルを保
つため、遅延回路BDE1〜 BDE(i-1)及びBDE(i+1)〜 BDEm
にはチップ内基準クロックCLKRが入力されず、遅延回路
BDE(i-1)〜BDE1は順次パルスを伝播する。そして、逆方
向遅延回路列BDA0からノードNB0へ出力されたパルス
は、さらに任意の遅延時間に設定された遅延時間微調整
回路FTDを通じてノードNBOに出力され、最後にクロック
ドライバCIDがそれを増幅して内部クロックCLKIとして
出力する。BDA0ではFDAで加算されたのと同じ遅延が加
算されるので、外部クロックCLKEから内部クロックCLKI
までの経路での遅延は１サイクルである。結局、クロッ
クの経路を固定するために外部クロックCLKEを入力して
から３サイクル後に内部クロックCLKIが発生する。
【００４５】以上、図１３において、１回の位相比較で
ラッチ回路LB1〜LBmを固定する動作の例を説明したが、
位相比較の回数やクロックサイクル時間に応じてモード
レジスタを設定すれば、クロック制御信号EN0、EN1及び
EN2を適切に制御して内部クロックを発生することがで
きる。
ラッチ回路LB1〜LBmを固定する動作の例を説明したが、
位相比較の回数やクロックサイクル時間に応じてモード
レジスタを設定すれば、クロック制御信号EN0、EN1及び
EN2を適切に制御して内部クロックを発生することがで
きる。
【００４６】そこで図１４に別の例として、クロックサ
イクル時間が短いとき（遅延モニタの遅延時間tDMCに対
してクロックサイクル時間tCKが短い時）、クロックイ
ネーブル信号CKEを投入してから５クロックサイクル遅
れで内部クロックCLKIが発生する粗調整回路CTCの動作
を示す。
イクル時間が短いとき（遅延モニタの遅延時間tDMCに対
してクロックサイクル時間tCKが短い時）、クロックイ
ネーブル信号CKEを投入してから５クロックサイクル遅
れで内部クロックCLKIが発生する粗調整回路CTCの動作
を示す。
【００４７】まず、電源投入時にハイレベルのパワーオ
ンリセット信号PORが入力されるので、ラッチ回路LB1〜
LBmの出力NM1〜NMmの初期値はロウレベルである。ま
た、クロック制御信号EN0及びEN1はハイレベル、EN2は
ロウレベルである。クロックイネーブル信号CKEがハイ
レベルになると、外部クロックCLKEは、クロック入力バ
ッファCIBから遅延モニタDMCを通じて、進行方向遅延回
路列FDAへ入力される。ここで、 tCK<tDMC ．．．．．．．．．．．．．．．．．．．(式１) であるとき、FDAの入力ノードNFIが立ちあがる前に、ノ
ードNAIが2度目の立ち上がりとなる。この場合、入力NF
(i-1)が立ち上がってから出力NFiが立ち上がるまでにNC
I1が2度目の立ち上がりとなる遅延回路FDEiは存在せ
ず、ノードNCI0に対して１クロックサイクル時間だけ遅
らせるために必要な遅延時間をFDA内の遅延回路の段数
として求めることはできない。しかし、ノードNFIに入
力されたパルスは、遅延回路FDE0〜FDEmを順次伝播して
いき、入力NF(j-1)が立ち上がってから出力NFjが立ち上
がるまでにNCI1が3度目の立ち上がりとなる遅延回路FDE
jが存在する。よって、クロックサイクル時間が（式
１）の関係にあるときには、アービタARB0〜ARBmはノー
ドNAIからクロックバッファCB0を通じたFDAの複数の出
力NF0〜NFmでのクロックと、その２サイクル後にノード
NAIからクロックバッファCB1を通じた基準クロックNCI1
の位相を比較しなければならない。
ンリセット信号PORが入力されるので、ラッチ回路LB1〜
LBmの出力NM1〜NMmの初期値はロウレベルである。ま
た、クロック制御信号EN0及びEN1はハイレベル、EN2は
ロウレベルである。クロックイネーブル信号CKEがハイ
レベルになると、外部クロックCLKEは、クロック入力バ
ッファCIBから遅延モニタDMCを通じて、進行方向遅延回
路列FDAへ入力される。ここで、 tCK<tDMC ．．．．．．．．．．．．．．．．．．．(式１) であるとき、FDAの入力ノードNFIが立ちあがる前に、ノ
ードNAIが2度目の立ち上がりとなる。この場合、入力NF
(i-1)が立ち上がってから出力NFiが立ち上がるまでにNC
I1が2度目の立ち上がりとなる遅延回路FDEiは存在せ
ず、ノードNCI0に対して１クロックサイクル時間だけ遅
らせるために必要な遅延時間をFDA内の遅延回路の段数
として求めることはできない。しかし、ノードNFIに入
力されたパルスは、遅延回路FDE0〜FDEmを順次伝播して
いき、入力NF(j-1)が立ち上がってから出力NFjが立ち上
がるまでにNCI1が3度目の立ち上がりとなる遅延回路FDE
jが存在する。よって、クロックサイクル時間が（式
１）の関係にあるときには、アービタARB0〜ARBmはノー
ドNAIからクロックバッファCB0を通じたFDAの複数の出
力NF0〜NFmでのクロックと、その２サイクル後にノード
NAIからクロックバッファCB1を通じた基準クロックNCI1
の位相を比較しなければならない。
【００４８】したがって、ノードNAIにおける１つ目の
クロックがハイレベルの期間、クロック制御信号EN0は
必ずハイレベルでなければならない。また、ノードNAI
における３つ目のクロックがハイレベルの期間、クロッ
ク制御信号EN1は必ずハイレベルでなければならない。
さらに、論理回路PCL1〜PCLmの出力NR1〜NRmが発生した
直後にラッチ回路LB1〜LBmの出力を固定するために、ノ
ードNAIにおける３つ目のクロックがハイレベルからロ
ウレベルになるとき、クロック制御信号EN1をハイレベ
ルからロウレベルにしなければならない。
クロックがハイレベルの期間、クロック制御信号EN0は
必ずハイレベルでなければならない。また、ノードNAI
における３つ目のクロックがハイレベルの期間、クロッ
ク制御信号EN1は必ずハイレベルでなければならない。
さらに、論理回路PCL1〜PCLmの出力NR1〜NRmが発生した
直後にラッチ回路LB1〜LBmの出力を固定するために、ノ
ードNAIにおける３つ目のクロックがハイレベルからロ
ウレベルになるとき、クロック制御信号EN1をハイレベ
ルからロウレベルにしなければならない。
【００４９】一度ラッチ回路LB1〜LBmの出力を固定すれ
ば、クロック制御信号EN0をロウレベルにして進行方向
遅延回路列FDAを停止しておくことができる。一方、ク
ロック制御信号EN2をロウレベルに初期設定していたの
は、進行方向遅延回路列FDAと制御回路MCCが動作中、逆
方向遅延回路列BDA0を停止しておくことができるからで
ある。しかし、ラッチ回路LB1〜LBmの出力が固定した後
は、ノードNAIにおける４つ目のクロックがハイレベル
になる前に、すなわちノードNAIにおける３つ目のクロ
ックがハイレベルからロウレベルになるときにクロック
制御信号EN2をハイレベルにする。そして、ノードNAIに
おける４つ目のクロックをクロックバッファCB3からノ
ードNCI3を通じて逆方向遅延回路列BDA0内の遅延回路BD
Ejに入力する。
ば、クロック制御信号EN0をロウレベルにして進行方向
遅延回路列FDAを停止しておくことができる。一方、ク
ロック制御信号EN2をロウレベルに初期設定していたの
は、進行方向遅延回路列FDAと制御回路MCCが動作中、逆
方向遅延回路列BDA0を停止しておくことができるからで
ある。しかし、ラッチ回路LB1〜LBmの出力が固定した後
は、ノードNAIにおける４つ目のクロックがハイレベル
になる前に、すなわちノードNAIにおける３つ目のクロ
ックがハイレベルからロウレベルになるときにクロック
制御信号EN2をハイレベルにする。そして、ノードNAIに
おける４つ目のクロックをクロックバッファCB3からノ
ードNCI3を通じて逆方向遅延回路列BDA0内の遅延回路BD
Ejに入力する。
【００５０】ラッチ回路LB1〜LB(j-1)及びLB(j+1)〜LBm
の出力NM1〜NM(j-1)及びNM(j+1)〜NMmはロウレベルを保
つため、遅延回路BDE1〜 BDE(j-1)及びBDE(j+1)〜 BDEm
にはチップ内基準クロックCLKRが入力されず、遅延回路
BDE(j-1)〜BDE1は順次パルスを伝播する。そして、BDA0
からノードNB0へ出力されたパルスは、さらに任意の遅
延時間に設定されたFTDを通じてノードNBOに出力され、
最後にクロックドライバCIDがそれを増幅して内部クロ
ックCLKIとして出力する。BDA0ではFDAで加算されたの
と同じ遅延が加算されるので、外部クロックCLKEから内
部クロックCLKIまでの経路での遅延は2サイクルであ
る。結局、クロックの経路を固定するために外部クロッ
クCLKEを入力してから５サイクル後に内部クロックCLKI
が発生する。
の出力NM1〜NM(j-1)及びNM(j+1)〜NMmはロウレベルを保
つため、遅延回路BDE1〜 BDE(j-1)及びBDE(j+1)〜 BDEm
にはチップ内基準クロックCLKRが入力されず、遅延回路
BDE(j-1)〜BDE1は順次パルスを伝播する。そして、BDA0
からノードNB0へ出力されたパルスは、さらに任意の遅
延時間に設定されたFTDを通じてノードNBOに出力され、
最後にクロックドライバCIDがそれを増幅して内部クロ
ックCLKIとして出力する。BDA0ではFDAで加算されたの
と同じ遅延が加算されるので、外部クロックCLKEから内
部クロックCLKIまでの経路での遅延は2サイクルであ
る。結局、クロックの経路を固定するために外部クロッ
クCLKEを入力してから５サイクル後に内部クロックCLKI
が発生する。
【００５１】以上図１４に示したように、クロックサイ
クル時間tCKが遅延モニタの遅延時間tDMCより短くて
も、モードレジスタの設定を変えてクロック制御信号EN
0、EN1及びEN2を適切に制御して外部クロックCLKEに同
期した内部クロックCLKIを出力できる。さらに外部クロ
ックサイクル時間が短い場合、モードレジスタの設定を
変えて、外部クロックCLKEを入力してから７、９、…ク
ロックサイクル後に内部クロックCLKIを出力できる。
クル時間tCKが遅延モニタの遅延時間tDMCより短くて
も、モードレジスタの設定を変えてクロック制御信号EN
0、EN1及びEN2を適切に制御して外部クロックCLKEに同
期した内部クロックCLKIを出力できる。さらに外部クロ
ックサイクル時間が短い場合、モードレジスタの設定を
変えて、外部クロックCLKEを入力してから７、９、…ク
ロックサイクル後に内部クロックCLKIを出力できる。
【００５２】以上図１３，１４に示したように、図１に
示す粗調整回路CTCでは、ノードNCI0に対して整数倍の
クロックサイクル時間だけクロックを遅らせるために必
要な遅延時間を進行方向遅延回路FDA内の遅延回路の段
数として求め、それと同じだけさらに逆方向遅延回路BD
A内で遅らせる。すなわち、クロックの伝播経路を決め
るために外部クロックCLKEをnクロックサイクル分遅延
させ（nは１以上の整数）、次の１クロックサイクルで
クロックの伝播経路を固定し、さらに外部クロックCLKE
をnクロックサイクル分遅延させて内部クロックCLKIを
出力する。したがって、クロックイネーブル信号CKEを
投入してから（2n+1）クロックサイクル後に内部クロッ
クCLKIが発生する。このようなセットアップ時の動作に
対して、一旦同期動作を行えば、例えば図１に示すクロ
ックイネーブル信号CKEをローレベルからハイレベルと
してCTCを待機状態から復帰させる時、パワーオンリセ
ット信号PORを入力しない限り内部クロックの同期条件
がMCC内のラッチ回路に保持されるので、クロックイネ
ーブル信号CKEを投入してからnクロックサイクル後に内
部クロックCLKIが発生する。クロックサイクル時間が比
較的長い場合は、僅か１サイクルで内部クロックが発生
することも可能である。
示す粗調整回路CTCでは、ノードNCI0に対して整数倍の
クロックサイクル時間だけクロックを遅らせるために必
要な遅延時間を進行方向遅延回路FDA内の遅延回路の段
数として求め、それと同じだけさらに逆方向遅延回路BD
A内で遅らせる。すなわち、クロックの伝播経路を決め
るために外部クロックCLKEをnクロックサイクル分遅延
させ（nは１以上の整数）、次の１クロックサイクルで
クロックの伝播経路を固定し、さらに外部クロックCLKE
をnクロックサイクル分遅延させて内部クロックCLKIを
出力する。したがって、クロックイネーブル信号CKEを
投入してから（2n+1）クロックサイクル後に内部クロッ
クCLKIが発生する。このようなセットアップ時の動作に
対して、一旦同期動作を行えば、例えば図１に示すクロ
ックイネーブル信号CKEをローレベルからハイレベルと
してCTCを待機状態から復帰させる時、パワーオンリセ
ット信号PORを入力しない限り内部クロックの同期条件
がMCC内のラッチ回路に保持されるので、クロックイネ
ーブル信号CKEを投入してからnクロックサイクル後に内
部クロックCLKIが発生する。クロックサイクル時間が比
較的長い場合は、僅か１サイクルで内部クロックが発生
することも可能である。
【００５３】以上の説明から、図１に示すCTCはMCC内に
ラッチ回路を持つために、FDAやMCCのゲートを停止する
ことができ、さらに待機状態から復帰する時のロックサ
イクルをセットアップ時よりも短くすることができるの
で、消費電力低減に有効である。
ラッチ回路を持つために、FDAやMCCのゲートを停止する
ことができ、さらに待機状態から復帰する時のロックサ
イクルをセットアップ時よりも短くすることができるの
で、消費電力低減に有効である。
【００５４】[1-4. 微調整用クロック再生回路の動作]
次に、図１５に従い、図１に示す微調整回路FTCの動作
を説明する。粗調整回路CTCにより内部クロックCLKIが
生成されているとする。クロックイネーブル信号CKEが
ハイレベルになり外部クロックCLKEが図１に示すクロッ
ク再生回路に入力されてから偶数番目のクロックサイク
ルのチップ内部基準クロックCLKRの立ち上がりとCLKIか
らダミー回路DCIB0を通じた出力CLKIRの立ち上がりのタ
イミングが、図１０に示す位相比較回路PCで比較され
る。
次に、図１５に従い、図１に示す微調整回路FTCの動作
を説明する。粗調整回路CTCにより内部クロックCLKIが
生成されているとする。クロックイネーブル信号CKEが
ハイレベルになり外部クロックCLKEが図１に示すクロッ
ク再生回路に入力されてから偶数番目のクロックサイク
ルのチップ内部基準クロックCLKRの立ち上がりとCLKIか
らダミー回路DCIB0を通じた出力CLKIRの立ち上がりのタ
イミングが、図１０に示す位相比較回路PCで比較され
る。
【００５５】ここでCLKIRの立ち上がりのタイミングが2
k番目のチップ内部基準クロックCLKRよりも早く、その
差が遅延時間微調整回路FTD0とFTD1との間の遅延時間差
Δtdzよりも大きいとき、図１０に示したアービタABP1
及びラッチ回路LA1によりハイレベルの位相比較回路出
力NFA0が内部クロックCLKIと同じ期間出力され、さらに
図１１に示したシフトレジスタ制御信号生成回路CSGに
おいてT F/Fの出力Ｑがハイレベルなので、カスケード
ドライバを通じてシフトレジスタ制御信号NFA1を出力す
る。また、位相比較回路PCの出力NFA0はシフトレジスタ
制御信号生成回路CSGにおいてD F/Fを通じてNAND回路の
一方の入力端子に入力され、さらにNAND回路の他方の入
力端子に入力されるクロックドライバCLKD出力の反転信
号であるクロックバー信号CLKBがハイレベルになると
き、シフトレジスタ制御信号NFA2を出力する。
k番目のチップ内部基準クロックCLKRよりも早く、その
差が遅延時間微調整回路FTD0とFTD1との間の遅延時間差
Δtdzよりも大きいとき、図１０に示したアービタABP1
及びラッチ回路LA1によりハイレベルの位相比較回路出
力NFA0が内部クロックCLKIと同じ期間出力され、さらに
図１１に示したシフトレジスタ制御信号生成回路CSGに
おいてT F/Fの出力Ｑがハイレベルなので、カスケード
ドライバを通じてシフトレジスタ制御信号NFA1を出力す
る。また、位相比較回路PCの出力NFA0はシフトレジスタ
制御信号生成回路CSGにおいてD F/Fを通じてNAND回路の
一方の入力端子に入力され、さらにNAND回路の他方の入
力端子に入力されるクロックドライバCLKD出力の反転信
号であるクロックバー信号CLKBがハイレベルになると
き、シフトレジスタ制御信号NFA2を出力する。
【００５６】ここで図１５に示すように、(2k-1)クロッ
クサイクルまでにシフトレジスタ出力信号QFi及びQB1が
ハイレベルに設定され、他のQF1〜QF(i-1)及びQF(i+1)
〜QFm、QB2〜QBnがロウレベルに設定されているとき
に、2kクロックサイクルでシフトレジスタ制御信号NFA1
が入力され、さらに(2k+1)クロックサイクルでNFA2が入
力されてQFiがハイレベルからロウレベルに遷移し、QF
(i+1)がロウレベルからハイレベル遷移する。こうし
て、FTDにおいて選択する電流制御用MOSFETをPTFiとNTF
i及びPTB1とNTB1の組み合わせからPTF(i+1)とNTF(i+1)
及びPTB1とNTB1の組み合わせにすることで、FTDを伝播
するクロックの遅延時間を遅らせて内部クロックCLKIの
立ち上がりと外部クロックCLKEの立ち上がりのタイミン
グ誤差を小さくすることができる。ここで、クロックCL
KIRの立ち上がりが(2k+1)番目のチップ内部基準クロッ
クCLKRより早く、その差がFTD0とFTD1との間の遅延時間
差Δtdzよりも大きいとき位相比較回路PCにおいて位相
比較回路出力NFA0が生成される。しかし、シフトレジス
タ制御信号生成回路CSGにおいてT F/Fの出力Ｑがロウレ
ベルであるのでシフトレジスタ制御信号NFA1及びNFA2が
生成されず、(2k+2)クロックサイクルのときシフトレジ
スタ出力QF1〜QFm及びQB1〜QBnにおける信号レベルの遷
移はない。すなわち、シフトレジスタの制御は２サイク
ルおきに行われる。
クサイクルまでにシフトレジスタ出力信号QFi及びQB1が
ハイレベルに設定され、他のQF1〜QF(i-1)及びQF(i+1)
〜QFm、QB2〜QBnがロウレベルに設定されているとき
に、2kクロックサイクルでシフトレジスタ制御信号NFA1
が入力され、さらに(2k+1)クロックサイクルでNFA2が入
力されてQFiがハイレベルからロウレベルに遷移し、QF
(i+1)がロウレベルからハイレベル遷移する。こうし
て、FTDにおいて選択する電流制御用MOSFETをPTFiとNTF
i及びPTB1とNTB1の組み合わせからPTF(i+1)とNTF(i+1)
及びPTB1とNTB1の組み合わせにすることで、FTDを伝播
するクロックの遅延時間を遅らせて内部クロックCLKIの
立ち上がりと外部クロックCLKEの立ち上がりのタイミン
グ誤差を小さくすることができる。ここで、クロックCL
KIRの立ち上がりが(2k+1)番目のチップ内部基準クロッ
クCLKRより早く、その差がFTD0とFTD1との間の遅延時間
差Δtdzよりも大きいとき位相比較回路PCにおいて位相
比較回路出力NFA0が生成される。しかし、シフトレジス
タ制御信号生成回路CSGにおいてT F/Fの出力Ｑがロウレ
ベルであるのでシフトレジスタ制御信号NFA1及びNFA2が
生成されず、(2k+2)クロックサイクルのときシフトレジ
スタ出力QF1〜QFm及びQB1〜QBnにおける信号レベルの遷
移はない。すなわち、シフトレジスタの制御は２サイク
ルおきに行われる。
【００５７】続いて、クロックCLKIRの立ち上がりのタ
イミングが(2k+2)番目及び(2k+3)番目のチップ内部基準
クロックCLKRよりも早く、その差がΔtdzよりも小さい
とき、位相比較回路PCの出力NFA0及びNSL0はロウレベル
のままであるのでシフトレジスタ出力QF1〜QFm及びQB1
〜QBnにおける信号レベルの遷移はない。
イミングが(2k+2)番目及び(2k+3)番目のチップ内部基準
クロックCLKRよりも早く、その差がΔtdzよりも小さい
とき、位相比較回路PCの出力NFA0及びNSL0はロウレベル
のままであるのでシフトレジスタ出力QF1〜QFm及びQB1
〜QBnにおける信号レベルの遷移はない。
【００５８】一方、クロックCLKIRの立ち上がりのタイ
ミングが(2k+4)番目のCLKRよりも遅いとき、アービタAB
P0及びラッチ回路LA0によりハイレベルの位相比較回路
出力NSL0がCLKIと同じ期間出力され、さらにシフトレジ
スタ制御信号生成回路CSGにおいてT F/Fの出力Ｑがハイ
レベルであるのでカスケードドライバを通じてシフトレ
ジスタ制御信号NSL1を出力する。また、位相比較回路PC
の出力NSL0はシフトレジスタ制御信号生成回路CSGにお
いてD F/Fを通じてNAND回路の一方の入力端子に入力さ
れ、さらにNAND回路の他方の入力端子に入力されるクロ
ックドライバCLKD出力の反転信号であるクロックバー信
号CLKBがハイレベルになるとき、シフトレジスタ制御信
号NSL2を出力する。
ミングが(2k+4)番目のCLKRよりも遅いとき、アービタAB
P0及びラッチ回路LA0によりハイレベルの位相比較回路
出力NSL0がCLKIと同じ期間出力され、さらにシフトレジ
スタ制御信号生成回路CSGにおいてT F/Fの出力Ｑがハイ
レベルであるのでカスケードドライバを通じてシフトレ
ジスタ制御信号NSL1を出力する。また、位相比較回路PC
の出力NSL0はシフトレジスタ制御信号生成回路CSGにお
いてD F/Fを通じてNAND回路の一方の入力端子に入力さ
れ、さらにNAND回路の他方の入力端子に入力されるクロ
ックドライバCLKD出力の反転信号であるクロックバー信
号CLKBがハイレベルになるとき、シフトレジスタ制御信
号NSL2を出力する。
【００５９】図１５では、(2k+3)クロックサイクルまで
にQF(i+1)及びQB1がハイレベルに設定されQF1〜QFi及び
QF(i+2)〜QFm、QB2〜QBnがロウレベルに設定されている
ので、(2k+4)クロックサイクルでシフトレジスタ制御信
号NSL1が入力される。そして、(2k+5)クロックサイクル
でシフトレジスタ制御信号NSL2が入力されてQF(i+1)が
ハイレベルからロウレベルに遷移し、QFiがロウレベル
からハイレベルに遷移する動作をする。こうして、遅延
時間微調整回路において選択する電流制御用MOSFETをPT
F(i+1)とNTF(i+1)及びPTB1とNTB1の組み合わせからPTFi
とNTFi及びPTB1とNTB1の組み合わせにすることで、FTD
を伝播するクロックの遅延時間を速めて内部クロックCL
KIの立ち上がりと外部クロックCLKEの立ち上がりのタイ
ミング誤差を小さくすることができる。ただし、先に述
べたようにシフトレジスタの制御を２サイクル毎に行う
ので、クロックCLKIRの立ち上がりのタイミングが(2k+
5)番目のチップ内部基準クロックCLKRよりも遅いとき位
相比較回路PCにおいて位相比較回路出力NSL0が生成され
るが、シフトレジスタ制御信号生成回路CSGにおいてT F
/Fの出力Ｑがロウレベルであるのでシフトレジスタ制御
信号NSL1及びNSL2が生成されず、(2k+5)クロックサイク
ルのときシフトレジスタ出力QF1〜QFm及びQB1〜QBnにお
ける信号レベルの遷移はない。
にQF(i+1)及びQB1がハイレベルに設定されQF1〜QFi及び
QF(i+2)〜QFm、QB2〜QBnがロウレベルに設定されている
ので、(2k+4)クロックサイクルでシフトレジスタ制御信
号NSL1が入力される。そして、(2k+5)クロックサイクル
でシフトレジスタ制御信号NSL2が入力されてQF(i+1)が
ハイレベルからロウレベルに遷移し、QFiがロウレベル
からハイレベルに遷移する動作をする。こうして、遅延
時間微調整回路において選択する電流制御用MOSFETをPT
F(i+1)とNTF(i+1)及びPTB1とNTB1の組み合わせからPTFi
とNTFi及びPTB1とNTB1の組み合わせにすることで、FTD
を伝播するクロックの遅延時間を速めて内部クロックCL
KIの立ち上がりと外部クロックCLKEの立ち上がりのタイ
ミング誤差を小さくすることができる。ただし、先に述
べたようにシフトレジスタの制御を２サイクル毎に行う
ので、クロックCLKIRの立ち上がりのタイミングが(2k+
5)番目のチップ内部基準クロックCLKRよりも遅いとき位
相比較回路PCにおいて位相比較回路出力NSL0が生成され
るが、シフトレジスタ制御信号生成回路CSGにおいてT F
/Fの出力Ｑがロウレベルであるのでシフトレジスタ制御
信号NSL1及びNSL2が生成されず、(2k+5)クロックサイク
ルのときシフトレジスタ出力QF1〜QFm及びQB1〜QBnにお
ける信号レベルの遷移はない。
【００６０】以上のように、この微調整回路FTCは、粗
調整回路CTCで生じるチップ内部基準クロックCLKRの立
ち上がりと内部クロックCLKIからダミー回路DCIB0を通
じた出力CLKIRの立ち上がりのタイミング誤差を位相比
較回路PCで判定し、その結果を基に生成された信号によ
りシフトレジスタを制御して遅延微調整回路FTDに必要
な遅延時間を生成する電流制御用MOSトランジスタを選
択することを逐次行って、外部クロックCLKEの立ち上が
りと内部クロックの立ち上がりCLKIのタイミング誤差を
小さくする。先に述べたように、シフトレジスタSRにお
いて出力がハイレベルである位置は双方向に転移するこ
とができるので、図１に示すクロック再生回路が動作中
に発生するチップ温度や外部クロック周波数の変化に追
随して外部クロックCLKEの立ち上がりと内部クロックCL
KIの立ち上がりのタイミング誤差を小さくすることが可
能である。したがって、図２に示すFTDが多段直列接続
されてFTCが構成されているならば、さらに大きな動作
環境変化に追随してタイミング誤差の小さな内部クロッ
クを出力することが可能である。また、粗調整回路CTC
におけるクロックパルスの伝播経路をラッチ回路LB1〜L
Bmで固定する粗調整動作の後に微調整回路FTCで微調整
動作を行うので、二重のフィードバックループが生じる
ことがない。
調整回路CTCで生じるチップ内部基準クロックCLKRの立
ち上がりと内部クロックCLKIからダミー回路DCIB0を通
じた出力CLKIRの立ち上がりのタイミング誤差を位相比
較回路PCで判定し、その結果を基に生成された信号によ
りシフトレジスタを制御して遅延微調整回路FTDに必要
な遅延時間を生成する電流制御用MOSトランジスタを選
択することを逐次行って、外部クロックCLKEの立ち上が
りと内部クロックの立ち上がりCLKIのタイミング誤差を
小さくする。先に述べたように、シフトレジスタSRにお
いて出力がハイレベルである位置は双方向に転移するこ
とができるので、図１に示すクロック再生回路が動作中
に発生するチップ温度や外部クロック周波数の変化に追
随して外部クロックCLKEの立ち上がりと内部クロックCL
KIの立ち上がりのタイミング誤差を小さくすることが可
能である。したがって、図２に示すFTDが多段直列接続
されてFTCが構成されているならば、さらに大きな動作
環境変化に追随してタイミング誤差の小さな内部クロッ
クを出力することが可能である。また、粗調整回路CTC
におけるクロックパルスの伝播経路をラッチ回路LB1〜L
Bmで固定する粗調整動作の後に微調整回路FTCで微調整
動作を行うので、二重のフィードバックループが生じる
ことがない。
【００６１】[1-5. 動作シミュレーション]さて、図１
３の動作で、出力を得るまでに要する時間及び外部クロ
ックCLKEの立ち上がりと内部クロックCLKIの立ち上がり
のタイミング誤差を考える。遅延モニタDMCの遅延時間
をtDMCとし、遅延回路FDE0〜FDEm及びBDE0〜BDEmの１段
当たり及びこれらに相当するダミー遅延回路DDAの遅延
時間をtDとする。また、i番目のアービタARB(i-1)の入
力NF(i-1)が立ち上がってから時間Δt後にノードNCI1が
立ち上がるとする。ただし、 Δt<tD ．．．．．．．．．．．．．．．．．．．(式２) である。クロックサイクル時間tCKは、ノードNCI0のサイクルから、 tCK=tDMC+i・tD+Δt ．．．．．．．．．．．．．．(式３) と表せる。さらに、制御回路MCCでの遅延時間をtMCC、
クロック入力バッファCIB0の遅延時間をtCIB0、クロッ
ク入力バッファCIBの遅延時間をtCIB、クロックバッフ
ァCB0、CB1、CB2及びCB3の遅延時間をtCB、遅延時間微
調整回路FTDの遅延時間をtFTDj、クロックドライバの遅
延時間をtCIDとすると、図９に示す遅延モニタDMCの遅
延時間tDMCは、 tDMC=tCIB0+tCIB+tCB+tD+tFTDj+tCID ．．．．．．(式４) となるように設定している。図１と図９から制御回路MC
Cの論理回路の段数は遅延モニタDMCの論理回路の段数よ
り少ないので、 tMCC<tDMC ．．．．．．．．．．．．．．．．．．(式５) である。よって、逆方向遅延回路BDA0に必要な遅延回路
の段数を進行方向遅延回路FDAによって求めた後、直ち
に１クロックサイクル以内に制御回路MCCの出力NM1〜NM
mの状態を固定してチップ内部基準クロックCLKRを入力
すべき逆方向遅延回路BDA0を設定することができる。し
かし、図１と図８から制御回路MCCの論理回路の段数は
クロックバッファCB3の論理回路の段数より多いので、 tMCC>tCB ．．．．．．．．．．．．．．．．．．．(式６) である。したがって、制御回路MCCの出力NM1〜NMmの状
態を固定中はチップ内部基準クロックCLKRを逆方向遅延
回路BDA0に入力することができず、次のクロックサイク
ルのCLKRをBDA0に入力しなければならない。このとき遅
延微調整回路FTDの遅延時間をtFTDkとすると、クロック
伝播経路での遅延時間tLBは、 tLB=tCIB0+tCIB+tCB+i・tD+tD+tFTDk+tCID ．．．．(式７) である。したがって（式３）、（式４）、（式７）か
ら、外部クロックCLKEから内部クロックCLKIまでの遅延
時間の合計tDBは最短で、 tDB=[(tCIB0+tCIB)+(tDMC+i・tD+Δt)]+[tCK-(tCIB0+tCIB)] +[tCIB0+tCIB+tCB+(i+1)・tD+tFTDk+tCID] =[(tCIB0+tCIB+tCB+tD+tFTDj+tCID)+i・tD+Δt] +tCK+[tCIB0+tCIB+tCB+(i+1)・tD+tFTDk+tCID] =3・tCK-Δt．．．．．．．．．．．．． ．．．．(式８) となる。すなわち、内部クロックCLKIは外部クロックCL
KEから最短で3サイクル遅れてほぼ同期して出力され
る。ただし、tFTDjとtFTDjは等しいと仮定した。また同
様に、図１４の動作に対する外部クロックCLKEから内部
クロックCLKIまでの遅延時間の合計は、最短で(5・tCK-
Δt)と考えられる。
３の動作で、出力を得るまでに要する時間及び外部クロ
ックCLKEの立ち上がりと内部クロックCLKIの立ち上がり
のタイミング誤差を考える。遅延モニタDMCの遅延時間
をtDMCとし、遅延回路FDE0〜FDEm及びBDE0〜BDEmの１段
当たり及びこれらに相当するダミー遅延回路DDAの遅延
時間をtDとする。また、i番目のアービタARB(i-1)の入
力NF(i-1)が立ち上がってから時間Δt後にノードNCI1が
立ち上がるとする。ただし、 Δt<tD ．．．．．．．．．．．．．．．．．．．(式２) である。クロックサイクル時間tCKは、ノードNCI0のサイクルから、 tCK=tDMC+i・tD+Δt ．．．．．．．．．．．．．．(式３) と表せる。さらに、制御回路MCCでの遅延時間をtMCC、
クロック入力バッファCIB0の遅延時間をtCIB0、クロッ
ク入力バッファCIBの遅延時間をtCIB、クロックバッフ
ァCB0、CB1、CB2及びCB3の遅延時間をtCB、遅延時間微
調整回路FTDの遅延時間をtFTDj、クロックドライバの遅
延時間をtCIDとすると、図９に示す遅延モニタDMCの遅
延時間tDMCは、 tDMC=tCIB0+tCIB+tCB+tD+tFTDj+tCID ．．．．．．(式４) となるように設定している。図１と図９から制御回路MC
Cの論理回路の段数は遅延モニタDMCの論理回路の段数よ
り少ないので、 tMCC<tDMC ．．．．．．．．．．．．．．．．．．(式５) である。よって、逆方向遅延回路BDA0に必要な遅延回路
の段数を進行方向遅延回路FDAによって求めた後、直ち
に１クロックサイクル以内に制御回路MCCの出力NM1〜NM
mの状態を固定してチップ内部基準クロックCLKRを入力
すべき逆方向遅延回路BDA0を設定することができる。し
かし、図１と図８から制御回路MCCの論理回路の段数は
クロックバッファCB3の論理回路の段数より多いので、 tMCC>tCB ．．．．．．．．．．．．．．．．．．．(式６) である。したがって、制御回路MCCの出力NM1〜NMmの状
態を固定中はチップ内部基準クロックCLKRを逆方向遅延
回路BDA0に入力することができず、次のクロックサイク
ルのCLKRをBDA0に入力しなければならない。このとき遅
延微調整回路FTDの遅延時間をtFTDkとすると、クロック
伝播経路での遅延時間tLBは、 tLB=tCIB0+tCIB+tCB+i・tD+tD+tFTDk+tCID ．．．．(式７) である。したがって（式３）、（式４）、（式７）か
ら、外部クロックCLKEから内部クロックCLKIまでの遅延
時間の合計tDBは最短で、 tDB=[(tCIB0+tCIB)+(tDMC+i・tD+Δt)]+[tCK-(tCIB0+tCIB)] +[tCIB0+tCIB+tCB+(i+1)・tD+tFTDk+tCID] =[(tCIB0+tCIB+tCB+tD+tFTDj+tCID)+i・tD+Δt] +tCK+[tCIB0+tCIB+tCB+(i+1)・tD+tFTDk+tCID] =3・tCK-Δt．．．．．．．．．．．．． ．．．．(式８) となる。すなわち、内部クロックCLKIは外部クロックCL
KEから最短で3サイクル遅れてほぼ同期して出力され
る。ただし、tFTDjとtFTDjは等しいと仮定した。また同
様に、図１４の動作に対する外部クロックCLKEから内部
クロックCLKIまでの遅延時間の合計は、最短で(5・tCK-
Δt)と考えられる。
【００６２】(式８)から外部クロックCLKEの立ち上がり
から内部クロックCLKIの立ち上がりまでのタイミング誤
差δは、 δ=-Δt ．．．．．．．．．．．．．．．．．．．(式９) となる。これは、逆方向遅延回路BDA0を伝搬して決まる
遅延時間がクロックサイクル時間tCKに対して離散時間
的な値をとるために生ずる。しかし、このタイミング誤
差δの絶対値は、（式２）から遅延回路FDE0〜FDEm及び
BDE0〜BDEmの１段当たりの遅延時間tDよりも小さく、tD
はNANDゲート２段分の遅延時間に等しい。しかも、タイ
ミング誤差δの値自体は、遅延モニタDMCの精度に依存
する。そこで、このタイミング誤差δを小さくするため
に、遅延時間微調整回路FTDを構成する電流制御用MOSト
ランジスタに求められる条件を考える。
から内部クロックCLKIの立ち上がりまでのタイミング誤
差δは、 δ=-Δt ．．．．．．．．．．．．．．．．．．．(式９) となる。これは、逆方向遅延回路BDA0を伝搬して決まる
遅延時間がクロックサイクル時間tCKに対して離散時間
的な値をとるために生ずる。しかし、このタイミング誤
差δの絶対値は、（式２）から遅延回路FDE0〜FDEm及び
BDE0〜BDEmの１段当たりの遅延時間tDよりも小さく、tD
はNANDゲート２段分の遅延時間に等しい。しかも、タイ
ミング誤差δの値自体は、遅延モニタDMCの精度に依存
する。そこで、このタイミング誤差δを小さくするため
に、遅延時間微調整回路FTDを構成する電流制御用MOSト
ランジスタに求められる条件を考える。
【００６３】図２に示すFTDは、 y=m+n-1 ．．．．．．．．．．．．．．．．．．(式１０) を満たすy個の遅延時間を生成する。この遅延時間の最小値tFTD(min)を、 tFTD(min)=tD+td1 ．．．．．．．．．．．．．．(式１１) とし、遅延時間の最大値を、 tFTD(max)=tD+(td1+td2+td3+…+tdy) ．．．．．(式１２) とするとき、 td1,td2,td3,…, tdm, td(m+1), td(m+
2), …,tdyは遅延時間微調整回路FTDにおける遅延時間
の変化量であり、それぞれは電流制御用MOSトランジス
タの組み合わせ、(PTF1,NTF1,PTB1,NTB1),(PTF2,NTF2,P
TB1,NTB1),(PTF3,NTF3,PTB1,NTB1),…, (PTFm,NTFm,PTB
1,NTB1), (PTFm,NTFm,PTB2,NTB2), (PTFm,NTFm,PTB3,NT
B3), …, (PTFm,NTFm,PTBn,NTBn)により生成される。し
たがって、これらの電流制御用MOSトランジスタは、 td1,td2, …,tdy>0．．．．．．．．．．． ．．．(式１３) tFTD(max)-tFTD(min)=td2+td3+…+tdy >tD ．．．．．．．． ．．．(式１４) を満たすようなゲートサイズであり、これらが電流制御
用MOSトランジスタ列PTFA、PTBA、NTFA及びNTBAに順番
に配列されなければならない。ここで、（式４）に示す
遅延モニタ回路DMC内の遅延時間微調整回路DFTDの遅延
時間tFTDjを、 tFTDj=tFTD(min)=定数 ．．．．．．．．．．．．(式１５) とし、遅延時間微調整回路DFTDの遅延時間tFTDkの初期
値もtFTD(min)に設定されているとする。このとき、図
１５に示すようにFTCが動作して、FTDの遅延時間tFTDk
がtFTD(min)から遅延時間が逐次増加するので、（式１
３）及び（式１４）より、（式９）に示す外部クロック
CLKEの立ち上がりから内部クロックCLKIの立ち上がりま
でのタイミング誤差δは、 δ=-Δt→0 ．．．．．．．．．．．．．．．．．(式１６) となる。すなわち、（式８）で示す外部クロックCLKEを
入力してから３クロックサイクル後に粗調整回路CTCに
よって出力された内部クロックCLKIと外部クロックCLKE
のタイミング誤差δを、微調整回路FTCが制御する遅延
時間微調整回路FTDによって小さくすることができる。
だたし、その精度は位相比較回路PC内の遅延時間微調整
回路FTD0とFTD1の遅延時間差Δtdzである。ここでは、
説明を簡単にするために、FTD0の遅延時間を(tD+td1)、
FTD1の遅延時間を(tD+td1+td2)として、FTD0とFTD1の遅
延時間差Δtdzをtd2とした。しかし、実際には、FTDに
おける遅延時間の変化量td1,td2,…,tdyのなかで一番大
きい値と等しくなるように、図１０における位相比較回
路PC内のFTD0及びFTD1の電流制御用MOSトランジスタを
選択してΔtdzを設定して、外部クロックCLKEの立ち上
がりと内部クロックCLKIの立ち上がりのタイミング誤差
がΔtdz未満になるようにFTDが制御されて、図１に示す
クロック再生回路はタイミング誤差が小さく安定した内
部クロックCLKIを出力する。
2), …,tdyは遅延時間微調整回路FTDにおける遅延時間
の変化量であり、それぞれは電流制御用MOSトランジス
タの組み合わせ、(PTF1,NTF1,PTB1,NTB1),(PTF2,NTF2,P
TB1,NTB1),(PTF3,NTF3,PTB1,NTB1),…, (PTFm,NTFm,PTB
1,NTB1), (PTFm,NTFm,PTB2,NTB2), (PTFm,NTFm,PTB3,NT
B3), …, (PTFm,NTFm,PTBn,NTBn)により生成される。し
たがって、これらの電流制御用MOSトランジスタは、 td1,td2, …,tdy>0．．．．．．．．．．． ．．．(式１３) tFTD(max)-tFTD(min)=td2+td3+…+tdy >tD ．．．．．．．． ．．．(式１４) を満たすようなゲートサイズであり、これらが電流制御
用MOSトランジスタ列PTFA、PTBA、NTFA及びNTBAに順番
に配列されなければならない。ここで、（式４）に示す
遅延モニタ回路DMC内の遅延時間微調整回路DFTDの遅延
時間tFTDjを、 tFTDj=tFTD(min)=定数 ．．．．．．．．．．．．(式１５) とし、遅延時間微調整回路DFTDの遅延時間tFTDkの初期
値もtFTD(min)に設定されているとする。このとき、図
１５に示すようにFTCが動作して、FTDの遅延時間tFTDk
がtFTD(min)から遅延時間が逐次増加するので、（式１
３）及び（式１４）より、（式９）に示す外部クロック
CLKEの立ち上がりから内部クロックCLKIの立ち上がりま
でのタイミング誤差δは、 δ=-Δt→0 ．．．．．．．．．．．．．．．．．(式１６) となる。すなわち、（式８）で示す外部クロックCLKEを
入力してから３クロックサイクル後に粗調整回路CTCに
よって出力された内部クロックCLKIと外部クロックCLKE
のタイミング誤差δを、微調整回路FTCが制御する遅延
時間微調整回路FTDによって小さくすることができる。
だたし、その精度は位相比較回路PC内の遅延時間微調整
回路FTD0とFTD1の遅延時間差Δtdzである。ここでは、
説明を簡単にするために、FTD0の遅延時間を(tD+td1)、
FTD1の遅延時間を(tD+td1+td2)として、FTD0とFTD1の遅
延時間差Δtdzをtd2とした。しかし、実際には、FTDに
おける遅延時間の変化量td1,td2,…,tdyのなかで一番大
きい値と等しくなるように、図１０における位相比較回
路PC内のFTD0及びFTD1の電流制御用MOSトランジスタを
選択してΔtdzを設定して、外部クロックCLKEの立ち上
がりと内部クロックCLKIの立ち上がりのタイミング誤差
がΔtdz未満になるようにFTDが制御されて、図１に示す
クロック再生回路はタイミング誤差が小さく安定した内
部クロックCLKIを出力する。
【００６４】以上で説明したクロック再生回路のシミュ
レーション結果を、以下に示す。電源電圧はVCC=2.7[V]
とした。逆方向遅延回路列BDA内の遅延回路数mは32とし
た。外部クロックCLKEの立ち上がりと立ち下がりの時間
はそれぞれ0.1[ns]とした。各論理ゲートの論理しきい
電圧は1.35[V]である。遅延回路FDE0〜FDEm及びBDE1〜B
DEmの遅延時間tDは約0.25[ns]であり、遅延モニタDMCの
遅延時間tDMCは約2.4[ns]である。遅延時間微調整回路F
TDにおける遅延時間の変化量td1,td2,…,tdyは約0.03[n
s]未満であり、遅延時間微調整回路FTD0とFTD1との間の
遅延時間差Δtdzは約0.035[ns]である。
レーション結果を、以下に示す。電源電圧はVCC=2.7[V]
とした。逆方向遅延回路列BDA内の遅延回路数mは32とし
た。外部クロックCLKEの立ち上がりと立ち下がりの時間
はそれぞれ0.1[ns]とした。各論理ゲートの論理しきい
電圧は1.35[V]である。遅延回路FDE0〜FDEm及びBDE1〜B
DEmの遅延時間tDは約0.25[ns]であり、遅延モニタDMCの
遅延時間tDMCは約2.4[ns]である。遅延時間微調整回路F
TDにおける遅延時間の変化量td1,td2,…,tdyは約0.03[n
s]未満であり、遅延時間微調整回路FTD0とFTD1との間の
遅延時間差Δtdzは約0.035[ns]である。
【００６５】図１６は、クロックサイクル時間tCKを6[n
s](周波数167[MHz]）とした場合のチップ内部基準クロ
ックCLKRの立ち上がりと内部クロックの立ち上がりのタ
イミング誤差δを示している。外部クロックCLKEのデュ
ーティを0.5とした。外部クロックCLKEの４〜１４番目
とほぼ同期した内部クロックCLKIのタイミング誤差が示
されており、図１３に示したように外部クロックCLKEを
3クロックサイクル分だけ遅延させて内部クロックCLKI
が出力されている。外部クロックCLKEの４番目とほぼ同
期した内部クロックCLKIはチップ内部基準クロックCLKR
よりも約0.06[ns]早く出力されている。このタイミング
誤差はFTD0とFTD1の間の遅延時間差Δtdz（ここでは約
0.035[ns]）よりも大きい。
s](周波数167[MHz]）とした場合のチップ内部基準クロ
ックCLKRの立ち上がりと内部クロックの立ち上がりのタ
イミング誤差δを示している。外部クロックCLKEのデュ
ーティを0.5とした。外部クロックCLKEの４〜１４番目
とほぼ同期した内部クロックCLKIのタイミング誤差が示
されており、図１３に示したように外部クロックCLKEを
3クロックサイクル分だけ遅延させて内部クロックCLKI
が出力されている。外部クロックCLKEの４番目とほぼ同
期した内部クロックCLKIはチップ内部基準クロックCLKR
よりも約0.06[ns]早く出力されている。このタイミング
誤差はFTD0とFTD1の間の遅延時間差Δtdz（ここでは約
0.035[ns]）よりも大きい。
【００６６】この誤差は、図１５で説明したように２ク
ロックサイクル毎に遅延時間微調整回路FTDの遅延時間
を制御することにより低減される。すなわち、外部クロ
ックCLKEの６番目とほぼ同期した内部クロックCLKIは外
部クロックCLKEよりも約0.04[ns]早く出力される。この
タイミング誤差は、チップ内部基準クロックCLKRの４番
目とほぼ同期した内部クロックCLKIのものよりも約0.03
[ns]小さく、FTDにおける遅延時間の変化量に等しい値
だけ補正されている。しかし、依然としてこのタイミン
グ誤差はΔtdz（ここでは約0.035[ns]）よりも大きいの
で、さらに微調整回路FTC内のFTDの遅延時間を制御して
タイミング誤差を低減する。
ロックサイクル毎に遅延時間微調整回路FTDの遅延時間
を制御することにより低減される。すなわち、外部クロ
ックCLKEの６番目とほぼ同期した内部クロックCLKIは外
部クロックCLKEよりも約0.04[ns]早く出力される。この
タイミング誤差は、チップ内部基準クロックCLKRの４番
目とほぼ同期した内部クロックCLKIのものよりも約0.03
[ns]小さく、FTDにおける遅延時間の変化量に等しい値
だけ補正されている。しかし、依然としてこのタイミン
グ誤差はΔtdz（ここでは約0.035[ns]）よりも大きいの
で、さらに微調整回路FTC内のFTDの遅延時間を制御して
タイミング誤差を低減する。
【００６７】すなわち、外部クロックCLKEの８番目とほ
ぼ同期した内部クロックCLKIは外部クロックCLKEよりも
約0.01[ns]早く出力される。このタイミング誤差はΔtd
z（ここでは約0.035[ns]）よりも小さいので、微調整回
路FTCは安定状態となる。すなわち、８番目以降の外部
クロックCLKEにほぼ同期した内部クロックCLKIは外部ク
ロックCLKEよりも約0.01[ns]早く出力され、この出力タ
イミングが保持される。このように、本発明によるクロ
ック再生回路では粗調整回路CTCにより３クロックサイ
クルで外部クロックCLKEと内部クロックCLKIの同期をと
った後、微調整回路FTCで数クロックサイクルで内部ク
ロックCLKIの出力タイミングの微調整を行い、外部クロ
ックCLKEとのタイミング誤差が小さな内部クロックCLKI
を発生できることがシミュレーションにより確かめられ
た。
ぼ同期した内部クロックCLKIは外部クロックCLKEよりも
約0.01[ns]早く出力される。このタイミング誤差はΔtd
z（ここでは約0.035[ns]）よりも小さいので、微調整回
路FTCは安定状態となる。すなわち、８番目以降の外部
クロックCLKEにほぼ同期した内部クロックCLKIは外部ク
ロックCLKEよりも約0.01[ns]早く出力され、この出力タ
イミングが保持される。このように、本発明によるクロ
ック再生回路では粗調整回路CTCにより３クロックサイ
クルで外部クロックCLKEと内部クロックCLKIの同期をと
った後、微調整回路FTCで数クロックサイクルで内部ク
ロックCLKIの出力タイミングの微調整を行い、外部クロ
ックCLKEとのタイミング誤差が小さな内部クロックCLKI
を発生できることがシミュレーションにより確かめられ
た。
【００６８】ここで、微調整回路FTCによりタイミング
誤差が小さな内部クロックCLKIを安定に出力するまでに
かかるクロックサイクル数は、遅延回路FDE0〜FDEm及び
BDE0〜BDEmの１段当たりの遅延時間tD及び遅延時間微調
整回路FTDにおける遅延時間の変化量tdyに依存する。外
部クロックCLKEと内部クロックCLKIのタイミング誤差δ
の精度を遅延回路FDE0〜FDEm及びBDE0〜BDEmの１段当た
りの遅延時間tDの1/10とするとき、１０段階の遅延時間
を生成するように構成されたFTDをシフトレジスタが逐
次制御する場合を考える。
誤差が小さな内部クロックCLKIを安定に出力するまでに
かかるクロックサイクル数は、遅延回路FDE0〜FDEm及び
BDE0〜BDEmの１段当たりの遅延時間tD及び遅延時間微調
整回路FTDにおける遅延時間の変化量tdyに依存する。外
部クロックCLKEと内部クロックCLKIのタイミング誤差δ
の精度を遅延回路FDE0〜FDEm及びBDE0〜BDEmの１段当た
りの遅延時間tDの1/10とするとき、１０段階の遅延時間
を生成するように構成されたFTDをシフトレジスタが逐
次制御する場合を考える。
【００６９】図１７は、図１２に示すシフトレジスタSR
における２つのシフトレジスタSRF及びSRBの出力QF1〜Q
Fm及びQB1〜QBnの初期状態を示している。Ｈ及びＬはシ
フトレジスタSRF及びSRBの出力QF1〜QFm及びQB1〜QBnが
それぞれハイレベル及びロウレベルであることを示す。
また、○印は初期値がハイレベルであることを示し、□
印は初期値のハイレベルが転移すべき場所を示す。さら
に、実線の矢印は初期値のハイレベルが転移する１番目
の経路を示し、破線の矢印はハイレベルが転移する２番
目の経路を示す。一例とし、ここではQF1とQB1がハイレ
ベルに初期設定されている。
における２つのシフトレジスタSRF及びSRBの出力QF1〜Q
Fm及びQB1〜QBnの初期状態を示している。Ｈ及びＬはシ
フトレジスタSRF及びSRBの出力QF1〜QFm及びQB1〜QBnが
それぞれハイレベル及びロウレベルであることを示す。
また、○印は初期値がハイレベルであることを示し、□
印は初期値のハイレベルが転移すべき場所を示す。さら
に、実線の矢印は初期値のハイレベルが転移する１番目
の経路を示し、破線の矢印はハイレベルが転移する２番
目の経路を示す。一例とし、ここではQF1とQB1がハイレ
ベルに初期設定されている。
【００７０】このとき、ハイレベルの位置は（QF2,QB
1）,（QF3,QB1）,・・・, （QFm,QB1）,（QFm,QB2）, ・・・,
（QFm,QBn）という具合に順番に転移するので、微調整
回路が動作し始めてからタイミング誤差の小さい内部ク
ロックCLKIを発生するまで最高２０クロックサイクルか
かる。ここで、シフトレジスタを双方向動作可能な構成
にしているので、外部クロックCLKEと内部クロックCLKI
の位相比較の結果に応じて、ハイレベルの位置が逆方向
に転移することできる。これにより、周囲温度などの環
境変化により遅延時間微調整回路FTDの遅延時間が長く
なりすぎた場合などで、遅延時間を短くする方向に本シ
フトレジスタの出力が動き、タイミング誤差が小さい状
態に保てる。
1）,（QF3,QB1）,・・・, （QFm,QB1）,（QFm,QB2）, ・・・,
（QFm,QBn）という具合に順番に転移するので、微調整
回路が動作し始めてからタイミング誤差の小さい内部ク
ロックCLKIを発生するまで最高２０クロックサイクルか
かる。ここで、シフトレジスタを双方向動作可能な構成
にしているので、外部クロックCLKEと内部クロックCLKI
の位相比較の結果に応じて、ハイレベルの位置が逆方向
に転移することできる。これにより、周囲温度などの環
境変化により遅延時間微調整回路FTDの遅延時間が長く
なりすぎた場合などで、遅延時間を短くする方向に本シ
フトレジスタの出力が動き、タイミング誤差が小さい状
態に保てる。
【００７１】また別の例とし、図１８に示すようにQFm
とQB1をハイレベルに初期設定するとき、ハイレベルの
位置は（QFm,QB2）, （QFm,QB3）,・・・, （QFm,QBn）と
いう具合に順番に転移するので、微調整回路が動作し始
めてからタイミング誤差の小さい内部クロックCLKIを発
生するまでの時間は図１７の例の約半分のクロックサイ
クル数に短縮できる。ここでも、シフトレジスタは双方
向動作が可能なので外部クロックCLKEと内部クロックCL
KIの位相比較の結果により、ハイレベルの位置が逆方向
に転移することもできる。
とQB1をハイレベルに初期設定するとき、ハイレベルの
位置は（QFm,QB2）, （QFm,QB3）,・・・, （QFm,QBn）と
いう具合に順番に転移するので、微調整回路が動作し始
めてからタイミング誤差の小さい内部クロックCLKIを発
生するまでの時間は図１７の例の約半分のクロックサイ
クル数に短縮できる。ここでも、シフトレジスタは双方
向動作が可能なので外部クロックCLKEと内部クロックCL
KIの位相比較の結果により、ハイレベルの位置が逆方向
に転移することもできる。
【００７２】さらに別の例とし、図１９に示すように、
図１７の例と同じようにQF１とQB１をハイレベルに初期
設定されているが、シフトレジスタSRが二分探作方式で
制御されている場合、ハイレベルの位置が（QFm,QB1）,
（QFm,Qbn）, （QFm,Qbj），・・・という具合に順番に転
移するので、微調整回路回路が動作し始めてからタイミ
ング誤差の小さい内部クロックCLKIを発生するまでのク
ロックサイクル数をさらに短縮できる。この場合も、シ
フトレジスタは双方向動作が可能なので外部クロックCL
KEと内部クロックCLKIの位相比較の結果により、ハイレ
ベルの位置が逆方向に転移することも有り得る。さら
に、以上のような方式に加えて、１クロックサイクル内
に位相比較とシフトレジスタの制御を行えるようにシフ
トレジスタをダイナミック型にすれば、微調整回路回路
が動作し始めてからタイミング誤差の小さい内部クロッ
クCLKIを発生するまでのクロックサイクル数をさらに短
縮できる。これらのクロックサイクル数は通常のＤＬＬ
に比べて短いので、本クロック再生回路は電源投入時や
待機状態から復帰する時の消費電力低減の面で優れてい
る。
図１７の例と同じようにQF１とQB１をハイレベルに初期
設定されているが、シフトレジスタSRが二分探作方式で
制御されている場合、ハイレベルの位置が（QFm,QB1）,
（QFm,Qbn）, （QFm,Qbj），・・・という具合に順番に転
移するので、微調整回路回路が動作し始めてからタイミ
ング誤差の小さい内部クロックCLKIを発生するまでのク
ロックサイクル数をさらに短縮できる。この場合も、シ
フトレジスタは双方向動作が可能なので外部クロックCL
KEと内部クロックCLKIの位相比較の結果により、ハイレ
ベルの位置が逆方向に転移することも有り得る。さら
に、以上のような方式に加えて、１クロックサイクル内
に位相比較とシフトレジスタの制御を行えるようにシフ
トレジスタをダイナミック型にすれば、微調整回路回路
が動作し始めてからタイミング誤差の小さい内部クロッ
クCLKIを発生するまでのクロックサイクル数をさらに短
縮できる。これらのクロックサイクル数は通常のＤＬＬ
に比べて短いので、本クロック再生回路は電源投入時や
待機状態から復帰する時の消費電力低減の面で優れてい
る。
【００７３】＜実施例２＞図２０に示す本発明によるク
ロック再生回路の構成例２を説明する。本クロック再生
回路は実施例１のクロック再生回路の粗調整回路に相当
するが、この構成によって待機状態から復帰する時に従
来よりも短いクロックサイクル数で外部クロックCLKEと
タイミングの合った内部クロックCLKIを発生できること
が特長である。図２０の構成は、図１において微調整回
路FTCとBDA0内のBDE0を削除し、遅延回路BDE1の出力を
ノードNB0に直結したものである。この変更に伴って遅
延モニタをDMCAにチューニングし直した。DMCAは図２１
に示されるが、図９のDMCとの違いは、DFTDとDDAを削除
したことである。この実施例の構成及びその動作の理解
には、＜実施例１＞の1-1.、1-3.、1-5.の説明が参照で
きる。
ロック再生回路の構成例２を説明する。本クロック再生
回路は実施例１のクロック再生回路の粗調整回路に相当
するが、この構成によって待機状態から復帰する時に従
来よりも短いクロックサイクル数で外部クロックCLKEと
タイミングの合った内部クロックCLKIを発生できること
が特長である。図２０の構成は、図１において微調整回
路FTCとBDA0内のBDE0を削除し、遅延回路BDE1の出力を
ノードNB0に直結したものである。この変更に伴って遅
延モニタをDMCAにチューニングし直した。DMCAは図２１
に示されるが、図９のDMCとの違いは、DFTDとDDAを削除
したことである。この実施例の構成及びその動作の理解
には、＜実施例１＞の1-1.、1-3.、1-5.の説明が参照で
きる。
【００７４】実施例１の粗調整回路CTCの回路動作で述
べたように一旦制御回路MCCの出力NM1〜NMmをラッチ回
路LB1〜LBmで固定してしまえば論理回路PCL1〜PCLmの出
力が変化したとしても粗調整回路CTCにおけるクロック
パルスの伝播経路は変化しない。そこで、同期動作が完
了した後FDAやMCCに内部クロック信号を供給を停止すれ
ば、FDAやMCCのゲートが動作しなくなるので、低消費電
力化に有効である。
べたように一旦制御回路MCCの出力NM1〜NMmをラッチ回
路LB1〜LBmで固定してしまえば論理回路PCL1〜PCLmの出
力が変化したとしても粗調整回路CTCにおけるクロック
パルスの伝播経路は変化しない。そこで、同期動作が完
了した後FDAやMCCに内部クロック信号を供給を停止すれ
ば、FDAやMCCのゲートが動作しなくなるので、低消費電
力化に有効である。
【００７５】本発明によるクロック発生回路の基本動作
では、図１３で説明したようにクロックイネーブル信号
CKEを投入してから３クロックサイクル遅れで外部クロ
ックCLKEにほぼ同期した内部クロックCLKIが発生する。
この内部クロックCLKIが発生した後にクロックイネーブ
ル信号CKEを切って外部クロックCLKEの入力を停止して
も、先に述べたように制御回路MCCのラッチ回路LB1〜LB
mでクロックパルスの伝播経路は保持される。したがっ
て、本クロック再生回路が待機状態から復帰する時にク
ロックイネーブル信号CKEを投入してから内部クロックC
LKIを出力するまでに要する時間を、実施例１の図１３
で説明したように制御回路MCCの出力NM1〜NMmの値を決
定するのに要した２クロックサイクル分短縮でき、１ク
ロックサイクルで同期した内部クロックを得ることがで
きる。即ち、このクロック再生回路は同期時間が短い。
この特長は、図１４で説明したように外部クロックCLKE
のクロックサイクル時間が短くなって内部クロックを発
生するまでに要する時間が5, 7,…サイクルと長くなる
ような時に、3, 4,…クロックサイクル短縮できるので
さらに有効である。つまり、後述するSDRAM等において
読み出し動作や書き込み動作が終わる毎に本クロック再
生回路を停止させておき、読み出しコマンドや書き込み
コマンドが入力されてからクロックイネーブル信号CKE
を投入して本クロック再生回路を待機状態から復帰させ
ることができるので、本クロック再生回路における消費
電力を低減できる。
では、図１３で説明したようにクロックイネーブル信号
CKEを投入してから３クロックサイクル遅れで外部クロ
ックCLKEにほぼ同期した内部クロックCLKIが発生する。
この内部クロックCLKIが発生した後にクロックイネーブ
ル信号CKEを切って外部クロックCLKEの入力を停止して
も、先に述べたように制御回路MCCのラッチ回路LB1〜LB
mでクロックパルスの伝播経路は保持される。したがっ
て、本クロック再生回路が待機状態から復帰する時にク
ロックイネーブル信号CKEを投入してから内部クロックC
LKIを出力するまでに要する時間を、実施例１の図１３
で説明したように制御回路MCCの出力NM1〜NMmの値を決
定するのに要した２クロックサイクル分短縮でき、１ク
ロックサイクルで同期した内部クロックを得ることがで
きる。即ち、このクロック再生回路は同期時間が短い。
この特長は、図１４で説明したように外部クロックCLKE
のクロックサイクル時間が短くなって内部クロックを発
生するまでに要する時間が5, 7,…サイクルと長くなる
ような時に、3, 4,…クロックサイクル短縮できるので
さらに有効である。つまり、後述するSDRAM等において
読み出し動作や書き込み動作が終わる毎に本クロック再
生回路を停止させておき、読み出しコマンドや書き込み
コマンドが入力されてからクロックイネーブル信号CKE
を投入して本クロック再生回路を待機状態から復帰させ
ることができるので、本クロック再生回路における消費
電力を低減できる。
【００７６】＜実施例３＞図２２に示す本発明によるク
ロック再生回路の構成例３を説明する。本クロック再生
回路は、一つの遅延回路列で外部クロックに同期した内
部クロックを発生するのに必要な遅延回路を測定し、さ
らにその遅延回路を再現することが特長である。このた
め遅延回路の数が約半減し半導体チップ上での回路面積
低減に有効である。図２０との主な相違点は以下の通り
である。(1)FDAとBDAを一つの遅延回路列DLまとめる。
(2)クロック制御スイッチSW0及びSW1をそれぞれFDAの初
段と最終段に挿入する。遅延モニタは図２１で示した回
路が利用できる。制御回路MCCは共通であるがその出力N
M1〜NMmは交差するように配線されDLへと結合されてい
る（図２２では配線の図示は省略した）。これらNM1〜N
Mmの配線を簡単にするためには、DLを半分に折り返した
レイアウトが有効である。
ロック再生回路の構成例３を説明する。本クロック再生
回路は、一つの遅延回路列で外部クロックに同期した内
部クロックを発生するのに必要な遅延回路を測定し、さ
らにその遅延回路を再現することが特長である。このた
め遅延回路の数が約半減し半導体チップ上での回路面積
低減に有効である。図２０との主な相違点は以下の通り
である。(1)FDAとBDAを一つの遅延回路列DLまとめる。
(2)クロック制御スイッチSW0及びSW1をそれぞれFDAの初
段と最終段に挿入する。遅延モニタは図２１で示した回
路が利用できる。制御回路MCCは共通であるがその出力N
M1〜NMmは交差するように配線されDLへと結合されてい
る（図２２では配線の図示は省略した）。これらNM1〜N
Mmの配線を簡単にするためには、DLを半分に折り返した
レイアウトが有効である。
【００７７】遅延回路列DLの回路構成はm+1個の遅延回
路DLE0〜DLEmが直列接続されてたものである。DLE0が2
個のNAND回路であるが、他は３個のNAND回路で構成され
ている。クロック制御スイッチSW0及びSW1は、一例とし
て２つの伝達ゲートによる構成を示した。クロック制御
スイッチSW0における２つの伝達ゲートのうち一方はノ
ードNDMCOとNFIを接続し、他方は接地電圧レベルVSSと
ノードNFIを接続する。また、クロック制御スイッチSW1
における２つの伝達ゲートのうち一方はノードNFmとNSW
Oを接続し、他方はノードNFmとNAND回路の一方の入力端
子を接続する。SW0は、１つの遅延回路DLを図２０にお
けるFDAやBDAとして時分割的に使うためのものである。
即ちMCCで同期を検出するまでは、SW0を導通状態としDL
の初段にクロックを入力する。これにより複数の参照ク
ロックNF0〜NFmを発生し、MCCで同期を検出する。一旦
同期が確立すれば、同期段数はMCCのラッチ回路に保持
されるのでSW0を非導通とし、MCCで検出されたNMiのノ
ードに対応する遅延回路DLEiにCB3を介してクロックを
入力し、DLの最終段から取り出しSW1を経て、内部クロ
ックが形成される。SW1は、クロック同期動作の過程で
外部クロックに同期しない内部クロックが出力されてし
まうことを防止するためのスイッチである。しかし、こ
のクロック再生回路は、数クロックサイクルの同期時間
しか要しない。このため、同期に要する時間の間、内部
クロックを利用する他の回路の誤動作が防止できるなら
ば、SW1は省略しても良い。
路DLE0〜DLEmが直列接続されてたものである。DLE0が2
個のNAND回路であるが、他は３個のNAND回路で構成され
ている。クロック制御スイッチSW0及びSW1は、一例とし
て２つの伝達ゲートによる構成を示した。クロック制御
スイッチSW0における２つの伝達ゲートのうち一方はノ
ードNDMCOとNFIを接続し、他方は接地電圧レベルVSSと
ノードNFIを接続する。また、クロック制御スイッチSW1
における２つの伝達ゲートのうち一方はノードNFmとNSW
Oを接続し、他方はノードNFmとNAND回路の一方の入力端
子を接続する。SW0は、１つの遅延回路DLを図２０にお
けるFDAやBDAとして時分割的に使うためのものである。
即ちMCCで同期を検出するまでは、SW0を導通状態としDL
の初段にクロックを入力する。これにより複数の参照ク
ロックNF0〜NFmを発生し、MCCで同期を検出する。一旦
同期が確立すれば、同期段数はMCCのラッチ回路に保持
されるのでSW0を非導通とし、MCCで検出されたNMiのノ
ードに対応する遅延回路DLEiにCB3を介してクロックを
入力し、DLの最終段から取り出しSW1を経て、内部クロ
ックが形成される。SW1は、クロック同期動作の過程で
外部クロックに同期しない内部クロックが出力されてし
まうことを防止するためのスイッチである。しかし、こ
のクロック再生回路は、数クロックサイクルの同期時間
しか要しない。このため、同期に要する時間の間、内部
クロックを利用する他の回路の誤動作が防止できるなら
ば、SW1は省略しても良い。
【００７８】次に、図２３に従い、回路の動作を説明す
る。
る。
【００７９】一例として、クロックサイクル時間が比較
的長く（遅延モニタの遅延時間tDMCAに対してクロック
サイクル時間tCKが約２倍程度）、クロックイネーブル
信号CKEを投入してから３クロックサイクル遅れで内部
クロックCLKIが発生する本回路の基本動作を説明する。
クロック制御信号ENSW0及びENSW1の制御は、図１３で説
明したクロック制御信号EN0、EN1及びEN2と同じよう
に、ノードNAIのクロックの数を例えば既知のカウンタ
で数えて行う。まず、クロック制御信号ENSW0をロウレ
ベルとして遅延モニタDMCA出力からクロック制御スイッ
チSW0を通じて遅延回路列DLに１つ目のチップ内基準ク
ロックCLKRを入力する。このとき、クロック制御信号EN
SW1をハイレベル（SW1が非導通）として内部クロックCL
KIが出力しないようにする。このようにクロック制御ス
イッチSW0及びSW1を制御して、遅延回路列DLを図１及び
２０に示した進行方向遅延回路列FDAとして利用する。
１つ目のチップ内基準クロックCLKRを遅延回路列DLに入
力した後は、クロック制御信号ENSW0をロウレベルから
ハイレベルにしてノードNDMCOとNFIを遮断し、接地電圧
レベルのロウレベルを遅延回路列DLに入力する。
的長く（遅延モニタの遅延時間tDMCAに対してクロック
サイクル時間tCKが約２倍程度）、クロックイネーブル
信号CKEを投入してから３クロックサイクル遅れで内部
クロックCLKIが発生する本回路の基本動作を説明する。
クロック制御信号ENSW0及びENSW1の制御は、図１３で説
明したクロック制御信号EN0、EN1及びEN2と同じよう
に、ノードNAIのクロックの数を例えば既知のカウンタ
で数えて行う。まず、クロック制御信号ENSW0をロウレ
ベルとして遅延モニタDMCA出力からクロック制御スイッ
チSW0を通じて遅延回路列DLに１つ目のチップ内基準ク
ロックCLKRを入力する。このとき、クロック制御信号EN
SW1をハイレベル（SW1が非導通）として内部クロックCL
KIが出力しないようにする。このようにクロック制御ス
イッチSW0及びSW1を制御して、遅延回路列DLを図１及び
２０に示した進行方向遅延回路列FDAとして利用する。
１つ目のチップ内基準クロックCLKRを遅延回路列DLに入
力した後は、クロック制御信号ENSW0をロウレベルから
ハイレベルにしてノードNDMCOとNFIを遮断し、接地電圧
レベルのロウレベルを遅延回路列DLに入力する。
【００８０】次に、図１３の説明と同じようにクロック
制御信号EN1がハイレベルであるので、２つ目のチップ
内基準クロックCLKRからクロックバッファCB1を通じた
基準クロックNCI1とそれぞれ位相の異なる複数の遅延ク
ロック信号NF0〜NFmとの位相を比較する。その結果、制
御回路MCCの出力NMiがハイレベルとなってクロックの伝
播経路が決定される。さらに、ノードNAIで２つ目のク
ロックパルスが伝播した後でクロック制御信号EN2をロ
ウレベルからハイレベルにして、３つ目のチップ内基準
クロックCLKRからクロックバッファCB3を通じた基準ク
ロックNCI3を、制御回路MCCの出力のうちハイレベルで
あるNMiが入力される遅延回路DLE(m-i+1)から遅延回路D
Lに入力して、FDAで加えられた遅延時間と同じ遅延が加
えられたクロックをノードNFmに出力する。ここで、三
つ目のCLKRがノードNFmに到達する前にクロック制御信
号ENSW1をハイレベルからロウレベルにしてノードNFmと
NSWOを接続し、遅延回路列DLを伝播するクロックをクロ
ック制御スイッチSW1を通じてノードNSWOに出力するの
で、遅延回路DLは図１に示す逆方向遅延回路BDA0及び図
２０に示す逆方向遅延回路BDAと同じ効果となる。最後
に、ノードNSWOのクロックをクロックドライバCIDを通
じて増幅して内部クロックCLKIを出力する。図２２のク
ロック再生回路も、一旦MCCで同期に要する遅延段数を
保持してしまえば、外部クロックの入力が一時停止され
ても再度同期を検出する必要は無い。このため、待機状
態から復帰するときに短時間で内部クロックが得られ
る。
制御信号EN1がハイレベルであるので、２つ目のチップ
内基準クロックCLKRからクロックバッファCB1を通じた
基準クロックNCI1とそれぞれ位相の異なる複数の遅延ク
ロック信号NF0〜NFmとの位相を比較する。その結果、制
御回路MCCの出力NMiがハイレベルとなってクロックの伝
播経路が決定される。さらに、ノードNAIで２つ目のク
ロックパルスが伝播した後でクロック制御信号EN2をロ
ウレベルからハイレベルにして、３つ目のチップ内基準
クロックCLKRからクロックバッファCB3を通じた基準ク
ロックNCI3を、制御回路MCCの出力のうちハイレベルで
あるNMiが入力される遅延回路DLE(m-i+1)から遅延回路D
Lに入力して、FDAで加えられた遅延時間と同じ遅延が加
えられたクロックをノードNFmに出力する。ここで、三
つ目のCLKRがノードNFmに到達する前にクロック制御信
号ENSW1をハイレベルからロウレベルにしてノードNFmと
NSWOを接続し、遅延回路列DLを伝播するクロックをクロ
ック制御スイッチSW1を通じてノードNSWOに出力するの
で、遅延回路DLは図１に示す逆方向遅延回路BDA0及び図
２０に示す逆方向遅延回路BDAと同じ効果となる。最後
に、ノードNSWOのクロックをクロックドライバCIDを通
じて増幅して内部クロックCLKIを出力する。図２２のク
ロック再生回路も、一旦MCCで同期に要する遅延段数を
保持してしまえば、外部クロックの入力が一時停止され
ても再度同期を検出する必要は無い。このため、待機状
態から復帰するときに短時間で内部クロックが得られ
る。
【００８１】図２２に示すクロック再生回路は一つの遅
延回路列DLしか持たないが、クロック制御スイッチSW0
及びSW1が適切に制御されて、遅延回路列DLは図１及び
図２０に示すクロック再生回路における進行方向遅延回
路列及び逆方向遅延回路列と同じ効果の遅延回路列とな
る。したがって、図２２に示すクロック再生回路では遅
延回路列に要する回路素子数を、図１に示す粗調整回路
CTC及び図２０に示すクロック再生回路での遅延回路列
の総回路素子数の約半分に低減できる。半導体チップ上
での回路面積低減に有効である。このように１つの遅延
回路を時分割的に利用できるのは、MCCが同期段数をラ
ッチ回路に保持することによる。さらに、このクロック
再生回路においてもクロック制御信号EN0、EN1、EN2、E
NSW0及びENSW1を適切に制御すれば、クロックサイクル
時間が短いとき（遅延モニタの遅延時間tDMCAに対して
クロックサイクル時間tCKが短い時）、図１４で説明し
たように５サイクル遅れで内部クロックが発生する動作
も可能である。
延回路列DLしか持たないが、クロック制御スイッチSW0
及びSW1が適切に制御されて、遅延回路列DLは図１及び
図２０に示すクロック再生回路における進行方向遅延回
路列及び逆方向遅延回路列と同じ効果の遅延回路列とな
る。したがって、図２２に示すクロック再生回路では遅
延回路列に要する回路素子数を、図１に示す粗調整回路
CTC及び図２０に示すクロック再生回路での遅延回路列
の総回路素子数の約半分に低減できる。半導体チップ上
での回路面積低減に有効である。このように１つの遅延
回路を時分割的に利用できるのは、MCCが同期段数をラ
ッチ回路に保持することによる。さらに、このクロック
再生回路においてもクロック制御信号EN0、EN1、EN2、E
NSW0及びENSW1を適切に制御すれば、クロックサイクル
時間が短いとき（遅延モニタの遅延時間tDMCAに対して
クロックサイクル時間tCKが短い時）、図１４で説明し
たように５サイクル遅れで内部クロックが発生する動作
も可能である。
【００８２】＜実施例４＞図２４及び２５に示す本発明
によるクロック再生回路の構成例４を説明する。図２４
と図２５は、１つの全体回路を左右に分割したものであ
る。本クロック再生回路は二つの逆方向遅延回路を持
つ。それぞれの長さは１：２の関係にあり、各々の出力
を合成して外部クロックの倍周期の内部クロックを外部
クロックに同期させて出力することが特長である。この
回路を図２０と比較したときの主な相違点は次の通りで
ある。(1)BDAの半分の遅延段数の第２逆方向遅延回路BD
ABを追加した。(2)クロック入力バッファCIB0の出力端
とノードCLKRの間にショットパルス発生回路SPGを挿入
した。(3)出力ノードNB0と２つの逆方向遅延回路の間
に、両者の出力の論理和を取る論理回路（OR回路）を追
加した。(4)制御回路に、出力NMA1〜NMAmを２つづつの
対として論理和をとりBDABを制御する複数の制御出力ノ
ードを追加した。なお、(3)の論理回路はOR回路で例示
したが、排他的論理和EXORを使っても良い。
によるクロック再生回路の構成例４を説明する。図２４
と図２５は、１つの全体回路を左右に分割したものであ
る。本クロック再生回路は二つの逆方向遅延回路を持
つ。それぞれの長さは１：２の関係にあり、各々の出力
を合成して外部クロックの倍周期の内部クロックを外部
クロックに同期させて出力することが特長である。この
回路を図２０と比較したときの主な相違点は次の通りで
ある。(1)BDAの半分の遅延段数の第２逆方向遅延回路BD
ABを追加した。(2)クロック入力バッファCIB0の出力端
とノードCLKRの間にショットパルス発生回路SPGを挿入
した。(3)出力ノードNB0と２つの逆方向遅延回路の間
に、両者の出力の論理和を取る論理回路（OR回路）を追
加した。(4)制御回路に、出力NMA1〜NMAmを２つづつの
対として論理和をとりBDABを制御する複数の制御出力ノ
ードを追加した。なお、(3)の論理回路はOR回路で例示
したが、排他的論理和EXORを使っても良い。
【００８３】これらの変更に伴って、遅延モニタをチュ
ーニングし直した。即ち、CB0とＦＤＡの入力初段との
間には、ＤＭＣ０とDMC1の２つが挿入されている。ま
た、CB3からBDAAの入力経路にDMC2を新たに挿入した。
図２６にDMC0の構成を示した。DMC1、及びDMC2は、それ
ぞれDMC0と同じ構成を取る。
ーニングし直した。即ち、CB0とＦＤＡの入力初段との
間には、ＤＭＣ０とDMC1の２つが挿入されている。ま
た、CB3からBDAAの入力経路にDMC2を新たに挿入した。
図２６にDMC0の構成を示した。DMC1、及びDMC2は、それ
ぞれDMC0と同じ構成を取る。
【００８４】ショットパルス発生回路SPGは、図２７に
示すように、一方の入力端子はクロック入力バッファCI
B0出力NCIB0に接続し他方の入力端子にはノードNCIB0か
ら奇数段のインバータを直列接続して構成される遅延回
路を通じたクロックが入力されるNAND回路と、インバー
タを直列接続した構成であり、外部クロックCLKEのデュ
ーティ５０％未満のショットパルスを発生する。ショッ
トパルス発生回路のダミー回路DSPGは、図２６に示すよ
うに、一方の入力端子を電源電圧レベルVCCに接続したN
AND回路とインバータとの直列接続であり、NAND回路の
他方の入力端子にはショットパルス発生回路SPGの入力
負荷と同じ容量のゲート負荷容量であるNAND回路が接続
されている。
示すように、一方の入力端子はクロック入力バッファCI
B0出力NCIB0に接続し他方の入力端子にはノードNCIB0か
ら奇数段のインバータを直列接続して構成される遅延回
路を通じたクロックが入力されるNAND回路と、インバー
タを直列接続した構成であり、外部クロックCLKEのデュ
ーティ５０％未満のショットパルスを発生する。ショッ
トパルス発生回路のダミー回路DSPGは、図２６に示すよ
うに、一方の入力端子を電源電圧レベルVCCに接続したN
AND回路とインバータとの直列接続であり、NAND回路の
他方の入力端子にはショットパルス発生回路SPGの入力
負荷と同じ容量のゲート負荷容量であるNAND回路が接続
されている。
【００８５】制御回路MCC1は複数の第１出力端子（NMA1
〜NMAm）を二つおきにそれぞれ別のＯＲ回路に入力す
る。すなわち、NMA1及びNMA2, NMA3及びNMA4, NMA5及び
NMA6, …の組み合わせをそれぞれ別のＯＲ回路に入力し
た結果得られる第２出力端子（NMB1〜NMBk）を持つ。
〜NMAm）を二つおきにそれぞれ別のＯＲ回路に入力す
る。すなわち、NMA1及びNMA2, NMA3及びNMA4, NMA5及び
NMA6, …の組み合わせをそれぞれ別のＯＲ回路に入力し
た結果得られる第２出力端子（NMB1〜NMBk）を持つ。
【００８６】逆方向遅延回路列は二つの遅延回路列BDAA
及びBDAAの半分の長さのBDABで構成され、要素遅延回路
の構成は図２０のそれと同じである。BDABは、BDAAの２
個の遅延回路に付き１個の割合で設けられている。即
ち、MCC1で同期段数が決定されると、BDABではBDAAで加
算される遅延時間の1/2の遅延時間が加算されるよう構
成されている。
及びBDAAの半分の長さのBDABで構成され、要素遅延回路
の構成は図２０のそれと同じである。BDABは、BDAAの２
個の遅延回路に付き１個の割合で設けられている。即
ち、MCC1で同期段数が決定されると、BDABではBDAAで加
算される遅延時間の1/2の遅延時間が加算されるよう構
成されている。
【００８７】次に、 図２８に従い、クロックサイクル
時間が比較的長く（遅延モニタの遅延時間2・tDMC0に対
してクロックサイクル時間tCKが約２倍程度）、クロッ
クイネーブル信号CKEを投入してから2.5クロックサイク
ル遅れで内部クロックCLKIが発生する本回路の基本動作
を説明する。電源投入時にハイレベルのパワーオンリセ
ット信号PORが入力されてから、制御回路MCC1が同期を
検出しNMA1〜NMAm、NMB1〜NMBkの出力が確定するまでの
動作は図２０と同様に行われれる。但し、CIB0の後にSP
Gを挿入したので基準クロックはクロックデューティが
５０％未満とされた、パルス幅の狭いものが伝搬させら
れている。
時間が比較的長く（遅延モニタの遅延時間2・tDMC0に対
してクロックサイクル時間tCKが約２倍程度）、クロッ
クイネーブル信号CKEを投入してから2.5クロックサイク
ル遅れで内部クロックCLKIが発生する本回路の基本動作
を説明する。電源投入時にハイレベルのパワーオンリセ
ット信号PORが入力されてから、制御回路MCC1が同期を
検出しNMA1〜NMAm、NMB1〜NMBkの出力が確定するまでの
動作は図２０と同様に行われれる。但し、CIB0の後にSP
Gを挿入したので基準クロックはクロックデューティが
５０％未満とされた、パルス幅の狭いものが伝搬させら
れている。
【００８８】制御回路MCC1が同期を検出しラッチ回路LB
iの出力NMAiだけがハイレベルとなり、他はロウレベル
のままであるとして以下の動作を説明する。このとき、
ラッチ回路LB1〜LBmの出力NMA1〜NMAmを二つ毎にそれぞ
れ別のＯＲ回路に入力して得られる出力NMB1〜NMBkのう
ち、ラッチ回路LB(i-1)及びLbiの出力NM(i-1)及びNMiを
ＯＲ回路に入力して得られる出力NMBjだけがハイレベル
となる。ここで、iとjの関係は、 i=2j．．．．．．．．．．．．．．．．．．．（式１７） となる。これらの状態が保持されることにより、チップ
内部基準クロックCLKRからクロックバッファCB3を通じ
た基準クロックNCI3が入力されるべき逆方向遅延回路BD
AAとBDABの位置が設定される。
iの出力NMAiだけがハイレベルとなり、他はロウレベル
のままであるとして以下の動作を説明する。このとき、
ラッチ回路LB1〜LBmの出力NMA1〜NMAmを二つ毎にそれぞ
れ別のＯＲ回路に入力して得られる出力NMB1〜NMBkのう
ち、ラッチ回路LB(i-1)及びLbiの出力NM(i-1)及びNMiを
ＯＲ回路に入力して得られる出力NMBjだけがハイレベル
となる。ここで、iとjの関係は、 i=2j．．．．．．．．．．．．．．．．．．．（式１７） となる。これらの状態が保持されることにより、チップ
内部基準クロックCLKRからクロックバッファCB3を通じ
た基準クロックNCI3が入力されるべき逆方向遅延回路BD
AAとBDABの位置が設定される。
【００８９】この設定が完了してクロック制御信号EN2
がハイレベルになると、チップ内部基準クロックCLKRは
クロックバッファCB3及びノードNCI3を通じて遅延回路B
DEBjに入力され、BDEB(j-1)〜BDEB1を順次伝搬する。さ
らに、ここでは基準クロックNCI3から遅延モニタDMC2を
通じた出力クロックNCI4が遅延回路BDEAiに入力され、B
DEA(i-1)〜BDEA1を順次伝搬する。BDAAとBDABとの各々
最終段の出力はＯＲ回路で論理和が取られた後を通じて
ノードNBOへ出力され、これがクロックドライバCIDを通
じて増幅されて内部クロックCLKIが出力される。
がハイレベルになると、チップ内部基準クロックCLKRは
クロックバッファCB3及びノードNCI3を通じて遅延回路B
DEBjに入力され、BDEB(j-1)〜BDEB1を順次伝搬する。さ
らに、ここでは基準クロックNCI3から遅延モニタDMC2を
通じた出力クロックNCI4が遅延回路BDEAiに入力され、B
DEA(i-1)〜BDEA1を順次伝搬する。BDAAとBDABとの各々
最終段の出力はＯＲ回路で論理和が取られた後を通じて
ノードNBOへ出力され、これがクロックドライバCIDを通
じて増幅されて内部クロックCLKIが出力される。
【００９０】さて、図２８の動作で、出力を得るまでに
要する時間考え、内部クロックCLKIの特徴を説明する。
遅延モニタDMC0の遅延時間をtDMC0とし、遅延回路FDE0
〜FDEm、BDEA1〜BDEAm及びBDEB1〜BDEBkの１段当たりの
遅延時間をtDとする。また、i番目のアービタARB(i-1)
の入力NF(i-1)が立ち上がってから時間Δt後にノードNC
I1が立ち上がるとすると、クロックサイクル時間tCKは
ノードNCI0のサイクルから、 tCK=2・tDMC0+i・tD+Δt ．．．．．．．．．．．．(式１８) と表せる。さらに、ショットパルス発生回路の遅延時間
をtSPG、ＯＲ回路の遅延時間をtORとすると、図２６に
示したように遅延モニタDMC0の遅延時間tDMC0は、 tDMC0=tCIB0+tSPG+tCIB+tCB+tOR+tCID ．．．．．(式１９) となるように設定している。図１３の動作と同じよう
に、逆方向遅延回路BDAA及びBDABに必要な遅延回路の段
数を進行方向遅延回路FDAによって求めた後、１クロッ
クサイクル以内に制御回路MCC1の出力を固定して、チッ
プ内部基準クロックCLKRを入力すべき逆方向遅延回路BD
AA及びBDABの位置を設定する。そして、その次のクロッ
クサイクルのチップ内部基準クロックCLKRを逆方向遅延
回路BDAA及びBDABに入力する。このとき、クロック伝播
経路での遅延時間tLCは、 tLC=tCIB0+tSPG+tCIB+tCB +tDMC0+i・tD+tOR+tCID ．．．．．(式２０) である。したがって（式１８）、（式１９）、（式２
０）から、チップ内部基準クロックCLKRから逆方向遅延
回路列BDAAを通じて内部クロックCLKIまでの遅延時間の
合計tDCは最短で、 tDC=(tCIB0+tSPG+tCIB+tCB)+(2・tDMC0+i・tD+Δt) +[tCK-(tCIB0+tSPG+tCIB+tCB)] +(tCIB0+tSPG+tCIB+tCB+tDMC0+i・tD+tOR+tCID) =(tCIB0+tSPG+tCIB+tCB) +[2・(tCIB0+tSPG+tCIB+tCB+tOR+tCID)+i・tD+Δt] +[tCK-(tCIB0+tSPG+tCIB+tCB)] +(tCIB0+tSPG+tCIB+tCB+tDMC0+i・tD+tOR+tCID) =3・tCK-Δt．．．．．．．．．．．．． ．．．(式２1) となる。すなわち、内部クロックCLKIは外部クロックCL
KEから逆方向遅延回路列BDAAを通じてほぼ3サイクル遅
れて出力される。
要する時間考え、内部クロックCLKIの特徴を説明する。
遅延モニタDMC0の遅延時間をtDMC0とし、遅延回路FDE0
〜FDEm、BDEA1〜BDEAm及びBDEB1〜BDEBkの１段当たりの
遅延時間をtDとする。また、i番目のアービタARB(i-1)
の入力NF(i-1)が立ち上がってから時間Δt後にノードNC
I1が立ち上がるとすると、クロックサイクル時間tCKは
ノードNCI0のサイクルから、 tCK=2・tDMC0+i・tD+Δt ．．．．．．．．．．．．(式１８) と表せる。さらに、ショットパルス発生回路の遅延時間
をtSPG、ＯＲ回路の遅延時間をtORとすると、図２６に
示したように遅延モニタDMC0の遅延時間tDMC0は、 tDMC0=tCIB0+tSPG+tCIB+tCB+tOR+tCID ．．．．．(式１９) となるように設定している。図１３の動作と同じよう
に、逆方向遅延回路BDAA及びBDABに必要な遅延回路の段
数を進行方向遅延回路FDAによって求めた後、１クロッ
クサイクル以内に制御回路MCC1の出力を固定して、チッ
プ内部基準クロックCLKRを入力すべき逆方向遅延回路BD
AA及びBDABの位置を設定する。そして、その次のクロッ
クサイクルのチップ内部基準クロックCLKRを逆方向遅延
回路BDAA及びBDABに入力する。このとき、クロック伝播
経路での遅延時間tLCは、 tLC=tCIB0+tSPG+tCIB+tCB +tDMC0+i・tD+tOR+tCID ．．．．．(式２０) である。したがって（式１８）、（式１９）、（式２
０）から、チップ内部基準クロックCLKRから逆方向遅延
回路列BDAAを通じて内部クロックCLKIまでの遅延時間の
合計tDCは最短で、 tDC=(tCIB0+tSPG+tCIB+tCB)+(2・tDMC0+i・tD+Δt) +[tCK-(tCIB0+tSPG+tCIB+tCB)] +(tCIB0+tSPG+tCIB+tCB+tDMC0+i・tD+tOR+tCID) =(tCIB0+tSPG+tCIB+tCB) +[2・(tCIB0+tSPG+tCIB+tCB+tOR+tCID)+i・tD+Δt] +[tCK-(tCIB0+tSPG+tCIB+tCB)] +(tCIB0+tSPG+tCIB+tCB+tDMC0+i・tD+tOR+tCID) =3・tCK-Δt．．．．．．．．．．．．． ．．．(式２1) となる。すなわち、内部クロックCLKIは外部クロックCL
KEから逆方向遅延回路列BDAAを通じてほぼ3サイクル遅
れて出力される。
【００９１】一方、チップ内部基準クロックCLKRから逆
方向遅延回路列BDABを通じて内部クロックCLKIまでの遅
延時間の合計tDDは、（式１７）〜（式２０）より最短
で、 tDD=(tCIB0+tSPG+tCIB+tCB)+(2・tDMC0+i・tD+Δt) +[tCK-(tCIB0+tSPG+tCIB+tCB)] +(tCIB0+tSPG+tCIB+tCB+j・tD+tOR+tCID) =(tCIB0+tSPG+tCIB+tCB) +[2・(tCIB0+tSPG+tCIB+tCB+tOR+tCID)+i・tD+Δt] +[tCK-(tCIB0+tSPG+tCIB+tCB)] +(tCIB0+tSPG+tCIB+tCB+(i/2)・tD+tOR+tCID) =2・tCK+(tCK-Δt)/2 =(5/2)・tCK-Δt/2 ．．．．．．．．．．．．(式２２) となる。すなわち、内部クロックCLKIの中には外部クロ
ックCLKEから逆方向遅延回路列BDABを通じてほぼ2.5サ
イクル遅れて出力されるパルスが存在する。
方向遅延回路列BDABを通じて内部クロックCLKIまでの遅
延時間の合計tDDは、（式１７）〜（式２０）より最短
で、 tDD=(tCIB0+tSPG+tCIB+tCB)+(2・tDMC0+i・tD+Δt) +[tCK-(tCIB0+tSPG+tCIB+tCB)] +(tCIB0+tSPG+tCIB+tCB+j・tD+tOR+tCID) =(tCIB0+tSPG+tCIB+tCB) +[2・(tCIB0+tSPG+tCIB+tCB+tOR+tCID)+i・tD+Δt] +[tCK-(tCIB0+tSPG+tCIB+tCB)] +(tCIB0+tSPG+tCIB+tCB+(i/2)・tD+tOR+tCID) =2・tCK+(tCK-Δt)/2 =(5/2)・tCK-Δt/2 ．．．．．．．．．．．．(式２２) となる。すなわち、内部クロックCLKIの中には外部クロ
ックCLKEから逆方向遅延回路列BDABを通じてほぼ2.5サ
イクル遅れて出力されるパルスが存在する。
【００９２】以上をまとめると、図２４及び２５に示し
たクロック再生回路の基本動作では、（式２１）で表さ
れるように外部クロックCLKEから３サイクル遅れて一つ
目の内部クロックCLKIが出力され、それ以降は１サイク
ル毎に出力されるクロック群と、（式２２）で表される
ように外部クロックCLKEから2.5サイクル遅れて一つ目
の内部クロックCLKIが出力され、それ以降は１サイクル
毎に出力されるクロック群が交互に出力される。すなわ
ち、図２８に示すように、クロックイネーブル信号CKE
を投入してから2.5クロックサイクル遅れで外部クロッ
クCLKEのほぼ半サイクル毎に内部クロックCLKIが発生さ
れる。この内部クロックCLKIの偶数番目のクロックの立
ち上がりエッジは外部クロックCLKEの立ち上がりエッジ
にほぼ同期しているので、外部クロックCLKEと内部クロ
ックCLKIのタイミング誤差は、図１の粗調整回路と同じ
ように（式２）で表される。したがって、図２４及び２
５に示すように逆方向遅延回路列BDAA及びBDABを備えた
クロック再生回路では、外部クロックCLKEのショットパ
ルスを入力して、外部クロック周波数のほぼ倍周期の内
部クロックCLKIを外部クロックCLKEに同期して発生する
ことができる。
たクロック再生回路の基本動作では、（式２１）で表さ
れるように外部クロックCLKEから３サイクル遅れて一つ
目の内部クロックCLKIが出力され、それ以降は１サイク
ル毎に出力されるクロック群と、（式２２）で表される
ように外部クロックCLKEから2.5サイクル遅れて一つ目
の内部クロックCLKIが出力され、それ以降は１サイクル
毎に出力されるクロック群が交互に出力される。すなわ
ち、図２８に示すように、クロックイネーブル信号CKE
を投入してから2.5クロックサイクル遅れで外部クロッ
クCLKEのほぼ半サイクル毎に内部クロックCLKIが発生さ
れる。この内部クロックCLKIの偶数番目のクロックの立
ち上がりエッジは外部クロックCLKEの立ち上がりエッジ
にほぼ同期しているので、外部クロックCLKEと内部クロ
ックCLKIのタイミング誤差は、図１の粗調整回路と同じ
ように（式２）で表される。したがって、図２４及び２
５に示すように逆方向遅延回路列BDAA及びBDABを備えた
クロック再生回路では、外部クロックCLKEのショットパ
ルスを入力して、外部クロック周波数のほぼ倍周期の内
部クロックCLKIを外部クロックCLKEに同期して発生する
ことができる。
【００９３】このクロック再生回路においてもクロック
制御信号EN0、EN1、EN2、ENSW0及びENSW1を適切に制御
すれば、クロックサイクル時間が短いとき（遅延モニタ
の遅延時間tDMC0に対してクロックサイクル時間tCKが短
い時）、図１４で説明した動作と同様に、4, 5.5,…ク
ロックサイクル遅れで内部クロックが発生する動作も可
能である。さらに、制御回路MCC1内のラッチ回路LB1〜L
Bmでクロックパルスの伝播経路を保持できるので、実施
例２で説明したように、待機状態から短時間で外部クロ
ックCLKEの倍周期の内部クロックCLKIを外部クロックに
同期して出力することができる。
制御信号EN0、EN1、EN2、ENSW0及びENSW1を適切に制御
すれば、クロックサイクル時間が短いとき（遅延モニタ
の遅延時間tDMC0に対してクロックサイクル時間tCKが短
い時）、図１４で説明した動作と同様に、4, 5.5,…ク
ロックサイクル遅れで内部クロックが発生する動作も可
能である。さらに、制御回路MCC1内のラッチ回路LB1〜L
Bmでクロックパルスの伝播経路を保持できるので、実施
例２で説明したように、待機状態から短時間で外部クロ
ックCLKEの倍周期の内部クロックCLKIを外部クロックに
同期して出力することができる。
【００９４】＜実施例５＞本発明によるクロック再生回
路の構成例５を図２９及び３０に示す。本クロック再生
回路は、図２２に示す遅延測定と遅延再現両用遅延回路
列とこの遅延回路列の半分の長さの逆方向遅延回路を持
つ。そして、各々の出力を合成して外部クロックの倍周
期の内部クロックを外部クロックに同期させて出力する
ことが特長である。図２４，２５の回路と比べ遅延回路
の数が減少し半導体チップ上での回路面積低減に有効で
あり、しかも２倍の周期の内部クロックが再生できる。
先に、図２２において図２０の２つの遅延回路を１つに
まとめる手法を示した。この実施例は、図２４、２５に
対して同じ手法を適用したものと捕らえることができ
る。
路の構成例５を図２９及び３０に示す。本クロック再生
回路は、図２２に示す遅延測定と遅延再現両用遅延回路
列とこの遅延回路列の半分の長さの逆方向遅延回路を持
つ。そして、各々の出力を合成して外部クロックの倍周
期の内部クロックを外部クロックに同期させて出力する
ことが特長である。図２４，２５の回路と比べ遅延回路
の数が減少し半導体チップ上での回路面積低減に有効で
あり、しかも２倍の周期の内部クロックが再生できる。
先に、図２２において図２０の２つの遅延回路を１つに
まとめる手法を示した。この実施例は、図２４、２５に
対して同じ手法を適用したものと捕らえることができ
る。
【００９５】図２４、２５との主な相違点は以下の通り
である。(1)FDAとBDAAを一つの遅延回路列DLにまとめ
る。(2)クロック制御スイッチSW0及びSW1をそれぞれDL
の初段と最終段に挿入する。遅延モニタは図２１で示し
た回路が利用できる。制御回路MCC１は共通であるがそ
の出力NMA1〜NMAm及びNMAB1〜NMBkは交差するように配
線されDLへと結合されている（図２９、３０では配線の
図示は省略した）。遅延回路列DLの回路構成は図２２に
示したものと同じものが使われる。一方、BDABは、図２
４、２５で示したものが使われる。BDABの初段の入力は
接地電位に接続される。
である。(1)FDAとBDAAを一つの遅延回路列DLにまとめ
る。(2)クロック制御スイッチSW0及びSW1をそれぞれDL
の初段と最終段に挿入する。遅延モニタは図２１で示し
た回路が利用できる。制御回路MCC１は共通であるがそ
の出力NMA1〜NMAm及びNMAB1〜NMBkは交差するように配
線されDLへと結合されている（図２９、３０では配線の
図示は省略した）。遅延回路列DLの回路構成は図２２に
示したものと同じものが使われる。一方、BDABは、図２
４、２５で示したものが使われる。BDABの初段の入力は
接地電位に接続される。
【００９６】次に、 図３１に従い、クロックサイクル
時間が比較的長く（遅延モニタの遅延時間2・tDMC0に対
してクロックサイクル時間tCKが約２倍程度）、クロッ
クイネーブル信号CKEを投入してから2.5クロックサイク
ル遅れで内部クロックCLKIが発生する本回路の基本動作
を説明する。この回路の動作タイミングはDLで基本波
（外部クロックと同じ周期）を形成する過程は、図２２
の動作と同様である。即ち、最初はSW0をオンとして、S
PGで幅の狭められたパルスをDLに入力し、複数の参照ク
ロックを形成する。そしてMCC1でCB1を通して送られる
基準クロックと比較し同期に必要な同期遅延段数を検出
して保持する。この後の過程は図２４，２５の動作と同
様となる。即ち、SW0をオフとし、DLとBDABの両方にMCC
1で指示される同期遅延段数の位置に基準クロックを入
力する。そしてBADBではDLの半分の遅延時間を加算し、
両者の最終出力の論理和を取る。これにより、２倍の周
期を持ち、外部クロックに同期した内部クロックを形成
する。
時間が比較的長く（遅延モニタの遅延時間2・tDMC0に対
してクロックサイクル時間tCKが約２倍程度）、クロッ
クイネーブル信号CKEを投入してから2.5クロックサイク
ル遅れで内部クロックCLKIが発生する本回路の基本動作
を説明する。この回路の動作タイミングはDLで基本波
（外部クロックと同じ周期）を形成する過程は、図２２
の動作と同様である。即ち、最初はSW0をオンとして、S
PGで幅の狭められたパルスをDLに入力し、複数の参照ク
ロックを形成する。そしてMCC1でCB1を通して送られる
基準クロックと比較し同期に必要な同期遅延段数を検出
して保持する。この後の過程は図２４，２５の動作と同
様となる。即ち、SW0をオフとし、DLとBDABの両方にMCC
1で指示される同期遅延段数の位置に基準クロックを入
力する。そしてBADBではDLの半分の遅延時間を加算し、
両者の最終出力の論理和を取る。これにより、２倍の周
期を持ち、外部クロックに同期した内部クロックを形成
する。
【００９７】結局、図２９及び３０に示したクロック再
生回路の基本動作では、図２８で説明したように、（式
２１）で表されるように外部クロックから３サイクル遅
れて一つ目の内部クロックが出力され、それ以降は１サ
イクル毎に出力されるクロック群と、（式２２）で表さ
れるように外部クロックから2.5サイクル遅れて一つ目
の内部クロックが出力され、それ以降は１サイクル毎に
出力されるクロック群が交互に出力される。すなわち、
図３１に示すように、クロックイネーブル信号CKEを投
入してから2.5クロックサイクル遅れで外部クロックCLK
Eのほぼ半サイクル毎に内部クロックCLKIが出力され
る。この内部クロックCLKIの偶数番目のクロックの立ち
上がりエッジは外部クロックCLKEの立ち上がりエッジに
ほぼ同期しているので、外部クロックCLKEと内部クロッ
クCLKIのタイミング誤差は、図１の粗調整回路と同じよ
うに（式２）で表される。
生回路の基本動作では、図２８で説明したように、（式
２１）で表されるように外部クロックから３サイクル遅
れて一つ目の内部クロックが出力され、それ以降は１サ
イクル毎に出力されるクロック群と、（式２２）で表さ
れるように外部クロックから2.5サイクル遅れて一つ目
の内部クロックが出力され、それ以降は１サイクル毎に
出力されるクロック群が交互に出力される。すなわち、
図３１に示すように、クロックイネーブル信号CKEを投
入してから2.5クロックサイクル遅れで外部クロックCLK
Eのほぼ半サイクル毎に内部クロックCLKIが出力され
る。この内部クロックCLKIの偶数番目のクロックの立ち
上がりエッジは外部クロックCLKEの立ち上がりエッジに
ほぼ同期しているので、外部クロックCLKEと内部クロッ
クCLKIのタイミング誤差は、図１の粗調整回路と同じよ
うに（式２）で表される。
【００９８】したがって、図２９及び３０に示すように
遅延回路列DL及び逆方向遅延回路列BDABを備えたクロッ
ク再生回路では、クロック制御スイッチSW0及びSW1を適
切に制御しながら外部クロックCLKEのショットパルスを
入力して、図２４及び２５に示すクロック再生回路より
も遅延回路列FDA及びBDAにおける総回路素子数の約半分
の回路素子数で、外部クロック周波数のほぼ倍周期の内
部クロックCLKIを外部クロックCLKEに同期して発生する
ことができる。さらに、このクロック再生回路において
もクロック制御信号EN0、EN1、EN2、ENSW0及びENSW1を
適当に制御すれば、クロックサイクル時間が短いとき
（遅延モニタの遅延時間tDMC0に対してクロックサイク
ル時間tCKが短い時）、図１４で説明動作と同様に、4,
5.5,…クロックサイクル遅れで内部クロックが発生する
動作も可能である。
遅延回路列DL及び逆方向遅延回路列BDABを備えたクロッ
ク再生回路では、クロック制御スイッチSW0及びSW1を適
切に制御しながら外部クロックCLKEのショットパルスを
入力して、図２４及び２５に示すクロック再生回路より
も遅延回路列FDA及びBDAにおける総回路素子数の約半分
の回路素子数で、外部クロック周波数のほぼ倍周期の内
部クロックCLKIを外部クロックCLKEに同期して発生する
ことができる。さらに、このクロック再生回路において
もクロック制御信号EN0、EN1、EN2、ENSW0及びENSW1を
適当に制御すれば、クロックサイクル時間が短いとき
（遅延モニタの遅延時間tDMC0に対してクロックサイク
ル時間tCKが短い時）、図１４で説明動作と同様に、4,
5.5,…クロックサイクル遅れで内部クロックが発生する
動作も可能である。
【００９９】＜実施例６＞本発明によるクロック再生回
路の構成例６を図３２に示す。本クロック再生回路は、
一つの遅延回路列で遅延測定と遅延再現を行い、さら
に、遅延を再現する際に要する遅延回路が測定遅延で要
する遅延回路と同じであることが特長である。この実施
例は、図２２で示した１つの遅延回路列でクロック再生
を行う回路の変形例として捕らえることができる。
路の構成例６を図３２に示す。本クロック再生回路は、
一つの遅延回路列で遅延測定と遅延再現を行い、さら
に、遅延を再現する際に要する遅延回路が測定遅延で要
する遅延回路と同じであることが特長である。この実施
例は、図２２で示した１つの遅延回路列でクロック再生
を行う回路の変形例として捕らえることができる。
【０１００】図２２の回路と比較した際の主な相違点は
以下の通りである。(1)図２２のスイッチSW0は省略し、
CB3からの入力を遅延回路列の初段に入力するようにす
る。(2)遅延回路をDLからDLIに変更する。図２２のDLは
遅延回路列の途中から、基準クロックを入力して遅延時
間を加算したのに対し、このDLIでは、初段から入力し
遅延回路列の途中から出力するようにしている。これら
の変更に伴い遅延モニタは、図３３に示すようにDMCBと
して補正した。DMCBは図２１のDMCAに対して遅延回路DL
EA0〜DLEAmの負荷及びＡＮＤ回路に等しいダミー回路DD
LEIを挿入した点が異なる。
以下の通りである。(1)図２２のスイッチSW0は省略し、
CB3からの入力を遅延回路列の初段に入力するようにす
る。(2)遅延回路をDLからDLIに変更する。図２２のDLは
遅延回路列の途中から、基準クロックを入力して遅延時
間を加算したのに対し、このDLIでは、初段から入力し
遅延回路列の途中から出力するようにしている。これら
の変更に伴い遅延モニタは、図３３に示すようにDMCBと
して補正した。DMCBは図２１のDMCAに対して遅延回路DL
EA0〜DLEAmの負荷及びＡＮＤ回路に等しいダミー回路DD
LEIを挿入した点が異なる。
【０１０１】MCCは図２２のものと同じであるが、出力N
M1〜NMmの出力がDLIに対して素直に平行に配線される配
置となっている（図３２ではこの配線は省略されてい
る）。このため、多くの配線が交差する図２２の回路よ
り配線レイアウトが簡略化される利点を持つ。
M1〜NMmの出力がDLIに対して素直に平行に配線される配
置となっている（図３２ではこの配線は省略されてい
る）。このため、多くの配線が交差する図２２の回路よ
り配線レイアウトが簡略化される利点を持つ。
【０１０２】遅延回路列DLIの回路構成はm+1個の遅延回
路DLEI0〜DLEImが直列接続されており、遅延回路DLEI0
はクロックが伝播する2個のインバータ回路と１個のAND
回路で構成されている。遅延回路の構成を図２２のよう
なNAND回路からインバータ回路に簡略化できるのは、先
に述べたように常にクロックをDLIの初段から入力して
遅延回路列の途中から出力するようにしているので、ク
ロックを入力するスイッチの効果を持つNAND回路が不要
になったためである。
路DLEI0〜DLEImが直列接続されており、遅延回路DLEI0
はクロックが伝播する2個のインバータ回路と１個のAND
回路で構成されている。遅延回路の構成を図２２のよう
なNAND回路からインバータ回路に簡略化できるのは、先
に述べたように常にクロックをDLIの初段から入力して
遅延回路列の途中から出力するようにしているので、ク
ロックを入力するスイッチの効果を持つNAND回路が不要
になったためである。
【０１０３】以上の回路構成から、制御回路MCCの出力N
M1〜NMmの出力が一旦固定されると、遅延回路列DLIを伝
播するクロックは遅延回路DLEI1〜DLEImの中のAND回路
のうちハイレベルの制御回路MCC出力が入力されているA
ND回路を通じてNWORに出力される。さらに、このクロッ
クはクロック制御スイッチSW1とクロックドライバCIDを
通じて増幅され、内部クロックCLKIが発生する。
M1〜NMmの出力が一旦固定されると、遅延回路列DLIを伝
播するクロックは遅延回路DLEI1〜DLEImの中のAND回路
のうちハイレベルの制御回路MCC出力が入力されているA
ND回路を通じてNWORに出力される。さらに、このクロッ
クはクロック制御スイッチSW1とクロックドライバCIDを
通じて増幅され、内部クロックCLKIが発生する。
【０１０４】次に、 図３４に従い、クロックサイクル
時間が比較的長く（遅延モニタの遅延時間tDMCBに対し
てクロックサイクル時間tCKが約２倍程度）、クロック
イネーブル信号CKEを投入してから３クロックサイクル
遅れで内部クロックCLKIが発生する本回路の基本動作を
説明する。電源投入時にハイレベルのパワーオンリセッ
ト信号PORが入力されてから、制御回路MCCが同期を検出
しNM1〜NMmの出力が確定するまでの動作は図２２と同様
に行われる。但し、同期検出中はクロック制御信号EN2
をロウレベルとして、チップ内基準クロックCLKRがクロ
ックバッファCB3から遅延回路列DLIに入力されないよう
にする。
時間が比較的長く（遅延モニタの遅延時間tDMCBに対し
てクロックサイクル時間tCKが約２倍程度）、クロック
イネーブル信号CKEを投入してから３クロックサイクル
遅れで内部クロックCLKIが発生する本回路の基本動作を
説明する。電源投入時にハイレベルのパワーオンリセッ
ト信号PORが入力されてから、制御回路MCCが同期を検出
しNM1〜NMmの出力が確定するまでの動作は図２２と同様
に行われる。但し、同期検出中はクロック制御信号EN2
をロウレベルとして、チップ内基準クロックCLKRがクロ
ックバッファCB3から遅延回路列DLIに入力されないよう
にする。
【０１０５】制御回路MCCが同期を検出してラッチ回路L
biの出力NMAiだけがハイレベルとなり、他はロウレベル
のままであるとして以下の動作を説明する。ノードNAI
で２つ目のクロックパルスが伝播した後、クロック制御
信号EN2がロウレベルからハイレベルとなる。同時にENS
W1もハイレベルからロウレベルとなり、各遅延回路DLEI
0〜DLEImのAND回路の出力ノードNWORとノードNSWOを接
続する。ここで、EN0はロウレベルであるので、３つ目
以降のチップ内基準クロックCLKRはクロックバッファCB
3を通じて遅延回路列DLIの初段に入力される。DLIを伝
播するクロックパルスはMCC出力に応じてDLEIiのANDか
らノードNWORに出力され、これがクロックドライバCID
を通じて増幅されて内部クロックCLKIが出力される。
biの出力NMAiだけがハイレベルとなり、他はロウレベル
のままであるとして以下の動作を説明する。ノードNAI
で２つ目のクロックパルスが伝播した後、クロック制御
信号EN2がロウレベルからハイレベルとなる。同時にENS
W1もハイレベルからロウレベルとなり、各遅延回路DLEI
0〜DLEImのAND回路の出力ノードNWORとノードNSWOを接
続する。ここで、EN0はロウレベルであるので、３つ目
以降のチップ内基準クロックCLKRはクロックバッファCB
3を通じて遅延回路列DLIの初段に入力される。DLIを伝
播するクロックパルスはMCC出力に応じてDLEIiのANDか
らノードNWORに出力され、これがクロックドライバCID
を通じて増幅されて内部クロックCLKIが出力される。
【０１０６】さて、図３４の動作で、出力を得るまでに
要する時間考える。遅延モニタDMCBの遅延時間をtDMCB
とし、遅延回路DLEI0〜DLEImの１段当たりの遅延時間を
tDIとする。また、i番目のアービタARB(i-1)の入力NF(i
-1)が立ち上がってから時間Δt後にノードNCI1が立ち上
がるとすると、クロックサイクル時間tCKはノードNCI0
のサイクルから、 tCK=tDMCB+i・tDI+Δt ．．．．．．．．．．．．(式２３) と表せる。さらに、ＡＮＤ回路の遅延時間をtANDとする
と、図３３に示したように遅延モニタDMCBの遅延時間tD
MCBは、 tDMCB=tCIB0+tCIB+tCB+tAND+tCID ．．．．．．．(式２４) となるように設定している。図１３の動作と同じよう
に、基準クロックCNI0を１クロックサイクル遅延させる
ために必要な遅延回路の段数を遅延回路DLIによって求
めた後、１クロックサイクル以内に遅延回路DLIからク
ロックを出力する位置を設定する。そして、その次のク
ロックサイクルのチップ内部基準クロックCLKRをクロッ
クバッファCB3を通じて遅延回路DLIに入力する。このと
き、クロック伝播経路での遅延時間tLEは、 tLE=tCIB0+tCIB+tCB+i・tDI+tAND+tCID ．．．．．(式２５) である。したがって（式２３）〜（式２５）より、クロ
ックイネーブル信号CKEを投入して外部クロックCLKEか
ら遅延回路列DLIを通じて一つ目の内部クロックCLKIが
出力されるまでの遅延時間の合計tDEは最短で、 tDE=(tCIB0+tCIB+tCB)+(tDMCB+i・tD+Δt) +[tCK-(tCIB0+tCIB+tCB)] +(tCIB0+tCIB+tCB+i・tDI+tAND+tCID) =[(tCIB0+tCIB+tCB+tAND+tCID)+i・tD+Δt] +tCK+[(tCIB0+tCIB+tCB+tAND+tCID)+i・tD] =3・tCK-Δt ．．．．．．．．．．．．． ．．．(式２６) となる。
要する時間考える。遅延モニタDMCBの遅延時間をtDMCB
とし、遅延回路DLEI0〜DLEImの１段当たりの遅延時間を
tDIとする。また、i番目のアービタARB(i-1)の入力NF(i
-1)が立ち上がってから時間Δt後にノードNCI1が立ち上
がるとすると、クロックサイクル時間tCKはノードNCI0
のサイクルから、 tCK=tDMCB+i・tDI+Δt ．．．．．．．．．．．．(式２３) と表せる。さらに、ＡＮＤ回路の遅延時間をtANDとする
と、図３３に示したように遅延モニタDMCBの遅延時間tD
MCBは、 tDMCB=tCIB0+tCIB+tCB+tAND+tCID ．．．．．．．(式２４) となるように設定している。図１３の動作と同じよう
に、基準クロックCNI0を１クロックサイクル遅延させる
ために必要な遅延回路の段数を遅延回路DLIによって求
めた後、１クロックサイクル以内に遅延回路DLIからク
ロックを出力する位置を設定する。そして、その次のク
ロックサイクルのチップ内部基準クロックCLKRをクロッ
クバッファCB3を通じて遅延回路DLIに入力する。このと
き、クロック伝播経路での遅延時間tLEは、 tLE=tCIB0+tCIB+tCB+i・tDI+tAND+tCID ．．．．．(式２５) である。したがって（式２３）〜（式２５）より、クロ
ックイネーブル信号CKEを投入して外部クロックCLKEか
ら遅延回路列DLIを通じて一つ目の内部クロックCLKIが
出力されるまでの遅延時間の合計tDEは最短で、 tDE=(tCIB0+tCIB+tCB)+(tDMCB+i・tD+Δt) +[tCK-(tCIB0+tCIB+tCB)] +(tCIB0+tCIB+tCB+i・tDI+tAND+tCID) =[(tCIB0+tCIB+tCB+tAND+tCID)+i・tD+Δt] +tCK+[(tCIB0+tCIB+tCB+tAND+tCID)+i・tD] =3・tCK-Δt ．．．．．．．．．．．．． ．．．(式２６) となる。
【０１０７】すなわち、図２２に示す回路と同じよう
に、外部クロックCLKEから一つ目の内部クロックCLKIが
発生するまで、ほぼ３サイクル要する。但し、図３２に
示す回路では、制御回路MCCの出力NM1〜NMmの状態を決
める際に基準クロックNCI0を１クロックサイクル遅延さ
せるために要した遅延回路と内部クロックCLKIを発生す
るために要した遅延回路が同じDLEI0〜DLEIiであるの
で、図２２に示す回路と比べて、プロセスばらつきによ
るデバイス特性の不均一性から発生する外部クロックと
内部クロックのタイミング誤差を小さくする効果があ
る。このクロック再生回路においてもクロック制御信号
EN0、EN1、EN2及びENSW1を適切に制御すれば、クロック
サイクル時間が短いとき（遅延モニタの遅延時間tDMCB
に対してクロックサイクル時間tCKが短い時）、図１４
で説明したように５サイクル遅れで内部クロックが発生
する動作も可能である。
に、外部クロックCLKEから一つ目の内部クロックCLKIが
発生するまで、ほぼ３サイクル要する。但し、図３２に
示す回路では、制御回路MCCの出力NM1〜NMmの状態を決
める際に基準クロックNCI0を１クロックサイクル遅延さ
せるために要した遅延回路と内部クロックCLKIを発生す
るために要した遅延回路が同じDLEI0〜DLEIiであるの
で、図２２に示す回路と比べて、プロセスばらつきによ
るデバイス特性の不均一性から発生する外部クロックと
内部クロックのタイミング誤差を小さくする効果があ
る。このクロック再生回路においてもクロック制御信号
EN0、EN1、EN2及びENSW1を適切に制御すれば、クロック
サイクル時間が短いとき（遅延モニタの遅延時間tDMCB
に対してクロックサイクル時間tCKが短い時）、図１４
で説明したように５サイクル遅れで内部クロックが発生
する動作も可能である。
【０１０８】＜実施例７＞本発明によるクロック再生回
路の構成例７を図３５に示す。本クロック再生回路は相
補の外部クロックをそれぞれ遅延させる二つの逆方向遅
延回路列を持ち、相補の外部クロックが立ち上がるタイ
ミングに同期した倍周期の内部クロックを発生すること
が特長である。この実施例と図２０の回路との主な差は
以下の点である。(1)これまでの非反転外部クロックCLK
ETの他に反転外部CLKEBを入力するためのバッファ回路C
IB0B、CIBB、CB4を追加した。(2)CLKET及びCLKEBを受け
るバッファ回路の出力端に、パルス幅を狭くするための
ショットパルス発生回路SPG及びSPGBを挿入した。(3)BD
Aの他に同じ構成を持つ第２逆方向遅延回路列BDA1を追
加した。BDA1にもBDAと同じNM1〜NMAが接続される（図
面上での配線は省略されている）。(4)出力ノードNB0と
２つの逆方向遅延回路との間に、両者の出力の論理和を
取る論理回路（OR回路）を追加した。
路の構成例７を図３５に示す。本クロック再生回路は相
補の外部クロックをそれぞれ遅延させる二つの逆方向遅
延回路列を持ち、相補の外部クロックが立ち上がるタイ
ミングに同期した倍周期の内部クロックを発生すること
が特長である。この実施例と図２０の回路との主な差は
以下の点である。(1)これまでの非反転外部クロックCLK
ETの他に反転外部CLKEBを入力するためのバッファ回路C
IB0B、CIBB、CB4を追加した。(2)CLKET及びCLKEBを受け
るバッファ回路の出力端に、パルス幅を狭くするための
ショットパルス発生回路SPG及びSPGBを挿入した。(3)BD
Aの他に同じ構成を持つ第２逆方向遅延回路列BDA1を追
加した。BDA1にもBDAと同じNM1〜NMAが接続される（図
面上での配線は省略されている）。(4)出力ノードNB0と
２つの逆方向遅延回路との間に、両者の出力の論理和を
取る論理回路（OR回路）を追加した。
【０１０９】クロック入力バッファCIB0及びCIB0Bは、
図３に示す回路と同じ構成で、それぞれ相補の外部クロ
ックCLKET及びCLKEBを受信する回路である。また、ショ
ットパルス発生回路SPG及びSPGBは図２７に示す回路と
同じ構成で、外部クロックCLKET及びCLKEBのデューティ
５０％未満のショットパルスを発生する。したがって、
CIB0及びCIB0Bの出力NCIB0及びNCIB0BからSPG及びSPGB
を通じた出力CLKR及びCLKRBは、外部クロックCLKET及び
CLKEBの立ち上がりエッジから発生されるショットパル
ス状のチップ内基準クロックである。これらがそれぞれ
入力されるクロック入力バッファCIB及びCIBBは図４に
示す回路と同じ構成であり、クロックバッファCB4は図
８に示す回路と同じ構成である。
図３に示す回路と同じ構成で、それぞれ相補の外部クロ
ックCLKET及びCLKEBを受信する回路である。また、ショ
ットパルス発生回路SPG及びSPGBは図２７に示す回路と
同じ構成で、外部クロックCLKET及びCLKEBのデューティ
５０％未満のショットパルスを発生する。したがって、
CIB0及びCIB0Bの出力NCIB0及びNCIB0BからSPG及びSPGB
を通じた出力CLKR及びCLKRBは、外部クロックCLKET及び
CLKEBの立ち上がりエッジから発生されるショットパル
ス状のチップ内基準クロックである。これらがそれぞれ
入力されるクロック入力バッファCIB及びCIBBは図４に
示す回路と同じ構成であり、クロックバッファCB4は図
８に示す回路と同じ構成である。
【０１１０】次に、図３６に従い、クロックサイクル時
間が比較的長く（遅延モニタの遅延時間tDMC0に対して
クロックサイクル時間tCKが約２倍程度）、クロックイ
ネーブル信号CKEを投入してから2.5クロックサイクル遅
れで内部クロックCLKIが発生する本回路の基本動作を説
明する。クロックイネーブル信号CKEがハイレベルにな
ると、外部クロックCLKET及びCLKEBはそれぞれクロック
入力バッファCIB0及びCIB0Bを通じてノードCLKR及びCLK
RBに出力され、さらにクロックバッファCIB及びCIBBを
通じてノードNAI及びNAIBに出力される。ここで、制御
回路MCCが同期を検出してNM1〜NMmの出力を確定するま
での動作は図２０と同様に行われる。
間が比較的長く（遅延モニタの遅延時間tDMC0に対して
クロックサイクル時間tCKが約２倍程度）、クロックイ
ネーブル信号CKEを投入してから2.5クロックサイクル遅
れで内部クロックCLKIが発生する本回路の基本動作を説
明する。クロックイネーブル信号CKEがハイレベルにな
ると、外部クロックCLKET及びCLKEBはそれぞれクロック
入力バッファCIB0及びCIB0Bを通じてノードCLKR及びCLK
RBに出力され、さらにクロックバッファCIB及びCIBBを
通じてノードNAI及びNAIBに出力される。ここで、制御
回路MCCが同期を検出してNM1〜NMmの出力を確定するま
での動作は図２０と同様に行われる。
【０１１１】次に、制御回路MCCが同期を検出してラッ
チ回路Lbiの出力NMAiだけがハイレベルとなり、他はロ
ウレベルのままであるとして以下の動作を説明する。こ
の時、クロック制御信号EN2がロウレベルからハイレベ
ルとしているので、ノードNAIからCB3を通じてBDA内の
遅延回路BDEiに３つ目以降のチップ内基準クロックCLKR
が入力される。また、ノードNAIBからクロックバッファ
CB4を通じてBDA1内の遅延回路BDE1iに２め目以降のチッ
プ内基準クロックCLKRBが入力される。BDA及びBDA1では
FDAで加えられた遅延時間と同じ遅延がそれぞれ加算さ
れるので、BDA及びBDA1の出力ノードNB1及びNB11には外
部クロックCLKET及びCLKEBの位相関係を保持したクロッ
クがそれぞれ出力される。
チ回路Lbiの出力NMAiだけがハイレベルとなり、他はロ
ウレベルのままであるとして以下の動作を説明する。こ
の時、クロック制御信号EN2がロウレベルからハイレベ
ルとしているので、ノードNAIからCB3を通じてBDA内の
遅延回路BDEiに３つ目以降のチップ内基準クロックCLKR
が入力される。また、ノードNAIBからクロックバッファ
CB4を通じてBDA1内の遅延回路BDE1iに２め目以降のチッ
プ内基準クロックCLKRBが入力される。BDA及びBDA1では
FDAで加えられた遅延時間と同じ遅延がそれぞれ加算さ
れるので、BDA及びBDA1の出力ノードNB1及びNB11には外
部クロックCLKET及びCLKEBの位相関係を保持したクロッ
クがそれぞれ出力される。
【０１１２】ここでは、図３６に示すように、外部クロ
ックCLKET及びCLKEBのデューティがほぼ５０％である場
合を示しているので、ＯＲ回路の出力NBOからクロック
ドライバCIDを通じて増幅された内部クロックCLKIの立
ち上がりエッジは、外部クロックCLKET及びCLKEBの立ち
上がりエッジにほぼ同期した倍周期のクロックとなる。
さらに、このクロックは外部クロックCLKEBから発生し
たパルスが先に出力されるので、クロックイネーブル信
号CKEを投入してから2.5クロックサイクル遅れで内部ク
ロックCLKIが発生する。このように、デューティがほぼ
５０％の相補の外部クロックCLKET及びCLKEBに対して逆
方向遅延回路列を２つ備えたクロック再生回路は、外部
クロックCLKET及びCLKEBの立ち上がりエッジにほぼ同期
した内部クロックCLKIを出力することができる。
ックCLKET及びCLKEBのデューティがほぼ５０％である場
合を示しているので、ＯＲ回路の出力NBOからクロック
ドライバCIDを通じて増幅された内部クロックCLKIの立
ち上がりエッジは、外部クロックCLKET及びCLKEBの立ち
上がりエッジにほぼ同期した倍周期のクロックとなる。
さらに、このクロックは外部クロックCLKEBから発生し
たパルスが先に出力されるので、クロックイネーブル信
号CKEを投入してから2.5クロックサイクル遅れで内部ク
ロックCLKIが発生する。このように、デューティがほぼ
５０％の相補の外部クロックCLKET及びCLKEBに対して逆
方向遅延回路列を２つ備えたクロック再生回路は、外部
クロックCLKET及びCLKEBの立ち上がりエッジにほぼ同期
した内部クロックCLKIを出力することができる。
【０１１３】また、このクロック再生回路においてもク
ロック制御信号EN0、EN1及びEN2を適切に制御すれば、
クロックサイクル時間が短いとき（遅延モニタの遅延時
間tDMC0に対してクロックサイクル時間tCKが短い時）、
図１４で説明したように4.5,6.5,…サイクル遅れで内部
クロックが発生する動作も可能である。
ロック制御信号EN0、EN1及びEN2を適切に制御すれば、
クロックサイクル時間が短いとき（遅延モニタの遅延時
間tDMC0に対してクロックサイクル時間tCKが短い時）、
図１４で説明したように4.5,6.5,…サイクル遅れで内部
クロックが発生する動作も可能である。
【０１１４】＜実施例８＞本発明によるクロック再生回
路の構成例８を図３７に示す。本クロック再生回路は相
補の外部クロックからその倍周期のクロックを生成した
後に、それぞれ一つの進行方向遅延回路列及び逆方向遅
延回路列を用いて外部クロックの立ち上がりタイミング
に同期した内部クロックを発生することが特長である。
この実施例と図２０の回路との主な差は以下の点であ
る。(1)これまでの非反転外部クロックCLKETの他に反転
外部CLKEBを入力するためのバッファ回路CIB0Bを追加し
た。(2)CLKET及びCLKEBを受けるバッファ回路の出力端
に、パルス幅を狭くするためのショットパルス発生回路
SPG及びSPGBを挿入した。(3)SPG及びSPGBの出力の論理
和を取る論理回路（OR回路）を追加してCIBに入力する
ようにした。
路の構成例８を図３７に示す。本クロック再生回路は相
補の外部クロックからその倍周期のクロックを生成した
後に、それぞれ一つの進行方向遅延回路列及び逆方向遅
延回路列を用いて外部クロックの立ち上がりタイミング
に同期した内部クロックを発生することが特長である。
この実施例と図２０の回路との主な差は以下の点であ
る。(1)これまでの非反転外部クロックCLKETの他に反転
外部CLKEBを入力するためのバッファ回路CIB0Bを追加し
た。(2)CLKET及びCLKEBを受けるバッファ回路の出力端
に、パルス幅を狭くするためのショットパルス発生回路
SPG及びSPGBを挿入した。(3)SPG及びSPGBの出力の論理
和を取る論理回路（OR回路）を追加してCIBに入力する
ようにした。
【０１１５】次に、図３８に従い、クロックサイクル時
間が比較的長い場合（遅延モニタの遅延時間tDMC0に対
してクロックサイクル時間tCKが約２倍程度）、クロッ
クイネーブル信号CKEを投入してから2.5クロックサイク
ル遅れで内部クロックCLKIが発生する本回路の基本動作
を説明する。ここでは、外部クロックCLKET及びCLKEBの
デューティがほぼ５０％である場合を示している。クロ
ックイネーブル信号CKEがハイレベルになると、外部ク
ロックCLKET及びCLKEBはそれぞれクロック入力バッファ
CIB0及びCIB0Bを通じてノードNCIB0及びNCIB0Bに出力さ
れ、これらがそれぞれショットパルス発生回路SPG及びS
PGBに入力されてデューティ５０％未満のクロックパル
スNFCLKT及びNFCLKBを発生する。これらからＯＲ回路を
通じて出力されるチップ内部基準クロックCLKRをFDAに
入力して同期段数を測定し、制御回路MCCの出力を決定
して内部クロックCLKIを発生する。
間が比較的長い場合（遅延モニタの遅延時間tDMC0に対
してクロックサイクル時間tCKが約２倍程度）、クロッ
クイネーブル信号CKEを投入してから2.5クロックサイク
ル遅れで内部クロックCLKIが発生する本回路の基本動作
を説明する。ここでは、外部クロックCLKET及びCLKEBの
デューティがほぼ５０％である場合を示している。クロ
ックイネーブル信号CKEがハイレベルになると、外部ク
ロックCLKET及びCLKEBはそれぞれクロック入力バッファ
CIB0及びCIB0Bを通じてノードNCIB0及びNCIB0Bに出力さ
れ、これらがそれぞれショットパルス発生回路SPG及びS
PGBに入力されてデューティ５０％未満のクロックパル
スNFCLKT及びNFCLKBを発生する。これらからＯＲ回路を
通じて出力されるチップ内部基準クロックCLKRをFDAに
入力して同期段数を測定し、制御回路MCCの出力を決定
して内部クロックCLKIを発生する。
【０１１６】しかし、チップ内部基準クロックCLKRの周
期は外部クロックの倍周期であるために、ロックサイク
ルが図２０の場合と異なる。即ち、複数の参照クロック
を発生するためにCB0を通じてFDAに送られた一つ目のク
ロックと、同期遅延段数を検出するためにCB1を通じて
送られる二つ目のクロックは、外部クロックに対して半
周期の位相差しかない。制御回路MCCが同期を検出しラ
ッチ回路LBhの出力NMhだけがハイレベルとなり、他はロ
ウレベルのままであるとすると、同期遅延段数は外部ク
ロックに対して半周期分の遅延となる。つまり、NMhの
位置とクロックサイクルtCKの関係はノードNCI0のサイ
クルから、 tCK/2=tDMC0+h・tD+Δt ．．．．．．．．．．．(式２７) と示される。以下、図２０で説明した動作に従うと、図
３７に示すクロック再生回路の基本動作ではクロックイ
ネーブル信号CKEを投入してから外部クロックに対して
1.5クロックサイクル（内部基準クロックに対して３サ
イクル）後に、ほぼ倍周期の内部クロックCLKIが発生す
る。
期は外部クロックの倍周期であるために、ロックサイク
ルが図２０の場合と異なる。即ち、複数の参照クロック
を発生するためにCB0を通じてFDAに送られた一つ目のク
ロックと、同期遅延段数を検出するためにCB1を通じて
送られる二つ目のクロックは、外部クロックに対して半
周期の位相差しかない。制御回路MCCが同期を検出しラ
ッチ回路LBhの出力NMhだけがハイレベルとなり、他はロ
ウレベルのままであるとすると、同期遅延段数は外部ク
ロックに対して半周期分の遅延となる。つまり、NMhの
位置とクロックサイクルtCKの関係はノードNCI0のサイ
クルから、 tCK/2=tDMC0+h・tD+Δt ．．．．．．．．．．．(式２７) と示される。以下、図２０で説明した動作に従うと、図
３７に示すクロック再生回路の基本動作ではクロックイ
ネーブル信号CKEを投入してから外部クロックに対して
1.5クロックサイクル（内部基準クロックに対して３サ
イクル）後に、ほぼ倍周期の内部クロックCLKIが発生す
る。
【０１１７】したがって、図３７のように外部クロック
に対して倍周期のチップ内部基準クロックで同期遅延段
数を検出する構成では、図２０に示したクロック再生回
路よりも短いロックサイクルで、外部クロックに対して
倍周期の内部クロックCLKIを発生できる効果がある。さ
らに、(式２７)におけるhは図２０で説明したiよりも小
さいので、FDA及びBDAの段数は、図２０に示すクロック
再生回路の半分で足りる。つまり、本実施例に示すクロ
ック再生回路は図１に示す粗調整回路CTC及び図２０よ
りも少ない回路素子数で構成できる効果がある。
に対して倍周期のチップ内部基準クロックで同期遅延段
数を検出する構成では、図２０に示したクロック再生回
路よりも短いロックサイクルで、外部クロックに対して
倍周期の内部クロックCLKIを発生できる効果がある。さ
らに、(式２７)におけるhは図２０で説明したiよりも小
さいので、FDA及びBDAの段数は、図２０に示すクロック
再生回路の半分で足りる。つまり、本実施例に示すクロ
ック再生回路は図１に示す粗調整回路CTC及び図２０よ
りも少ない回路素子数で構成できる効果がある。
【０１１８】このクロック再生回路においてもクロック
制御信号EN0、EN1及びEN2を適切に制御すれば、クロッ
クサイクル時間が短いとき（遅延モニタの遅延時間tDMC
0に対してクロックサイクル時間tCKが短い時）、図１４
で説明したように2.5, 3.5,…サイクル遅れで内部クロ
ックが発生する動作も可能である。
制御信号EN0、EN1及びEN2を適切に制御すれば、クロッ
クサイクル時間が短いとき（遅延モニタの遅延時間tDMC
0に対してクロックサイクル時間tCKが短い時）、図１４
で説明したように2.5, 3.5,…サイクル遅れで内部クロ
ックが発生する動作も可能である。
【０１１９】＜実施例９＞本発明によるクロック再生回
路の構成例９を図３９に示す。本クロック再生回路は相
補の外部クロックからその倍周期のクロックを生成した
後に、それぞれ一つの進行方向遅延回路列及び逆方向遅
延回路列を用いて、非反転外部クロックから発生した内
部クロックパルスは非反転外部クロックの立ち上がりタ
イミングに同期し、反転外部クロックから発生した内部
クロックパルスは反転外部クロックの立ち上がりタイミ
ングに同期するような外部クロックに対して倍周期の内
部クロックを発生することが特長である。この実施例と
図２０の回路との主な差は以下の点である。(1)これま
での非反転外部クロックCLKETの他に反転外部クロックC
LKEBを入力するためのバッファ回路CIB0Bを追加した。
(2)CLKET及びCLKEBを受けるバッファ回路の出力端に、
パルス幅を狭くするためのショットパルス発生回路SPG
及びSPGBを挿入した。(3)SPG及びSPGBの出力の論理和を
取る論理回路（OR回路）を追加した。(4)BDA0に対する
基準クロックをSPGとSPGBの論理和取ったクロックにな
るようにした。(5)SPGの出力をOR回路を介してCIBに供
給するようにした。CIBにつながるOR回路は、遅延補正
のためのダミー回路である。
路の構成例９を図３９に示す。本クロック再生回路は相
補の外部クロックからその倍周期のクロックを生成した
後に、それぞれ一つの進行方向遅延回路列及び逆方向遅
延回路列を用いて、非反転外部クロックから発生した内
部クロックパルスは非反転外部クロックの立ち上がりタ
イミングに同期し、反転外部クロックから発生した内部
クロックパルスは反転外部クロックの立ち上がりタイミ
ングに同期するような外部クロックに対して倍周期の内
部クロックを発生することが特長である。この実施例と
図２０の回路との主な差は以下の点である。(1)これま
での非反転外部クロックCLKETの他に反転外部クロックC
LKEBを入力するためのバッファ回路CIB0Bを追加した。
(2)CLKET及びCLKEBを受けるバッファ回路の出力端に、
パルス幅を狭くするためのショットパルス発生回路SPG
及びSPGBを挿入した。(3)SPG及びSPGBの出力の論理和を
取る論理回路（OR回路）を追加した。(4)BDA0に対する
基準クロックをSPGとSPGBの論理和取ったクロックにな
るようにした。(5)SPGの出力をOR回路を介してCIBに供
給するようにした。CIBにつながるOR回路は、遅延補正
のためのダミー回路である。
【０１２０】次に、図４０に従い、クロックサイクル時
間が比較的長く（遅延モニタの遅延時間tDMC0に対して
クロックサイクル時間tCKが約２倍程度）、クロックイ
ネーブル信号CKEを投入してから2.5クロックサイクル遅
れで内部クロックCLKIが発生する本回路の基本動作を説
明する。ここでは、外部クロックCLKET及びCLKEBのデュ
ーティがほぼ５０％である場合を示している。
間が比較的長く（遅延モニタの遅延時間tDMC0に対して
クロックサイクル時間tCKが約２倍程度）、クロックイ
ネーブル信号CKEを投入してから2.5クロックサイクル遅
れで内部クロックCLKIが発生する本回路の基本動作を説
明する。ここでは、外部クロックCLKET及びCLKEBのデュ
ーティがほぼ５０％である場合を示している。
【０１２１】クロックイネーブル信号CKEがハイレベル
になると、外部クロックCLKET及びCLKEBはそれぞれクロ
ック入力バッファCIB0及びCIB0Bを通じてノードNCIB0及
びNCIB0Bに出力され、これらがそれぞれショットパルス
発生回路SPG及びSPGBに入力されてデューティ５０％未
満のクロックパルスNFCLKT及びNFCLKBを発生する。この
うち、ノードNFCLKTからＯＲ回路及びCIBを通じた出力N
AIは外部クロックと同じ周期である。したがって制御回
路MCCが同期を検出しNM1〜NMmの出力が確定するまでの
動作は、図２０と同じように行われる。
になると、外部クロックCLKET及びCLKEBはそれぞれクロ
ック入力バッファCIB0及びCIB0Bを通じてノードNCIB0及
びNCIB0Bに出力され、これらがそれぞれショットパルス
発生回路SPG及びSPGBに入力されてデューティ５０％未
満のクロックパルスNFCLKT及びNFCLKBを発生する。この
うち、ノードNFCLKTからＯＲ回路及びCIBを通じた出力N
AIは外部クロックと同じ周期である。したがって制御回
路MCCが同期を検出しNM1〜NMmの出力が確定するまでの
動作は、図２０と同じように行われる。
【０１２２】制御回路MCC1が同期を検出しラッチ回路Lb
iの出力NMiだけがハイレベルとなり、他はロウレベルの
ままであるとして以下の動作を説明する。CB3を通じて
遅延回路BDEiに入力されるクロックは、図２０と異な
り、非反転クロックCLKETと反転クロックCLKEBのショッ
トパルスの論理和をとったチップ内基準クロックNDBLCL
KRであるので、外部クロックに対して倍周期のクロック
である。このクロックパルスがBDA0を伝播し、さらにク
ロックドライバCID通じて増幅されて内部クロックCLKI
に出力される。すなわち、相補の外部クロックから位相
関係が保たれたまま、１サイクルだけ遅延して内部クロ
ックが出力される。したがって、非反転外部クロックか
ら発生した内部クロックパルスは非反転外部クロックの
立ち上がりタイミングに同期し、反転外部クロックから
発生した内部クロックパルスは反転外部クロックの立ち
上がりタイミングに同期するような外部クロックに対し
て倍周期の内部クロックを発生できる効果がある。
iの出力NMiだけがハイレベルとなり、他はロウレベルの
ままであるとして以下の動作を説明する。CB3を通じて
遅延回路BDEiに入力されるクロックは、図２０と異な
り、非反転クロックCLKETと反転クロックCLKEBのショッ
トパルスの論理和をとったチップ内基準クロックNDBLCL
KRであるので、外部クロックに対して倍周期のクロック
である。このクロックパルスがBDA0を伝播し、さらにク
ロックドライバCID通じて増幅されて内部クロックCLKI
に出力される。すなわち、相補の外部クロックから位相
関係が保たれたまま、１サイクルだけ遅延して内部クロ
ックが出力される。したがって、非反転外部クロックか
ら発生した内部クロックパルスは非反転外部クロックの
立ち上がりタイミングに同期し、反転外部クロックから
発生した内部クロックパルスは反転外部クロックの立ち
上がりタイミングに同期するような外部クロックに対し
て倍周期の内部クロックを発生できる効果がある。
【０１２３】ここで、図３５と同様に、二つ目の反転ク
ロックから発生した内部クロックが始めに出力されるの
でロックサイクルは2.5サイクルとなる。また、このク
ロック再生回路においてもクロック制御信号EN0、EN1及
びEN2を適切に制御すれば、クロックサイクル時間が短
いとき（遅延モニタの遅延時間tDMC0に対してクロック
サイクル時間tCKが短い時）、図１４で説明したように
4.5, 6.5,…サイクル遅れで内部クロックが発生する動
作も可能である。
ロックから発生した内部クロックが始めに出力されるの
でロックサイクルは2.5サイクルとなる。また、このク
ロック再生回路においてもクロック制御信号EN0、EN1及
びEN2を適切に制御すれば、クロックサイクル時間が短
いとき（遅延モニタの遅延時間tDMC0に対してクロック
サイクル時間tCKが短い時）、図１４で説明したように
4.5, 6.5,…サイクル遅れで内部クロックが発生する動
作も可能である。
【０１２４】以上実施例１〜９まで、クロック再生回路
の実施例を述べてきた。これらの実施例に共通する最も
重要な観点の一つは、遅延回路の同期段数を検出する制
御回路にラッチ回路を設け、同期遅延段数を保持するこ
とである。この構成により以下の主な作用効果が生まれ
る。
の実施例を述べてきた。これらの実施例に共通する最も
重要な観点の一つは、遅延回路の同期段数を検出する制
御回路にラッチ回路を設け、同期遅延段数を保持するこ
とである。この構成により以下の主な作用効果が生まれ
る。
【０１２５】（１）同期検出が終了した後は、１つの遅
延回路列の所定の位置に基準クロックを入力すれば内部
クロックが発生できるようになる。
延回路列の所定の位置に基準クロックを入力すれば内部
クロックが発生できるようになる。
【０１２６】（２）このクロック再生回路は、同期検出
までの時間が短く、一旦同期検出がなされれば、ラッチ
回路により同期遅延段数が固定されるので、第２のクロ
ック再生回路と組み合わせる際に、両者の動作不整合を
容易に制御できる。
までの時間が短く、一旦同期検出がなされれば、ラッチ
回路により同期遅延段数が固定されるので、第２のクロ
ック再生回路と組み合わせる際に、両者の動作不整合を
容易に制御できる。
【０１２７】（３）外部クロックの供給を一時中断して
半導体装置全体の消費電力を低減する動作が容易化され
る。即ち（１）により、外部クロックの供給を再開する
ときのクロック再生動作が短時間（１クロックサイク
ル）でできるようになる。
半導体装置全体の消費電力を低減する動作が容易化され
る。即ち（１）により、外部クロックの供給を再開する
ときのクロック再生動作が短時間（１クロックサイク
ル）でできるようになる。
【０１２８】（４）さらに、同期検出のための遅延回路
列を専用に設ける構成では、同期検出完了後にこの回路
の動作が停止できるので、クロック再生回路の低消費電
力化が図れる。
列を専用に設ける構成では、同期検出完了後にこの回路
の動作が停止できるので、クロック再生回路の低消費電
力化が図れる。
【０１２９】（５）（１）の構成により、１つの遅延回
路列を時分割的に利用できるようになるため、一つの遅
延回路列でクロック再生を行うことができるようにな
る。この構成では、クロック再生回路の面積低減が図
れ、半導体装置の低コスト化に寄与する。
路列を時分割的に利用できるようになるため、一つの遅
延回路列でクロック再生を行うことができるようにな
る。この構成では、クロック再生回路の面積低減が図
れ、半導体装置の低コスト化に寄与する。
【０１３０】＜実施例１０＞本発明によるクロック再生
回路の構成例１０を図４１に示す。本クロック再生回路
は外部クロックに同期した内部クロックを発生するため
に必要な遅延回路以外の回路における電源電圧を遮断し
て、本クロック再生回路における消費電力を低減する特
徴がある。このクロック再生回路は、図２０の回路に適
用することを想定している。図２２、２９、３０、３２
などへの適用には若干の補正を要するがそのほかの例に
は直接的に適用できる。制御回路MCCの中のをラッチ回
路と、それ以外の論理回路列APAに分割するしている。
図２０のMCCで対応させればＡＰＡはアービタＡＲＢ０
〜ARBm及び論理回路PCL1〜PCLmである。そして、少なく
ともFDAとAPAに対する電源供給ブロックを回路ブロック
LVTP1として他の回路ブロックから分離するして電源ス
イッチPTR1で制御することがこの実施例の構成である。
なお、図２０では遅延モニタもLVTP1に含めた。さらに
本実施例では、クロック入力バッファCIB0及びCIB、ク
ロックバッファCB0、CB1、CB2及びCB3、ラッチ回路列LB
A、逆方向遅延回路列BDA及びクロックドライバCIDで構
成される回路ブロックLVTP0も電源電圧給電トランジス
タPTR0で制御された構造となっている。
回路の構成例１０を図４１に示す。本クロック再生回路
は外部クロックに同期した内部クロックを発生するため
に必要な遅延回路以外の回路における電源電圧を遮断し
て、本クロック再生回路における消費電力を低減する特
徴がある。このクロック再生回路は、図２０の回路に適
用することを想定している。図２２、２９、３０、３２
などへの適用には若干の補正を要するがそのほかの例に
は直接的に適用できる。制御回路MCCの中のをラッチ回
路と、それ以外の論理回路列APAに分割するしている。
図２０のMCCで対応させればＡＰＡはアービタＡＲＢ０
〜ARBm及び論理回路PCL1〜PCLmである。そして、少なく
ともFDAとAPAに対する電源供給ブロックを回路ブロック
LVTP1として他の回路ブロックから分離するして電源ス
イッチPTR1で制御することがこの実施例の構成である。
なお、図２０では遅延モニタもLVTP1に含めた。さらに
本実施例では、クロック入力バッファCIB0及びCIB、ク
ロックバッファCB0、CB1、CB2及びCB3、ラッチ回路列LB
A、逆方向遅延回路列BDA及びクロックドライバCIDで構
成される回路ブロックLVTP0も電源電圧給電トランジス
タPTR0で制御された構造となっている。
【０１３１】図２０に示すクロック再生回路は、図１３
の動作で説明したように、制御回路MCCの出力を決定し
た後は進行方向遅延回路列FDA及びアービタARB0〜ARBm
の動作を止めておくことができる。したがって、電源投
入時や待機状態から復帰する時は電源電圧給電トランジ
スタPTR0及びPTR1をそれぞれオンするが、制御回路MCC
の出力を決定した後は電源電圧給電トランジスタPTR1を
オフして回路ブロックLVTP1への電源電圧給電を停止
し、本クロック再生回路での消費電力を抑制することが
できる。ラッチ回路が同期遅延段数の情報保持するため
である。このような電源電圧給電線の制御方式は論理回
路LVTP0及びLVTP1内の回路を電源電圧給電トランジスタ
PTR0及びPTR1よりも低いしきい電圧のトランジスタで構
成した時にも適用できて、しきい電圧の低いトランジス
タにおけるオフ電流（サブスレッショルド・リーク電
流）による消費電力を抑制する効果がある。
の動作で説明したように、制御回路MCCの出力を決定し
た後は進行方向遅延回路列FDA及びアービタARB0〜ARBm
の動作を止めておくことができる。したがって、電源投
入時や待機状態から復帰する時は電源電圧給電トランジ
スタPTR0及びPTR1をそれぞれオンするが、制御回路MCC
の出力を決定した後は電源電圧給電トランジスタPTR1を
オフして回路ブロックLVTP1への電源電圧給電を停止
し、本クロック再生回路での消費電力を抑制することが
できる。ラッチ回路が同期遅延段数の情報保持するため
である。このような電源電圧給電線の制御方式は論理回
路LVTP0及びLVTP1内の回路を電源電圧給電トランジスタ
PTR0及びPTR1よりも低いしきい電圧のトランジスタで構
成した時にも適用できて、しきい電圧の低いトランジス
タにおけるオフ電流（サブスレッショルド・リーク電
流）による消費電力を抑制する効果がある。
【０１３２】この実施例を図２２、２９、３０、３２な
どへの適用するには、同期検出が終了した後、動作不要
な回路をLVTP1にふくめれば良い。一例として制御回路
のAPAに相当する回路は、直接適用することができる。
どへの適用するには、同期検出が終了した後、動作不要
な回路をLVTP1にふくめれば良い。一例として制御回路
のAPAに相当する回路は、直接適用することができる。
【０１３３】＜実施例１１＞次に、以上で説明したクロ
ック再生回路の応用例を示す。図４２は、シンクロナス
ＤＲＡＭの構成例を示している。同図で、CRCはクロッ
ク再生回路で、例えば図１に示したように構成される。
必要に応じて、実施例２〜１０の技術が適用される。AR
Y0〜ARY3はメモリアレーであり、ワード線WLとデータ線
DLの所望の交点に配置され1個のＭＯＳトランジスタと1
個のキャパシタで構成されたダイナミック形メモリセル
MC、データ線DLに接続されたセンスアンプSA、ワード線
WLを駆動するワードドライバWD等で構成される。また、
DOB0及びDOB1はデータ出力バッファであり、メモリアレ
ーARY0及びARY2から読み出されたデータをDOB0で、ARY1
及びARY3から読み出されたデータをDOB0で出力する。そ
の他の回路ブロックは省略している。
ック再生回路の応用例を示す。図４２は、シンクロナス
ＤＲＡＭの構成例を示している。同図で、CRCはクロッ
ク再生回路で、例えば図１に示したように構成される。
必要に応じて、実施例２〜１０の技術が適用される。AR
Y0〜ARY3はメモリアレーであり、ワード線WLとデータ線
DLの所望の交点に配置され1個のＭＯＳトランジスタと1
個のキャパシタで構成されたダイナミック形メモリセル
MC、データ線DLに接続されたセンスアンプSA、ワード線
WLを駆動するワードドライバWD等で構成される。また、
DOB0及びDOB1はデータ出力バッファであり、メモリアレ
ーARY0及びARY2から読み出されたデータをDOB0で、ARY1
及びARY3から読み出されたデータをDOB0で出力する。そ
の他の回路ブロックは省略している。
【０１３４】本発明によるクロック再生回路は、クロッ
クサイクル時間の広い範囲で動作するので、シンクロナ
スＤＲＡＭのように広い動作周波数範囲が求められる半
導体装置に好適である。また、大容量化に伴うチップサ
イズの拡大やデータレートの向上のためのバス幅の拡大
などにより、内部クロックの負荷が重くなりクロックド
ライバの遅延時間が大きくなっても、短いクロックサイ
クル時間で動作できる。さらに、内部クロックの出力タ
イミングを精度よく制御できるので高周波動作での動作
マージンを確保することができるため、今後のシンクロ
ナスＤＲＡＭの高速化・大容量化に適する。例えば図４
２のように、データ出力バッファがチップ内の離れた位
置に配置されていると、それらへのクロック信号の駆動
回路の負荷が大きくなるが、本発明によるクロック再生
回路は十分対応可能である。
クサイクル時間の広い範囲で動作するので、シンクロナ
スＤＲＡＭのように広い動作周波数範囲が求められる半
導体装置に好適である。また、大容量化に伴うチップサ
イズの拡大やデータレートの向上のためのバス幅の拡大
などにより、内部クロックの負荷が重くなりクロックド
ライバの遅延時間が大きくなっても、短いクロックサイ
クル時間で動作できる。さらに、内部クロックの出力タ
イミングを精度よく制御できるので高周波動作での動作
マージンを確保することができるため、今後のシンクロ
ナスＤＲＡＭの高速化・大容量化に適する。例えば図４
２のように、データ出力バッファがチップ内の離れた位
置に配置されていると、それらへのクロック信号の駆動
回路の負荷が大きくなるが、本発明によるクロック再生
回路は十分対応可能である。
【０１３５】図４３は、シンクロナスＤＲＡＭ要部のブ
ロック図で、カラム（Ｙ）系リードパス（データ読み出
し経路）の構成例を示している。同図で、ロウ系（Ｘ）
及びライトパス（データ書き込み経路）は省略してい
る。同図の左側に示した信号名はシンクロナスＤＲＡＭ
で標準的に備える入出力端子を示している。端子名の末
尾の“b”は反転信号を示している。クロック入力端子C
LKEから入力される外部クロックを基準として動作する
ことが通常のＤＲＡＭと比べた際の特徴である。前記外
部クロックの入力は、クロックイネーブル入力端子CKE
により制御される。アドレス入力端子ADDからは特に制
限されないがアドレスマルチ方式で、ロウアドレス、カ
ラムアドレス、及びバンクアドレスが入力される。ロウ
及びカラムアドレスを順次入力するためにロウアドレス
ストローブコマンド入力端子RASb、カラムアドレススト
ローブコマンド入力端子CASbをもつ。スタティック型メ
モリセルを持ち外部クロックを基準として動作するシン
クロナスＳＲＡＭは、アドレスマルチ方式では無いの
で、このRASbとCASbを除いたものと考えることができ
る。他にメモリチップを選択するためにチップ選択入力
端子CSb、データの書き込みを制御するためのライトイ
ネーブルコマンド入力端子WEbがある。メモリの出力デ
ータはデータ出力端子Doutから出力されるが、この端子
は図示しないデータの入力端子と兼用されることが多
い。上述した入力端子の信号はクロック入力端子から入
力される外部クロックのタイミングに応じて取り込まれ
る。
ロック図で、カラム（Ｙ）系リードパス（データ読み出
し経路）の構成例を示している。同図で、ロウ系（Ｘ）
及びライトパス（データ書き込み経路）は省略してい
る。同図の左側に示した信号名はシンクロナスＤＲＡＭ
で標準的に備える入出力端子を示している。端子名の末
尾の“b”は反転信号を示している。クロック入力端子C
LKEから入力される外部クロックを基準として動作する
ことが通常のＤＲＡＭと比べた際の特徴である。前記外
部クロックの入力は、クロックイネーブル入力端子CKE
により制御される。アドレス入力端子ADDからは特に制
限されないがアドレスマルチ方式で、ロウアドレス、カ
ラムアドレス、及びバンクアドレスが入力される。ロウ
及びカラムアドレスを順次入力するためにロウアドレス
ストローブコマンド入力端子RASb、カラムアドレススト
ローブコマンド入力端子CASbをもつ。スタティック型メ
モリセルを持ち外部クロックを基準として動作するシン
クロナスＳＲＡＭは、アドレスマルチ方式では無いの
で、このRASbとCASbを除いたものと考えることができ
る。他にメモリチップを選択するためにチップ選択入力
端子CSb、データの書き込みを制御するためのライトイ
ネーブルコマンド入力端子WEbがある。メモリの出力デ
ータはデータ出力端子Doutから出力されるが、この端子
は図示しないデータの入力端子と兼用されることが多
い。上述した入力端子の信号はクロック入力端子から入
力される外部クロックのタイミングに応じて取り込まれ
る。
【０１３６】ADBはアドレスカウンタの機能を有するア
ドレスバッファ、PYDはプリＹデコーダ、CDはコマンド
デコーダ、CKBはクロックバッファである。また、DLe，
DLoはデータ線、SAe，SAoはデータ線DLe，DLoの信号を
増幅するセンスアンプ、YGe，YGoはセンスアンプSAe，S
Aoをサブ入出力線SIOe，SIOoに接続するＹゲート、IOS
e，IOSoはサブ入出力線SIOe，SIOoをメイン入出力線MIO
e，MIOoに接続する入出力線スイッチ、YDe，YDoはＹ選
択線YSe，YSoによりＹゲートYGe，YGoを選択するＹデコ
ーダ、MAe，MAoはメイン入出力線MIOe，MIOoの信号を増
幅するメインアンプであり、これらは多数設けられるが
簡単のため一部のみが示されている。CRCはクロック再
生回路で、例えば図１に示したように構成される。RDC
はリードデータ制御回路で、リードデータラッチRDLe，
RDLoとリードデータセレクタRDSで構成される。DOBはデ
ータ出力バッファで、データ出力ラッチDOLとデータ出
力ドライバDODで構成される。リードデータ制御回路RDC
及びデータ出力バッファDOBはそれぞれ、1サイクルに出
力されるデータのビット数と同じ個数だけ設けられる
が、ここでは簡単のため1個だけ示している。
ドレスバッファ、PYDはプリＹデコーダ、CDはコマンド
デコーダ、CKBはクロックバッファである。また、DLe，
DLoはデータ線、SAe，SAoはデータ線DLe，DLoの信号を
増幅するセンスアンプ、YGe，YGoはセンスアンプSAe，S
Aoをサブ入出力線SIOe，SIOoに接続するＹゲート、IOS
e，IOSoはサブ入出力線SIOe，SIOoをメイン入出力線MIO
e，MIOoに接続する入出力線スイッチ、YDe，YDoはＹ選
択線YSe，YSoによりＹゲートYGe，YGoを選択するＹデコ
ーダ、MAe，MAoはメイン入出力線MIOe，MIOoの信号を増
幅するメインアンプであり、これらは多数設けられるが
簡単のため一部のみが示されている。CRCはクロック再
生回路で、例えば図１に示したように構成される。RDC
はリードデータ制御回路で、リードデータラッチRDLe，
RDLoとリードデータセレクタRDSで構成される。DOBはデ
ータ出力バッファで、データ出力ラッチDOLとデータ出
力ドライバDODで構成される。リードデータ制御回路RDC
及びデータ出力バッファDOBはそれぞれ、1サイクルに出
力されるデータのビット数と同じ個数だけ設けられる
が、ここでは簡単のため1個だけ示している。
【０１３７】図４４のタイミングチャートに従い、図４
３のシンクロナスＤＲＡＭのリード動作を説明する。同
図は、2ビットずつプリフェッチしてパイプライン動作
し、ＣＡＳレイテンシCLが6で、4ビットのバーストリー
ドを行う場合を示している。アクティベイトコマンドに
よるロウ系の動作はすでに完了しているものとする。外
部からのクロックイネーブル信号CKEbにより、クロック
バッファCKBが動作しており、内部クロックCLK0がコマ
ンドデコーダCD等に供給されている。クロックバッファ
CKBは内部クロックと外部クロックとのタイミングを合
わせる機能を持たず、この内部クロックCLK0は外部クロ
ックCLKEと同じ周期であるが位相差は大きい。
３のシンクロナスＤＲＡＭのリード動作を説明する。同
図は、2ビットずつプリフェッチしてパイプライン動作
し、ＣＡＳレイテンシCLが6で、4ビットのバーストリー
ドを行う場合を示している。アクティベイトコマンドに
よるロウ系の動作はすでに完了しているものとする。外
部からのクロックイネーブル信号CKEbにより、クロック
バッファCKBが動作しており、内部クロックCLK0がコマ
ンドデコーダCD等に供給されている。クロックバッファ
CKBは内部クロックと外部クロックとのタイミングを合
わせる機能を持たず、この内部クロックCLK0は外部クロ
ックCLKEと同じ周期であるが位相差は大きい。
【０１３８】外部クロックCLKEの立ち上がりに合わせ、
制御信号CSb，RASb，CASb，WEbの組み合わせによりリー
ドコマンドRがコマンドデコーダCDに取り込まれ、コマ
ンドデコーダCDが制御信号CNT0，CNT1，CNT2，CNT3，CN
T4により各回路ブロックを制御する。また、クロックエ
ネーブル信号CKEによりクロック再生回路CRCが起動され
る。
制御信号CSb，RASb，CASb，WEbの組み合わせによりリー
ドコマンドRがコマンドデコーダCDに取り込まれ、コマ
ンドデコーダCDが制御信号CNT0，CNT1，CNT2，CNT3，CN
T4により各回路ブロックを制御する。また、クロックエ
ネーブル信号CKEによりクロック再生回路CRCが起動され
る。
【０１３９】リードコマンドRと同時に外部アドレスADD
のアドレス信号aがアドレスバッファADBに取り込まれ、
Ｙアドレスのアドレス信号a0，a1がプリＹデコーダPYD
へ出力される。ここで、a0，a1は先頭アドレスとその次
のアドレスであり、2ビットずつプリフェッチしている
ので2サイクル分のアドレスが同時に出力される。その1
クロックサイクル後に、プリＹデコーダPYDは最初の2サ
イクル分のプリデコードされたアドレス信号をＹアドレ
スバスPYAe，PYAoに出力する。このアドレス信号に従
い、ＹデコーダYDe，YDoがＹ選択線YSe，YSoによりＹゲ
ートYGe，YGoを選択し、センスアンプSAe，SAoから信号
がサブ入出力線SIOe，SIOo及び入出力線スイッチIOSe，
IOSoを通じてメイン入出力線MIOe，MIOoに伝達され、メ
インアンプMAe，MAoで増幅される。
のアドレス信号aがアドレスバッファADBに取り込まれ、
Ｙアドレスのアドレス信号a0，a1がプリＹデコーダPYD
へ出力される。ここで、a0，a1は先頭アドレスとその次
のアドレスであり、2ビットずつプリフェッチしている
ので2サイクル分のアドレスが同時に出力される。その1
クロックサイクル後に、プリＹデコーダPYDは最初の2サ
イクル分のプリデコードされたアドレス信号をＹアドレ
スバスPYAe，PYAoに出力する。このアドレス信号に従
い、ＹデコーダYDe，YDoがＹ選択線YSe，YSoによりＹゲ
ートYGe，YGoを選択し、センスアンプSAe，SAoから信号
がサブ入出力線SIOe，SIOo及び入出力線スイッチIOSe，
IOSoを通じてメイン入出力線MIOe，MIOoに伝達され、メ
インアンプMAe，MAoで増幅される。
【０１４０】2ビットプリフェッチを行うので、このメ
モリアレー部の動作には2クロックサイクル時間をか
け、2クロックサイクル後に、メインアンプMAe，MAo
は、読み出されたデータをリードバスRDe，RDoに出力す
る。その1クロックサイクル後にリードデータラッチRDL
e，RDLoでデータをラッチし、リードデータセレクタRDS
で1クロックサイクル毎に切り換えながら、データ出力
バッファDOBへ送る。すなわち、リードコマンドが投入
された後の内部クロックCLK0の最初の立ち上がりから4
クロックサイクル後にリードデータラッチRDLe，RDLoで
データをラッチする。
モリアレー部の動作には2クロックサイクル時間をか
け、2クロックサイクル後に、メインアンプMAe，MAo
は、読み出されたデータをリードバスRDe，RDoに出力す
る。その1クロックサイクル後にリードデータラッチRDL
e，RDLoでデータをラッチし、リードデータセレクタRDS
で1クロックサイクル毎に切り換えながら、データ出力
バッファDOBへ送る。すなわち、リードコマンドが投入
された後の内部クロックCLK0の最初の立ち上がりから4
クロックサイクル後にリードデータラッチRDLe，RDLoで
データをラッチする。
【０１４１】ここで、コマンドデコーダCDによりリード
コマンドRが発生する前にクロックイネーブル信号CKEで
クロック再生回路CRCは起動されており、図１３で説明
したように外部クロックCLKEの最初の立ち上がりから３
クロックサイクル後れて内部クロックCLKIが出力され、
さらに図１５で説明したように数十クロックサイクル後
に外部クロックCLKEとのタイミング誤差の小さな内部ク
ロックCLKIが出力されている。この内部クロックCLKIに
よりデータ出力ラッチDOLのタイミングが制御され、デ
ータ出力ドライバDODが出力データDoutを出力する。
コマンドRが発生する前にクロックイネーブル信号CKEで
クロック再生回路CRCは起動されており、図１３で説明
したように外部クロックCLKEの最初の立ち上がりから３
クロックサイクル後れて内部クロックCLKIが出力され、
さらに図１５で説明したように数十クロックサイクル後
に外部クロックCLKEとのタイミング誤差の小さな内部ク
ロックCLKIが出力されている。この内部クロックCLKIに
よりデータ出力ラッチDOLのタイミングが制御され、デ
ータ出力ドライバDODが出力データDoutを出力する。
【０１４２】このように、外部クロックCLKEとタイミン
グを合わせた内部クロックCLKIをデータ出力の制御に用
いることにより、外部クロックCLKEの立ち上がりからデ
ータ出力までのクロックアクセス時間tACを小さくでき
る。
グを合わせた内部クロックCLKIをデータ出力の制御に用
いることにより、外部クロックCLKEの立ち上がりからデ
ータ出力までのクロックアクセス時間tACを小さくでき
る。
【０１４３】本発明によるクロック再生回路は、クロッ
クエネーブル信号CLKEを投入してから数十クロックサイ
クル遅れで外部クロックCLKEとのタイミング誤差の小さ
な内部クロックCLKIを発生させることができるので、短
い時間で待機状態から復帰することができ、待機時及び
復帰時の消費電力を小さくできる。
クエネーブル信号CLKEを投入してから数十クロックサイ
クル遅れで外部クロックCLKEとのタイミング誤差の小さ
な内部クロックCLKIを発生させることができるので、短
い時間で待機状態から復帰することができ、待機時及び
復帰時の消費電力を小さくできる。
【０１４４】一方、コマンドデコーダなどに供給する内
部クロックを、クロック再生回路CRCを用いずにクロッ
クバッファCKBで発生させることにより、外部からクロ
ックエネーブル信号CKEbによりクロックバッファが起動
されたらすぐに動作を開始できる。
部クロックを、クロック再生回路CRCを用いずにクロッ
クバッファCKBで発生させることにより、外部からクロ
ックエネーブル信号CKEbによりクロックバッファが起動
されたらすぐに動作を開始できる。
【０１４５】なお、図４３では、コマンドデコーダCD等
に用いる内部クロックCLK0を発生するクロックバッファ
CKBと、出力バッファDOBに用いる内部クロックCLKIを発
生するクロック再生回路CRCが独立しているように示し
たが、部分的に共有することも可能である。例えば、外
部クロックCLKEが小振幅伝送されている場合に、チップ
内の一般的な動作電圧と同じ電圧振幅にするための差動
アンプを共有化できる。それにより、回路規模を削減
し、消費電力とレイアウト面積を低減できる。
に用いる内部クロックCLK0を発生するクロックバッファ
CKBと、出力バッファDOBに用いる内部クロックCLKIを発
生するクロック再生回路CRCが独立しているように示し
たが、部分的に共有することも可能である。例えば、外
部クロックCLKEが小振幅伝送されている場合に、チップ
内の一般的な動作電圧と同じ電圧振幅にするための差動
アンプを共有化できる。それにより、回路規模を削減
し、消費電力とレイアウト面積を低減できる。
【０１４６】ここでは、シンクロナスＤＲＡＭに本発明
を適用した場合を示したが、外部クロックに同期してデ
ータの入出力を行う同期式のメモリであれば、他のメモ
リでも好適である。同期式メモリとは、読み出し又は書
き込みのためのアドレスの取り込みと、データの出力又
は入力とが一定のクロックサイクルで行われるメモリで
ある。例えば、入力端子と出力端子がそれぞれ交差結合
された２つのインバータ（ＣＭＯＳインバータ、あるい
は抵抗負荷型インバータ）からなるメモリセルを持つ同
期式のスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）に応用しても、同様な効果が得られる。
を適用した場合を示したが、外部クロックに同期してデ
ータの入出力を行う同期式のメモリであれば、他のメモ
リでも好適である。同期式メモリとは、読み出し又は書
き込みのためのアドレスの取り込みと、データの出力又
は入力とが一定のクロックサイクルで行われるメモリで
ある。例えば、入力端子と出力端子がそれぞれ交差結合
された２つのインバータ（ＣＭＯＳインバータ、あるい
は抵抗負荷型インバータ）からなるメモリセルを持つ同
期式のスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）に応用しても、同様な効果が得られる。
【０１４７】また、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）をプロトコル制御するシンクリンク
・ダイナミック・ランダム・アクセス・メモリ（ＳＬＤＲ
ＡＭ）に必要とされる、外部クロックと内部クロックの
タイミング誤差を補正するバーニアに応用することもで
きる。
メモリ（ＤＲＡＭ）をプロトコル制御するシンクリンク
・ダイナミック・ランダム・アクセス・メモリ（ＳＬＤＲ
ＡＭ）に必要とされる、外部クロックと内部クロックの
タイミング誤差を補正するバーニアに応用することもで
きる。
【０１４８】さらに、外部クロックCLKEの立ち上がり及
び立ち下がりエッジに同期してデータ出力ラッチDOLの
タイミングが制御され、データ出力ドライバDODが出力
データDoutを出力するダブル・データ・レイト・シンク
ロナスＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）に必要とされ
る、外部クロックCLKEの立ち上がり及び立ち下がりエッ
ジに同期した内部クロックCLKIを発生するクロック再生
回路の粗調整回路に、図２４及び２５、図２９及び３
０、図３５、図３７、または図３９に示す構成を応用す
ることもできる。
び立ち下がりエッジに同期してデータ出力ラッチDOLの
タイミングが制御され、データ出力ドライバDODが出力
データDoutを出力するダブル・データ・レイト・シンク
ロナスＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）に必要とされ
る、外部クロックCLKEの立ち上がり及び立ち下がりエッ
ジに同期した内部クロックCLKIを発生するクロック再生
回路の粗調整回路に、図２４及び２５、図２９及び３
０、図３５、図３７、または図３９に示す構成を応用す
ることもできる。
【０１４９】
【発明の効果】複数の遅延回路の出力する複数の位相の
異なる参照クロック列と基準クロックとを比較して遅延
回路の同期段数を検出する制御回路にラッチ回路を設
け、同期遅延段数を保持する構成をとるクロック再生回
路とする。これにより以下の主な効果が生まれる。
異なる参照クロック列と基準クロックとを比較して遅延
回路の同期段数を検出する制御回路にラッチ回路を設
け、同期遅延段数を保持する構成をとるクロック再生回
路とする。これにより以下の主な効果が生まれる。
【０１５０】（１）同期検出が終了した後は、１つの遅
延回路列の所定の位置に基準クロックを入力すれば内部
クロックが発生できるようになる。
延回路列の所定の位置に基準クロックを入力すれば内部
クロックが発生できるようになる。
【０１５１】（２）このクロック再生回路は、同期検出
までの時間が短く、一旦同期検出がなされれば、ラッチ
回路により同期遅延段数が固定されるので、微調整用の
第２のクロック再生回路と組み合わせる際に、両者の動
作不整合を容易に制御できる。
までの時間が短く、一旦同期検出がなされれば、ラッチ
回路により同期遅延段数が固定されるので、微調整用の
第２のクロック再生回路と組み合わせる際に、両者の動
作不整合を容易に制御できる。
【０１５２】（３）外部クロックの供給を一時中断して
半導体装置全体の消費電力を低減する動作が容易化され
る。即ち（１）により、外部クロックの供給を再開する
ときのクロック再生動作が短時間でできるようになる。
半導体装置全体の消費電力を低減する動作が容易化され
る。即ち（１）により、外部クロックの供給を再開する
ときのクロック再生動作が短時間でできるようになる。
【０１５３】（４）さらに、同期検出のための遅延回路
列を専用に設ける構成では、同期検出完了後にこの回路
の動作が停止できるので、クロック再生回路の低消費電
力化が図れる。
列を専用に設ける構成では、同期検出完了後にこの回路
の動作が停止できるので、クロック再生回路の低消費電
力化が図れる。
【０１５４】（５）（１）の構成により、１つの遅延回
路列を時分割的に利用できるようになるため、一つの遅
延回路列でクロック再生を行うことができるようにな
る。この構成では、クロック再生回路の面積低減が図
れ、半導体装置の低コスト化に寄与する。
路列を時分割的に利用できるようになるため、一つの遅
延回路列でクロック再生を行うことができるようにな
る。この構成では、クロック再生回路の面積低減が図
れ、半導体装置の低コスト化に寄与する。
【図１】本発明によるクロック再生回路の構成例１を示
す図。
す図。
【図２】遅延時間微調整回路の構成例を示す図。
【図３】クロック入力バッファCIB0の構成例を示す図。
【図４】クロック入力バッファCIBの構成例を示す図。
【図５】クロックドライバの構成例を示す図。
【図６】クロックバッファCB0の構成例を示す図。
【図７】クロックバッファCB1及びCB2の構成例を示す
図。
図。
【図８】クロックバッファCB3の構成例を示す図。
【図９】遅延モニタDMCの構成例を示す図。
【図１０】位相比較回路の構成例を示す図。
【図１１】シフトレジスタ制御信号生成回路の構成例を
示す図。
示す図。
【図１２】シフトレジスタ回路の構成例を示す図。
【図１３】図１のクロック再生回路のクロックサイクル
時間が比較的長い場合の粗調整回路の基本動作を示す
図。
時間が比較的長い場合の粗調整回路の基本動作を示す
図。
【図１４】図１のクロック再生回路のクロックサイクル
時間が短い場合の粗調整回路の動作を示す図。
時間が短い場合の粗調整回路の動作を示す図。
【図１５】図１のクロック再生回路の微調整回路の動作
を示す図。
を示す図。
【図１６】図１のクロック再生回路の動作のシミュレー
ション結果を示す図。
ション結果を示す図。
【図１７】図１２のシフトレジスタの動作例１を示す
図。
図。
【図１８】図１２のシフトレジスタの動作例２を示す
図。
図。
【図１９】図１１のシフトレジスタの動作例３を示す
図。
図。
【図２０】本発明によるクロック再生回路の構成例２を
示す図。
示す図。
【図２１】遅延モニタDMCAの構成例を示す図。
【図２２】本発明によるクロック再生回路の構成例３を
示す図。
示す図。
【図２３】図２３のクロック再生回路のクロックサイク
ル時間が比較的長い場合の基本動作を示す図。
ル時間が比較的長い場合の基本動作を示す図。
【図２４】本発明によるクロック再生回路の構成例４を
示す図（その１）。
示す図（その１）。
【図２５】本発明によるクロック再生回路の構成例４を
示す図（その２）。
示す図（その２）。
【図２６】遅延モニタDMC0の構成例を示す図。
【図２７】ショットパルス発生回路の構成例を示す図。
【図２８】図２４及び２５のクロック再生回路のクロッ
クサイクル時間が比較的長い場合の基本動作を示す図。
クサイクル時間が比較的長い場合の基本動作を示す図。
【図２９】本発明によるクロック再生回路の構成例５を
示す図（その１）。
示す図（その１）。
【図３０】本発明によるクロック再生回路の構成例５を
示す図（その２）。
示す図（その２）。
【図３１】図２９及び３０のクロック再生回路のクロッ
クサイクル時間が比較的長い場合の基本動作を示す図。
クサイクル時間が比較的長い場合の基本動作を示す図。
【図３２】本発明によるクロック再生回路の構成例６を
示す図。
示す図。
【図３３】遅延モニタDMCBの構成例を示す図。
【図３４】図３２のクロック再生回路のクロックサイク
ル時間が比較的長い場合の基本動作を示す図。
ル時間が比較的長い場合の基本動作を示す図。
【図３５】本発明によるクロック再生回路の構成例７を
示す図。
示す図。
【図３６】図３５のクロック再生回路のクロックサイク
ル時間が比較的長い場合の基本動作を示す図。
ル時間が比較的長い場合の基本動作を示す図。
【図３７】本発明によるクロック再生回路の構成例８を
示す図。
示す図。
【図３８】図３７のクロック再生回路のクロックサイク
ル時間が比較的長い場合の基本動作を示す図。
ル時間が比較的長い場合の基本動作を示す図。
【図３９】本発明によるクロック再生回路の構成例９を
示す図。
示す図。
【図４０】図３９のクロック再生回路のクロックサイク
ル時間が比較的長い場合の基本動作を示す図。
ル時間が比較的長い場合の基本動作を示す図。
【図４１】本発明によるクロック再生回路の構成例１０
を示す図。
を示す図。
【図４２】本発明によるシンクロナスDRAMの構成例を示
す図。
す図。
【図４３】本発明によるシンクロナスDRAMの要部ブロッ
ク図。
ク図。
【図４４】本発明によるシンクロナスDRAMの動作タイミ
ングを示す図。
ングを示す図。
CLKE…外部クロック、CLKR…チップ内部基準クロック、
CLKI…内部クロック、CKE…クロックイネーブル信号、E
N0, EN1, EN2, EN3, ENSW0, ENSW1…クロック制御信
号、CTC…粗調整回路、FTC…微調整回路、CIB0, CIB…
クロック入力バッファ、CB0, CB1, CB2…クロック入力
バッファ、CID…クロックドライバ、DMC…遅延モニタ、
FDA…進行方向遅延回路列、MCC,MCC1…制御回路、BDA0,
BDA…逆方向遅延回路列、FDE0〜FDEm…進行方向遅延回
路列内の遅延回路、ARB0〜ARBm…制御回路内のアービ
タ、PCL1〜PCLm…制御回路内の論理回路、LB1〜LBm…制
御回路内のラッチ回路、BDE1〜BDEm…逆方向遅延路列内
の遅延回路、DDA, DDA1…進行方向遅延回路列FDAを構成
する遅延回路FDE0〜FDEm及び逆方向遅延回路列BDA0及び
BDAを構成する遅延回路BDE0〜BDEmのダミー回路、FTD,
FTD0, FTD1…遅延時間微調整回路、PC…位相比較回路、
CSG…シフトレジスタ制御信号生成回路、SR, SRF, SRB
…シフトレジスタ、NAI…クロック入力バッファCIBの出
力ノード、NCI0…クロックバッファCB0の出力ノード、N
CI1…クロックバッファCB1の出力ノード、NCI2T…クロ
ックバッファCB2の出力ノード、NCI2B…NCI2Tの反転信
号、NCI3…クロックバッファCB3の出力ノード、NFI…遅
延モニタの出力ノード、NF0〜NFm…進行方向遅延回路列
の出力ノード、NQ0〜NQm…制御回路内のアービタの出力
ノード、NR0〜NRm…制御回路内の論理回路の出力ノー
ド、NM1〜NMm…制御回路内のラッチ回路の出力ノード、
NB1〜NBm…逆方向遅延回路列の内部ノード、NB0…遅延
回路DDAの出力ノード、NBO…遅延時間微調整回路の出力
ノード、CLKB…内部クロックの反転信号、INF, INB…電
流制御型インバータ、PTF0, PTB0…P型MOSトランジス
タ、NTF0, NTB0…N型MOSトランジスタ、PTFA, PTBA…電
流制御用P型MOSトランジスタ列、NTFA, NTBA…電流制御
用N型MOSトランジスタ列、PTF1〜PTFn, PTB1〜PTBn…電
流制御用P型MOSトランジスタ、NTF1〜NTFn, NTB1〜NTBn
…電流制御用N型MOSトランジスタ、QF1〜QFn, QB1〜QBn
…シフトレジスタの出力ノード、ＮＦＴＤＭ…電流制御
インバータＩＮＢの出力、DCIB0…クロック入力バッフ
ァCIB0のダミー回路、DCIB…クロック入力バッファCIB
のダミー回路、DCB…クロックバッファCB0,CB1, CB2及
びCB3のダミー回路、DFTD…遅延時間微調整回路FTDのダ
ミー回路、DCID…クロックドライバCIDのダミー回路、A
BP0, ABP1…位相比較回路内のアービタ、LA0, LA1…位
相比較回路内のラッチ回路、NPC0, NPC1…アービタABP0
の入力ノード、NPC2…アービタABP1の入力ノード、CLKI
R…位相比較回路におけるダミー回路DCIB0の出力ノー
ド、NFA0, NSL0…位相比較回路の出力ノード、Q…Ｔフ
リップフロップ出力ノード、NSL1, NSL2, NFA1, NFA2…
シフトレジスタ制御信号生成回路出力ノード、SRC…シ
フトレジスタ制御回路、NSLF1, NSLF2, NFAF1, NFAF2,
NSLB1, NSLB, NFAB, NFAB2…シフトレジスタ制御回路の
出力ノード、δ, δ1…外部クロックと内部クロックの
タイミング誤差、tCK…クロックサイクル時間、tDMC…
遅延モニタの遅延時間、tD…遅延回路FDE0〜FDEm及びBD
E1〜BDEmの１段当たり及びこれらに相当するダミー遅延
回路DDAの遅延時間、tDB…外部クロックCLKEを入力して
から内部クロックCLKIを出力するまでに要する時間、tC
IB…クロック入力バッファの遅延時間、tCID…クロック
ドライバの遅延時間、Δtdz…遅延時間微調整回路FTD0
における遅延時間と遅延時間微調整回路FTD1における遅
延時間との差、td1, td2, …, tdy…遅延時間微調整回
路FTDにおける遅延時間の変化量、DL…遅延回路列、SW
0, SW1…クロック制御スイッチ、NDMCO…遅延モニタDMC
の出力ノード、DLE0〜DLEm…遅延回路列内の遅延回路、
DMCA…遅延モニタ、tDMCA…遅延モニタDMCAの遅延時
間、BDAA,BDAB…逆方向遅延回路列、NBA1〜NBAm,NBB1〜
NBBm …逆方向遅延回路列の内部ノード、DMC0, DMC1, D
MC2…遅延モニタ、tDMC0…遅延モニタDMC0の遅延時間、
NMA1〜NMAm…制御回路内のラッチ回路の出力ノード、NM
B1〜NMBm…制御回路内のラッチ回路の出力をＯＲ回路に
入力して得られる出力ノード、NCI4…遅延ダミーDMC2の
出力ノード、SPG, SPGB…ショットパルス発生回路、tSP
G…ショットパルス発生回路の遅延時間、tOR…ＯＲ回路
の遅延時間、NCIB0…クロック入力バッファCIB0及びシ
ョットパルス発生回路を接続するノード、NFCLKT…ショ
ットパルス発生回路SPGの出力ノード、NFCLKB…ショッ
トパルス発生回路SPGBの出力ノード、NSWO…クロック制
御スイッチSW1の出力ノード、tDC, tDD, tDE…外部クロ
ックCLKEを入力してから内部クロックCLKIを出力するま
でに要する時間、DMCB…遅延モニタ、DLI…遅延回路
列、DDLEI…遅延回路DLEI0〜DLEImのダミー回路、NWOR
…遅延回路列DLAの出力ノード、tDI…遅延回路DLEI0〜D
LEImの遅延時間、CIB0B…クロック入力バッファ、CIBB
…クロック入力バッファ、CB4…クロックバッファ、BDA
1…逆方向遅延回路列、BDE11〜BDE1m…遅延回路、NCIB0
B…クロック入力バッファの出力ノード、NAIB…クロッ
ク入力バッファの出力ノード、NCI3B…クロックバッフ
ァの出力ノード、CLKRB…ショットパルス発生回路SPGB
の出力ノード、NB11〜NB1m…逆方向遅延回路列の内部ノ
ード、NODDCLKR, NDBLCLKR…チップ内部基準クロック、
PTR0, PTR1…電源給電トランジスタ、APA…論理回路
列、LBA…ラッチ回路列、LVTP0, LVTP1…回路ブロッ
ク、tLB, tLC, tLE…クロック伝播経路での遅延時間、C
RC…クロック再生回路、ARY0〜ARY3…メモリアレー、DO
B0，DOB1，DOB…データ出力バッファ、WL…ワード線、D
L，DLe，DLo…データ線、MC…メモリセル、SA，SAe，SA
o…センスアンプ、WD…ワードドライバ、ADB…アドレス
バッファ、CD…コマンドデコーダ、CKB…クロックバッ
ファ、DOL…データ出力ラッチ、DOD…データ出力ドライ
バ、ADD…外部アドレス、CSb，RASb，CASb，WEb…シン
クロナスＤＲＡＭの制御信号、CKEb…シンクロナスＤＲ
ＡＭのクロックエネーブル信号、CLK0…クロックバッフ
ァCKBにより出力される内部クロック、Dout…出力デー
タ、PYD…プリＹデコーダ、YDe，YDo…Ｙデコーダ、YA
…Ｙアドレス、PYAe，PYAo…Ｙアドレスバス、YSe，YSo
…Ｙ選択線、YGe，YGo…Ｙゲート、SIOe，SIOo…サブ入
出力線、IOSe，IOSo…入出力線スイッチ、MIOe，MIOo…
メイン入出力線、CNT0，CNT1，CNT2，CNT3，CNT4…制御
信号、MAe，MAo…メインアンプ、RDe，RDo…リードバ
ス、RDC…リードデータ制御回路、RDLe，RDLo…リード
データラッチ、RDS…リードデータセレクタ、CL…ＣＡ
Ｓレイテンシ、tAC…クロックアクセス時間。
CLKI…内部クロック、CKE…クロックイネーブル信号、E
N0, EN1, EN2, EN3, ENSW0, ENSW1…クロック制御信
号、CTC…粗調整回路、FTC…微調整回路、CIB0, CIB…
クロック入力バッファ、CB0, CB1, CB2…クロック入力
バッファ、CID…クロックドライバ、DMC…遅延モニタ、
FDA…進行方向遅延回路列、MCC,MCC1…制御回路、BDA0,
BDA…逆方向遅延回路列、FDE0〜FDEm…進行方向遅延回
路列内の遅延回路、ARB0〜ARBm…制御回路内のアービ
タ、PCL1〜PCLm…制御回路内の論理回路、LB1〜LBm…制
御回路内のラッチ回路、BDE1〜BDEm…逆方向遅延路列内
の遅延回路、DDA, DDA1…進行方向遅延回路列FDAを構成
する遅延回路FDE0〜FDEm及び逆方向遅延回路列BDA0及び
BDAを構成する遅延回路BDE0〜BDEmのダミー回路、FTD,
FTD0, FTD1…遅延時間微調整回路、PC…位相比較回路、
CSG…シフトレジスタ制御信号生成回路、SR, SRF, SRB
…シフトレジスタ、NAI…クロック入力バッファCIBの出
力ノード、NCI0…クロックバッファCB0の出力ノード、N
CI1…クロックバッファCB1の出力ノード、NCI2T…クロ
ックバッファCB2の出力ノード、NCI2B…NCI2Tの反転信
号、NCI3…クロックバッファCB3の出力ノード、NFI…遅
延モニタの出力ノード、NF0〜NFm…進行方向遅延回路列
の出力ノード、NQ0〜NQm…制御回路内のアービタの出力
ノード、NR0〜NRm…制御回路内の論理回路の出力ノー
ド、NM1〜NMm…制御回路内のラッチ回路の出力ノード、
NB1〜NBm…逆方向遅延回路列の内部ノード、NB0…遅延
回路DDAの出力ノード、NBO…遅延時間微調整回路の出力
ノード、CLKB…内部クロックの反転信号、INF, INB…電
流制御型インバータ、PTF0, PTB0…P型MOSトランジス
タ、NTF0, NTB0…N型MOSトランジスタ、PTFA, PTBA…電
流制御用P型MOSトランジスタ列、NTFA, NTBA…電流制御
用N型MOSトランジスタ列、PTF1〜PTFn, PTB1〜PTBn…電
流制御用P型MOSトランジスタ、NTF1〜NTFn, NTB1〜NTBn
…電流制御用N型MOSトランジスタ、QF1〜QFn, QB1〜QBn
…シフトレジスタの出力ノード、ＮＦＴＤＭ…電流制御
インバータＩＮＢの出力、DCIB0…クロック入力バッフ
ァCIB0のダミー回路、DCIB…クロック入力バッファCIB
のダミー回路、DCB…クロックバッファCB0,CB1, CB2及
びCB3のダミー回路、DFTD…遅延時間微調整回路FTDのダ
ミー回路、DCID…クロックドライバCIDのダミー回路、A
BP0, ABP1…位相比較回路内のアービタ、LA0, LA1…位
相比較回路内のラッチ回路、NPC0, NPC1…アービタABP0
の入力ノード、NPC2…アービタABP1の入力ノード、CLKI
R…位相比較回路におけるダミー回路DCIB0の出力ノー
ド、NFA0, NSL0…位相比較回路の出力ノード、Q…Ｔフ
リップフロップ出力ノード、NSL1, NSL2, NFA1, NFA2…
シフトレジスタ制御信号生成回路出力ノード、SRC…シ
フトレジスタ制御回路、NSLF1, NSLF2, NFAF1, NFAF2,
NSLB1, NSLB, NFAB, NFAB2…シフトレジスタ制御回路の
出力ノード、δ, δ1…外部クロックと内部クロックの
タイミング誤差、tCK…クロックサイクル時間、tDMC…
遅延モニタの遅延時間、tD…遅延回路FDE0〜FDEm及びBD
E1〜BDEmの１段当たり及びこれらに相当するダミー遅延
回路DDAの遅延時間、tDB…外部クロックCLKEを入力して
から内部クロックCLKIを出力するまでに要する時間、tC
IB…クロック入力バッファの遅延時間、tCID…クロック
ドライバの遅延時間、Δtdz…遅延時間微調整回路FTD0
における遅延時間と遅延時間微調整回路FTD1における遅
延時間との差、td1, td2, …, tdy…遅延時間微調整回
路FTDにおける遅延時間の変化量、DL…遅延回路列、SW
0, SW1…クロック制御スイッチ、NDMCO…遅延モニタDMC
の出力ノード、DLE0〜DLEm…遅延回路列内の遅延回路、
DMCA…遅延モニタ、tDMCA…遅延モニタDMCAの遅延時
間、BDAA,BDAB…逆方向遅延回路列、NBA1〜NBAm,NBB1〜
NBBm …逆方向遅延回路列の内部ノード、DMC0, DMC1, D
MC2…遅延モニタ、tDMC0…遅延モニタDMC0の遅延時間、
NMA1〜NMAm…制御回路内のラッチ回路の出力ノード、NM
B1〜NMBm…制御回路内のラッチ回路の出力をＯＲ回路に
入力して得られる出力ノード、NCI4…遅延ダミーDMC2の
出力ノード、SPG, SPGB…ショットパルス発生回路、tSP
G…ショットパルス発生回路の遅延時間、tOR…ＯＲ回路
の遅延時間、NCIB0…クロック入力バッファCIB0及びシ
ョットパルス発生回路を接続するノード、NFCLKT…ショ
ットパルス発生回路SPGの出力ノード、NFCLKB…ショッ
トパルス発生回路SPGBの出力ノード、NSWO…クロック制
御スイッチSW1の出力ノード、tDC, tDD, tDE…外部クロ
ックCLKEを入力してから内部クロックCLKIを出力するま
でに要する時間、DMCB…遅延モニタ、DLI…遅延回路
列、DDLEI…遅延回路DLEI0〜DLEImのダミー回路、NWOR
…遅延回路列DLAの出力ノード、tDI…遅延回路DLEI0〜D
LEImの遅延時間、CIB0B…クロック入力バッファ、CIBB
…クロック入力バッファ、CB4…クロックバッファ、BDA
1…逆方向遅延回路列、BDE11〜BDE1m…遅延回路、NCIB0
B…クロック入力バッファの出力ノード、NAIB…クロッ
ク入力バッファの出力ノード、NCI3B…クロックバッフ
ァの出力ノード、CLKRB…ショットパルス発生回路SPGB
の出力ノード、NB11〜NB1m…逆方向遅延回路列の内部ノ
ード、NODDCLKR, NDBLCLKR…チップ内部基準クロック、
PTR0, PTR1…電源給電トランジスタ、APA…論理回路
列、LBA…ラッチ回路列、LVTP0, LVTP1…回路ブロッ
ク、tLB, tLC, tLE…クロック伝播経路での遅延時間、C
RC…クロック再生回路、ARY0〜ARY3…メモリアレー、DO
B0，DOB1，DOB…データ出力バッファ、WL…ワード線、D
L，DLe，DLo…データ線、MC…メモリセル、SA，SAe，SA
o…センスアンプ、WD…ワードドライバ、ADB…アドレス
バッファ、CD…コマンドデコーダ、CKB…クロックバッ
ファ、DOL…データ出力ラッチ、DOD…データ出力ドライ
バ、ADD…外部アドレス、CSb，RASb，CASb，WEb…シン
クロナスＤＲＡＭの制御信号、CKEb…シンクロナスＤＲ
ＡＭのクロックエネーブル信号、CLK0…クロックバッフ
ァCKBにより出力される内部クロック、Dout…出力デー
タ、PYD…プリＹデコーダ、YDe，YDo…Ｙデコーダ、YA
…Ｙアドレス、PYAe，PYAo…Ｙアドレスバス、YSe，YSo
…Ｙ選択線、YGe，YGo…Ｙゲート、SIOe，SIOo…サブ入
出力線、IOSe，IOSo…入出力線スイッチ、MIOe，MIOo…
メイン入出力線、CNT0，CNT1，CNT2，CNT3，CNT4…制御
信号、MAe，MAo…メインアンプ、RDe，RDo…リードバ
ス、RDC…リードデータ制御回路、RDLe，RDLo…リード
データラッチ、RDS…リードデータセレクタ、CL…ＣＡ
Ｓレイテンシ、tAC…クロックアクセス時間。
フロントページの続き (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5J001 AA04 BB00 BB03 BB04 BB05 BB06 BB08 BB09 BB10 BB11 BB12 BB14 BB21 BB23 CC00 DD01 DD09 5J106 AA03 CC03 CC21 CC58 DD09 DD13 DD24 DD39 DD42 GG14 HH10 KK03 KK38 KK40
Claims (27)
- 【請求項１】外部クロックを受けて、前記外部クロック
に同期した内部クロックを発生するクロック再生回路を
有する半導体装置であって、 前記クロック再生回路は、 前記外部クロックが結合され第１基準クロックを出力す
るための入力基準ノードと、 前記入力基準ノードにその初段が結合され、それぞれに
位相の異なる複数の参照クロックを出力するための複数
の第１遅延回路と、 前記第１基準クロックと比較して前記複数の参照クロッ
クのうち最も位相の近い一つを検出することにより同期
に必要な所定の遅延段数を検出する比較回路と、前記所
定の遅延段数の情報を保持するラッチ回路を持つ制御回
路と、 前記第１基準クロックがスイッチを介して入力される入
力ノードをそれぞれに持つ複数の第２遅延回路と、 前記第２遅延回路の最終段に結合され前記内部クロック
を出力するための出力基準ノードとを備え、 前記内部クロックは、前記制御回路で検出された前記所
定の遅延段数に対応する前記複数の第２遅延回路の一つ
の前記入力ノードに前記第１基準クロックを入力して最
終段まで伝搬させることで形成されることを特徴とする
半導体装置。 - 【請求項２】請求項１において、前記ラッチ回路が前記
所定の遅延段数の情報を保持した後、前記複数の第１遅
延回路及び前記比較回路に対する前記第１基準クロック
の入力が停止されることを特徴とする半導体装置。 - 【請求項３】請求項１において、前記ラッチ回路が前記
所定の遅延段数の情報を保持した後、前記クロック再生
回路に対する前記外部クロックの供給が所定期間停止さ
れて再び前記外部クロックが供給されたとき、前記複数
の第２遅延回路は、前記ラッチ回路に保持された前記所
定の遅延段数の情報に従って、前記内部クロックを形成
することを特徴とする半導体装置。 - 【請求項４】請求項１において、前記ラッチ回路が前記
所定の遅延段数をラッチした後、前記複数の第１遅延回
路及び前記制御回路の前記比較回路に対する動作電源の
供給を停止することを特徴とする半導体装置。 - 【請求項５】請求項１において、 前記半導体装置は、第２クロック再生回路を更に有し、 前記第２クロック再生回路は、前記複数の第２遅延回路
と前記内部クロックの出力ノードとの間に挿入された可
変遅延回路と、前記第１基準クロックと前記内部クロッ
クの位相を比較して前記可変遅延回路の遅延時間を制御
する位相比較回路とを有し、 前記第１クロック再生回路の複数の第１及び第２遅延回
路のそれぞれの遅延時間は、第１遅延時間であり、 前記可変遅延回路の遅延時間の可変単位は前記第１遅延
時間よりも小さな第２遅延時間であることを特徴とする
半導体装置。 - 【請求項６】請求項５において、前記第２遅延時間は、
前記第１遅延時間の約１／１０であることを特徴とする
半導体装置。 - 【請求項７】請求項５において、 前記ラッチ回路が前記所定の遅延段数を保持する前に
は、前記第２クロック再生回路の前記位相比較回路の動
作は停止され、 前記ラッチ回路が前記所定の遅延段数を保持した後に、
前記位相比較回路の動作が可能とされるとともに前記複
数の第１遅延回路及び前記比較回路に対する前記外部ク
ロックの入力が停止されることを特徴とする半導体装
置。 - 【請求項８】請求項５において、前記ラッチ回路が前記
所定の遅延段数を保持した後、前記複数の第１遅延回路
及び前記比較回路に対する動作電源の供給を停止するこ
とを特徴とする半導体装置。 - 【請求項９】請求項５において、 前記第２クロック再生回路は、前記位相比較回路が出力
する第１及び第２の信号を受けてシフトレジスタ制御信
号を出力する制御信号生成回路と、前記シフトレジスタ
制御信号を受けて前記可変遅延回路を制御するシフトレ
ジスタを更に含み、 前記位相比較回路の出力に応じて前記シフトレジスタが
制御されることを特長とする半導体装置。 - 【請求項１０】請求項９において、前記シフトレジスタ
は、初期設定時に最下位及び最上位以外のビットがセッ
トされることを特長とする半導体装置。 - 【請求項１１】請求項１０において、前記シフトレジス
タは、二分探作法のアルゴリズムで制御されることを特
長とする半導体装置。 - 【請求項１２】請求項１において、 前記クロック再生回路は、前記外部クロックを受けてパ
ルス幅を狭めて前記基準ノードに前記第１基準クロック
として供給するショットパルス発生回路と、前記複数の
第２遅延回路の１／２の数の遅延回路が直列接続された
複数の第３遅延回路と、前記複数の第２遅延回路の出力
端と前記出力基準ノードとの間に挿入された論理回路と
を更に備え、 前記論理回路は、前記制御回路で検出された前記所定の
遅延段数に対応する前記複数の第２遅延回路の入力ノー
ドに前記第１基準クロックを入力して所定の遅延時間を
加算した第１クロックと、前記制御回路で検出された前
記所定の遅延段数の半分に対応する前記複数の第３遅延
回路の入力ノードに前記第１基準クロックを入力して前
記所定の遅延時間の１／２の遅延時間を加算した第２ク
ロックとの論理和を取って前記出力基準ノードに供給す
ることにより、前記外部クロックの２倍の周期を持つ前
記内部クロックを形成することを特徴とする半導体装
置。 - 【請求項１３】請求項１において、 前記クロック再生回路は、前記外部クロックの他に前記
外部クロックを反転した反転外部クロックをさらに受け
て前記内部クロックを発生するものであり、 前記クロック再生回路は、 前記外部クロックを受けてパルス幅を狭めて前記基準ノ
ードに前記第１基準クロックとして供給する第１ショッ
トパルス発生回路と、 前記反転外部クロックを受けてパルス幅を狭めて第２基
準クロックを供給する第２ショットパルス発生回路と、 前記複数の第２遅延回路のそれぞれに対応して設けられ
た複数の第３遅延回路と、 前記複数の第２遅延回路の最終段と前記出力基準ノード
との間に挿入された論理回路とを更に備え、 前記論理回路は、前記制御回路で検出された前記所定の
遅延段数に対応する前記複数の第２遅延回路の一つの前
記入力ノードに前記第１基準クロックを入力して所定の
遅延時間を加算した第１クロックと、前記制御回路で検
出された前記所定の遅延段数に対応する前記複数の第３
遅延回路の入力ノードに前記第２基準クロックを入力し
て前記所定の遅延時間の遅延時間を加算した第２クロッ
クとの論理和を取って前記出力基準ノードに供給するこ
とにより、前記外部クロックの２倍の周期を持つ前記内
部クロックを形成することを特徴とする半導体装置。 - 【請求項１４】請求項１において、 前記クロック再生回路は、前記外部クロックの他に前記
外部クロックを反転した反転外部クロックをさらに受け
て前記内部クロックを発生するものであり、 前記クロック再生回路は、 前記外部クロックを受けてパルス幅を狭めた第１クロッ
クを発生する第１ショットパルス発生回路と、 前記反転外部クロックを受けてパルス幅を狭めた第２ク
ロックを発生する第２ショットパルス発生回路と、 前記第１及び第２クロックの論理和を取った信号を前記
第１基準クロックとして、前記基準ノードに供給するた
めの論理回路とを備え、 前記内部クロックは前記外部クロックの２倍の周期を持
つことを特徴とする半導体装置。 - 【請求項１５】第１外部クロックと前記第１クロックを
反転した第２外部クロックを受けて、前記第１外部クロ
ックに同期し、前記第１外部クロックの２倍の周期を持
つ内部クロックを発生するクロック再生回路を有する半
導体装置であって、 前記クロック再生回路は、 前記外部クロックを受けてパルス幅を狭めた第１クロッ
クを発生する第１ショットパルス発生回路と、 前記反転外部クロックを受けてパルス幅を狭めた第２ク
ロックを発生する第２ショットパルス発生回路と、 前記第１及び第２クロックの論理和を取った第３クロッ
クを発生する論理回路とを備え 前記第１クロックを受けてそれぞれに位相の異なる複数
の参照クロックを出力するための複数の第１遅延回路
と、 前記第１クロックと比較して前記複数の参照クロックの
うち最も位相の近いものの一つを検出することにより同
期に必要な所定の遅延段数を検出する比較回路と、前記
所定の遅延段数の情報を保持するラッチ回路を持つ制御
回路と、 前記第３クロックがスイッチを介して入力される入力ノ
ードをそれぞれに持つ複数の第２遅延回路と、 前記内部クロックは、前記制御回路で検出された前記所
定の遅延段数に対応する前記複数の第２遅延回路の一つ
の前記入力ノードに前記第３クロックを入力して最終段
まで伝搬させられることで形成されることを特徴とする
半導体装置。 - 【請求項１６】外部クロックを受けて、前記外部クロッ
クに同期した内部クロックを発生するクロック再生回路
を有する半導体装置であって、 前記クロック再生回路は、 前記外部クロックが結合され基準クロックを出力するた
めの入力基準ノードと、 前記入力基準ノードに初段が結合されそれぞれに位相の
異なる複数の参照クロックを出力するための複数の第１
遅延回路と、 前記基準クロックと比較して前記複数の参照クロックの
うち最も位相の近いものの一つを検出することにより同
期に必要な所定の遅延段数を検出する比較回路と、前記
所定の遅延段数の情報を保持するラッチ回路を持つ制御
回路とを備え、 前記複数の第１遅延回路は、前記制御回路で検出された
前記所定の遅延段数に対応して、前記内部クロックを出
力することを特徴とする半導体装置。 - 【請求項１７】請求項１６において、 前記複数の第１遅延回路のそれぞれは、前記基準クロッ
クが第１スイッチを介して供給される入力ノードを更に
有し、 前記内部クロックは、前記制御回路で検出された前記遅
延段数に対応する前記複数の第１遅延回路の一つの前記
入力ノードから前記基準クロックを入力して前記複数の
第１遅延回路の最終段まで伝搬させることにより形成さ
れることを特徴とする半導体装置。 - 【請求項１８】請求項１７において、 前記クロック再生回路は、前記複数の第１遅延回路の初
段への前記基準クロックの供給を制御する第２スイッチ
を更に有し、 前記複数の第１遅延回路の一つの前記入力ノードの前記
第１スイッチを導通状態とする前に前記第２スイッチを
非道通状態とすることを特徴とする半導体装置。 - 【請求項１９】請求項１６において、 前記クロック再生回路は、前記外部クロックを受けてパ
ルス幅を狭めて前記基準ノードに前記基準クロックとし
て供給するショットパルス発生回路と、前記前記複数の
第１遅延回路の１／２の数の遅延回路が直列接続された
複数の第２遅延回路と、前記複数の第１及び第２遅延回
路の最終段の出力との論理和をとるための論理回路とを
更に備え、 前記複数の第１遅延回路のそれぞれは、前記基準クロッ
クが第１スイッチを介して供給される第１入力ノードを
更に有し、 前記複数の第２遅延回路のそれぞれは、前記基準クロッ
クが第２スイッチを介して供給される第２入力ノードを
更に有し、 前記制御回路で検出された前記所定の遅延段数に対応す
る前記複数の第１遅延回路の一つの第１入力ノードに前
記基準クロックを入力して最終段まで伝搬させるととも
に、前記制御回路で検出された前記所定の遅延段数の半
分に対応する前記複数の第２遅延回路の一つの第２入力
ノードに前記基準クロックを入力して最終段まで伝搬さ
せることにより、前記論理回路から前記外部クロックの
２倍の周期を持つ前記内部クロックが出力されることを
特徴とする半導体装置。 - 【請求項２０】請求項１６において、 前記複数の第１遅延回路のそれぞれは、対応する前記参
照クロックをスイッチを介して出力するための出力ノー
ドを更に有し、 前記内部クロックは、前記制御回路で検出された前記遅
延段数に対応する前記複数の第１遅延回路の一つの前記
出力ノードの前記スイッチを導通状態として出力するこ
とにより形成されることを特徴とする半導体装置。 - 【請求項２１】外部クロックを受けて、前記外部クロッ
クに同期した内部クロックを発生するクロック再生回路
を有する半導体装置であって、 前記クロック再生回路は、 前記外部クロックを受けて基準クロックを第１ノードか
ら出力するための入力バッファと、 前記第１ノードに結合される第１入力ノードと、前記第
１入力ノードにその入力端が結合される直列接続された
複数の第１遅延回路と、前記複数の第１遅延回路の接続
ノードの各々に設けられ複数の第２クロックを出力する
ための複数の第１出力ノードとを持つ第１遅延回路列
と、 前記第１ノードに結合される第２入力ノードと、前記複
数の第１出力ノードに結合される複数の参照信号入力ノ
ードと、複数の参照結果出力ノードとを持つ制御回路
と、 前記第１ノードに結合される第３入力ノードと、前記複
数の参照結果出力ノードに結合される複数の制御信号入
力ノードと、前記複数の制御信号入力ノードに対応して
それぞれが設けられ直列接続された複数の第２遅延回路
と、前記複数の第２遅延回路の最終段の出力に結合され
る第２出力ノードとを持つ第２遅延回路列と、 前記第２出力ノード結合される第２ノードと、 前記第２ノードと結合され前記内部クロックを出力する
ための出力バッファ回路とを備え、 前記制御回路は、前記第２入力ノードに入力される前記
第１クロックと前記第１遅延回路列から前記複数の参照
信号入力ノードに入力される複数のクロック信号との位
相を比較して最も位相の近い前記複数のクロック信号の
一つが入力される前記複数の参照信号入力ノードの一つ
を同期ステージとして検出し、前記同期ステージに対応
する前記複数の比較結果出力ノードの一つに所定の同期
検出信号を出力し、 前記第２遅延回路列は、前記所定の同期検出信号が入力
された前記複数の制御信号入力ノードに対応する前記複
数の第２遅延回路の一つに前記基準クロックを入力し所
定の数の前記第２遅延回路を伝搬させて前記第２出力ノ
ードに出力することを特徴とする半導体装置。 - 【請求項２２】請求項２１において、 前記制御回路は、前記複数の比較結果出力ノードのそれ
ぞれに結合される複数のラッチ回路を更に含み、 前記複数のラッチ回路は、前記同期ステージの情報を保
持することを特徴とする半導体装置。 - 【請求項２３】請求項２２において、前記複数のラッチ
回路が前記同期ステージの情報を保持した後、前記複数
の第１遅延回路及び前記制御回路に対する前記基準クロ
ックの入力が停止されることを特徴とする半導体装置。 - 【請求項２４】請求項２１において、 前記半導体装置は、前記第２クロック再生回路を更に有
し、 前記第２クロック再生回路は、前記入力バッファの出力
する前記基準クロックと前記出力バッファの出力する前
記内部クロックとの位相を比較する位相比較回路と、前
記第２ノードと前記出力バッファの入力端との間に挿入
され前記位相比較器の比較結果に応じて第１遅延時間を
単位として遅延時間を調整する可変遅延回路とを有し、 前記第１クロック再生回路の複数の第１及び第２遅延回
路のそれぞれは、第２遅延時間を有し、 前記第２遅延時間は、前記第１遅延時間よりも大きいこ
とを特徴とする半導体装置。 - 【請求項２５】請求項２４において、 可変遅延回路は、入力端が前記第２ノードに結合されそ
の出力端が前記出力バッファの入力端に結合される直列
接続された複数のインバータ回路を含み、 前記複数のインバータ回路のそれぞれは、そのソース・
ドレインが並列に接続された第１導電形の複数の第１Ｍ
ＩＳＦＥＴと、第１導電形の第２ＭＩＳＦＥＴと、第２
導電形の第３ＭＩＳＦＥＴと、前記複数の第１ＭＩＳＦ
ＥＴのそれぞれと対をなしそのソース・ドレインが並列
に接続された第２導電形の複数の第４ＭＩＳＦＥＴとを
含み、 前記複数の第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴ
と、前記第３ＭＩＳＦＥＴと、前記複数の第４ＭＩＳＦ
ＥＴはそのソースドレイン経路が直列に接続され、 前記第２及び第３ＭＩＳＦＥＴのゲートを入力端とする
とともに前記第２及び第３ＭＩＳＦＥＴの結合ノードを
出力端とし、 前記複数の第１ＭＩＳＦＥＴと対をなす前記複数の第４
ＭＩＳＦＥＴのそれぞれは、互いにゲートゲート寸法が
異なることを特徴とする半導体装置。 - 【請求項２６】外部クロックを受けて、前記外部クロッ
クに同期した内部クロックを発生するクロック再生回路
を有する半導体装置であって、 前記クロック再生回路は、 前記外部クロックが結合されそれぞれに位相の異なる複
数の参照クロックを出力するための複数の第１遅延回路
と、 前記外部クロックと比較して前記複数の参照クロックの
うち最も位相の近いものの一つを検出することにより前
記複数の第１遅延回路における同期に必要な所定の遅延
段数を検出する比較回路と、前記所定の遅延段数の情報
を保持するラッチ回路を持つ制御回路と、 前記制御回路で検出された前記所定の遅延段数に対応し
て、前記外部クロックを遅延させた前記内部クロックを
出力する複数の第２遅延回路を備えることを特徴とする
半導体装置。 - 【請求項２７】請求項１から２６のいずれかにおいて、 前記半導体装置は、前記外部クロックに同期してアドレ
スが入力されるアドレス入力回路と、前記アドレスによ
って選択される複数のメモリセルと、前記複数のメモリ
セルにからの読み出しデータを前記内部クロックに同期
して出力する出力回路を含む同期式メモリを更に有する
ことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22263798A JP3769940B2 (ja) | 1998-08-06 | 1998-08-06 | 半導体装置 |
| US09/337,421 US6281725B1 (en) | 1998-08-06 | 1999-06-22 | Semiconductor integrated circuit having a clock recovery circuit |
| US09/840,191 US6570419B2 (en) | 1998-08-06 | 2001-04-24 | Semiconductor integrated circuit having a clock recovery circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22263798A JP3769940B2 (ja) | 1998-08-06 | 1998-08-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000059209A true JP2000059209A (ja) | 2000-02-25 |
| JP3769940B2 JP3769940B2 (ja) | 2006-04-26 |
Family
ID=16785585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22263798A Expired - Fee Related JP3769940B2 (ja) | 1998-08-06 | 1998-08-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6281725B1 (ja) |
| JP (1) | JP3769940B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358782A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体記憶装置 |
| US7977988B2 (en) | 2007-03-30 | 2011-07-12 | Fujitsu Limited | Delay adjusting method, and delay circuit |
| JP4847532B2 (ja) * | 2005-09-13 | 2011-12-28 | 株式会社ハイニックスセミコンダクター | リセット機能を有する半導体メモリ |
| US20210126766A1 (en) * | 2018-07-10 | 2021-04-29 | Socionext Inc. | Phase synchronization circuit, transmission and reception circuit, and integrated circuit |
| JP7482745B2 (ja) | 2020-10-16 | 2024-05-14 | ローム株式会社 | オシレータ回路 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068650A (ja) * | 1999-08-30 | 2001-03-16 | Hitachi Ltd | 半導体集積回路装置 |
| EP1267525A2 (en) * | 2001-03-16 | 2002-12-18 | Broadcom Corporation | Network interface using programmable delay and frequency doubler |
| US6512397B1 (en) * | 2001-08-20 | 2003-01-28 | International Business Machines Corporation | Circuit structures and methods for high-speed low-power select arbitration |
| KR100418524B1 (ko) * | 2001-10-06 | 2004-02-11 | 삼성전자주식회사 | 디지털 제어 내부클럭 발생회로 및 그에 따른 내부클럭발생방법 |
| KR100414215B1 (ko) * | 2002-01-03 | 2004-01-07 | 삼성전자주식회사 | 조절 가능한 동기 범위를 갖는 동기 미러 지연 회로 |
| KR20040067512A (ko) * | 2003-01-23 | 2004-07-30 | 삼성전자주식회사 | 데이터 통신 시스템의 클럭 모니터링 장치 |
| KR100528473B1 (ko) * | 2003-03-13 | 2005-11-15 | 삼성전자주식회사 | 동기 미러 지연 회로 및 그것을 포함한 반도체 집적 회로장치 |
| US6928027B2 (en) * | 2003-04-11 | 2005-08-09 | Qualcomm Inc | Virtual dual-port synchronous RAM architecture |
| JP3859624B2 (ja) * | 2003-07-31 | 2006-12-20 | エルピーダメモリ株式会社 | 遅延回路と遅延同期ループ装置 |
| JP3808849B2 (ja) * | 2003-08-08 | 2006-08-16 | 株式会社東芝 | クロック信号再生回路とクロック復元フィルタ回路 |
| US7233185B2 (en) * | 2003-10-10 | 2007-06-19 | Atmel Corporation | Vernier circuit for fine control of sample time |
| US7111185B2 (en) * | 2003-12-23 | 2006-09-19 | Micron Technology, Inc. | Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit |
| KR100537202B1 (ko) * | 2004-05-06 | 2005-12-16 | 주식회사 하이닉스반도체 | 지연고정루프의 지연고정상태 정보의 이용이 가능한반도체 소자 |
| US7084686B2 (en) * | 2004-05-25 | 2006-08-01 | Micron Technology, Inc. | System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal |
| US7078951B2 (en) * | 2004-08-27 | 2006-07-18 | Micron Technology, Inc. | System and method for reduced power open-loop synthesis of output clock signals having a selected phase relative to an input clock signal |
| US7227394B2 (en) * | 2004-10-27 | 2007-06-05 | Xerox Corporation | Signal synchronizer system and method |
| DE102004052268B4 (de) * | 2004-10-27 | 2016-03-24 | Polaris Innovations Ltd. | Halbleiterspeichersystem und Verfahren zur Datenübertragung zwischen einem Speichercontroller und einem Halbleiterspeicher |
| US7116143B2 (en) * | 2004-12-30 | 2006-10-03 | Micron Technology, Inc. | Synchronous clock generator including duty cycle correction |
| US7471130B2 (en) * | 2005-05-19 | 2008-12-30 | Micron Technology, Inc. | Graduated delay line for increased clock skew correction circuit operating range |
| US20060284658A1 (en) * | 2005-06-20 | 2006-12-21 | Wright Bradley J | Rise and fall balancing circuit for tri-state inverters |
| US7317343B1 (en) * | 2005-10-25 | 2008-01-08 | Lattice Semiconductor Corporation | Pulse-generation circuit with multi-delay block and set-reset latches |
| KR100784907B1 (ko) * | 2006-06-30 | 2007-12-11 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로 및 그 제어 방법 |
| DE102006053322B3 (de) * | 2006-11-13 | 2008-03-27 | Texas Instruments Deutschland Gmbh | Bufferketten-Treiber |
| US7814450B2 (en) * | 2006-12-31 | 2010-10-12 | Texas Instruments Incorporated | Active skew control of a digital phase-lock loop using delay lock-loops |
| JP5642524B2 (ja) | 2010-12-13 | 2014-12-17 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| US9954517B2 (en) | 2012-11-06 | 2018-04-24 | Micron Technology, Inc. | Apparatuses and methods for duty cycle adjustment |
| US9413338B2 (en) | 2014-05-22 | 2016-08-09 | Micron Technology, Inc. | Apparatuses, methods, and circuits including a duty cycle adjustment circuit |
| KR20150142850A (ko) * | 2014-06-12 | 2015-12-23 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 이용한 트레이닝 방법 |
| US9964832B2 (en) * | 2015-05-28 | 2018-05-08 | Futurewei Technologies, Inc. | Distributed mach-zehnder modulator (MZM) driver delay compensation |
| US10965442B2 (en) * | 2018-10-02 | 2021-03-30 | Qualcomm Incorporated | Low-power, low-latency time-to-digital-converter-based serial link |
| US10878133B2 (en) * | 2018-11-18 | 2020-12-29 | Nuvoton Technology Corporation | Mitigation of side-channel attacks using small-overhead random pre-charging |
| KR20210057416A (ko) * | 2019-11-12 | 2021-05-21 | 삼성전자주식회사 | 무선 통신 장치 및 방법 |
| US10979054B1 (en) | 2020-01-14 | 2021-04-13 | Nuvotonn Technology Corporation | Coupling of combinational logic circuits for protection against side-channel attacks |
| CN114967839B (zh) * | 2022-08-01 | 2022-09-30 | 井芯微电子技术(天津)有限公司 | 基于多时钟的串行级联系统及方法、并行级联系统及方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0158762B1 (ko) * | 1994-02-17 | 1998-12-01 | 세키자와 다다시 | 반도체 장치 |
| JP3338744B2 (ja) | 1994-12-20 | 2002-10-28 | 日本電気株式会社 | 遅延回路装置 |
| EP0720291B1 (en) | 1994-12-20 | 2002-04-17 | Nec Corporation | Delay circuit device |
| US5945861A (en) * | 1995-12-18 | 1999-08-31 | Lg Semicon., Co. Ltd. | Clock signal modeling circuit with negative delay |
| KR0179779B1 (ko) * | 1995-12-18 | 1999-04-01 | 문정환 | 클럭신호 모델링 회로 |
| JPH10126254A (ja) | 1996-10-23 | 1998-05-15 | Hitachi Ltd | 半導体装置 |
| US6075395A (en) * | 1997-05-30 | 2000-06-13 | Nec Corporation | Synchronous delay circuit |
| JP3333429B2 (ja) * | 1997-06-30 | 2002-10-15 | 株式会社東芝 | 半導体集積回路 |
-
1998
- 1998-08-06 JP JP22263798A patent/JP3769940B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-22 US US09/337,421 patent/US6281725B1/en not_active Expired - Lifetime
-
2001
- 2001-04-24 US US09/840,191 patent/US6570419B2/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358782A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体記憶装置 |
| JP4847532B2 (ja) * | 2005-09-13 | 2011-12-28 | 株式会社ハイニックスセミコンダクター | リセット機能を有する半導体メモリ |
| US7977988B2 (en) | 2007-03-30 | 2011-07-12 | Fujitsu Limited | Delay adjusting method, and delay circuit |
| JP4809473B2 (ja) * | 2007-03-30 | 2011-11-09 | 富士通株式会社 | 遅延時間計測方法、遅延時間調整方法及び可変遅延回路 |
| US20210126766A1 (en) * | 2018-07-10 | 2021-04-29 | Socionext Inc. | Phase synchronization circuit, transmission and reception circuit, and integrated circuit |
| US11777701B2 (en) * | 2018-07-10 | 2023-10-03 | Socionext Inc. | Phase synchronization circuit, transmission and reception circuit, and integrated circuit |
| JP7482745B2 (ja) | 2020-10-16 | 2024-05-14 | ローム株式会社 | オシレータ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010017558A1 (en) | 2001-08-30 |
| US6570419B2 (en) | 2003-05-27 |
| US6281725B1 (en) | 2001-08-28 |
| JP3769940B2 (ja) | 2006-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050322 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060130 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090217 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090217 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090217 Year of fee payment: 3 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090217 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090217 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100217 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110217 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110217 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110217 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110217 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120217 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130217 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140217 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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