JP7482745B2 - オシレータ回路 - Google Patents

Description

本発明は、オシレータ回路に関する。

さまざまなＩＣ（Integrated Circuit）に、基準クロックから任意周波数のクロックを生成する周波数シンセサイザが利用される。こうした周波数シンセサイザとして、ＰＬＬ回路が広く用いられる。図１（ａ）～（ｃ）は、ＰＬＬ回路の基本アーキテクチャを説明するブロック図である。

図１（ａ）には、アナログＰＬＬ回路１が示される。アナログＰＬＬ回路１は、位相比較器（ＰＦＤ：Phase Frequency Detector）１０、チャージポンプ回路１２、ローパスフィルタ１４、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１６、分周器１８を備える。ＶＣＯ１６は、アナログの制御電圧Ｖ_ＣＴＲＬに応じた周波数で発振する。ＶＣＯ１６の出力クロックＣＬＫ＿ＶＣＯは、分周器１８により１／Ｎ分周される。位相検出器１０は、分周後のクロックＣＬＫ＿ＤＩＶと基準クロックＣＬＫ＿ＲＥＦの位相差を検出し、チャージポンプ回路１２を制御する。ローパスフィルタ１４はチャージポンプ回路１２の出力電圧を平滑化するループフィルタであり、制御電圧Ｖ_ＣＴＲＬを生成する。

図１（ａ）のアナログＰＬＬ回路１は古くからさまざまなアプリケーションで用いられており信頼性が高いが、ループフィルタに起因してチップサイズが大きくなるという問題がある。また、十分な性能を発揮するためには、回路設計者が回路のレイアウトを最適化する必要がある。

図１（ｂ）には、完全デジタルＰＬＬ回路（ＡＤＰＬＬ：All Digital PLL）２が示される。ＡＤＰＬＬ回路２は、ＦＣＷ（Frequency Control Word）および基準クロックＣＬＫ＿ＲＥＦを受け、基準クロックＣＬＫ＿ＲＥＦをＦＣＷに応じて逓倍した出力クロックＣＬＫ＿ＤＣＯを生成する。ＡＤＰＬＬ回路２は、周波数位相検出器２０、デジタルフィルタ２２、デジタル制御発振器（ＤＣＯ：Digital Controlled Oscillator）２４を備える。ＤＣＯ２４は、入力された制御コードＤ_ＣＴＲＬに応じた周波数で発振する。周波数位相検出器２０は、図１の位相検出器１０、チャージポンプ回路１２、分周器１８に相当する機能を有し、ＴＤＣ（時間－デジタル変換器）、加算器、カウンタで構成される。周波数位相検出器２０が生成するデジタル信号は、デジタルフィルタ２２によってフィルタリングされ、ＤＣＯ２４に入力される。

図１（ｂ）のＡＤＰＬＬ回路２は、微細の半導体プロセスで設計しやすいデジタル回路で構成できるため、チップ面積を小さくできるという利点がある。一方、オールデジタルとはいいつつも、周波数位相検出器２０やＤＣＯ２４については、所望の仕様を満たすために回路設計者が回路のレイアウトをマニュアルで最適化する必要がある。

図１（ｃ）に、注入同期型ＰＬＬ回路３（ＩＬ－ＰＬＬ（Injection Locked PLL）とも称する）を示す。ＩＬ－ＰＬＬ回路３は、アナログ回路あるいはデジタル回路のアーキテクチャで設計することができるが、ここではデジタル回路で構成する場合を説明する。ＩＬ－ＰＬＬ回路３は、ＤＣＯ３０、フィードバック回路４０、エッジ注入回路５０を備える。ＩＬ－ＰＬＬ回路３は、フィードバック制御とフィードフォワード制御のハイブリッドと把握され、図１（ｂ）の周波数位相検出器２０、デジタルフィルタ２２に相当するフィードバック回路４０によるフィードバック制御によって、ＤＣＯ３０の発振周波数を安定化する。エッジ注入回路５０は、基準クロックＣＬＫ＿ＲＥＦのエッジを切り出し、切り出したエッジをＤＣＯ３０に注入して出力クロックＣＬＫ＿ＤＣＯの位相を再アライメントする。ＩＬ－ＰＬＬ回路は、エッジの注入の方法に応じて、ＭＤＬＬ（Multiplying Delay Locked Loop）回路とも称される場合もある。

ＩＬ－ＰＬＬ回路は、注入同期によりループ帯域が広帯域化されるため、低位相（低ジッタ）化が可能である。またデジタル回路で構成した場合、図１（ａ）の位相検出器１０やチャージポンプ回路１２が存在しないことから低雑音化が可能であるという利点を有する。加えて、フィードバック経路による雑音の影響を受けにくくなることから、レイアウトの自由度が高いといえ、したがってＰ＆Ｒ(Place and Route)ツールなどの設計支援ツールを用いた自動配置配線でも所望の特性を得られるという特徴を有する。

ＩＬ－ＰＬＬ回路は、広帯域であるため、非常に低位相雑音（低ジッタ）のクロックを生成できる。しかしながら、ＩＬ－ＰＬＬ回路は、以下で説明するようにリファレンススプリアスの問題がある。

周波数シンセサイザの重要な特性のひとつとして、リファレンススプリアス特性がある。図２は、リファレンススプリアスを説明する図である。リファレンススプリアス（Ｒｅｆ－Ｓｐｕｒ．）は、出力クロックの周波数（キャリア周波数）ｆｃを中心として、基準周波数ｆ_ＲＥＦの整数倍（ｎ＝１，２…）、オフセットした周波数ｆ_ｃ±ｎ×ｆ_ＲＥＦに発生する。

高いスプリアスは、ＲＦシステムの性能低下の原因となり、Ａ／ＤコンバータやＤ／Ａコンバータにおいて、不要な雑音成分となる。従来のＩＬ－ＰＬＬ回路の出力クロックのスペクトラムには、原理上、不要な周波数成分であるリファレンススプリアスが多く含まれるため、改善が望まれている。

非特許文献５，６には、リファレンススプリアスの主な原因として、以下の３つが挙げられている。
（i） 発振器の周波数ドリフト
（ii） 位相比較にともなう位相オフセット
（iii） 注入同期時の基準クロックと、オシレータが生成するクロックのエッジのスロープ（傾き）の違いによる変調

（i）に関して、周波数ドリフトは不可避であるが（非特許文献８，１１）、一般には周波数制御のためのフィードバックを設け、位相同期ループ（ＰＬＬ）や周波数同期ループ（ＦＬＬ）により対策がなされる。この要因にもとづくリファレンススプリアスは、フィードバックループの帯域を広く設計することにより一層、改善することができる。

また（i）に関して、ＤＣＯの場合、デジタル制御固有の問題が存在する。具体的には量子化誤差による周波数誤差は、逓倍数Ｎで位相誤差が積算される。これは、周波数制御の解像度を上げたり、ΔΣ変調器（文献２，６）を使って更に最小解像度を上げつつ、周期的なノイズを高周波ノイズシェーピングするなどして対策されている。

特開２０１７－１４３３９８号公報

R. Farjad-rad et al., "A 0.2-2GHz 12mW multiplying DLL for low-jitter clock synthesis in highly-integrated data-communication chips", 2002 IEEE International Solid-State Circuits Conference. Digest of Technical Papers (Cat. No.02CH37315), San Francisco, CA, USA, 2002, pp. 56-400 S. Kundu, B. Kim and C. H. Kim, "A 0.2-to-1.45GHz subsampling fractional-N all-digital MDLL with zero-offset aperture PD-based spur cancellation and in-situ timing mismatch detection", 2016 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, 2016, pp. 326-327 R. Wang and F. F. Dai, "A 0.8～1.3 GHz multi-phase injection-locked PLL using capacitive coupled multi-ring oscillator with reference spur suppression", 2017 IEEE Custom Integrated Circuits Conference (CICC), Austin, TX, 2017, pp. 1-4 H. C. Ngo, K. Nakata, T. Yoshioka, Y. Terashima, K. Okada and A. Matsuzawa, "A 0.42ps-jitter -241.7dB-FOM synthesizable injection-locked PLL with noise-isolation LDO", 2017 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, 2017, pp. 150-151 S. Yoo, S. Choi, Y. Lee, T. Seong, Y. Lim and J. Choi, "A 140fsrms-Jitter and -72dBc-Reference-Spur Ring-VCO-Based Injection-Locked Clock Multiplier Using a Background Triple-Point Frequency/Phase/Slope Calibrator", 2019 IEEE International Solid- State Circuits Conference - (ISSCC), San Francisco, CA, USA, 2019, pp. 490-492 S. Yoo, S. Choi, Y. Lee, T. Seong, Y. Lim and J. Choi, "A Low-Jitter and Low-Reference-Spur Ring-VCO- Based Injection-Locked Clock Multiplier Using a Triple-Point Background Calibrator", IEEE Journal of Solid-State Circuits ( Early Access ) B. M. Helal, M. Z. Straayer, G. Wei and M. H. Perrott, "A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance", IEEE Journal of Solid-State Circuits, vol. 43, no. 4, pp. 855-863, April 2008 Y. Lee, T. Seong, S. Yoo and J. Choi, ",A Low-Jitter and Low-Reference-Spur Ring-VCO-Based Switched-Loop Filter PLL Using a Fast Phase-Error Correction Technique", IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 1192-1202, April 2018 G. Tak and K. Lee, "A Low-Reference Spur MDLL-Based Clock Multiplier and Derivation of Discrete-Time Noise Transfer Function for Phase Noise Analysis", IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 65, no. 2, pp. 485-497, Feb. 2018 T. Liao, J. Su and C. Hung, "A Spur-Reduction Frequency Synthesizer Exploiting Randomly Selected PFD", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 3, pp. 589-592, March 2013 N. Da Dalt, "An Analysis of Phase Noise in Realigned VCOs", IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 61, no. 3, pp. 143-147, March 2014

（ii）に関しては、さまざまな対策が提案されている（非特許文献２，５，６，９，１０）が、いずれも回路面積あるいは消費電力の増大をともなうものであり、別のアプローチが望まれる。

また（iii）に関しては、注入段における基準クロックの経路とオシレータクロックの経路のバッファサイズを最適化することで抑制することが可能であるが、電源電圧や温度、プロセスばらつき、周波数条件などに応じて変化するスロープを一定に保つことはできないため、根本的な解決策であるとは言えない。

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、従来とは異なるアプローチによりリファレンススプリアスを抑制できる注入同期型のオシレータ回路の提供にある。

本開示のある態様は、注入同期型のオシレータ回路に関する。オシレータ回路は、第１ウィンドウ信号を生成するウィンドウ発生器と、周波数可変のリングオシレータと、第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路がリングオシレータの一部を形成するように設けられ、第１ウィンドウ信号のアサート期間に第１入力ノードを選択し、第１ウィンドウ信号のネゲート期間に第２入力ノードを選択するマルチプレクサと、マルチプレクサの第２入力ノードに入力される内部クロックを遅延し、遅延クロックを生成する補償遅延回路と、マルチプレクサから出力されるオシレータクロックと遅延クロックの位相を比較する位相比較回路と、第１ウィンドウ信号のアサート期間における位相比較回路の出力にもとづいてリングオシレータを制御するループフィルタと、第１ウィンドウ信号のネゲート期間における位相比較回路の出力にもとづいて補償遅延回路を制御する補償器と、を備える。

本開示の別の態様もまた注入同期型のオシレータ回路に関する。オシレータ回路は、第１ウィンドウ信号および第２ウィンドウ信号を生成するウィンドウ発生器と、リングオシレータを構成する可変遅延回路と、第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路がリングオシレータに挿入され、第１ウィンドウ信号のアサート期間に第１入力ノードを選択し、第１ウィンドウ信号のネゲート期間に第２入力ノードを選択するマルチプレクサと、マルチプレクサの第２入力ノードの内部クロックを遅延し、遅延クロックを生成する補償遅延回路と、マルチプレクサの出力であるオシレータクロックと遅延クロックの位相を比較し、第１ウィンドウ信号のアサート期間の比較結果にもとづく第１比較信号と、第２ウィンドウ信号のアサート期間の比較結果にもとづく第２比較信号を生成する位相比較回路と、第１比較信号にもとづいて可変遅延回路を制御するループフィルタと、第２比較信号にもとづいて補償遅延回路を制御する補償器と、を備える。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本開示のある態様によれば、リファレンススプリアスを抑制できる。

図１（ａ）～（ｃ）は、ＰＬＬ回路の基本アーキテクチャを説明するブロック図である。 リファレンススプリアスを説明する図である。 比較技術に係るＰＬＬ回路の回路図である。 図３のＰＬＬ回路の動作を説明するタイムチャートである。 実施形態に係るＰＬＬ回路のブロック図である。 図５のＰＬＬ回路の動作を説明するタイムチャートである。 位相比較回路の構成例を示す回路図である。 図８（ａ）、（ｂ）は、第１ラッチ、第２ラッチの構成例を示す回路図である。 位相検出器の構成例を示す回路図である。 マルチプレクサの構成例を示す回路図である。 図１１（ａ）、（ｂ）は、補償遅延回路の構成例を示す回路図である。 一実施例に係るＰＬＬ回路の回路図である。

（実施の形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施の形態に係る注入同期型のオシレータ回路は、ウィンドウ発生器、周波数可変のリングオシレータ、マルチプレクサ、補償遅延回路、位相比較回路、ループフィルタ、補償器を備える。マルチプレクサは、第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路がリングオシレータの一部を形成するように設けられる。マルチプレクサは、第１ウィンドウ信号のアサート期間、第１入力ノードを選択し、ネゲート期間、第２入力ノードを選択する。補償遅延回路は、マルチプレクサの第２入力ノードに入力される内部クロックを遅延し、遅延クロックを生成する。位相比較回路は、マルチプレクサから出力されるオシレータクロックと遅延クロックの位相を比較する。ループフィルタは、第１ウィンドウ信号のアサート期間における位相比較回路の出力にもとづいてリングオシレータを制御する。補償器は、第１ウィンドウ信号のネゲート期間における位相比較回路の出力にもとづいて補償遅延回路を制御する。

第１ウィンドウ信号のアサート期間において、マルチプレクサの出力には、マルチプレクサによる遅延後の基準クロックが現れる。この基準クロックと、補償遅延回路を通過後の内部クロック（遅延クロック）の位相比較により、通常のＰＬＬと同様に、周波数が制御される。

一方、第１ウィンドウ信号のネゲート期間では、マルチプレクサの出力には、マルチプレクサによる遅延後の内部クロックが現れ、この内部クロックと、補償遅延回路を通過後の内部クロックの位相比較が行われる。そして位相比較の結果にもとづいて、補償遅延回路の遅延量が、マルチプレクサの遅延量に一致するようにフィードバックがかかる（オフセット誤差補償）。このオフセット誤差補償により、位相比較回路の入力位相オフセットも含めた補償が可能となる。

またオフセット誤差補償は、通常の位相比較動作の合間を利用してバックグランドで実行可能である。

一実施形態において、ウィンドウ発生器は、第１ウィンドウ信号のネゲート期間の一部においてアサートされる第２ウィンドウ信号を生成し、位相比較回路は、第１ウィンドウ信号と第２ウィンドウ信号の少なくとも一方のアサート期間において、イネーブル状態となる位相検出器と、位相検出器の出力と第１ウィンドウ信号を受ける第１ラッチと、位相検出器の出力と第２ウィンドウ信号を受ける第２ラッチと、を含んでもよい。

第１ウィンドウ信号と第２ウィンドウ信号は、オシレータクロックの１サイクル分、シフトした関係にあってもよい。これにより、２つのウィンドウ信号を簡易なハードウェアで生成できる。

第１ラッチおよび第２ラッチはそれぞれ、入力端子と、ゲート端子と、出力端子と、第１インバータ～第４インバータを含んでもよい。第１インバータおよび第４インバータは、正論理および負論理の制御ノード（イネーブル端子）を有するトライステートインバータであってもよい。第１インバータは、入力ノードが入力端子と接続され、正論理の制御ノードがゲート端子と接続され、負論理の制御ノードが第２インバータの出力と接続される。第２インバータは、入力ノードがゲート端子と接続される。第３インバータは、入力ノードが第１インバータの出力ノードと接続され、出力ノードが出力端子と接続される。第４インバータは、入力ノードが出力端子と接続され、負論理の制御ノードがゲート端子と接続され、正論理の制御ノードが第２インバータの出力ノードと接続され、出力ノードが第３インバータの入力ノードと接続される。

位相検出器は、第１入力端子と、第２入力端子と、イネーブル端子と、出力端子と、第１入力ノードが第１入力端子と接続され、第２入力ノードがイネーブル端子と接続される第１ＮＡＮＤゲートと、第１入力ノードが第２入力端子と接続され、第２入力ノードがイネーブル端子と接続され、第３入力ノードが第１ＮＡＮＤゲートの出力ノードと接続され、出力ノードが第１ＮＡＮＤゲートの第３入力ノードと接続され、第２ＮＡＮＤゲートと、第１入力ノードが第１ＮＡＮＤゲートの出力ノードと接続される第３ＮＡＮＤゲートと、第１入力ノードが第２ＮＡＮＤゲートの出力ノードと接続され、第２入力ノードが第３ＮＡＮＤゲートの出力ノードと接続され、出力ノードが出力端子および第３ＮＡＮＤゲートの第２入力ノードと接続される、第４ＮＡＮＤゲートと、を含んでもよい。

マルチプレクサは、第１入力端子と、第２入力端子と、制御端子と、出力端子と、第１入力ノードが第１入力端子と接続され、第２入力ノードが制御端子と接続される第５ＮＡＮＤゲートと、第１入力ノードが第２入力端子と接続され、第２入力ノードに制御端子の反転信号を受ける第６ＮＡＮＤゲートと、第１入力ノードが第５ＮＡＮＤゲートの出力ノードと接続され、第２入力ノードが第６ＮＡＮＤゲートの出力ノードと接続され、出力ノードが出力端子と接続される第７ＮＡＮＤゲートと、第１入力ノードが第５ＮＡＮＤゲートの出力ノードと接続され、第２入力ノードが第６ＮＡＮＤゲートの出力ノードと接続され、出力ノードが出力端子と接続される第８ＮＡＮＤゲートと、を含んでもよい。

リングオシレータは可変遅延回路を含んでもよい。可変遅延回路と補償遅延回路は同一の回路構成を有し、補償遅延回路の方が、遅延量の最小制御幅が小さくてもよい。

補償遅延回路は、直列に接続される２個の論理反転ゲートと、後段の論理反転ゲートの入力ノードと接続される可変容量回路と、を含んでもよい。可変容量回路は、複数のＮＡＮＤゲートを含んでもよい。各ＮＡＮＤゲートの第１入力ノードには制御コードの対応するビットが入力され、第２入力ノードは、後段の論理反転ゲートの入力ノードと接続されてもよい。

複数のＮＡＮＤゲートの第３入力ノードにはローが入力されてもよい。

一実施形態に係る注入同期型のオシレータ回路は、ウィンドウ発生器、可変遅延回路、マルチプレクサ、補償遅延回路、位相比較回路、ループフィルタ、補償器を備える。ウィンドウ信号は、第１ウィンドウ信号および第２ウィンドウ信号を生成する。可変遅延回路はリングオシレータを構成している。マルチプレクサは、第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路がリングオシレータに挿入される。マルチプレクサは、第１ウィンドウ信号のアサート期間に第１入力ノードを選択し、第１ウィンドウ信号のネゲート期間に第２入力ノードを選択する。補償遅延回路は、マルチプレクサの第２入力ノードの内部クロックを遅延し、遅延クロックを生成する。位相比較回路は、マルチプレクサの出力であるオシレータクロックと遅延クロックの位相を比較し、第１ウィンドウ信号のアサート期間の比較結果にもとづく第１比較信号と、第２ウィンドウ信号のアサート期間の比較結果にもとづく第２比較信号を生成する。ループフィルタは、第１比較信号にもとづいて可変遅延回路を制御する。補償器は、第２比較信号にもとづいて補償遅延回路を制御する。

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

実施形態に係るＰＬＬ回路１００について説明する前に、本発明者が検討した比較技術について説明する。この比較技術は、ＩＬ－ＰＬＬ回路において生ずる問題を明確化するとともに、実施形態に係るＰＬＬ回路１００の理解を助けるために参照されるものであるが、公知技術と認定してはならない。

図３は、比較技術に係るＰＬＬ回路１００Ｒの回路図である。ＰＬＬ回路１００は、注入同期方式のオシレータ回路であり、リングオシレータ２００、マルチプレクサ２２０、ウィンドウ発生器４００Ｒ、位相検出器３１０、ループフィルタ３２０を備える。

リングオシレータ２００は、その周波数が制御可能に構成される。たとえばリングオシレータ２００は、可変遅延回路２１０およびインバータ２３０を含む。インバータ２３０と可変遅延回路２１０の位置は入れ替えてもよいし、インバータ２３０は可変遅延回路２１０に組み込まれてもよい。

マルチプレクサ２２０は、第１入力ノード（１）に基準クロックＣＬＫ＿ＲＥＦを受ける。マルチプレクサ２２０は、第２入力ノード（０）と出力ノードの間の経路が、リングオシレータ２００の一部を形成するように設けられる。マルチプレクサ２２０は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間、第１入力ノード（１）を選択し、ネゲート期間、第２入力ノード（０）を選択する。第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間においてリングオシレータが形成され、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間において、リングオシレータに基準クロックＣＬＫ＿ＲＥＦが注入され、位相同期がかかる。

位相検出器３１０は、ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間において、基準クロックＣＬＫ＿ＲＥＦと、マルチプレクサ２２０の第２入力ノード（０）の内部クロックＣＬＫ＿ＩＮＴの位相を比較し、比較結果を示す第１比較信号ＵＰ＿ＤＮを生成する。ループフィルタ３２０は、第１比較信号ＵＰ＿ＤＮにもとづいて、可変遅延回路２１０の遅延量、すなわちリングオシレータ２００の周波数を制御する。

ウィンドウ発生器４００Ｒは、ウィンドウ信号ＩＮＪ＿ＷＩＮＤを生成する。ウィンドウ信号ＩＮＪ＿ＷＩＮＤは、エッジ注入および周波数制御のための位相比較の期間（時間窓）を規定するタイミング信号である。

たとえばウィンドウ発生器４００Ｒは、カウンタ４１０および選択ロジック４２０を含む。カウンタ４１０は、リングオシレータ２００の内部クロックＣＬＫ＿ＩＮＴの所定数サイクルごとに、出力（ゲート信号）をアサートする。選択ロジック４２０は、カウンタ４１０の出力がアサートされるたびに、内部クロックＣＬＫ＿ＩＮＴの１パルスを切り出して、ウィンドウ信号ＩＮＪ＿ＷＩＮＤとして出力する。ウィンドウ信号ＩＮＪ＿ＷＩＮＤの時間軸上の位置は、その中央付近に、内部クロックＣＬＫ＿ＩＮＴのエッジが含まれるように定められる。

以上が比較技術に係るＰＬＬ回路１００Ｒの構成である。続いてその動作を説明する。図４は、図３のＰＬＬ回路１００Ｒの動作を説明するタイムチャートである。

ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間（ハイ）において、マルチプレクサ２２０の出力であるオシレータクロックＣＬＫ＿ＤＣＯのエッジは、基準クロックＣＬＫ＿ＲＥＦのエッジと置換され、強制的な同期がかかる。

また、このアサート期間において、基準クロックＣＬＫ＿ＲＥＦと内部クロックＣＬＫ＿ＩＮＴの位相が比較され、比較結果に応じて、リングオシレータ２００の周波数が増減する。その結果、内部クロックＣＬＫ＿ＩＮＴの周波数は基準クロックＣＬＫ＿ＲＥＦに応じて定まる目標周波数に安定化される。

以上がＰＬＬ回路１００Ｒの動作である。比較技術において、マルチプレクサ２２０の入力側の基準クロックＣＬＫ＿ＲＥＦおよび内部クロックＣＬＫ＿ＩＮＴの位相が比較され、周波数制御が行われる。一方で、リングオシレータ２００のクロックＣＬＫ＿ＤＣＯとリプレースされるのは、マルチプレクサ２２０を通過した後の基準クロックＣＬＫ＿ＲＥＦである。本発明者は、エッジ注入時の経路と、周波数フィードバック時の信号経路の差が、リファレンススプリアスを悪化させる要因であると考えた。これを要因１とする。

また非特許文献５，６で説明されるように、位相検出器の入力オフセットも、リファレンススプリアスを悪化させる要因（要因２という）となる。

以下で説明する実施形態では、この二点に着目してなされたものであり、比較技術から位相比較に使用するクロックを取り出すノードを変更し、さらに、比較技術に、位相オフセット補償機能を追加したものである。

図５は、実施形態に係るＰＬＬ回路１００のブロック図である。ＰＬＬ回路１００は、注入同期方式のオシレータ回路であり、リングオシレータ２００、マルチプレクサ２２０、ウィンドウ発生器４００、位相比較回路６００、補償遅延回路６１０、ループフィルタ３２０、補償器６２０を備える。

リングオシレータ２００は、その周波数が制御可能に構成される。たとえばリングオシレータ２００は、可変遅延回路２１０およびインバータ２３０を含む。インバータ２３０と可変遅延回路２１０の位置は入れ替えてもよいし、インバータ２３０は可変遅延回路２１０に組み込まれてもよい。

マルチプレクサ２２０は、第１入力ノードに基準クロックＣＬＫ＿ＲＥＦを受ける。マルチプレクサ２２０は、第２入力ノードと出力ノードの間の経路が、リングオシレータ２００の一部を形成するように設けられる。マルチプレクサ２２０は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間、第１入力ノードを選択し、ネゲート期間、第２入力ノードを選択する。第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤは、比較技術と同様である。

第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間においてリングオシレータが形成され、アサート期間において、リングオシレータ２００に基準クロックＣＬＫ＿ＲＥＦが注入され、位相同期がかかる。

ウィンドウ発生器４００は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤを生成する。第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤは、通常のＩＬ－ＰＬＬ回路としての、エッジ注入および周波数制御のための位相比較の期間を規定するタイミング信号である。

たとえばウィンドウ発生器４００は、カウンタ４１０および選択ロジック４２０を含む。カウンタ４１０は、リングオシレータ２００の内部クロックＣＬＫ＿ＩＮＴの所定数サイクルごとに、出力をアサートする。選択ロジック４２０は、カウンタ４１０の出力がアサートされるたびに、内部クロックＣＬＫ＿ＩＮＴを切り出して、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤとして出力する。

位相比較回路６００、補償遅延回路６１０およびループフィルタ３２０は、リングオシレータ２００の発振周波数が、基準クロックＣＬＫ＿ＲＥＦに応じた目標周波数に近づくように、リングオシレータ２００をフィードバック制御するフィードバック回路である。

実施形態において、位相比較に使用する基準クロックＣＬＫ＿ＲＥＦを、マルチプレクサ２２０の出力ノードから取り出している。また追加された補償遅延回路６１０は、マルチプレクサ２２０の第２入力ノードに入力される内部クロックＣＬＫ＿ＩＮＴを遅延し、遅延クロックＣＬＫ＿ＤＬＹを生成する。遅延後の遅延クロックＣＬＫ＿ＤＬＹが位相比較に利用される。

位相比較回路６００には、マルチプレクサ２２０から出力されるオシレータクロックＣＬＫ＿ＤＣＯと遅延クロックＣＬＫ＿ＤＬＹが入力され、これらの位相を比較する。

ウィンドウ発生器４００は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤに加えて、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤを生成する。第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤは、オフセット誤差補償に利用されるタイミング信号であり、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤがネゲートである一部の期間においてアサートされる。

第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間に含まれる内部クロックＣＬＫ＿ＩＮＴのいずれかのエッジを含むように定めればよい。

たとえば、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤと、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤは、内部クロックＣＬＫ＿ＩＮＴの１クロック分、シフトした位置に設けるとよい。この場合、カウンタ４１０の出力を、内部クロックＣＬＫ＿ＩＮＴの１クロック分、遅延させるフリップフロップを追加し、カウンタ４１０の出力をゲート信号として、内部クロックＣＬＫ＿ＩＮＴのパルスを切り出すことにより、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤと第２ウィンドウＣＯＭＰ＿ＷＩＮＤの一方を生成し、フリップフロップの出力をゲート信号として、内部クロックＣＬＫ＿ＩＮＴの次のパルスを切り出すことにより、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤと第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤの他方を生成してもよい。この場合、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤの生成に必要とされる追加素子が少なくて済み、回路面積の増大を抑制できる。

ループフィルタ３２０は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間における位相比較回路６００の出力（第１比較信号ＵＰ＿ＤＮ１）にもとづいてリングオシレータ２００の可変遅延回路２１０の遅延量を制御する。ループフィルタ３２０は、第１比較信号ＵＰ＿ＤＮに応じてアップ・ダウンするアップダウンカウンタと、アップダウンカウンタの出力から高周波成分を除去するローパスフィルタを含んでもよい。

また補償器６２０は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間における位相比較回路６００の出力、より具体的には第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間における位相比較回路６００の出力（第２比較信号ＵＰ＿ＤＮ）にもとづいて補償遅延回路６１０の遅延量を制御する。補償器６２０は、第２比較信号ＵＰ＿ＤＮを積算する積算器で構成することができる。

以上がＰＬＬ回路１００の構成である。続いてその動作を説明する。図６は、図５のＰＬＬ回路１００の動作を説明するタイムチャートである。

＜オフセット誤差補償＞
始めに、オフセット誤差補償について説明する。オフセット誤差補償は、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間に行われる。第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間に含まれているから、マルチプレクサ２２０により内部クロックＣＬＫ＿ＩＮＴが選択される。このとき、マルチプレクサ２２０の出力ＣＬＫ＿ＤＣＯは、内部クロックＣＫＬ＿ＩＮＴに対して、遅延量τ_ｘ、遅延する。この遅延量τ_ｘは、主としてマルチプレクサ２２０の伝搬遅延などに起因するが、後述のように位相比較回路６００の位相オフセットも含むものと理解される。

また、遅延クロックＣＬＫ＿ＤＬＹは、内部クロックＣＬＫ＿ＩＮＴに対して、遅延量τ_ｙ遅延している。遅延量τ_ｙは主として補償遅延回路６１０の遅延時間に起因するが、後述のように位相比較回路６００の位相オフセットも含むものと理解される。

つまり位相比較回路６００には、第２ウィンドウＣＯＭＰ＿ＷＩＮＤのアサート期間において、オシレータクロックＣＬＫ＿ＤＣＯと遅延クロックＣＬＫ＿ＤＬＹの位相を比較する。これらのクロックＣＬＫ＿ＤＣＯ，ＣＬＫ＿ＤＬＹはそれぞれ、共通の内部クロックＣＬＫ＿ＩＮＴを、τ_ｘ、τ_ｙ遅延した信号であるから、位相比較回路６００における位相比較は、遅延量τ_ｘとτ_ｙの比較に他ならない。そして位相比較回路６００による比較結果に応じて、補償遅延回路６１０の遅延量τ_ｙが調節される。この動作を繰り返すことにより、遅延量τ_ｙは遅延量τ_ｘと一致する。なお、この遅延量τ_ｘとτ_ｙは、位相比較回路６００の位相オフセットを等価的に含めたものと考えることができ、したがってこのオフセット誤差補償により、信号経路の遅延差と、位相オフセット誤差の両方が補償される。

＜ＰＬＬ動作＞
続いて、ＰＬＬ動作を説明する。ＰＬＬ動作は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間においてなされる。第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間、マルチプレクサ２２０により基準クロックＣＬＫ＿ＲＥＦが選択される。このとき、マルチプレクサ２２０の出力ＣＬＫ＿ＤＣＯは、基準クロックＣＫＬ＿ＲＥＦに対して遅延量τ_ｘ’、遅延する。遅延量τ_ｘ’は主としてマルチプレクサ２２０の伝搬遅延などに起因するが、後述のように位相比較回路６００の位相オフセットも含むものと理解され、マルチプレクサ２２０を対称型で構成することにより、τ_ｘと等しいとみなすことができる。

位相比較回路６００は、第２ウィンドウＣＯＭＰ＿ＷＩＮＤのアサート期間において、オシレータクロックＣＬＫ＿ＤＣＯと遅延クロックＣＬＫ＿ＤＬＹの位相を比較する。オシレータクロックＣＬＫ＿ＤＣＯは、基準クロックＣＬＫ＿ＲＥＦをτ_ｘ遅延した信号であり、遅延クロックＣＬＫ＿ＤＬＹは、内部クロックＣＬＫ＿ＩＮＴをτ_ｙ遅延した信号である。オフセット誤差補償により、τ_ｘ＝τ_ｙが成り立つとき、位相比較回路６００における位相比較は、内部クロックＣＬＫ＿ＩＮＴと基準クロックＣＬＫ＿ＲＥＦの位相比較と等価である。そして位相比較回路６００による比較結果に応じて、可変遅延回路２１０の遅延量が調節される。この動作を繰り返すことにより、内部クロックＣＬＫ＿ＩＮＴと基準クロックＣＬＫ＿ＲＥＦの位相（周波数）は一致し、ロックがかかる。

以上がＰＬＬ回路１００の動作である。

このＰＬＬ回路１００によれば、オフセット誤差補償により、要因１および要因２の影響をキャンセルすることができるため、リファレンススプリアスを抑制することができる。

また、通常のＰＬＬ動作と並行して、オフセット誤差補償が可能であるという利点もある。

また、リファレンススプリアスを抑制するために必要な追加の回路素子が少なく、回路面積の増大が小さいという利点もある。具体的には、実施形態では、比較技術に比べて、補償遅延回路６１０、補償器６２０が追加され、ウィンドウ発生器４００および位相比較回路６００の機能がわずかに修正されている。補償遅延回路６１０が与えるべき遅延量は、最大でもマルチプレクサ２２０の遅延量と同程度といえるから、補償遅延回路６１０の回路面積は小さくて済む。

また補償器６２０は積分器で構成できるため、回路面積は小さくて済む。

またウィンドウ発生器４００に関しては、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤを１サイクル分、シフトさせるためのフリップフロップを追加すれば足りるため、ウィンドウ発生器４００の回路面積の増加も少ない。

このように、本実施の形態によれば、少ない回路面積の増加で、リファレンススプリアスを抑制できる。

さらに消費電力について検討すると、オフセット誤差補償の動作周波数は、基準クロックＣＬＫ＿ＲＥＦの周波数と等しく、基準クロックＣＬＫ＿ＲＥＦはそれほど高くない。したがって、消費電力の増加も抑制されている。

続いて、ＰＬＬ回路１００の具体的な構成について説明する。

図７は、位相比較回路６００の構成例を示す回路図である。位相比較回路６００は、位相検出器６０２、ＯＲゲート６０４、第１ラッチ６０６，第２ラッチ６０８を含む。位相検出器６０２はイネーブル端子ＥＮを有し、イネーブル端子ＥＮにハイが入力されるとイネーブルとなり、位相比較動作を行う。

ＯＲゲート６０４は、２つのウィンドウ信号ＩＮＪ＿ＷＩＮＤ，ＣＯＭＰ＿ＷＩＮＤの論理和を生成し、位相検出器６０２のイネーブル端子に供給する。

第１ラッチ６０６は、位相検出器６０２の出力ＵＰ＿ＤＮと第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤを受け、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのアサート期間における位相検出器６０２の出力ＵＰ＿ＤＮをラッチする。第１ラッチ６０６の出力が、第１比較信号ＵＰ＿ＤＮ１となる。

第２ラッチ６０８は、位相検出器６０２の出力ＵＰ＿ＤＮと第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤを受け、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤのアサート期間における位相検出器６０２の出力ＵＰ＿ＤＮをラッチする。第２ラッチ６０８の出力が、第２比較信号ＵＰ＿ＤＮ２となる。

図８（ａ）、（ｂ）は、第１ラッチ６０６、第２ラッチ６０８の構成例を示す回路図である。図８（ａ）に示すように、第１ラッチ６０６および第２ラッチ６０８は、レベルセンシティブラッチで構成するとよい。第１ラッチ６０６は、入力端子Ｄ、ゲート端子Ｇ、出力端子Ｑ、第１インバータＩＮＶ１～第４インバータＩＮＶ４を含む。第１インバータＩＮＶ１および第４インバータＩＮＶ４は、ハイインピーダンスの制御ノードＥＮ、ＥＮＢを有するトライステートインバータである。トライステートインバータの構成例は図８（ｂ）に示す。第１インバータＩＮＶ１は、入力ノードが入力端子Ｄと接続され、制御ノードＥＮがゲート端子Ｇと接続され、負論理の制御ノードＥＮＢが第２インバータＥＮＶ２の出力ノードと接続される。第２インバータＩＮＶ２は、入力ノードがゲート端子Ｇと接続される。第３インバータＩＮＶ３は、入力ノードが第１インバータＩＮＶ１の出力ノードと接続され、出力ノードが出力端子Ｑと接続される。第４インバータＩＮＶ４は、入力ノードが出力端子Ｑと接続され、制御ノードＥＮが第２インバータＩＮＶ２の出力ノードと接続され、負論理の制御ノードＥＮＢがゲート端子Ｇと接続され、出力ノードが第３インバータＩＮＶ３の入力ノードと接続される。

図９は、位相検出器６０２の構成例を示す回路図である。位相検出器６０２は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、イネーブル端子ＥＮ、出力端子ＯＵＴ、第１ＮＡＮＤゲートＧ１～第４ＮＡＮＤゲートＧ４を含む。第１ＮＡＮＤゲートＧ１、第２ＮＡＮＤゲートＧ２は三入力を有し、前段のＲＳラッチＲＳ１を形成する。第１ＮＡＮＤゲートＧ１は、第１入力ノードが第１入力端子ＩＮ１と接続され、第２入力ノードがイネーブル端子ＥＮと接続される。第２ＮＡＮＤゲートＧ２は、第１入力ノードが第２入力端子ＩＮ２と接続され、第２入力ノードがイネーブル端子ＥＮと接続され、第３入力ノードが第１ＮＡＮＤゲートＧ１の出力ノードと接続され、出力ノードが第１ＮＡＮＤゲートＧ１の第３入力ノードと接続される。

第３ＮＡＮＤゲートＧ３と第４ＮＡＮＤゲートＧ４は、後段のＲＳラッチＲＳ２を形成する。第３ＮＡＮＤゲートＧ３は、第１入力ノードが第１ＮＡＮＤゲートＧ１の出力ノードと接続される。第４ＮＡＮＤゲートＧ４は、第１入力ノードが第２ＮＡＮＤゲートＧ２の出力ノードと接続され、第２入力ノードが第３ＮＡＮＤゲートＧ３の出力ノードと接続され、出力ノードが出力端子ＯＵＴおよび第３ＮＡＮＤゲートＧ３の第２入力ノードと接続される。

初段のＲＳラッチＲＳ１の出力は、後段のＲＳラッチＲＳ２に入力され、比較信号ＵＰ＿ＤＮに変換される。

図１０は、マルチプレクサ２２０の構成例を示す回路図である。マルチプレクサ２２０は、第１入力ノードと出力ノード間の第１経路の伝搬遅延と、第２入力ノードと出力ノード間の第２経路の伝搬遅延が等しいことが望ましく、対称型で構成するとよい。マルチプレクサ２２０は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、制御端子ＳＥＬ、出力端子ＯＵＴ、第５ＮＡＮＤゲート２２２～第８ＮＡＮＤゲート２２８、インバータ２３０を含む。

第５ＮＡＮＤゲート２２２は、第１入力ノードが第１入力端子ＩＮ１と接続され、第２入力ノードが制御端子ＳＥＬと接続される。第６ＮＡＮＤゲート２２４は、第１入力ノードが第２入力端子ＩＮ２と接続され、第２入力ノードに制御端子ＳＥＬの反転信号、すなわちインバータ２３０の出力を受ける。第７ＮＡＮＤゲート２２６は、第１入力ノードＩＮ１が第５ＮＡＮＤゲート２２２の出力ノードと接続され、第２入力ノードが第６ＮＡＮＤゲート２２４の出力ノードと接続され、出力ノードが出力端子ＯＵＴと接続される。第８ＮＡＮＤゲート２２８は、第１入力ノードが第５ＮＡＮＤゲート２２２の出力ノードと接続され、第２入力ノードが第６ＮＡＮＤゲート２２４の出力ノードと接続され、出力ノードが出力端子ＯＵＴと接続される。

このマルチプレクサ２２０によれば、その対称性により、第１経路と第２経路の遅延時間の誤差を小さくできる。

可変遅延回路２１０と補償遅延回路６１０は、同一の回路構成としてもよく、補償遅延回路６１０の方が、遅延量の最小制御幅が小さいことを特徴とする。

図１１（ａ）、（ｂ）は、補償遅延回路６１０の構成例を示す回路図である。補償遅延回路６１０は、直列に接続された第１論理反転ゲート（たとえばインバータ）Ｎ１、第２論理反転ゲートＮ２と、可変容量回路６１２を備える。なお、論理反転ゲートＮ１，Ｎ２は、インバータの他、ＮＡＮＤゲートやＮＯＲゲートであってもよい。可変容量回路６１２は、複数のＮＡＮＤゲート６１４を含む。各ＮＡＮＤゲート６１４の第１入力ノードには制御コードの対応するビットが入力され、第２入力ノードは、第２論理反転ゲートＮ２の入力ノードと接続される。

図１１（ｂ）に示すように、ＮＡＮＤゲート６１４は三入力であってもよい。第３入力ノードＩＮ３にはローが入力される。これにより、最も低電位側のＮＭＯＳトランジスタがオフとなるため、貫通電流が遮断され、消費電力を削減できる。

図１２は、一実施例に係るＰＬＬ回路１００Ａの回路図である。ウィンドウ発生器４００Ａは、カウンタ４１０および選択ロジック４２０Ａを含む。選択ロジック４２０Ａは、論理ゲート４２２、遅延ライン４２４、フリップフロップ４２６を含む。

カウンタ４１０は、内部クロックＣＬＫ＿ＩＮＴをカウントし、Ｎ周期あたり１周期の間、その出力ｉｎｊｗ＿ｅｎをアサートする。論理ゲート４２２は、カウンタ４１０の出力ｉｎｊｗ＿ｅｎと内部クロックＣＬＫ＿ＩＮＴを論理演算し、パルス信号ｉｎｊｗｂを生成する。たとえば論理ゲート４２２は、内部クロックＣＬＫ＿ＩＮＴの反転信号とカウンタ４１０の出力ｉｎｊｗ＿ｅｎの否定論理積ｉｎｊｗｂを生成するＮＡＮＤゲートを含んでもよい。

遅延ライン４２４は、ｉｎｊｗｂ信号を遅延し、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを生成する。この第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢは、アサートがローである負論理信号であり、したがってマルチプレクサ２２０の第１入力（１）と第２入力（０）が入れ替えられている。遅延ライン４２４の遅延量は、内部クロックＣＬＫ＿ＩＮＴの周期の約１／４程度とされる。

フリップフロップ４２６は、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤＢを１クロックサイクル遅延させて、第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤを生成する。

可変遅延回路２１０は、第１遅延回路２１２と第２遅延回路２１４の直列接続として構成することができ、第１遅延回路２１２は相対的に粗い分解能の遅延を与え、第２遅延回路２１４は相対的に高い分解能の遅延を与える。

ループフィルタ３２０は、第２遅延回路２１４の遅延量を制御する。ＰＬＬ回路１００Ａは、ＦＬＬ回路１１０をさらに備えてもよい。ＦＬＬ回路１１０は、基準クロックＣＬＫ＿ＲＥＦの周波数と、オシレータクロックＣＬＫ＿ＤＣＯの周波数が一致するように、第１遅延回路２１２の遅延量を制御する。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。

（変形例１）
本開示に係る技術は、セレクタによりエッジを注入する形式のオシレータ回路、すなわちＩＬ－ＰＬＬ回路やＭＤＬＬ（Multiplying Delay Locked Loop）回路に適用することができる。本技術は、デジタルＰＬＬ／ＤＬＬ、アナログＰＬＬ／ＤＬＬを問わずに適用可能あり、リングオシレータ２００は、ＤＣＯに限定されず、ＶＣＯであってもよい。

（変形例２）
実施形態では、第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間においてアサートされる第２ウィンドウ信号ＣＯＭＰ＿ＷＩＮＤを生成したがその限りでない。オフセット誤差補償を、基準クロックＣＬＫ＿ＲＥＦの１サイクル内に、複数回行ってもよい。この場合、たとえば第１ウィンドウ信号ＩＮＪ＿ＷＩＮＤのネゲート期間において、第２比較信号ＵＰ＿ＤＮ２を生成するようにしてもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ ＰＬＬ回路
２００ リングオシレータ
２１０ 可変遅延回路
２２０ マルチプレクサ
２３０ インバータ
２６０ 駆動ユニット
３００ フィードバック回路
３２０ ループフィルタ
４００ ウィンドウ発生器
４１０ カウンタ
４２０ 選択ロジック
６００ 位相比較回路
６０２ 位相検出器
６０４ ＯＲゲート
６０６ 第１ラッチ
６０８ 第２ラッチ
６１０ 補償遅延回路
６２０ 補償器

Claims (11)

1. 注入同期型のオシレータ回路であって、
   第１ウィンドウ信号を生成するウィンドウ発生器と、
   周波数可変のリングオシレータと、
   第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路が前記リングオシレータの一部を形成するように設けられ、前記第１ウィンドウ信号のアサート期間に前記第１入力ノードを選択し、前記第１ウィンドウ信号のネゲート期間に前記第２入力ノードを選択するマルチプレクサと、
   前記マルチプレクサの前記第２入力ノードに入力される内部クロックを遅延し、遅延クロックを生成する補償遅延回路と、
   前記マルチプレクサから出力されるオシレータクロックと前記遅延クロックの位相を比較する位相比較回路と、
   前記第１ウィンドウ信号のアサート期間における前記位相比較回路の出力にもとづいて前記リングオシレータを制御するループフィルタと、
   前記第１ウィンドウ信号のネゲート期間における前記位相比較回路の出力にもとづいて前記補償遅延回路の遅延量を制御する補償器と、
   を備えることを特徴とするオシレータ回路。
2. 前記ウィンドウ発生器は、前記第１ウィンドウ信号のネゲート期間の一部においてアサートされる第２ウィンドウ信号を生成し、
   前記位相比較回路は、
   前記第１ウィンドウ信号と前記第２ウィンドウ信号の少なくとも一方のアサート期間において、イネーブル状態となる位相検出器と、
   前記位相検出器の出力と前記第１ウィンドウ信号を受ける第１ラッチと、
   前記位相検出器の出力と前記第２ウィンドウ信号を受ける第２ラッチと、
   を含むことを特徴とする請求項１に記載のオシレータ回路。
3. 前記第１ウィンドウ信号と前記第２ウィンドウ信号は、前記オシレータクロックの１サイクル分、シフトした関係にあることを特徴とする請求項２に記載のオシレータ回路。
4. 前記第１ラッチおよび前記第２ラッチはそれぞれ、
   入力端子と、
   ゲート端子と、
   出力端子と、
   入力ノードが前記入力端子と接続され、正論理の制御ノードが前記ゲート端子と接続されるトライステート型の第１インバータと、
   入力ノードが前記ゲート端子と接続され、出力ノードが前記第１インバータの負論理の制御ノードと接続される第２インバータと、
   入力ノードが前記第１インバータの出力ノードと接続され、出力ノードが前記出力端子と接続される第３インバータと、
   入力ノードが前記出力端子と接続され、負論理の制御ノードが前記ゲート端子と接続され、正論理の制御ノードが前記第２インバータの出力ノードと接続され、出力ノードが前記第３インバータの前記入力ノードと接続される第４インバータと、
   を含むことを特徴とする請求項２または３に記載のオシレータ回路。
5. 前記位相検出器は、
   第１入力端子と、
   第２入力端子と、
   イネーブル端子と、
   出力端子と、
   第１入力ノードが前記第１入力端子と接続され、第２入力ノードが前記イネーブル端子と接続される第１ＮＡＮＤゲートと、
   第１入力ノードが前記第２入力端子と接続され、第２入力ノードが前記イネーブル端子と接続され、第３入力ノードが前記第１ＮＡＮＤゲートの出力ノードと接続され、出力ノードが前記第１ＮＡＮＤゲートの第３入力ノードと接続され、第２ＮＡＮＤゲートと、
   第１入力ノードが前記第１ＮＡＮＤゲートの出力ノードと接続される第３ＮＡＮＤゲートと、
   第１入力ノードが前記第２ＮＡＮＤゲートの出力ノードと接続され、第２入力ノードが前記第３ＮＡＮＤゲートの出力ノードと接続され、出力ノードが前記出力端子および前記第３ＮＡＮＤゲートの第２入力ノードと接続される、第４ＮＡＮＤゲートと、
   を含むことを特徴とする請求項２から４のいずれかに記載のオシレータ回路。
6. 前記マルチプレクサは、
   第１入力端子と、
   第２入力端子と、
   制御端子と、
   出力端子と、
   第１入力ノードが前記第１入力端子と接続され、第２入力ノードが前記制御端子と接続される第５ＮＡＮＤゲートと、
   第１入力ノードが前記第２入力端子と接続され、第２入力ノードに前記制御端子の反転信号を受ける第６ＮＡＮＤゲートと、
   第１入力ノードが前記第５ＮＡＮＤゲートの出力ノードと接続され、第２入力ノードが前記第６ＮＡＮＤゲートの出力ノードと接続され、出力ノードが前記出力端子と接続される第７ＮＡＮＤゲートと、
   第１入力ノードが前記第５ＮＡＮＤゲートの出力ノードと接続され、第２入力ノードが前記第６ＮＡＮＤゲートの出力ノードと接続され、出力ノードが前記出力端子と接続される第８ＮＡＮＤゲートと、
   を含むことを特徴とする請求項１から５のいずれかに記載のオシレータ回路。
7. 前記リングオシレータは可変遅延回路を含み、前記可変遅延回路と前記補償遅延回路は同一の回路構成を有し、前記補償遅延回路の方が、遅延量の最小制御幅が小さいことを特徴とする請求項１から６のいずれかに記載のオシレータ回路。
8. 前記補償遅延回路は、
   直列に接続される第１論理反転ゲートおよび第２論理反転ゲートと、
   前記第２論理反転ゲートの入力ノードと接続される可変容量回路と、
   を含み、
   前記可変容量回路は、複数のＮＡＮＤゲートを含み、
   各ＮＡＮＤゲートの第１入力ノードには制御ビットが入力され、第２入力ノードが前記第２論理反転ゲートの入力ノードと接続されることを特徴とする請求項７に記載のオシレータ回路。
9. 前記複数のＮＡＮＤゲートの第３入力ノードにはローが入力されることを特徴とする請求項８に記載のオシレータ回路。
10. 注入同期型のオシレータ回路であって、
    第１ウィンドウ信号および第２ウィンドウ信号を生成するウィンドウ発生器と、
    リングオシレータを構成する可変遅延回路と、
    第１入力ノードに基準クロックを受け、第２入力ノードと出力ノードの間の経路が前記リングオシレータに挿入され、前記第１ウィンドウ信号のアサート期間、前記第１入力ノードを選択し、ネゲート期間、前記第２入力ノードを選択するマルチプレクサと、
    前記マルチプレクサの第２入力ノードの内部クロックを遅延し、遅延クロックを生成する補償遅延回路と、
    前記マルチプレクサの出力であるオシレータクロックと前記遅延クロックの位相を比較し、前記第１ウィンドウ信号のアサート期間の比較結果にもとづく第１比較信号と、前記第２ウィンドウ信号のアサート期間の比較結果にもとづく第２比較信号を生成する位相比較回路と、
    前記第１比較信号にもとづいて前記補償遅延回路を制御するループフィルタと、
    前記第２比較信号にもとづいて前記補償遅延回路を制御する補償器と、
    を備えることを特徴とするオシレータ回路。
11. 前記第１ウィンドウ信号と前記第２ウィンドウ信号は、前記内部クロックの１サイクル分、シフトした関係にあることを特徴とする請求項２に記載のオシレータ回路。

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