KR20210057416A - 무선 통신 장치 및 방법 - Google Patents

무선 통신 장치 및 방법 Download PDF

Info

Publication number
KR20210057416A
KR20210057416A KR1020190144156A KR20190144156A KR20210057416A KR 20210057416 A KR20210057416 A KR 20210057416A KR 1020190144156 A KR1020190144156 A KR 1020190144156A KR 20190144156 A KR20190144156 A KR 20190144156A KR 20210057416 A KR20210057416 A KR 20210057416A
Authority
KR
South Korea
Prior art keywords
signal
delay
input signal
wireless communication
communication device
Prior art date
Application number
KR1020190144156A
Other languages
English (en)
Inventor
김성중
강준성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190144156A priority Critical patent/KR20210057416A/ko
Priority to US16/850,202 priority patent/US11316655B2/en
Priority to EP20195393.2A priority patent/EP3823169A1/en
Priority to CN202011094978.0A priority patent/CN112867131B/zh
Publication of KR20210057416A publication Critical patent/KR20210057416A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W56/00—Synchronisation arrangements
    • H04W56/004—Synchronisation arrangements compensating for timing error of reception due to propagation delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/20—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by the transmission technique; characterised by the transmission medium
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/40—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by components specially adapted for near-field transmission
    • H04B5/48—Transceivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

일 실시예에 따른 무선 통신 장치는 외부로부터 수신되는 입력 신호 및 해당 입력 신호를 지연시킨 지연 신호를 이용하여 클럭 주파수를 가지는 클럭 신호를 복원할 수 있다.

Description

무선 통신 장치 및 방법{WIRELESS COMMUNICATION DEVICE AND METHOD}
이하, 클럭 주파수 신호를 복원하는 기술이 제공된다.
배터리의 크기 및 교환이 제한되는 저전력 무선통신 분야(예를 들면, 무선 센서 노드(Sensor Node), 텔레메트리(Telemetry) 등)에서는 초 저전력 무선 송수신기가 필수적일 수 있다. 이러한 저전력 무선통신 분야에서, 주파수합성기(frequency synthesizer)(예를 들면, 위상 고정 루프(PLL, Phase Locked Loop) 또는 전압제어발진기(VCO, Voltage-Controlled Oscillator))가 무선 송수신 칩(wireless transmission chip)의 전체 전력 중 대부분을 소모할 수 있다.
저전력 무선통신 분야에서 전체 전력의 소모를 감소시키기 위해서, 전력을 많이 소모하는 블록을 저전력화할 필요가 있다.
일 실시예에 따르면 무선 통신 장치는, 캐리어 주파수를 가지는 입력 신호를 수신하는 입력 수신부(input receiver); 상기 수신된 입력 신호를 지연시킴으로써 지연된 신호(delayed signal)를 생성하는 지연 회로(delay circuit); 및 상기 지연된 신호 및 상기 입력 신호로부터 클럭 주파수를 가지는 클럭 신호를 생성하는 클럭 생성부(clock generator)를 포함할 수 있다.
상기 지연 회로는, 상기 입력 신호의 캐리어 오프 구간과 다른 시점에서 캐리어 오프 구간을 가지는 상기 지연된 신호를 생성할 수 있다.
상기 지연 회로는, 상기 입력 신호의 모든 캐리어 오프 구간과 다른 시점에서 개별 캐리어 오프 구간을 가지는 상기 지연 신호를 생성할 수 있다.
상기 지연 회로는, 상기 입력 신호의 캐리어 온 구간에 대응하는 시점에서 캐리어 오프 구간을 가지는 상기 지연된 신호를 생성할 수 있다.
상기 지연 회로는, 상기 입력 신호에 적용된 코딩 체계(coding scheme)에 대응하여 미리 설정된(set) 시간 길이만큼 상기 입력 신호를 지연시킴으로써 상기 지연된 신호를 생성할 수 있다.
상기 지연 회로는, 상기 입력 신호의 심볼 주기에 대한 4개의 쿼터 주기들 중 첫번째 쿼터 주기로부터 세번째 쿼터 주기 사이의 시간 길이만큼 상기 입력 신호를 지연시킴으로써 상기 지연된 신호를 생성할 수 있다.
상기 지연 회로는, 상기 입력 신호를 심볼 주기(symbol period)의 반주기만큼 지연시킴으로써 상기 지연된 신호를 생성할 수 있다.
무선 통신 장치는 상기 지연 회로에 의해 지연되는 시간 길이를 목표 지연 시간으로 조정하는 지연 고정 루프를 더 포함할 수 있다.
상기 지연 고정 루프는, 상기 지연 회로에 의한 현재 지연 및 목표 지연 간의 차이가 임계 차이 이상인 경우에 응답하여, 상기 지연 회로의 지연 시간 길이를 지시하는 제어 신호를 변경할 수 있다.
상기 지연 고정 루프는, 상기 지연 회로에 의한 현재 지연 및 목표 지연 간의 차이가 임계 차이 미만인 경우에 응답하여, 상기 지연 회로의 지연 시간 길이를 유지하고 상기 지연 고정 루프를 비활성화할 수 있다.
상기 지연 고정 루프는, 상기 입력 신호가 수신된 후 상기 입력 신호의 폴링 시간(polling time) 동안 상기 지연 회로의 지연 시간을 조정할 수 있다.
상기 지연 고정 루프는, 근접장 통신 태그(near field communication tag)에서 송신 동작 및 수신 동작 사이의 가드 시간(guard time) 동안 상기 지연 회로의 지연 시간을 조정할 수 있다.
상기 지연 고정 루프는, 외부로부터 최초로 신호를 수신한 시점 및 송신 동작 및 수신 동작 사이의 가드 시간(guard time) 중 적어도 한 시점에서 생성되는 인터럽트 신호에 응답하여, 상기 지연 회로의 지연 시간 조정을 개시할 수 있다.
상기 클럭 생성부는, 상기 입력 신호 및 상기 지연된 신호의 논리합 결과를 이용하여 상기 클럭 신호를 생성할 수 있다.
상기 클럭 생성부는, 상기 논리합 결과 신호를 분주함으로써 상기 클럭 신호를 생성하는 분주기를 포함할 수 있다.
무선 통신 장치는 상기 생성된 클럭 신호를 이용하여 동작하는 디지털 베이스밴드부를 포함할 수 있다.
상기 입력 수신부는, 외부로부터 아날로그 입력 신호를 수신하고, 상기 아날로그 입력 신호를 디지털 입력 신호로 변환하는 아날로그 디지털 변환기를 포함할 수 있다.
일 실시예에 따른 클럭 주파수 복원 방법은, 캐리어 주파수를 가지는 입력 신호를 수신하는 단계; 상기 수신된 입력 신호를 지연시킴으로써 지연된 신호(delayed signal)를 생성하는 단계; 및 상기 지연된 신호 및 상기 입력 신호로부터 클럭 주파수를 가지는 클럭 신호를 생성하는 단계를 포함할 수 있다.
도 1은 예시적인 클럭 주파수 복원을 설명하는 도면이다.
도 2는 일 실시예에 따른 무선 통신 장치의 구성을 도시한 블록도이다.
도 3은 일 실시예에 따른 무선 통신 장치의 세부적인 구성을 도시한 도면이다.
도 4는 일 실시예에 따른 무선 통신 장치의 예시적인 회로를 도시한 도면이다.
도 5는 도 4에 도시된 무선 통신 장치의 타이밍도를 도시한다.
도 6은 일 실시예에 따른 무선 통신 장치가 수신하는 신호에 적용되는 코딩의 예시를 도시한 도면이다.
도 7a 및 도 7b는 일 실시예에 따른 지연 고정 루프의 예시적인 구성을 도시한 도면이다.
도 8은 일 실시예에 따른 무선 통신 장치에서 클럭 생성부의 예시적인 구성을 도시한 도면이다.
도 9는 일 실시예에 따른 딜레이 고정 루프의 동작 타이밍을 설명하는 도면이다.
도 10 및 도 11은 일 실시예에 따른 예시적인 클럭 복원 결과를 설명하는 도면이다.
도 12는 일 실시예에 따른 클럭 주파수 복원 방법을 설명하는 흐름도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명하는 실시예들에는 다양한 변경이 가해질 수 있다. 아래 설명하는 실시예들은 실시 형태에 대해 한정하려는 것이 아니며, 이들에 대한 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 예시적인 클럭 주파수 복원을 설명하는 도면이다.
무선 통신 장치(100)는 클럭 복원부(110)(clock recovery unit), 클럭 네트워크(120), 디지털 베이스밴드부(150)(DBB unit, Digital baseband unit), 아날로그 송수신기(160)(analog transceiver), 매칭부(170), 및 안테나(180)를 포함할 수 있다. 무선 통신 장치(100)는 근접장 통신(NFC, near field communication)에 의한 태그(tag) 통신을 수행할 수 있다.
클럭 복원부(110)는 외부로부터 수신된 안테나(180) 입력으로부터 클럭 주파수를 가지는 클럭 신호를 복원할 수 있다. 예를 들어, 클럭 복원부(110)는 위상 고정 루프(PLL, phase locked loop)(111), 발진기(112)를 포함할 수 있다. 위상 고정 루프(111)는 외부 신호의 캐리어 주파수를 추적하여, 추적된 주파수 및 위상을 락킹할 수 있다. 발진기(112)는 상술한 위상 고정 루프(111)에 의해 락킹된 주파수로 발진할 수 있다. 클럭 네트워크(120)는 복원된 클럭을 분주할 수 있다.
아날로그 송수신기(160)는 디지털 베이스밴드부(150)로부터 수신된 디지털 신호를 통신 대역의 주파수(예를 들어, 근접장 주파수(near field frequency))로 변조하거나, 통신 대역의 주파수에서 수신된 외부 신호를 기저대역(BB, baseband)으로 복조할 수 있다.
디지털 베이스밴드부(150)는 통신을 위한 디지털 신호를 아날로그 송수신기(160)로 전달하거나, 아날로그 송수신기(160)로부터 디지털 신호를 수신할 수 있다. 디지털 베이스밴드부(150)는 예를 들어, 복조(Demodulation) 및 변조(Modulation)를 디지털(Digital)로 처리할 수 있다.
매칭부(170)는 안테나(180) 및 나머지 모듈 간의 임피던스를 매칭할 수 있다.
안테나(180)는 외부로부터 입력 신호를 수신할 수 있다. 또한, 안테나(180)는 아날로그 송수신기(160)에 의해 변조된 데이터 신호를 외부로 송신할 수도 있다. 입력 신호는 외부로부터 수신되는 신호로서, 아래 도 5에서 설명한다.
도 1에 도시된 무선 통신 장치(100)에서는 위상 고정 루프(111)가 항상 활성화되어야 하므로, 아날로그 송수신기(160) 자체의 전력 소모 외에 캐리어 주파수를 유지하기 위해 추가적인 전력 소모가 발생할 수 있다.
또한, 위상 고정 루프(111)가 온오프(ON/OFF)되는 횟수가 많은 경우, 온오프 사이클(On/Off cycle)에 의한 노이즈 및 위상 고정 루프(111)를 비활성화할 시 발진기(112)의 발진 주파수에 드리프트가 발생할 수도 있다.
아래에서는 위상 고정 루프(111)와 발진기(112) 없이 클럭 주파수를 복원하는 무선 통신 장치 및 방법을 설명한다.
도 2는 일 실시예에 따른 무선 통신 장치의 구성을 도시한 블록도이다.
일 실시예에 따른 무선 통신 장치(200)의 클럭 복원부는 입력 수신부(210), 지연 회로(220), 및 클럭 생성부(230)를 포함할 수 있다.
입력 수신부(210)(input receiver)는 캐리어 주파수를 가지는 입력 신호를 수신할 수 있다. 예를 들어, 입력 수신부(210)는 안테나를 통해 외부로부터 입력 신호를 수신할 수 있다. 입력 신호는 예를 들어, 근접 자기장 태그 통신을 위한 무선 신호로서, 무선 통신 장치(200)의 안테나가 외부 장치(예를 들어, 근접장 통신 판독기(NFC reader))에 인접하는 경우 외부 장치로부터 안테나를 통해 수신될 수 있다. 입력 신호는 하나 이상의 캐리어 온 구간 및 하나 이상의 캐리어 오프 구간을 가질 수 있다. 캐리어 온 구간은 캐리어 주파수로 발진하는 신호가 나타나는 구간을 나타낼 수 있고, 캐리어 오프 구간은 캐리어 주파수로 발진하는 신호가 나타나지 않는 구간을 나타낼 수 있다.
지연 회로(220)(delay circuit)는 수신된 입력 신호를 지연시킴으로써 지연된 신호(delayed signal)를 생성할 수 있다. 예를 들어, 지연 회로(220)는 입력 신호를 목표 지연 시간만큼 지연시킴으로써 지연된 신호를 생성할 수 있다. 도 3에서 후술하겠으나, 지연 회로(220)는 지연 고정 루프에 의해 결정되는 시간 길이만큼 입력 신호를 지연시킬 수 있다.
클럭 생성부(230)(clock generator)는 지연된 신호 및 입력 신호로부터 클럭 주파수를 가지는 클럭 신호를 생성할 수 있다. 클럭 생성부(230)는 지연된 신호 및 입력 신호를 통합함으로써 연속된 구간(예를 들어, 신호가 수신되는 동안 모든 구간)에서 클럭 주파수를 가지는 클럭 신호를 생성할 수 있다. 예를 들어, 클럭 생성부(230)는 디지털 논리 회로(digital logic circuit)로 구현될 수 있고, 지연된 신호 및 입력 신호의 논리 합에 대응하는 신호를 클럭 신호로서 생성할 수 있다.
일 실시예에 따른 무선 통신 장치(200)는 별도의 발진기가 없더라도, 변조된 신호(예를 들어, 캐리어 오프 구간을 포함하는 신호)로부터 상술한 지연 회로(220)를 통해 비변조된 캐리어 신호(예를 들어, 캐리어 온 구간만으로 구성되는 신호)를 복원할 수 있다.
도 3은 일 실시예에 따른 무선 통신 장치의 세부적인 구성을 도시한 도면이다.
일 실시예에 따르면 무선 통신 장치(300)의 클럭 복원부는 도 2에 도시된 구성에 더하여, 지연 고정 루프(340)를 더 포함할 수 있다.
우선, 입력 수신부(310)는 외부로부터 신호를 수신할 수 있다. 외부로부터 수신된 아날로그 형태의 신호를 안테나 입력(antenna input)이라고 나타낼 수 있다. 안테나 입력은 캐리어 주파수를 가지는 신호일 수 있다. 안테나 입력은 안테나 및 입력 수신부(310)가 연결되는 노드에서 나타나는 신호일 수 있다. 입력 수신부(310)는 아날로그 디지털 변환기를 포함할 수 있다. 아날로그 디지털 변환기는 외부로부터 아날로그 입력 신호(예를 들어, 안테나 입력)을 수신하고, 아날로그 입력 신호를 디지털 입력 신호(예를 들어, 입력 신호)로 변환할 수 있다. 아래에서 입력 신호는 주로 아날로그 안테나 입력으로부터 디지털로 변환된 신호를 나타낼 수 있으나, 이로 한정하는 것은 아니고, 입력 신호는 외부로부터 수신된, 캐리어 주파수를 가지는 신호를 나타낼 수 있다. 참고로, 입력 신호는, 100%의 모듈레이션 깊이(modulation depth)를 가지는 ASK (Amplitude Shift Keying) 신호일 수 있다. 모듈레이션 깊이는 입력 엔벨롭에서 논리상태 H(예를 들어, 캐리어 온 구간)의 전압 대비 논리상태 L(예를 들어, 캐리어 오프 구간)의 전압 간의 비율을 나타낼 수 있다. 모듈레이션 깊이가 100%인 경우는, 논리상태 L의 전압이 0인 경우를 나타낼 수 있다.
지연 회로(320)는 도 2에서 앞서 설명한 바와 같이 입력 신호를 지연시킴으로써 지연된 신호를 생성할 수 있다. 예를 들어, 지연 회로(320)는 입력 신호의 캐리어 오프 구간과 다른 시점에서 캐리어 오프 구간을 가지는 지연된 신호를 생성할 수 있다. 지연 회로(320)에 의해 지연되는 시간 길이는 하기 설명하는 지연 고정 루프(340)에 의해 조정될 수 있다.
지연 고정 루프(340)는 지연 회로(320)에 의해 지연되는 시간 길이를 목표 지연 시간으로 조정할 수 있다. 일 실시예에 따르면 지연 고정 루프(340)는 지연 회로(320)로 지연 시간 길이를 지시하는 지연 제어 신호를 제공할 수 있다. 지연 회로(320)는 제공된 지연 제어 신호에 대응하는 시간 길이만큼 입력 신호를 지연시킬 수 있다. 예를 들어, 지연 고정 루프(340)는 입력 신호 및 지연된 신호 간의 시간 차이를 검출하고, 검출된 시간 차이에 기초하여 지연 제어 신호를 결정할 수 있다. 지연 고정 루프(340)는 결정된 지연 제어 신호를 지연 회로(320)로 제공할 수 있다. 또한, 지연 고정 루프(340)는 입력 신호 및 지연된 시간 간의 시간 차이가 목표 지연 시간에 도달한 후, 지연 회로(320)로 제공되는 지연 제어 신호를 유지하는 소자(element)만 활성화하고, 지연 고정 루프의 나머지 소자를 비활성화할 수 있다. 따라서, 지연 고정 루프(340)는 지연 시간을 유지하는데 소모되는 전력을 최소화할 수 있다.
클럭 생성부(330)는 입력 신호 및 지연된 신호의 논리합 결과를 이용하여 클럭 신호(SYS_CLK)를 생성할 수 있다. 지연된 신호는 입력 신호의 캐리어 오프 구간과 다른 시점에서 캐리어 오프 구간을 가지므로, 입력 신호 및 지연된 신호 간의 논리합 결과는 연속된 캐리어 온 구간을 가질 수 있다. 따라서 논리합 결과 신호는 연속된 구간(예를 들어, 신호를 수신하는 동안 모든 구간)에서 캐리어 주파수를 가지는 신호일 수 있다.
일 실시예에 따른 무선 통신 장치(300)는 발진기 없이 저전력으로 근접장 태그 통신 동작을 수행할 수 있다.
도 4는 일 실시예에 따른 무선 통신 장치의 예시적인 회로를 도시한 도면이다. 도 5는 도 4에 도시된 무선 통신 장치의 타이밍도를 도시한다.
일 실시예에 따르면 무선 통신 장치는 입력 수신부(410)를 통해 안테나 입력(INPUT_A)을 디지털 형태의 입력 신호(INPUT_D)로 변환할 수 있다. 입력 수신부(410)는 입력 신호(INPUT_D)를 지연 회로(420) 및 클럭 생성부(430)로 전달할 수 있다.
지연 회로(420)는 지연 고정 루프로부터 제공되는 지연 제어 신호(DLL_CONTORL)에 따른 지연 시간 길이만큼 입력 신호(INPUT_D)를 지연시킬 수 있다. 지연 회로(420)는, 입력 신호(INPUT_D)의 모든 캐리어 오프 구간과 다른 시점에서 개별 캐리어 오프 구간을 가지는 지연 신호를 생성할 수 있다. 다시 말해, 지연 회로(420)는 입력 신호(INPUT_D)의 캐리어 온 구간에 대응하는 시점에서 캐리어 오프 구간을 가지는 지연된 신호(D_SIG)를 생성할 수 있다. 따라서 입력 신호(INPUT_D)의 캐리어 오프 구간은 지연된 신호(D_SIG)의 캐리어 오프 구간과 중첩되지 않을 수 있다. 입력 신호(INPUT_D)의 캐리어 온 구간은 지연된 신호(D_SIG)의 캐리어 오프 구간을 포함하고, 지연된 신호(D_SIG)의 캐리어 온 구간은 입력 신호(INPUT_D)의 캐리어 오프 구간을 포함할 수 있다. 지연 회로(420)는, 입력 신호(INPUT_D)에 적용된 코딩 체계(coding scheme)에 대응하여 미리 설정된(set) 시간 길이만큼 입력 신호(INPUT_D)를 지연시킴으로써 지연된 신호(D_SIG)를 생성할 수 있다. 입력 신호(INPUT_D)에 적용된 코딩 체계에 따라, 지연된 시간 및 입력 신호(INPUT_D) 간에 서로 캐리어 오프 구간들이 전혀 중첩되지 않는 지연 시간 길이가 존재할 수 있기 때문이다.
상술한 바와 같이, 임의의 코딩 체계(예를 들어, 밀러 코딩 체계)가 적용된 심볼 신호는 각 심볼 주기(symbol period)(Ts) 동안 일부 구간 동안만 L의 논리 상태에 대응하는 구간을 가지고, 심볼 신호에 대응하는 안테나 입력(INPUT_A)은 해당 구간 동안만 캐리어 오프 구간을 가질 수 있다. 안테나 입력은 입력 심볼 신호(INPUT_S)에 따라 캐리어 주파수를 가지는 신호를 나타낼 수 있다. 예를 들어, 지연 회로(420)는, 도 4에 도시된 바와 같이 입력 신호(INPUT_D)를 심볼 주기(Ts)의 반주기(Ts/2)만큼 지연시킴으로써 지연된 신호(D_SIG)를 생성할 수 있다. 도 5에 도시된 바와 같이 반주기(Ts/2)만큼 지연된 신호(D_SIG)의 캐리어 오프 구간 및 입력 신호(INPUT_D)의 캐리어 오프 구간은 서로 다른 시점에서 나타날 수 있다.
클럭 생성부(430)는 입력 신호(INPUT_D) 및 지연된 신호(D_SIG)의 논리합 결과 신호(OUTPUT)를 생성할 수 있다. 예를 들어, 클럭 생성부(430)는 입력 신호(INPUT_D) 및 지연된 신호(D_SIG)의 논리합 결과를 생성하는 논리합 게이트(431)(OR gate)를 포함할 수 있다. 도 5에 도시된 바와 같이 입력 신호(INPUT_D)의 캐리어 오프 구간이 나타나는 제1 구간(510)에서는 지연된 신호(D_SIG)가 캐리어 온 구간을 가지고, 지연된 신호(D_SIG)의 캐리어 오프 구간이 나타나는 제2 구간(520)에서는 입력 신호(INPUT_D)가 캐리어 온 구간을 가지므로, 논리합 결과 신호(OUTPUT)는 제1 구간(510) 및 제2 구간(520)에서 비변조된 캐리어 주파수를 가지는 신호를 나타낼 수 있다.
아래 도 6에서는 예시적인 코딩 체계를 설명한다.
도 6은 일 실시예에 따른 무선 통신 장치가 수신하는 신호에 적용되는 코딩의 예시를 도시한 도면이다.
예를 들어, 도 6은 예시적으로 수정된 밀러 코딩 체계(modified miler coding system)(600)를 나타낼 수 있다. 밀러 코딩 체계(600)가 적용된 안테나 입력 및 입력 신호는 데이터 프레임(data frame) 이전에는 비변조된 신호를 포함할 수 있고, SOF(start of frame) 이후의 데이터 프레임 구간에서는 변조된 신호를 포함할 수 있다. 데이터 프레임을 포함하는 신호를 데이터 신호라고 나타낼 수도 있다. 입력 엔벨롭은 SOF 이전에는 비변조된 신호에 대한 엔벨롭이므로 H의 논리상태만 포함할 수 있다. SOF 이후에는, 변조된 신호에 대한 엔벨롭이므로 H 또는 L의 논리상태를 포함할 수 있다. 안테나 입력에서 H의 논리 상태에 대응하는 구간을 캐리어 온 구간, L의 논리 상태에 대응하는 구간을 캐리어 오프 구간이라고 나타낼 수 있다.
밀러 코딩 체계(600)에서 심볼 주기를 4개의 쿼터 구간들(quarter interval)로 구분할 경우, 도 6에 도시된 바와 같이 1번째 쿼터 구간 및 3번째 쿼터 구간에서만 캐리어 오프 구간이 나타나고, 2번째 쿼터 구간 및 4번째 쿼터 구간에서는 항상 캐리어 온 구간이 나타날 수 있다. 다시 말해, 앞서 도 4 및 도 5에서는 목표 지연 시간으로서 심볼 주기(Ts)의 반주기(Th)를 예로 들어 설명하였으나, 목표 지연 시간이 첫번째 쿼터 주기(TQ1)로부터 세번째 쿼터 주기(TQ3) 사이의 시간 길이여도, 지연 회로에 의해 생성되는 지연된 신호 및 입력 신호는 서로 중첩되는 캐리어 오프 구간을 가지지 않을 수 있다. 따라서 지연 회로는, 입력 신호의 심볼 주기에 대한 4개의 쿼터 주기들 중 첫번째 쿼터 주기(TQ1)로부터 세번째 쿼터 주기(TQ3) 사이의 시간 길이만큼 입력 신호를 지연시킴으로써 지연된 신호를 생성할 수 있다.
다만, 입력 신호에 밀러 코딩 체계(600)만 적용되는 것으로 한정하는 것은 아니고, 다른 코딩 체계도 적용될 수 있다. 지연 고정 루프는 각 코딩 체계에 지정된 목표 지연 시간으로 지연 회로의 지연 시간 길이를 조정할 수 있다.
도 7a 및 도 7b는 일 실시예에 따른 지연 고정 루프의 예시적인 구성을 도시한 도면이다.
도 7a에 도시된 예시에서 지연 고정 루프(740a)는 지연 시간 비교부(741a), 지연 시간 조절부(742a), 및 지연 시간 유지부(743a)를 포함할 수 있다. 입력 수신부(710)는 입력 신호(INPUT_D)를 지연부(720a) 및 지연 고정 루프(740a)로 전달할 수 있다. 지연부(720a)는 현재 주어진 지연 제어 신호에 따라 지연된 신호(D_SIG)를 생성하여 지연 시간 비교부(741a)로 전달할 수 있다.
지연 고정 루프(740a)는 입력 신호(INPUT_D) 및 지연된 신호(D_SIG) 간의 현재 지연 시간을 목표 지연 시간으로 조정할 수 있다. 예를 들어, 지연 고정 루프(740a)는 현재 지연 시간 및 목표 지연 시간 간의 차이가 임계 차이 미만이 될 때까지 반복적으로 지연 제어 신호를 변경함으로써, 지연 회로의 지연 시간 길이를 목표 지연 시간으로 조정할 수 있다. 참고로, 지연 고정 루프(740a)는 무선 통신 장치의 디지털 베이스밴드부로부터 인터럽트 신호(DBB_INT)를 수신하는 경우에 응답하여 지연 보정 동작을 개시할 수 있다. 예를 들어, 지연 고정 루프(740a)는 인터럽트 신호(DBB_INT)의 수신에 응답하여, 지연 시간 비교부(741a), 지연 시간 조절부(742a), 및 지연 시간 유지부(743a)를 활성화할 수 있다. 지연 고정 루프(740a)의 반복적인 제어 신호 변경 동작을 아래에서 설명한다.
지연 시간 비교부(741a)는 입력 신호(INPUT_D) 및 지연된 신호(D_SIG)를 비교할 수 있다. 지연 시간 비교부(741a)는 입력 신호(INPUT_D) 및 지연된 신호(D_SIG) 간의 현재 지연 시간을 산출하고, 산출된 현재 지연 시간 및 목표 지연 시간을 비교한 결과를 출력할 수 있다. 예를 들어, 지연 시간 비교부(741a)는, 지연 고정 루프(740a)의 활성화 후, 입력 수신부(710)로부터 전달되는 입력 신호(INPUT_D)와 지연부(720a)를 통과한 지연된 신호(D_SIG)의 위상(phase)을 비교할 수 있다. 현재 지연 시간 및 목표 지연 시간 간의 시간 차이는, 입력 신호(INPUT_D)의 위상 및 지연된 신호(D_SIG)의 위상 간의 위상 차이에 대응할 수 있다. 지연 시간 비교부(741a)는 현재 지연 시간 및 목표 지연 시간 중 더 큰 신호를 지시하는 결과를 출력할 수 있다.
지연 시간 조절부(742a)는 지연 시간 비교부(741a)로부터 현재 지연 시간 및 목표 지연 시간을 비교한 결과를 수신하여, 비교한 결과에 기초하여 제어 신호를 변경할 수 있다. 예를 들어, 지연 시간 조절부(742a)는 상술한 위상 비교 결과를 기반으로 지연부(720a)의 지연 시간을 조절할 수 있다.
일 실시예에 따르면 지연 시간 조절부(742a)는 지연부(720a)에 의한 현재 지연 및 목표 지연 간의 차이가 임계 차이 이상인 경우에 응답하여, 제어 신호를 변경할 수 있다. 예를 들어, 지연 시간 조절부(742a)는 입력 신호(INPUT_D)로부터 지연된 신호(D_SIG)까지의 현재 지연 시간 및 목표 지연 시간 간의 차이가 임계 차이 이상인 경우에 응답하여, 지연 회로의 지연 시간 길이를 지시하는 제어 신호를 변경할 수 있다. 지연 시간 조절부(742a)는 현재 지연 시간이 목표 지연 시간보다 큰 경우에 응답하여, 이전보다 감소된 지연 시간을 지시하는 디지털 코드로 제어 신호를 변경할 수 있다. 지연 시간 조절부(742a)는 현재 지연 시간이 목표 지연 시간보다 작은 경우에 응답하여, 이전보다 증가된 지연 시간을 지시하는 디지털 코드로 제어 신호를 변경할 수 있다. 지연 시간 조절부(742a)는 현재 지연 시간 및 목표 지연 시간 간의 차이가 임계 차이 미만이 될 때까지 상술한 제어 신호 변경을 반복적으로 수행할 수 있다. 설명의 편의를 위하여 시간 차이로 설명하였으나, 위상 차이에 대해서도 동일한 설명이 적용될 수 있다.
또한, 지연 고정 루프(740a)에 의한 지연 보정은 코어스 조절(coarse tuning)과 미세 조정(fine tuning)을 포함할 수 있다. 예를 들어, 도 7a에 도시된 바와 같이, 지연 회로(720a)는 복수의 지연 회로들(721, 722)을 포함할 수 있다. 예를 들어, 복수의 지연 회로들(721, 722)은 입력 수신부(710)로부터 지연부(720a)의 출력까지 직렬로 연결되어 직렬 경로를 형성할 수 있다. 복수의 지연 회로들(721, 722)의 각각은 개별적으로 설정된 단위 지연(unit delay)씩 신호를 지연 가능하도록 구성될 수 있다. 복수의 지연 회로들(721, 722)의 각각에 설정된 단위 지연은 서로 다를 수 있으나, 이로 한정하는 것은 아니고, 일부 지연 회로들에 설정된 단위 지연들이 동일할 수도 있다.
복수의 지연 회로들(721, 722)은 지연 고정 루프(740a)로부터 제공되는 지연 제어 신호에 따라 신호를 지연시키거나 지연 없이 통과시킬 수 있다. 예를 들어, 지연 제어 신호는 복수의 지연 회로들(721, 722)의 각각에 대한 활성화 및/또는 비활성화를 지시하는 디지털 코드를 포함할 수 있다. 디지털 코드는 복수의 지연 회로들(721, 722)의 개수에 대응하는 비트 개수로 구성되는 비트 시퀀스(bit sequence)를 포함할 수 있다. 디지털 코드에서 개별 비트 위치의 비트 값은, 해당 비트 위치에 대응하는 지연 회로의 활성화 또는 비활성화를 지시할 수 있다. 지연 제어 신호에 의해 활성화된 지연 회로는 해당 지연 회로에 설정된 단위 지연만큼 신호를 지연시킬 수 있다. 지연 제어 신호에 의해 비활성화된 지연 회로는 지연 고정 루프(720a)의 지연 경로로부터 배제되거나, 신호를 지연 없이 통과시킬 수 있다.
제어 신호는 코어스 비트 범위(coarse bit range) 및 미세 비트 범위(fine bit range)로 구분될 수 있다. 코어스 비트 범위(CT<M>)는 지연 시간의 코어스 조절을 위한 비트들의 집합이고, 미세 비트 범위(FT<N>)는 지연 시간의 미세 조절을 위한 비트들의 집합을 나타낼 수 있다. 예를 들어, 복수의 지연 회로들(721, 722) 중 코어스 비트 범위에 대응하는 제1 지연 회로(721)에 설정된 단위 지연은 미세 비트 범위에 대응하는 제2 지연 회로(722)에 설정된 단위 지연에 비해 클 수 있다. 지연 고정 루프(720a)는 제1 지연 회로(721)의 활성화 여부를 먼저 결정함으로써 코어스 조절을 수행하고, 제2 지연 회로(722)의 활성화 여부를 결정함으로써 미세 조절을 수행할 수 있다. 도 7a에 도시된 예시에서, 제1 지연 회로(721)는 M개, 제2 지연 회로(722)는 N개일 수 있다. 여기서, M, N은 1이상의 정수일 수 있다. 코어스 비트 범위(CT<M>)는 M개의 비트들을 포함하고, 미세 비트 범위(FT<N>)는 N개의 비트들을 포함할 수 있다. 제어 신호는 M+N개의 비트들을 포함할 수 있다. 상위 비트에 대응하는 지연 회로에 설정된 단위 지연은 하위 비트에 대응하는 지연 회로에 설정된 단위 지연보다 클 수 있다. 제어 신호의 MSB(most significant bit))(예를 들어 M+N번째 비트)로부터 LSB(least significant bit)까지 개별 비트에 대응하는 단위 지연은 감소될 수 있다. 지연 시간 조절부(742a)는 제어 신호에서 최상위 비트로부터 최하위 비트까지 순차적으로 상술한 제어 신호 변경을 반복적으로 수행할 수 있다.
지연 시간 유지부(743a)는 지연 시간 조절부(742a)에 의해 결정된 제어 신호를 유지할 수 있다. 예를 들어, 지연 제어 신호가 디지털 코드인 경우, 지연 시간 유지부(743a)는 메모리 소자로 구현될 수 있다.
지연 고정 루프(740a)는 지연부(720a)에 의한 현재 지연 및 목표 지연 간의 차이가 임계 차이 미만인 경우에 응답하여, 상기 지연 고정 루프(740a)의 적어도 일부를 비활성화할 수 있다. 예를 들어, 지연 고정 루프(740a)는 현재 지연 시간 및 목표 지연 시간 간의 차이가 임계 차이 미만인 경우에 응답하여, 지연 회로의 지연 시간 길이를 유지하고 지연 고정 루프를 비활성화할 수 있다. 예를 들어, 지연 고정 루프(740a)는 현재 지연 시간 및 목표 지연 시간 간의 차이가 임계 차이 미만인 경우, 지연 시간 유지부(743a)로 전력을 공급하고, 나머지 소자들(예를 들어, 지연 시간 조절부(742a) 및 지연 시간 비교부(741a))로의 전력 공급을 차단할 수 있다.
따라서, 무선 통신 장치는 현재 지연 시간 및 목표 지연 시간 간의 시간 차이가 임계 차이에 도달할 때까지 지연 고정 루프를 동작시키고, 시간 차이가 임계 차이에 도달한 후에는 일부 소자(예를 들어, 지연 시간 유지부(743a))를 활성화하고 지연 고정 루프의 나머지 소자를 비활성화함으로써 전력 소모를 절감할 수 있다.
도 7b에 도시된 예시에서 지연 고정 루프(740b)는 기준 신호 생성기(741b), 위상 검출기(742b), 및 지연 조절기(743b)를 포함할 수 있다. 도 7a와 달리 도 7b에 도시된 지연 고정 루프(740b)는 지연부(720b)에 의한 지연 시간을 조정하기 위해 기준 신호를 이용할 수 있다.
우선, 지연 고정 루프(720b)는 디지털 베이스밴드부로부터 인터럽트 신호(DBB_INT)를 수신하는 경우에 응답하여, 지연 조절 동작을 개시할 수 있다. 입력 수신부(710)는 입력 신호를 지연부(720b) 및 지연 고정 루프(740b)로 전달할 수 있다. 지연 조절 동작 동안 지연부(720b)의 경로 선택기(723)는 입력 수신부(710)를 통해 수신된 입력 신호 대신, 기준 신호 생성기(741b)에 의해 생성된 기준 신호를 지연 회로들(721, 722)로 전달할 수 있다. 지연 조절 동작이 완료되면 지연부(720b)의 지연 시간이 락킹되고, 경로 선택기(723)는 입력 수신부(710)를 통해 수신된 입력 신호를 지연 회로들(721, 722)로 전달할 수 있다. 경로 선택기(723)는 예를 들어, 2대1 멀티플렉스(MUX, multiplexer)로 구현될 수 있고, 경로 선택기(723)는 지연부(720b)의 전단에 배치될 수 있다.
기준 신호 생성기(741b)는 지연 조절 동작 동안 지연 조절에 사용되는 기준 신호를 생성할 수 있다. 예를 들어, 기준 신호 생성기(741b)는 인터럽트 신호(DBB_INT)에 응답하여, 제1 기준 신호(Ref_Sig#1) 및 제2 기준 신호(Ref_Sig#2)를 생성할 수 있다. 각 기준 신호는 단일 펄스 신호를 포함할 수 있다. 제1 기준 신호(Ref_Sig#1)는 입력 신호로부터 생성된 단일 펄스 신호로서, 지연부(720b)에 의한 지연 비교의 기준이 될 수 있다. 제2 기준 신호(Ref_Sig#2)는 제1 기준 신호(Ref_Sig#1)보다 목표 지연 시간만큼 지연된 단일 펄스 신호일 수 있다. 기준 신호 생성기(741b)는 제1 기준 신호(Ref_Sig#1)로부터 정확하게 목표 지연 시간만큼 지연된 제2 기준 신호(Ref_Sig#2)를 생성할 수 있다. 기준 신호 생성기(741b)는 제1 기준 신호(Ref_Sig#1)를 지연부(720b)로 전달할 수 있다. 기준 신호 생성기(741b)는 제2 기준 신호(Ref_Sig#2)를 위상 검출기로 전달할 수 있다.
지연부(720b)는, 지연 조절 동작 동안, 현재 주어진 지연 제어 신호에 따라 제1 기준 신호(Ref_Sig#1)를 지연시키고, 제1 기준 신호(Ref_Sig#1)가 지연된 신호를 위상 검출기(741b)로 전달할 수 있다.
위상 검출기(742b)는 제2 기준 신호(Ref_Sig#2) 및 지연부(720b)를 통과한 제1 기준 신호(Ref_Sig#1)의 위상을 비교할 수 있다. 위상 검출기(742b)는 제1 기준 신호(Ref_Sig#1) 및 제2 기준 신호(Ref_Sig#2)의 간의 위상 차이가 임계 차이 미만인 지 여부를 비교할 수 있다. 제1 기준 신호(Ref_Sig#1) 및 제2 기준 신호(Ref_Sig#2) 간의 위상 차이는, 지연부(720b)에 의한 현재 지연 및 목표 지연 간의 차이에 대응할 수 있다.
지연 조절기(743b)는 상술한 위상 비교 결과를 기반으로 지연부(720b)의 지연 시간을 조절할 수 있다. 지연 조절기(743b)에 의한 코어스 조절과 미세 조정은 도 7a에서 상술한 지연 고정 루프(740a)의 지연 시간 조절부(742a) 및 지연 시간 유지부(743a)와 실질적으로 동일 또는 유사하므로 자세한 설명을 생략한다.
지연 보정이 완료되면, 지연 고정 루프(740b)는 지연 조절기(743b)에 대한 전력 공급을 유지하고, 지연 고정 루프(740b)의 나머지 블록에 대한 전력 공급을 차단함으로써, 전체 무선 통신 장치의 전력 소모를 최소화할 수 있다.
도 8은 일 실시예에 따른 무선 통신 장치에서 클럭 생성부의 예시적인 구성을 도시한 도면이다.
일 실시예에 따른 무선 통신 장치(800)는, 입력 수신부(810), 지연 회로(820), 지연 고정 루프(840), 클럭 생성부(830), 디지털 베이스밴드부(850), 통신부(860), 매칭부(870), 및 안테나(880)를 포함할 수 있다.
입력 수신부(810), 지연 회로(820), 지연 고정 루프(840)의 동작은 앞서 도 2 내지 도 7b에서 상술하였으므로 생략한다. 참고로, 지연 고정 루프(840)는 폴링 구간(polling duration) 동안 지연 회로(820)의 지연 시간을 자동으로(automatically) 보정(calibrate)할 수 있다. 폴링 구간은 외부 장치(예를 들어, 근접장 통신 판독기)가 주변의 태그 장치(예를 들어, 무선 통신 장치)를 탐색하기 위해 설정된 시간 구간일 수 있다.
클럭 생성부(830)는 논리합 게이트(831)와 함께 분주기(832)를 더 포함할 수 있다. 논리합 게이트(831)는 앞서 설명한 바와 같이 입력 신호 및 지연된 신호의 논리합 결과 신호를 생성할 수 있다. 분주기(832)는 논리합 결과 신호를 분주함으로써 클럭 신호(SYS_CLK)를 생성할 수 있다. 예를 들어, 분주기(832)는 캐리어 주파수를 가지는 논리합 결과 신호를 미리 정한 분주비로 분주할 수 있다. 분주비가 1/8이고, 입력 신호의 캐리어 주파수가 13.56MHz인 경우, 분주기(832)에 의해 출력되는 클럭 신호(SYS_CLK)의 클럭 주파수는 13.56MHz/8=1.695 MHz일 수 있다. 후술하겠으나, 분주기(832)는 개별 클럭 단위 별로 듀티비가 다른 논리합 결과 신호로부터 듀티비가 일정한 클럭 신호(SYS_CLK)를 생성할 수 있다.
디지털 베이스밴드부(850)는 생성된 클럭 신호(SYS_CLK)를 이용하여 동작할 수 있다. 디지털 베이스부밴드는 앞서 설명한 바와 유사하게 통신을 위한 디지털 신호를 통신부(860)로 전달하거나, 통신부(860)로부터 디지털 신호를 수신할 수 있다. 또한, 디지털 베이스밴드부(850)는 통신부(860)를 통해 최초 입력 신호가 수신되는 경우에 응답하여, 인터럽트 신호(interrupt signal)(DBB_INT)를 생성하여 지연 고정 루프(840)로 전달할 수 있다. 지연 고정 루프(840)는 상술한 인터럽트 신호에 응답하여 지연 고정 동작을 개시할 수 있고, 지연 시간이 락킹된 후에는 일부 소자만 활성화하고 나머지 소자를 비활성화할 수 있다.
통신부(860)는 앞서 도 1에서 설명한 아날로그 송수신기와 동일하거나 유사한 동작을 수행할 수 있다. 예를 들어, 통신부(860)는, 근접 장 통신(NFC, near field communication) 대역을 통해 데이터 신호를 송수신할 수 있다. 통신부(860)는 지연 고정 루프(840)에 의한 지연 시간 조절이 완료된 이후, 데이터 신호를 수신할 수 있다. 통신부(860)도 상술한 클럭 신호(SYS_CLK)를 이용하여 통신을 수행할 수 있다.
참고로, 일 실시예에 따른 무선 통신 장치(800)는 ISO/IEC 14443 Type A 표준을 준수(compliant)한 근접장 태그 장치(NFC Tag device, Near Field Communication Tag device)로 구현될 수 있다. 예를 들어, 통신부(860)는 ISO/IEC 14443 Type A에 따른 신호를 수신하고 전송할 수 있다. 무선 통신 장치(800)는 ISO/IEC 14443 Type A에 따른 신호에서 클럭 주파수를 복원할 수 있다.
도 9는 일 실시예에 따른 딜레이 고정 루프의 동작 타이밍을 설명하는 도면이다.
일 실시예에 따르면, 근접장 통신 태그 동작(990)은 도 9에 도시된 바와 같이, 폴링 시간(Polling), 수신 시간, 제1 가드 시간(951), 송신 시간, 제2 가드 시간(952)의 순서로 수행될 수 있다. 제1 가드 시간(951) 및 제2 가드 시간(952)은 태그 동작(990) 동안 송신 신호 및 수신 신호의 혼선을 방지하기 위해 설정된 마지널 시간(marginal time)일 수 있다.
도 1에 도시된 장치의 동작(901)은 발진기 및 위상 고정 루프가 계속해서 가동하는 동작을 포함할 수 있다. 따라서, 전력 소모가 클 수 있다.
도 2 내지 도 8에서 설명한 무선 통신 장치의 동작 모드들(910, 920)은 발진기 없이 지연 고정 루프를 일시적으로 활성화하는 동작 및 지연 회로를 계속해서 활성화하는 동작을 포함할 수 있다. 지연 회로에 의해 소모되는 전력은 수 uA 이하로서, 위상 고정 루프에 비해 전력 소모가 크게 절감될 수 있다.
일 실시예에 따르면 지연 고정 루프는, 외부로부터 최초로 신호 수신시 생성되는 인터럽트 신호에 응답하여, 지연 회로의 지연 시간 조정을 개시할 수 있다. 예를 들어, 제1 동작 모드(910)에서 지연 고정 루프는, 입력 신호가 수신된 후 입력 신호의 폴링 시간(polling time) 동안 지연 회로의 지연 시간을 조정할 수 있다. 폴링 시간은 예를 들어, 5ms 이하일 수 있다. 지연 고정 루프는 폴링 시간 중에서도 일부 시간(911)(예를 들어, 100 us 이하) 동안 지연 시간의 조정을 완료할 수 있다.
또한, 제2 동작 모드(920)에서 지연 고정 루프는, 근접장 통신 태그(near field communication tag)에서 송신 동작 및 수신 동작 사이의 제2 가드 시간(952)(guard time) 동안 지연 회로의 지연 시간을 조정할 수 있다. 근접장 통신 태그 동작(990)에 있어서, 제1 가드 시간(951)에 비해 제2 가드 시간(952)이 더 길 수 있다. 지연 고정 루프는 제2 가드 시간(952)마다 반복적으로 지연 회로의 지연 시간을 목표 지연 시간으로 재조정할 수 있다. 따라서 시간 경과에 따른 누적 오차가 방지되므로, 지연 회로의 지연 시간이 보다 정확하게 보정될 수 있다. 디지털베이스 밴드부는 인터럽트 신호를 제2 가드 시간(952)마다 생성하여 지연 고정 루프로 제공할 수 있다. 지연 고정 루프는 제2 가드 시간(952)에서도 일부 시간(922) 동안 지연 시간의 조정을 완료할 수 있다.
다만, 지연 고정 루프가 동작하는 타이밍을 도 9에 도시된 바로 한정하는 것은 아니다. 지연 고정 루프는 복수의 제2 가드 시간(952)들 중 일부 제2 가드 시간(952)에서 지연 제어 신호를 보정할 수 있고, 제1 가드 시간(951)에서 지연 제어 신호를 보정할 수도 있다. 또한, 매 가드 시간마다 지연 시간을 조정하는 것으로 한정하는 것은 아니고, 각 가드 시간에서 현재 지연 시간 및 목표 지연 시간 간의 오차가 임계 차이 이상인 경우에 응답하여 무선 통신 장치가 지연 시간 조정 동작을 개시할 수 있다.
도 10 및 도 11은 일 실시예에 따른 예시적인 클럭 복원 결과를 설명하는 도면이다.
도 10은 입력 신호 및 지연된 신호에서 클럭 오차가 없는 예시(1000)를 설명한다. 예를 들어, 안테나 입력(INPUT_A)에서는 완전한 진폭으로 스윙하지만, 지연된 안테나 입력(INPUT_A_delayed)에서는 진폭이 점진적으로 감소하는 파형(1002)이 나타나는 구간이 나타날 수 있다. 이 때, 입력 신호(INPUT_D)의 듀티비가 일정하게 유지되는 파형(1010), 및 지연된 신호(D_SIG)의 듀티비가 점진적으로 감소하면서 사라지는 파형(1020)이 나타나는 구간이 있을 수 있다. 일 실시예에 따른 무선 통신 장치에 의해 생성되는, 입력 신호(INPUT_D) 및 지연된 신호(D_SIG)의 논리합 결과 신호는 일정한 주파수의 비변조된 파형(1090)을 나타낼 수 있다. 따라서 안테나 입력(INPUT_A)의 진폭이 점진적으로 감소하는 구간이 있더라도, 무선 통신 장치는 일정한 주파수의 클럭 신호를 복원할 수 있다.
도 11은 입력 신호 및 지연된 신호에서 클럭 오차가 발생한 예시(1100)를 설명한다. 예를 들어, 도 10과 달리 도 11에 도시된 예시(1100)는 입력 신호(INPUT_D)의 클럭 및 지연된 신호(D_SIG)의 클럭 간에 발생하는 클럭 오차(1110)(도 11에서는 클럭 주기(Tc)의 1/4에 대응하는 오차))를 포함한다. 일 실시예에 따른 무선 통신 장치에 의해 생성되는 논리합 결과 신호(OUTPUT)는 클럭 오차(1110)에도 불구하고 일정한 주파수의 비변조된 신호를 나타낼 수 있다.
또한, 논리합 결과 신호(OUTPUT)에서 임의의 한 클럭(1120)의 듀티비와 다른 클럭(1130)의 듀티비가 다를 수 있는데, 도 8에서 상술한 분주기는 논리합 결과 신호(OUTPUT)로부터 일정한 듀티비(예를 들어, 50%의 듀티비)를 가지는 클럭 신호를 생성할 수 있다. 따라서 무선 통신 장치는 클럭 오차가 있더라도 일정한 클럭 주파수를 가지는 클럭 신호를 복원할 수 있고, 클럭 신호의 듀티비도 일정하게 보존할 수 있다.
도 12는 일 실시예에 따른 클럭 주파수 복원 방법을 설명하는 흐름도이다.
우선, 단계(1210)에서 무선 통신 장치는 캐리어 주파수를 가지는 입력 신호를 수신할 수 있다. 예를 들어, 무선 통신 장치는 안테나를 통해 아날로그 신호를 수신하여, 디지털 형태의 입력 신호로 변환할 수 있다.
그리고 단계(1220)에서 무선 통신 장치는 수신된 입력 신호를 지연시킴으로써 지연된 신호(delayed signal)를 생성할 수 있다. 예를 들어, 무선 통신 장치의 지연 회로는 지연 고정 루프에 의해 제공되는 지연 제어 신호에 응답하여 목표 지연 시간만큼 입력 신호를 지연시킬 수 있다.
이어서 단계(1230)에서 무선 통신 장치는 지연된 신호 및 입력 신호로부터 클럭 주파수를 가지는 클럭 신호를 생성할 수 있다. 예를 들어, 무선 통신 장치는 지연된 신호 및 입력 신호의 논리합인 출력 신호를 생성하고, 출력 신호를 분주함으로써 클럭 신호를 생성할 수 있다.
다만, 클럭 주파수 복원 방법을 상술한 바로 한정하는 것은 아니고, 도 1 내지 도 11에서 상술한 동작들 중 적어도 하나와 동시에 병렬적으로 또는 순차적으로 수행될 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.　　
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (18)

  1. 무선 통신 장치(clock frequency recovery device)에 있어서,
    캐리어 주파수를 가지는 입력 신호를 수신하는 입력 수신부(input receiver);
    상기 수신된 입력 신호를 지연시킴으로써 지연된 신호(delayed signal)를 생성하는 지연 회로(delay circuit); 및
    상기 지연된 신호 및 상기 입력 신호로부터 클럭 주파수를 가지는 클럭 신호를 생성하는 클럭 생성부(clock recovery unit)
    를 포함하는 무선 통신 장치.
  2. 제1항에 있어서,
    상기 지연 회로는,
    상기 입력 신호의 캐리어 오프 구간과 다른 시점에서 캐리어 오프 구간을 가지는 상기 지연된 신호를 생성하는,
    무선 통신 장치.
  3. 제2항에 있어서,
    상기 지연 회로는,
    상기 입력 신호의 모든 캐리어 오프 구간과 다른 시점에서 개별 캐리어 오프 구간을 가지는 상기 지연 신호를 생성하는,
    무선 통신 장치.
  4. 제1항에 있어서,
    상기 지연 회로는,
    상기 입력 신호의 캐리어 온 구간에 대응하는 시점에서 캐리어 오프 구간을 가지는 상기 지연된 신호를 생성하는,
    무선 통신 장치.
  5. 제1항에 있어서,
    상기 지연 회로는,
    상기 입력 신호에 적용된 코딩 체계(coding scheme)에 대응하여 미리 설정된(set) 시간 길이만큼 상기 입력 신호를 지연시킴으로써 상기 지연된 신호를 생성하는,
    무선 통신 장치.
  6. 제1항에 있어서,
    상기 지연 회로는,
    상기 입력 신호의 심볼 주기에 대한 4개의 쿼터 주기들 중 첫번째 쿼터 주기로부터 세번째 쿼터 주기 사이의 시간 길이만큼 상기 입력 신호를 지연시킴으로써 상기 지연된 신호를 생성하는,
    무선 통신 장치.
  7. 제1항에 있어서,
    상기 지연 회로는,
    상기 입력 신호를 심볼 주기(symbol period)의 반주기만큼 지연시킴으로써 상기 지연된 신호를 생성하는,
    무선 통신 장치.
  8. 제1항에 있어서,
    상기 지연 회로에 의해 지연되는 시간 길이를 목표 지연 시간으로 조정하는 지연 고정 루프
    를 더 포함하는 무선 통신 장치.
  9. 제8항에 있어서,
    상기 지연 고정 루프는,
    상기 지연 회로에 의한 현재 지연 및 목표 지연 간의 차이가 임계 차이 이상인 경우에 응답하여, 상기 지연 회로의 지연 시간 길이를 지시하는 제어 신호를 변경하는,
    무선 통신 장치.
  10. 제8항에 있어서,
    상기 지연 고정 루프는,
    상기 지연 회로에 의한 현재 지연 및 목표 지연 간의 차이가 임계 차이 미만인 경우에 응답하여, 상기 지연 회로의 지연 시간 길이를 유지하고 상기 지연 고정 루프를 비활성화하는,
    무선 통신 장치.
  11. 제8항에 있어서,
    상기 지연 고정 루프는,
    상기 입력 신호가 수신된 후 상기 입력 신호의 폴링 시간(polling time) 동안 상기 지연 회로의 지연 시간을 조정하는,
    무선 통신 장치.
  12. 제8항에 있어서,
    상기 지연 고정 루프는,
    근접장 통신 태그(near field communication tag)에서 송신 동작 및 수신 동작 사이의 가드 시간(guard time) 동안 상기 지연 회로의 지연 시간을 조정하는,
    무선 통신 장치.
  13. 제8항에 있어서,
    상기 지연 고정 루프는,
    외부로부터 최초로 신호를 수신한 시점 및 송신 동작 및 수신 동작 사이의 가드 시간(guard time) 중 적어도 한 시점에서 생성되는 인터럽트 신호에 응답하여, 상기 지연 회로의 지연 시간 조정을 개시하는,
    무선 통신 장치.
  14. 제1항에 있어서,
    상기 클럭 생성부는,
    상기 입력 신호 및 상기 지연된 신호의 논리합 결과를 이용하여 상기 클럭 신호를 생성하는,
    무선 통신 장치.
  15. 제14항에 있어서,
    상기 클럭 생성부는,
    상기 논리합 결과 신호를 분주함으로써 상기 클럭 신호를 생성하는 분주기
    를 포함하는 무선 통신 장치.
  16. 제1항에 있어서,
    상기 생성된 클럭 신호를 이용하여 동작하는 디지털 베이스밴드부
    를 포함하는 무선 통신 장치.
  17. 제1항에 있어서,
    상기 입력 수신부는,
    외부로부터 아날로그 입력 신호를 수신하고, 상기 아날로그 입력 신호를 디지털 입력 신호로 변환하는 아날로그 디지털 변환기
    를 포함하는 무선 통신 장치.
  18. 클럭 주파수 복원 방법에 있어서,
    캐리어 주파수를 가지는 입력 신호를 수신하는 단계;
    상기 수신된 입력 신호를 지연시킴으로써 지연된 신호(delayed signal)를 생성하는 단계; 및
    상기 지연된 신호 및 상기 입력 신호로부터 클럭 주파수를 가지는 클럭 신호를 생성하는 단계
    를 포함하는 클럭 주파수 복원 방법.
KR1020190144156A 2019-11-12 2019-11-12 무선 통신 장치 및 방법 KR20210057416A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190144156A KR20210057416A (ko) 2019-11-12 2019-11-12 무선 통신 장치 및 방법
US16/850,202 US11316655B2 (en) 2019-11-12 2020-04-16 Device and method with wireless communication
EP20195393.2A EP3823169A1 (en) 2019-11-12 2020-09-10 Device and method with wireless communication
CN202011094978.0A CN112867131B (zh) 2019-11-12 2020-10-14 具有无线通信的装置和恢复时钟频率的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190144156A KR20210057416A (ko) 2019-11-12 2019-11-12 무선 통신 장치 및 방법

Publications (1)

Publication Number Publication Date
KR20210057416A true KR20210057416A (ko) 2021-05-21

Family

ID=72470225

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190144156A KR20210057416A (ko) 2019-11-12 2019-11-12 무선 통신 장치 및 방법

Country Status (4)

Country Link
US (1) US11316655B2 (ko)
EP (1) EP3823169A1 (ko)
KR (1) KR20210057416A (ko)
CN (1) CN112867131B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210057416A (ko) * 2019-11-12 2021-05-21 삼성전자주식회사 무선 통신 장치 및 방법
CN113507286A (zh) * 2021-06-16 2021-10-15 深圳市傲科光电子有限公司 确定时钟信号的方法、设备以及计算机可读存储介质

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7012827A (ko) * 1970-08-29 1972-03-02
US5731848A (en) * 1995-12-22 1998-03-24 Samsung Electronics Co., Ltd. Digital VSB detector with bandpass phase tracker using Ng filters, as for use in an HDTV receiver
KR100260421B1 (ko) * 1996-11-07 2000-07-01 윤종용 최종 중간 주파수 신호 포락선의 필드 동기화 코드에 응답하는정합필터를 구비한 디지털 수신기
JP3764560B2 (ja) * 1997-06-20 2006-04-12 株式会社ルネサステクノロジ デジタル遅延回路及びデジタルｐｌｌ回路
JP3769940B2 (ja) * 1998-08-06 2006-04-26 株式会社日立製作所 半導体装置
JP4489231B2 (ja) * 2000-02-23 2010-06-23 富士通マイクロエレクトロニクス株式会社 遅延時間調整方法と遅延時間調整回路
KR100400225B1 (ko) * 2001-06-27 2003-10-01 삼성전자주식회사 잡음에 강한 버스트 모드 수신 장치 및 그의 클럭 신호 및데이타 복원 방법
JP3966012B2 (ja) * 2002-02-21 2007-08-29 セイコーエプソン株式会社 多相クロック生成回路およびクロック逓倍回路
JP4623546B2 (ja) * 2003-05-30 2011-02-02 株式会社リコー 電圧制御発振器、ｐｌｌ回路、パルス変調信号生成回路、半導体レーザ変調装置及び画像形成装置
CN100581095C (zh) * 2003-11-20 2010-01-13 爱德万测试株式会社 时钟恢复电路以及通讯装置
KR100631974B1 (ko) * 2005-03-29 2006-10-11 삼성전기주식회사 디지털 타이밍 복원기능을 갖는 수신기
KR100732760B1 (ko) * 2005-06-29 2007-06-27 주식회사 하이닉스반도체 지연고정루프회로
US8121237B2 (en) * 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
KR100710127B1 (ko) * 2006-03-17 2007-04-20 지씨티 세미컨덕터 인코포레이티드 지연 동기 루프를 이용한 클록 생성기 및 클록 생성 방법
KR100854496B1 (ko) * 2006-07-03 2008-08-26 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치
US7626544B2 (en) * 2006-10-17 2009-12-01 Ut-Battelle, Llc Robust low-frequency spread-spectrum navigation system
WO2008093254A1 (en) * 2007-01-31 2008-08-07 Nxp B.V. Demodulation circuit for ask coded or amplitude modulated signals as well as nfc and rfid devices comprising the same
US8090052B2 (en) * 2007-03-29 2012-01-03 Intel Corporation Systems and methods for digital delayed array transmitter architecture with beam steering capability for high data rate
JP2009049677A (ja) * 2007-08-20 2009-03-05 Seiko Epson Corp パルス受信回路及びパルス無線通信装置
US8306174B2 (en) * 2008-07-30 2012-11-06 Texas Instruments Incorporated Fractional interpolative timing advance and retard control in a transceiver
KR101466850B1 (ko) * 2008-12-29 2014-12-11 주식회사 동부하이텍 데이터 전송 장치
JP5375706B2 (ja) * 2010-03-26 2013-12-25 富士通株式会社 無線通信装置
WO2012140169A1 (fr) * 2011-04-15 2012-10-18 Gemalto Sa Procede, circuit et dispositif de communication sans contact a emission activee
JP5932237B2 (ja) * 2011-04-20 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101235087B1 (ko) * 2011-10-17 2013-02-21 엠텍비젼 주식회사 지연 고정 루프를 이용한 송신장치 및 송신 방법
US8576116B2 (en) * 2011-10-20 2013-11-05 Panasonic Corporation High speed high resolution wide range low power analog correlator and radar sensor
US9124413B2 (en) * 2011-10-26 2015-09-01 Qualcomm Incorporated Clock and data recovery for NFC transceivers
JP5807550B2 (ja) * 2012-01-10 2015-11-10 株式会社ソシオネクスト 半導体装置
US9143201B2 (en) * 2012-07-16 2015-09-22 Samsung Elecronics Co., Ltd. Data receiver for near field communication and wireless communication system including the same
GB2504757B (en) * 2012-08-09 2015-03-25 Nvidia Corp Reference clock calibration
KR101987284B1 (ko) * 2012-12-13 2019-06-10 삼성전자주식회사 ＯＯＫ（Ｏｎ－Ｏｆｆ Ｋｅｙｉｎｇ）수신기에서 송신 심볼의 검출을 위한 임계값을 적응적으로 설정하는 장치 및 방법
KR102012686B1 (ko) * 2012-12-13 2019-08-21 삼성전자주식회사 ＯＯＫ（Ｏｎ－Ｏｆｆ Ｋｅｙｉｎｇ） 수신기에서 디씨 오프셋（ＤＣ Ｏｆｆｓｅｔ） 변화에 강인하게 비트 시퀀스를 검출하는 방법 및 장치
US9008230B2 (en) * 2013-01-08 2015-04-14 Nxp B.V. Receiver and method for near field communication
US9094113B2 (en) * 2013-03-15 2015-07-28 Qualcomm Incorporated Apparatus and method for reducing phase noise in near field communication device signaling
US9071283B2 (en) * 2013-04-29 2015-06-30 Mediatek Singapore Pte. Ltd. Method for controlling a modulation index of a near field communication device with aid of dynamic calibration, and associated apparatus
KR101387999B1 (ko) * 2013-05-21 2014-05-07 한국표준과학연구원 데이터 동기 장치
US9876501B2 (en) * 2013-05-21 2018-01-23 Mediatek Inc. Switching power amplifier and method for controlling the switching power amplifier
US9246552B2 (en) * 2013-06-28 2016-01-26 Texas Instruments Incorporated Digital shunt regulator for NFC devices
KR102073819B1 (ko) * 2013-10-31 2020-02-05 삼성전자 주식회사 Nfc 장치의 송신기 및 nfc 칩
US9362866B2 (en) * 2013-11-26 2016-06-07 Broadcom Corporation Envelope path pre-distortion for wideband transmitter systems
US9345050B2 (en) * 2014-02-21 2016-05-17 Sony Corporation NFC collision avoidance with controllable NFC transmission delay timing
US9520987B2 (en) * 2014-03-07 2016-12-13 Qualcomm Incorporated Systems and methods for timing recovery in near-field communication
FR3026209B1 (fr) * 2014-09-22 2016-11-11 St Microelectronics Int Nv Procede de communication sans contact entre deux dispositifs nfc avec reduction de l'impact d'une emission de bruit externe
US9485085B2 (en) * 2015-03-10 2016-11-01 Qualcomm Incorporated Phase locked loop (PLL) architecture
KR102381097B1 (ko) 2015-09-21 2022-04-01 삼성전자주식회사 근거리 무선 통신 기능을 구비하는 무선 통신 장치
US10048385B2 (en) * 2015-10-12 2018-08-14 Deere & Company Satellite navigation receiver with fixed point sigma RHO filter
US11083388B2 (en) * 2015-11-16 2021-08-10 Jun-Chau Chien Gigahertz frequency fringing near-field cardiovascular sensor
SG10201509972YA (en) * 2015-12-04 2016-09-29 Huawei Internat Pte Ltd Asynchronous transmission for nfc card emulation mode
KR20170096798A (ko) * 2016-02-17 2017-08-25 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 인터페이스 회로 및 반도체 시스템
US10148322B2 (en) * 2016-04-01 2018-12-04 Intel IP Corporation Demodulator of a wireless communication reader
US9509319B1 (en) * 2016-04-26 2016-11-29 Silab Tech Pvt. Ltd. Clock and data recovery circuit
US10218374B2 (en) * 2016-12-30 2019-02-26 Texas Instruments Incorporated Frequency management for interference reduction of A/D converters powered by switching power converters
KR20190033767A (ko) 2017-09-22 2019-04-01 쓰리에이로직스(주) 저전력 ict 장치들을 포함하는 멀티-채널 rf 시스템
US10735038B2 (en) * 2017-12-19 2020-08-04 Nxp B.V. Adaptive NFC receiver
DE102018124480B4 (de) * 2018-10-04 2020-12-10 Infineon Technologies Ag Kommunikationsvorrichtung und verfahren zum betreiben eines antennenschwingkreises
US11878177B2 (en) * 2018-10-10 2024-01-23 Cochlear Limited Implantable medical device short-range radio synchronization
KR102644945B1 (ko) * 2018-12-14 2024-03-08 삼성전자주식회사 클럭 주파수 공급 장치 및 방법
US10686582B1 (en) * 2019-02-25 2020-06-16 Intel Corporation Clock phase compensation apparatus and method
KR20210057416A (ko) * 2019-11-12 2021-05-21 삼성전자주식회사 무선 통신 장치 및 방법
KR20210064791A (ko) * 2019-11-26 2021-06-03 삼성전자주식회사 Nfc 트랜시버를 위한 클럭 복원 회로, nfc 트랜시버, 및 nfc 트랜시버의 제어 방법

Also Published As

Publication number Publication date
CN112867131A (zh) 2021-05-28
US11316655B2 (en) 2022-04-26
CN112867131B (zh) 2024-06-18
US20210143973A1 (en) 2021-05-13
EP3823169A1 (en) 2021-05-19

Similar Documents

Publication Publication Date Title
JP6473328B2 (ja) デジタル位相固定ループとその制御方法及びこれを用いた超低電力送受信機
JP5792582B2 (ja) 半導体装置、受信機、送信機、送受信機及び通信システム
CN101878594B (zh) 基于分数输入和输出相位而操作的数字锁相环
US8552775B2 (en) Digital phase-locked loop apparatus using frequency shift keying and method of controlling the same
US20230378960A1 (en) Phase lock loop (pll) synchronization
KR20210057416A (ko) 무선 통신 장치 및 방법
EP3119000B1 (en) All digital phase locked loop
US11201626B1 (en) Phase locked loop device and method of operating ihe same
US9628262B1 (en) Spur reduction in phase locked loops using reference clock dithering
JP2009184603A (ja) 衛星間基準信号同期システム、親衛星及び子衛星
US9641182B2 (en) System and method for dynamic frequency estimation for a spread-spectrum digital phase-locked loop
KR20170082776A (ko) 주파수 조절 장치 및 방법
EP3035535A1 (en) ADPLL with a TDC having a reduced DTC range
KR102644945B1 (ko) 클럭 주파수 공급 장치 및 방법
US20170194969A1 (en) Double calibration loop for random spread spectrum modulator
US11133809B2 (en) Method and circuit for determining phase continuity of a local oscillator signal, and local oscillator signal generation circuit
US11387781B1 (en) Fast start-up crystal oscillator and fast start-up method thereof
US8656203B2 (en) Fractional frequency division or multiplication by using an oversampled phase rotator for reducing jitter
US10879916B1 (en) Fractional divider for modulated phase-lock loop circuits
US20120257701A1 (en) System and Method for Reducing Lock Acquisition Time of a Phase-Locked Loop
US11817869B2 (en) System and method of controlling frequency of a digitally controlled oscillator with temperature compensation
KR102459849B1 (ko) 바이 페이즈드 온-오프 키잉(ook) 송신기 및 통신 방법
KR101846095B1 (ko) 패스트 또는 슬로우 방향 결정과 편향 위상 검출을 이용한 주파수 고정 루프 및 동작 방법
WO2023202776A1 (en) Oscillator management
KR101543379B1 (ko) 다중 위상 동기 루프 회로 구조의 주파수 합성 장치용 스케쥴러