KR100631974B1 - 디지털 타이밍 복원기능을 갖는 수신기 - Google Patents

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KR100631974B1 KR1020050026146A KR20050026146A KR100631974B1 KR 100631974 B1 KR100631974 B1 KR 100631974B1 KR 1020050026146 A KR1020050026146 A KR 1020050026146A KR 20050026146 A KR20050026146 A KR 20050026146A KR 100631974 B1 KR100631974 B1 KR 100631974B1
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박타준
이광묵
민상현
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Abstract

본 발명은 수신신호의 심벌과 기준 심벌간의 상관에 의한 주파수 옵셋 정도에 따라 수신신호의 심벌 타이밍을 복원하는 디지털 타이밍 복원기능을 갖는 수신기에 관한 것으로,
본 발명은, 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환부; 상기 디지털 신호를 샘플 시간간격 만큼 지연시켜 공액복소수를 산출하여, 상기 디지털 신호와 상기 지연신호의 공액복소수를 곱하는 차동 복소수 연산부; 상기 차동 복소수 연산부의 출력신호와 기마련된 제1 기준 심벌의 공액복소수를 곱셈하여 그 상관값을 산출하는 제1 상관부; 상기 제1 상관값에서 허수부를 산출하고, 상기 허수부를 가산하여 프리엠블필드 구간내 주파수 옵셋을 검출하는 주파수 옵셋 검출부; 상기 주파수 옵셋의 크기에 따라, 수신신호의 타이밍 복원을 제어하는 타이밍 제어부; 및 상기 타이밍 제어부의 제어에 따라, 상기 디지털 신호의 페이로드에 데이타 샘플의 추가 또는 삭제를 수행하는 샘플 데이타 조작부를 포함한다.
ZigBee 수신기, IEEE 802.15.4, 상관, 코럴레이션, 타이밍 복원, timing recovery, 주파수 옵셋

Description

디지털 타이밍 복원기능을 갖는 수신기{RECEIVER WITH DIGITAL TIMING RECOVERY FUNCTION}
도 1은 종래의 IEEE 802.15.4 수신기의 블록 구성도
도 2a 및 도 2b는 종래의 심벌 타이밍 복원회로의 동작 설명도
도 3은 본 발명에 따른 IEEE 802.15.4 수신기의 블록 구성도
도 4는 본 발명의 IEEE 802.15.4 수신기의 수신신호의 패킷구조도
도 5는 본 발명에 따른 타이밍 제어부의 동작 흐름도
도 6은 본 발명에 따른 샘플데이타 조작부의 내부 구성 예시도
도 7은 본 발명의 샘플데이타 조작부의 동작 설명도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 아날로그/디지털 변환부 200 : 차동 복소수 연산부
210 : 지연부 220 : 메인 공액복소수 산출부
230 : 메인 곱셈기 300 : 상관부
301~316 : 제1 내지 제16 상관부 301A : 제1 공액복소수 산출부
400 : 주파수 옵셋 검출부 500 : 타이밍 제어부
600 : 샘플 데이타 조작부 a(k) : 아날로그 신호
r(k) : 디지털 신호 r(k-Tc) : 지연신호
r*(k-Tc) : 지연신호의 공액복소수 D(k) : 차동 복소수 연산부의 출력신호
Dr1(k)~Dr16(k) : 제1 내지 제16 기준 심벌
Dr1*(k) : 제1 기준 심벌의 공액복소수
E1(k)~E16(k) : 제1 내지 제16 상관값
Efo : 주파수 옵셋
본 발명은 ZigBee 등의 IEEE 802.15.4 수신기에 관한 것으로, 특히 수신신호의 심벌과 기준 심벌간의 상관을 이용하여 수신신호의 주파수 옵셋을 검출하고, 검출된 주파수 옵셋 정도에 따라 수신신호의 심벌 타이밍을 복원하는 디지털 타이밍 복원기능을 갖는 수신기에 관한 것이다.
일반적으로, IEEE 802.15.4란 소규모 무선 개인 영역 네트워크(Low-rate Wireless Personal Area Network, 'LR-WPANs')에 대한 표준을 말하며, 주파수 대역을 3개의 대역으로 구분하여 사용하며, 각 주파수 대역별로 확산(Spreading) 방식 과 데이타율(Data rates)을 다르게 설정하여 통신을 하는 시스템을 말한다. 이와 같은 IEEE 802.15.4는 소형, 저전력, 저가격 제품을 목표로 하고 있으며, 현재 가정, 사무실 등의 무선네트워킹에서 10~20m 내외의 근거리 통신 시장과 최근 관심이 증가되고 있는 유비쿼터스 컴퓨팅을 위한 기술로서 주목받고 있다.
이러한 IEEE 802.15.4에 따르면, 시프트 타입 심벌 웨이브폼 코딩(shift type symbol waveform coding) 방식을 채용하여 데이타의 송수신이 이루어지는 것으로 알려져 있다. 이에 대해 간략하게 설명하면 다음과 같다. IEEE 802.15.4의 코드 형식에 따르면, 송신측에서 4비트(bit)의 데이타를 사전에 마련된 16개의 심벌(데이타가 4비트이므로 심벌은 16개(24)가 필요)중의 하나에 매핑시켜, 매핑된 심벌에 포함된 32개 칩(chip)신호를 RF신호로 송신한다. 이때, 수신측에서 상기 수신된 RF 신호에서 반송파가 제거된 신호를 AD변환후 칩신호로 복조하며, 이 칩신호를 32개씩 모아서 이루어지는 심벌과 기준 심벌과의 상관(correlation)에 의해 원 데이타를 복원한다.
도 1은 종래의 IEEE 802.15.4 수신기의 블록 구성도이다. 도 1을 참조하면, 종래의 수신기는 RF 신호에서 반송파가 제거된 아날로그 신호를 소정의 샘플링 주파수를 이용하여 디지털 신호로 변환하는 아날로그-디지털 변환부(ADC)(11)와, 상기 디지털 신호를 복조하는 복조부(12)와, 상기 복조부(12)에서 복조된 칩신호를 심벌 단위로 상관시켜 16개의 심벌 각각에 대한 상관값을 생성하는 코럴레이터 어 레이(13)와, 상기 코럴레이터 어레이(13)에서 생성된 상관값 중에서 최대값을 갖는 심벌을 검출하는 심벌검출부(14)를 포함한다.
이와 같은 수신기에서 정확한 심벌을 검출하기 위해 심벌 동기는 필수적이다. 이러한 심벌 동기의 구현은 통신방식에 따라 얼리-레이트 게이트(early-late gate) 방식, 디지털 PLL(Phase Lock Loop) 방식, DLL(Delay Lock Loop) 방식 등의 다양한 동기 방식들이 사용될 수 있다.
이와 같은 다양한 종래의 동기 방식들은 복잡한 미분회로 등을 이용하여 수신된 신호에서 원래의 클럭성분을 추출하든지, 내부 기준 클럭과의 비교를 통해 전압 제어 발진기(Voltage Controlled Oscillator : VCO)의 샘플링 주파수를 제어함으로써 수신 신호와의 동기를 얻고자 하는 점에서 대부분 유사한 형태를 갖는다.
특히, 도 1은 상기 종래의 동기 방식 중 얼리-레이트 게이트(early-late gate) 방식을 이용한 심벌 동기 회로를 갖는 IEEE 802.15.4 수신기의 블록을 도시하고 있다. 도 1에서, 얼리-레이트 게이트 방식의 심벌 동기 회로(20)는 복조부(12)의 출력신호를 서로 다른 구간에서 적분하는 두 개의 적분기(21,22)와, 상기 두 개의 적분기(21,22)의 적분값을 비교하는 비교기(23)와, 상기 비교기(23)의 출력값을 필터링하는 필터(24)와, 상기 필터(24)의 출력값에 따라 샘플링 주파수를 조정하는 전압 제어 발진기(VCO)(25)를 포함한다.
이와 같은 심벌 동기 회로(20)의 동작을 도 2를 참조하여 설명하면 다음과 같다. 복조부(도 1의 12)에서 출력된 신호는 상기 두 개의 적분기(도 1의 21, 22)에서 서로 다른 구간으로 적분되는데, 도 2a와 같이 복조부(12)에서 출력된 신호(S12)의 동기화가 이루어진 경우에는 상기 두 개의 적분기(21,22)의 적분구간(각각 R11,R21)이 동일하므로 비교기(도 1의 23)의 출력이 0이 된다. 이에 비해 도 2b와 같이 동기화되지 않은 경우에는 적분기(21)에 의한 적분 구간은 Δ만큼 감소하게 되므로 두 적분기의 적분값이 서로 달라지며, 도 2b에서는 적분기(22)에 의한 적분 구간이 더 크기 때문에 비교기(23)는 음의 값을 출력하게 된다. 이 비교기(23)에서 출력된 값은 필터(도 1의 24)를 거쳐 전압 제어 발진기(도 1의 25)에 인가되면, 상기 전압 제어 발진기는 이 위상차가 보정될 수 있도록 발진 주파수 및 위상을 보정하여 아날로그-디지털 변환부(도 1의 11)에 제공함으로써 동기화가 이루어질 수 있도록 한다.
또한, 기타 종래의 심벌 동기 회로인 디지털 PLL, DLL 방식의 심벌 동기 회로는 수신된 신호와 내부 클럭의 비교를 통해 그 차에 해당하는 값을 전압 제어 발진기에 인가하여 동기화가 이루어질 수 있도록 발진 주파수 및 위상을 조절한다.
이와 같은 종래의 얼리-레이트 게이트 방식의 심벌 동기 회로를 비롯한 종래의 심벌 동기 회로는, 클럭성분을 추출하고 신호의 비교를 위해 수신회로 이외에 복잡한 동기회로, 즉 적분기, 곱셈기, 비교기 등이 필요하므로 전체 수신기 구조를 복잡하게 하고 그 제작비용을 증가시키는 등의 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 그 목적은 수신신호의 심벌과 기준 심벌간의 상관을 이용하여 수신신호의 주파수 옵셋을 검출하고, 검출된 주파수 옵셋 정도에 따라 샘플링 데이타 샘플의 수를 가감시켜 수신신호의 심벌 타이밍을 복원하는 디지털 타이밍 복원기능을 갖는 수신기를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위해서, 본 발명의 디지털 타이밍 복원기능을 갖는 수신기는, 수신된 아날로그 신호를 소정 주기로 샘플링하여 디지털 신호로 변환하는 아날로그/디지털 변환부; 상기 디지털 신호를 샘플 시간간격 만큼 지연시킨후 이 지연신호의 공액복소수를 산출하여, 상기 디지털 신호와 상기 지연신호의 공액복소수를 곱하는 차동 복소수 연산부; 상기 차동 복소수 연산부의 출력신호와 사전에 마련된 제1 기준 심벌의 공액복소수를 곱셈하여 그 상관값을 산출하는 제1 상관부; 상기 제1 상관부로부터의 제1 상관값에서 허수부를 산출하고, 상기 허수부를 수신신호의 프리엠블필드의 구간동안 가산하여 프리엠블필드 구간내 전체 주파수 옵셋을 검출하는 주파수 옵셋 검출부; 상기 주파수 옵셋의 크기에 따라, 수신신호의 타이밍 복원을 제어하는 타이밍 제어부; 및 상기 타이밍 제어부의 제어에 따라, 상기 디지털 신호의 페이로드에 데이타 샘플의 추가 또는 삭제를 수행하는 샘플 데이타 조작부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 수신기는, 상기 차동 복소수 연산부의 출력신호와 사전에 마련된 제2 내지 제16 기준 심벌과의 공액복소수를 곱셈하여 그 상관값을 산출하는 제2 내지 제16 상관부를 더 포함하는 것을 특징으로 한다.
상기 차동 복소수 연산부는, 상기 디지털 신호를 샘플 시간간격 만큼 지연시키는 지연부; 상기 지연부로부터의 지연신호에서 공액복소수를 산출하는 메인 공액복소수 산출부; 및 상기 메인 공액복소수 산출부로부터의 지연신호의 공액복소수와 상기 디지털 신호를 곱하는 메인 곱셈기를 포함하는 것을 특징으로 한다.
상기 제1 상관부는, 사전에 마련된 제1 기준 심벌의 공액복소수를 산출하는 제1 공액복소수 산출부; 및 상기 차동 복소수 연산부의 출력신호와 상기 제1 기준 심벌의 공액복소수를 곱셈하여, 상기 차동 복소수 연산부의 출력신호와 상기 제1 기준 심벌의 공액복소수와의 제1 상관값을 산출하는 제1 곱셈기를 포함하는 것을 특징으로 한다.
상기 타이밍 제어부는, 상기 주파수 옵셋 검출부로부터의 주파수 옵셋과 사전에 설정된 주파수 기준옵셋과의 차값을 산출하고, 이 주파수옵셋의 차값의 극성에 따라 신호패스 또는 데이타 샘플의 추가 또는 삭제를 제어하고, 상기 주파수 옵셋의 차값 크기에 따라 추가 또는 삭제할 데이타 샘플의 수를 제어하도록 이루어진 것을 특징으로 한다.
상기 샘플데이타 조작부는, 상기 타이밍 제어부로부터의 신호패스 또는 데이 타 샘플의 추가 또는 삭제 제어에 따라, 패스경로, 추가경로 및 삭제경로중의 하나를 선택하는 스위치; 상기 스위치를 통한 신호를 패스하는 패스경로부; 상기 타이밍 제어부의 추가 데이타 샘플의 수 제어에 따라 상기 스위치로부터의 디지탈신호에 사전에 결정된 데이타 샘플을 추가하는 데이타 추가부; 및 상기 타이밍 제어부의 삭제 데이타 샘플의 수 제어에 따라 상기 스위치로부터의 디지탈신호에 사전에 결정된 데이타 샘플을 삭제하는 데이타 삭제부를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
도 3은 본 발명에 따른 IEEE 802.15.4 수신기의 블록 구성도이다. 도 3을 참조하면, 본 발명의 수신기는 ZigBee 수신기 등의 IEEE 802.15.4 수신기로서, 이는 아날로그/디지털 변환부(100)와, 차동 복소수 연산부(200)와, 상관부(300)와, 주파수 옵셋 검출부(400)와, 타이밍 제어부(500) 및 샘플 데이타 조작부(600)를 포함한다.
상기 아날로그/디지털 변환부(100)는, 수신된 아날로그 신호(a(k))를 소정 주기로 샘플링하여 디지털 신호(r(k))로 변환한다. 상기 차동 복소수 연산부(200)는, 상기 디지털 신호(r(k))를 샘플 시간간격(Tc) 만큼 지연시킨후 이 지연신호 (r(k-Tc))의 공액복소수(r*(k-Tc))를 산출하여, 상기 디지털 신호(r(k))와 상기 지연신호의 공액복소수(r*(k-Tc))를 곱한다. 상기 상관부(300)는 상기 차동 복소수 연산부(200)의 출력신호(D(k))와 사전에 마련된 제1 내지 제16 기준 심벌(Dr1(k)~Dr16(k))의 공액복소수를 곱셈하여 그 상관값(E1(k)~E16(k))을 산출하는 제1 내지 제16 상관부(301~316)를 포함한다. 상기 주파수 옵셋 검출부(400)는, 상기 제1 상관부(301)로부터의 제1 상관값(E1(k))에서 허수부를 산출하고, 상기 허수부를 수신신호의 프리엠블필드의 구간동안 가산하여 프리엠블필드 구간내 전체 주파수 옵셋(Efo)을 검출한다. 상기 타이밍 제어부(500)는, 상기 주파수 옵셋(Efo)의 크기에 따라, 수신신호의 타이밍 복원을 제어한다. 상기 샘플 데이타 조작부(600)는, 상기 타이밍 제어부(500)의 제어에 따라, 상기 디지털 신호(r(k))의 페이로드(payload)에 데이타 샘플의 추가 또는 삭제를 수행한다.
도 4는 본 발명의 IEEE 802.15.4 수신기의 수신신호의 패킷구조도이다. 도 4를 참조하면, 본 발명의 IEEE 802.15.4 수신기는, 도 4에 도시한 바와 같은 패킷구조를 갖는 신호를 수신하는데, 이 수신신호의 패킷구조는, 4바이트 길이에 8개의 심벌을 갖는 프리엠블 필드(DF1)와, 시작프레임을 표시하는 시작프레임표시필드(SFD)(DF2)와, 프레임길이를 표시하는 프레임길이필드(FLI)(DF3)와, 실제 데이타에 해당되는 페이로드필드(DF4)로 이루어져 있다.
이때, 본 발명의 수신기는, 이러한 수신신호의 패킷구조에서, 프리엠블필드 의 8개 심벌에 대한 상관값을 이용하여 상기 페이로드에 데이타 샘플을 추가 또는 삭제하여, 타이밍 복원을 수행한다.
또한, 도 3을 참조하면, 상기 차동 복소수 연산부(200)는, 상기 디지털 신호(r(k))를 샘플 시간간격(Tc) 만큼 지연시키는 지연부(210)와, 상기 지연부(210)로부터의 지연신호(r(k-Tc))에서 공액복소수를 산출하는 메인 공액복소수 산출부(220)와, 상기 메인 공액복소수 산출부(220)로부터의 지연신호의 공액복소수(r*(k-Tc))와 상기 디지털 신호(r(k))를 곱하는 메인 곱셈기(230)를 포함한다.
상기 제1 상관부(301)는, 사전에 마련된 제1 기준 심벌(Dr1(k))의 공액복소수(Dr1*(k))를 산출하는 제1 공액복소수 산출부(301A)와, 상기 차동 복소수 연산부(200)의 출력신호(D(k))와 상기 제1 기준 심벌(Dr1(k))의 공액복소수(Dr1*(k))를 곱셈하여, 상기 차동 복소수 연산부(200)의 출력신호(D(k))와 상기 제1 기준 심벌(Dr1(k))의 공액복소수(Dr1*(k))와의 제1 상관값(E1(k))을 산출하는 제1 곱셈기(301B)를 포함한다.
또한, 상기 제2 내지 제16 상관부(302~316)는, 상기 제1 상관부(301)와 동일한 구조로서, 제2 내지 제16 공액복소수 산출부와, 제1 내지 제16 곱셈기를 포함한다.
도 5는 본 발명에 따른 타이밍 제어부의 동작 흐름도이다. 도 5를 참조하면, 상기 타이밍 제어부(500)는, 상기 주파수 옵셋 검출부(400)로부터의 주파수 옵셋(Efo)과 사전에 설정된 주파수 기준옵셋(Rfo)과의 차값을 산출하고, 이 주파수옵셋의 차값의 극성에 따라 신호패스 또는 데이타 샘플의 추가 또는 삭제를 제어하고, 상기 주파수 옵셋의 차값 크기에 따라 추가 또는 삭제할 데이타 샘플의 수를 제어하도록 이루어진다.
도 6은 본 발명에 따른 샘플데이타 조작부의 내부 구성 예시도이다. 도 6을 참조하면, 상기 샘플데이타 조작부(600)는, 상기 타이밍 제어부(500)로부터의 신호패스 또는 데이타 샘플의 추가 또는 삭제 제어(SC)에 따라, 패스경로, 추가경로 및 삭제경로중의 하나를 선택하는 스위치(610)와, 상기 스위치(610)를 통한 신호를 패스하는 패스경로부(620)와, 상기 타이밍 제어부(500)의 추가 데이타 샘플의 수 제어(SN1)에 따라 상기 스위치(610)로부터의 디지탈신호에 사전에 결정된 데이타 샘플을 추가하는 데이타 추가부(630)와, 상기 타이밍 제어부(500)의 삭제 데이타 샘플의 수 제어(SN2)에 따라 상기 스위치(610)로부터의 디지탈신호에 사전에 결정된 데이타 샘플을 삭제하는 데이타 삭제부(640)를 포함한다.
도 7은 본 발명의 샘플데이타 조작부의 동작 설명도이다. 도 7은, 상기 패스경로부에 의해 디지탈신호를 그대로 패스하고, 상기 데이타 추가부에 의해 디지탈신호의 페이로드중 사전에 설정된 위치에 사전에 준비된 데이타 샘플을 추가한다. 그리고 상기 데이타 삭제부에 의해 디지탈신호의 페이로드중 사전에 설정된 위치에서 임의의 데이타 샘플을 삭제하는 개념을 보이고 있다.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.
도 3 내지 7을 참조하면, 본 발명의 수신기의 아날로그/디지털 변환부(100)는, 수신된 아날로그 신호(a(k))를 소정 주기로 샘플링하여 디지털 신호(r(k))로 변환하는데, 이때, 상기 디지털 신호(r(k))는 하기 수학식 1과 같이 복소수형태로 정의될 수 있다.
Figure 112005016665834-pat00001
여기서, s(k)는 수신된 심벌(또는 샘플링된 PN 코드)을 나타내고, f(k)는 주파수를 나타내며, φ(k)는 위상을 나타낸다.
그 다음, 본 발명의 차동 복소수 연산부(200)는, 상기 디지털 신호(r(k))를 샘플 시간간격(Tc) 만큼 지연시킨후 이 지연신호(r(k-Tc))의 공액복소수(r*(k-Tc))를 산출하여, 상기 디지털 신호(r(k))와 상기 지연신호의 공액복소수(r*(k-Tc))를 곱한다. 이에 대해서 도 3을 참조하여 설명한다.
도 3을 참조하면, 상기 차동 복소수 연산부(200)의 지연부(210)는 상기 디지털 신호(r(k))를 샘플 시간간격(Tc) 만큼 지연시켜 하기 수학식 2와 같은 지연신호(r(k-Tc))를 메인 공액복소수 산출부(220)로 출력한다. 이후, 상기 메인 공액복소 수 산출부(220)는 상기 지연부(210)로부터의 지연신호(r(k-Tc))에서 하기 수학식 3과 같이 공액복소수(r*(k-Tc))를 산출하여 메인 곱셈기(230)로 출력한다. 그리고, 상기 메인 곱셈기(230)는 상기 메인 공액복소수 산출부(220)로부터의 지연신호의 공액복소수(r*(k-Tc))와 디지털 신호(r(k))를 곱하여 하기 수학식 4와 같은 신호(D(k))를 출력한다.
Figure 112005016665834-pat00002
Figure 112005016665834-pat00003
Figure 112005016665834-pat00004
또한, 도 3을 참조하면, 본 발명의 상관부(300)의 제1 내지 제16 상관부(301~316)는 상기 차동 복소수 연산부(200)의 출력신호(D(k))와 사전에 마련된 제1 내지 제16 기준 심벌(Dr1(k)~Dr16(k))의 공액복소수를 각각 곱셈하여 그 상관값(E1(k)~E16(k))을 각각 산출한다.
특히, 상기 제1 상관부(301)의 제1 공액복소수 산출부(301A)는, 하기 수학식 5와 같이 사전에 마련된 제1 기준 심벌(Dr1(k))의 공액복소수(Dr1*(k))를 산출하여 제1 곱셈기(301B)로 출력한다. 그 다음, 상기 제1 곱셈기(301B)는 상기 차동 복소수 연산부(200)의 출력신호(D(k))와 상기 제1 기준 심벌(Dr1(k))의 공액복소수(Dr1*(k))를 곱셈하여, 하기 수학식 6과 같이 상기 차동 복소수 연산부(200)의 출력신호(D(k))와 상기 제1 기준 심벌(Dr1(k))의 공액복소수(Dr1*(k))와의 제1 상관값(E1(k))을 산출하여 프리엠블필드 구간내 전체 주파수 옵셋 검출부(400)로 출력한다.
Figure 112005016665834-pat00005
Figure 112005016665834-pat00006
상기 수학식 6에 나타나 있는 바와 같이, 상기 제1 상관부(301)에서 출력되는 제1 상관값(E1(k))에는 주파수 옵셋값(sin(2π△fTc))이 포함되어 있음을 알 수 있다.
그 다음, 상기 주파수 옵셋 검출부(400)는, 상기 수학식 6에 보인 바와 같은 상기 제1 상관부(301)로부터의 제1 상관값(E1(k))에서 허수부(sin(2π△fTc))를 산출하고, 이 허수부를 도 4에 보인 수신신호의 프리엠블필드의 구간동안 가산하여 프리엠블필드 구간내 전체 주파수 옵셋(Efo)을 검출한 후 타이밍 제어부(500)로 출력하는데, 이 주파수 옵셋(Efo)은 하기 수학식 7과 같이 계산할 수 있다.
Figure 112005016665834-pat00007
상기 수학식 7에서, 도 4에 보인 프리엠블 필드(DF1)의 구간동안, 이 프리엠블 필드(DF1)에 포함되는 8개의 심벌을 계수하여, 8개의 심벌에 대한 주파수 옵셋을 가산한다.
이후, 상기 타이밍 제어부(500)는, 상기 주파수 옵셋(Efo)의 크기에 따라, 수신신호의 타이밍 복원을 제어한다. 이에 대해서 도 5를 참조하여 설명한다.
도 5를 참조하면, 상기 타이밍 제어부(500)는, 상기 주파수 옵셋 검출부(400)로부터 입력되는 주파수 옵셋(Efo)과 사전에 설정된 주파수 기준옵셋(Rfo)과의 차값(Efo-Rfo)을 산출하고(S510,S520), 상기 주파수옵셋의 차값의 극성에 따라 신호패스(if 차값=0) 또는 데이타 샘플의 추가(if 차값 < 0) 또는 삭제(if 차값 > 0)를 제어하며(S530), 상기 주파수 옵셋의 차값 크기에 따라 추가 또는 삭제할 데이타 샘플의 수(numbers)를 제어한다(S540).
이때, 상기 샘플 데이타 조작부(600)는, 상기 타이밍 제어부(500)의 제어(SC)(SW,SN1,SN2)에 따라, 상기 디지털 신호의 패스, 또는 상기 디지털 신호(r(k))의 페이로드(payload)에 사전에 설정된 데이타 샘플의 추가 또는 상기 디지털 신호(r(k))의 페이로드에서 사전에 설정된 데이터의 삭제를 수행한다.
도 6 및 도 7을 참조하면, 먼저, 도 6에 도시된 상기 샘플데이타 조작부(600)의 스위치(610)는 상기 타이밍 제어부(500)로부터의 데이타의 신호패스 또는 데이타 샘플의 추가 또는 삭제 제어(SW)에 따라, 패스경로(P1), 추가경로(P2) 및 삭제경로(P3)중의 하나를 선택한다.
상기 스위치(610)에 의해 패스경로(P1)가 선택된 경우, 도 7에 도시한 바와 같이 상기 패스경로(P1)에 연결된 패스경로부(620)는 상기 스위치(610)를 통한 디지털 신호를 그대로 패스한다.
또는, 상기 스위치(610)에 의해 추가경로(P2)가 선택된 경우, 도 7에 도시한 바와 같이 상기 추가경로(P2)에 연결된 데이타 추가부(630)는 상기 타이밍 제어부(500)의 추가 데이타 샘플의 수 제어(SN1)에 따라 상기 스위치(610)로부터의 디지털신호의 페이로드중 사정에 설정된 위치에 사전에 결정된 데이타 샘플을 추가한다. 여기서, 사전에 결정된 데이터는 영(zero)나, 추가할 위치의 이전 데이터 또는 이후 데이타가 될 수 있다.
또는, 상기 스위치(610)에 의해 삭제경로(P3)가 선택된 경우, 도 7에 도시한 바와 같이 상기 삭제경로(P3)에 연결된 데이타 삭제부(640)는 상기 타이밍 제어부(500)의 삭제 데이타 샘플의 수 제어(SN2)에 따라 상기 스위치(610)로부터의 디지털신호의 페이로드중 사전에 설정된 위치의 데이타 샘플을 삭제한다.
예를 들어, 사전에 설정된 위치의 샘플수가 64개이라면, 이 64개의 샘플에서 하나의 데이터를 추가하는 경우에는 65개의 샘플이 되고, 반면에 64개의 샘플에서 하나의 데이타 샘플을 삭제하는 경우에는 63개의 샘플이 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 특허청구범위에 의해 한정되며, 본 발명의 장치는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백하다.
상술한 바와 같은 본 발명에 따르면, ZigBee 등의 IEEE 802.15.4 수신기에서, 수신신호의 심벌과 기준 심벌간의 상관을 이용하여 수신신호의 주파수 옵셋을 검출하고, 검출된 주파수 옵셋 정도에 따라 샘플링 데이타 샘플의 수를 가감시켜 수신신호의 심벌 타이밍을 복원할 수 있는 효과가 있다.
또한, 적분기, 곱셈기, 비교기 및 전압제어발진기 등을 포함하는 PLL 등과 같은 복잡하지 않고, 간단한 타이밍 복원회로를 구현으로, 전체 수신기 구조를 간단화시킬 수 있고, 이에 따라 그 제작비용을 절감시킬 수 있는 효과도 있다.

Claims (6)

  1. 수신된 아날로그 신호를 소정 주기로 샘플링하여 디지털 신호로 변환하는 아날로그/디지털 변환부;
    상기 디지털 신호를 샘플 시간간격 만큼 지연시킨후 이 지연신호의 공액복소수를 산출하여, 상기 디지털 신호와 상기 지연신호의 공액복소수를 곱하는 차동 복소수 연산부;
    상기 차동 복소수 연산부의 출력신호와 사전에 마련된 제1 기준 심벌의 공액복소수를 곱셈하여 그 상관값을 산출하는 제1 상관부;
    상기 제1 상관부로부터의 제1 상관값에서 허수부를 산출하고, 상기 허수부를 수신신호의 프리엠블필드의 구간동안 가산하여 프리엠블필드 구간내 전체 주파수 옵셋을 검출하는 주파수 옵셋 검출부;
    상기 주파수 옵셋의 크기에 따라, 수신신호의 타이밍 복원을 제어하는 타이밍 제어부; 및
    상기 타이밍 제어부의 제어에 따라, 상기 디지털 신호의 페이로드에 데이타 샘플의 추가 또는 삭제를 수행하는 샘플 데이타 조작부
    를 포함하는 것을 특징으로 하는 디지털 타이밍 복원기능을 갖는 수신기.
  2. 제1항에 있어서, 상기 수신기는
    상기 차동 복소수 연산부의 출력신호와 사전에 마련된 제2 내지 제16 기준 심벌과의 공액복소수를 곱셈하여 그 상관값을 각각 산출하는 제2 내지 제16 상관부를 더 포함하는 것을 특징으로 하는 디지털 타이밍 복원기능을 갖는 수신기.
  3. 제1항에 있어서, 상기 차동 복소수 연산부는
    상기 디지털 신호를 샘플 시간간격 만큼 지연시키는 지연부;
    상기 지연부로부터의 지연신호에서 공액복소수를 산출하는 메인 공액복소수 산출부; 및
    상기 메인 공액복소수 산출부로부터의 지연신호의 공액복소수와 상기 디지털 신호를 곱하는 메인 곱셈기
    를 포함하는 것을 특징으로 하는 디지털 타이밍 복원기능을 갖는 수신기.
  4. 제3항에 있어서, 상기 제1 상관부는
    사전에 마련된 제1 기준 심벌의 공액복소수를 산출하는 제1 공액복소수 산출부; 및
    상기 차동 복소수 연산부의 출력신호와 상기 제1 기준 심벌의 공액복소수를 곱셈하여, 상기 차동 복소수 연산부의 출력신호와 상기 제1 기준 심벌의 공액복소수와의 제1 상관값을 산출하는 제1 곱셈기
    를 포함하는 것을 특징으로 하는 디지털 타이밍 복원기능을 갖는 수신기.
  5. 제3항에 있어서, 상기 타이밍 제어부는
    상기 주파수 옵셋 검출부로부터의 주파수 옵셋과 사전에 설정된 주파수 기준옵셋과의 차값을 산출하고, 이 주파수옵셋의 차값의 극성에 따라 신호패스 또는 데이타 샘플의 추가 또는 삭제를 제어하고, 상기 주파수 옵셋의 차값 크기에 따라 추가 또는 삭제할 데이타 샘플의 수를 제어하도록 이루어진 것을 특징으로 하는 디지털 타이밍 복원기능을 갖는 수신기.
  6. 제5항에 있어서, 상기 샘플데이타 조작부는
    상기 타이밍 제어부로부터의 신호패스 또는 데이타 샘플의 추가 또는 삭제 제어에 따라, 패스경로, 추가경로 및 삭제경로중의 하나를 선택하는 스위치;
    상기 스위치를 통한 신호를 패스하는 패스경로부;
    상기 타이밍 제어부의 추가 데이타 샘플의 수 제어에 따라 상기 스위치로부터의 디지탈신호에 사전에 결정된 데이타 샘플을 추가하는 데이타 추가부; 및
    상기 타이밍 제어부의 삭제 데이타 샘플의 수 제어에 따라 상기 스위치로부터의 디지탈신호에 사전에 결정된 데이타 샘플을 삭제하는 데이타 삭제부
    를 포함하는 것을 특징으로 하는 디지털 타이밍 복원기능을 갖는 수신기.
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