KR100665004B1 - 심벌 동기화 회로를 구비한 수신 장치 - Google Patents

심벌 동기화 회로를 구비한 수신 장치 Download PDF

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Abstract

본 발명은 IEEE 802.15.4의 표준에 따른 심벌의 타이밍 복구(recovery)를 위해 수신기의 코럴레이터 어레이에서 생성되는 16개의 심벌값을 이용하여 심벌의 동기를 조절할 수 있는 IEEE 802.15.4에 따른 심벌 동기화 회로를 구비한 수신 장치에 관한 것이다. 본 발명은, 수신된 RF 신호로부터 반송파 제거된 아날로그 신호를 소정의 주파수 및 위상을 갖는 샘플링 신호를 이용하여 디지털 신호로 변환하는 아날로그-디지털 변환부; 상기 디지털 변환된 신호를 복조하는 복조부; 상기 복조부에서 복조된 신호를 코럴레이션하여 16개의 심벌에 대한 코럴레이션값을 생성하는 코럴레이터 어레이부; 상기 코럴레이터 어레이부에서 생성된 코럴레이션값 중에서 최대값을 갖는 심벌을 검출하는 심벌검출부; 상기 심벌검출부에서 검출된 최대 코럴레이션값을 갖는 심벌의 그 직전 심벌 및 그 직후 심벌값을 비교하여 위상 동기화 여부를 판단하는 제어부; 및 상기 제어부의 위상 동기화 여부에 따라 상기 샘플링 신호의 위상을 조정하는 전압 제어 발진기를 포함하는 심벌 동기화 회로를 구비한 수신 장치를 제공한다.
IEEE 802.15.4, 심벌 동기화, 수신장치, 복조부, 아날로그-디지털 변환, 전압 제어 발진기, 코럴레이션(correlation), 코럴레이터(correlator)

Description

심벌 동기화 회로를 구비한 수신 장치{RECEIVER COMPRISING SYMBOL SYNCHRONIZATION CIRCUIT}
도 1은 종래의 IEEE 802.15.4에 따른 수신장치를 도시한 블록 구성도이다.
도 2a 및 도 2b는 종래의 심벌 동기 회로의 동작을 도시한 예시도이다.
도 3은 본 발명에 따른 심벌 동기화 회로를 구비한 수신 장치를 도시한 블록 구성도이다.
*도면의 주요부분에 대한 부호의 설명*
31 : 아날로그-디지털 변환부 32 : 복조부
33 : 코럴레이터 어레이 34 : 심벌 검출부
300 : 심벌 동기화 회로 301 : 제어부
302 : 필터부 303 : 전압 제어 발진기
본 발명은 심벌의 동기화 회로를 구비한 수신 장치에 관한 것으로, 보다 상 세하게는 IEEE 802.15.4의 표준에 따른 심벌의 타이밍 복구(recovery)를 위해 수신기의 코럴레이터(correlator) 어레이(array)에서 생성되는 16개의 심벌값을 이용하여 심벌의 동기를 조절할 수 있는 IEEE 802.15.4에 따른 심벌 동기화 회로를 구비한 수신 장치에 관한 것이다.
일반적으로, IEEE 802.15.4란 소규모 무선 개인 영역 네트워크(Low-rate Wireless Personal Area Network, 'LR-WPANs')에 대한 표준을 말하며, 주파수 대역을 3개의 대역으로 구분하여 사용하며, 각 주파수 대역별로 확산(Spreading) 방식과 데이터율(Data rates)을 다르게 설정하여 통신을 하는 시스템을 말한다.
이와 같은 IEEE 802.15.4는 소형, 저전력, 저가격 제품을 목표로 하고 있으며, 현재 가정, 사무실 등의 무선네트워킹에서 10~20m 내외의 근거리 통신 시장과 최근 주목 받고 있는 유비쿼터스 컴퓨팅을 위한 기술로서 주목받고 있다.
이 IEEE 802.15.4에 따르면 시프트 타입 심벌 웨이브폼 코딩(shift type symbol waveform coding) 방식을 채용하여 데이터의 송수신이 이루어지는 것으로 알려져 있다. 이에 대해 간략하게 설명하면 다음과 같다. IEEE 802.15.4의 코드 형식에 따르면, 송신측에서 4비트(bit)의 데이터를 하나의 심벌로 작성하고, 이 16개의 심벌(심벌은 4비트이므로 24=16개)을 32비트의 코드로 구성된 칩(chip)으로 매핑하고, 이 칩을 변조한 후 반송파에 실어(RF 신호로) 수신측으로 전송한다.
또한, 수신측에서 상기 수신된 RF 신호를 처리하여 반송파 성분을 제거한 후, 반송파 성분이 제거된 아날로그 신호를 소정의 샘플링 주파수로 디지털 신호로 변환한 후 복조하여 칩 성분을 추출하고 상기 칩성분을 코럴레이션(correlation) 하여 전송된 심벌을 복구한다.
도 1은 이와 같은 IEEE 802.15.4에 따른 종래의 수신 장치를 도시한 블록 구성도이다. 도 1을 참조하면, 종래의 수신기는 RF 신호로부터 반송파 제거된 아날로그 신호를 소정의 샘플링 주파수를 이용하여 디지털 신호로 변환하는 아날로그-디지털 변환부(ADC)(11)와, 상기 디지털 변환된 신호를 복조하는 복조부(12)와 상기 복조부(12)에서 복조된 신호를 코럴레이션하여 16개의 심벌에 대한 코럴레이션값을 생성하는 코럴레이터 어레이부(13)와 상기 코럴레이터 어레이부(13)에서 생성된 코럴레이션값 중에서 최대값을 갖는 심벌을 검출하는 심벌검출부(14)를 포함한다.
이와 같은 수신기에서 정확한 심벌을 검출하기 위해 심벌 동기는 필수적이다. 이러한 심벌 동기의 구현은 통신방식에 따라 얼리-레이트 게이트(early-late gate) 방식, 디지털 PLL(Phase Lock Loop) 방식, DLL(Delay Lock Loop) 방식 등의 다양한 동기 방식들이 사용될 수 있다. 이와 같은 다양한 종래의 동기 방식들은 복잡한 미분회로 등을 이용하여 수신된 신호에서 원래의 클럭성분을 추출하든지, 내부 기준 클럭과의 비교를 통해 전압 제어 발진기(Voltage Controlled Oscillator : VCO)의 발진주파수를 제어함으로써 수신 신호와의 동기를 얻고자 하는 점에서 대부분 유사한 형태를 갖는다.
특히, 도 1은 상기 종래의 동기 방식 중 얼리-레이트 게이트(early-late gate) 방식을 이용한 심벌 동기 회로를 도시한다. 얼리-레이트 게이트 방식의 심벌 동기 회로(100)는 복조부(12)의 출력신호를 서로 다른 구간에서 적분하는 두 개의 적분기(101, 102)와, 상기 두 개의 적분기의 적분값을 비교하는 비교기(103)와, 상기 비교기(103)의 출력값을 필터링하는 필터(104)와, 상기 필터(104)의 출력값에 따라 발진 주파수가 조정되는 전압 제어 발진기(VCO)(105)를 포함한다.
이와 같은 심벌 동기 회로(100)의 동작을 도 2를 참조하여 설명하면 다음과 같다. 복조부(도 1의 12)에서 출력된 신호는 상기 두 개의 적분기(도 1의 101, 102)에서 서로 다른 구간으로 적분되는데, 도 2a와 같이 복조부(12)에서 출력된 신호(21)의 동기화가 이루어진 경우에는 상기 두 개의 적분기(101, 102)의 적분구간(각각 22a, 23a)이 동일하므로 비교기(도 1의 103)의 출력이 0이 된다. 이에 비해 도 2b와 같이 동기화되지 않은 경우에는 적분기(101)에 의한 적분 구간은 Δ만큼 감소하게 되므로 두 적분기의 적분값이 서로 달라지며, 도 2b에서는 적분기(102)에 의한 적분 구간이 더 크기 때문에 비교기(103)는 음의 값을 출력하게 된다. 이 비교기(103)에서 출력된 값은 필터(도 1의 104)를 거쳐 전압 제어 발진기(도 1의 105)에 인가되면, 상기 전압 제어 발진기는 이 위상차가 보정될 수 있도록 발진 주파수 및 위상을 보정하여 아날로그-디지털 변환부(도 1의 11)에 제공함으로써 동기화가 이루어질 수 있도록 한다.
기타 종래의 심볼 동기 회로인 디지털 PLL, DLL 방식의 심볼 동기 회로는 수 신된 신호와 내부 클럭의 비교를 통해 그 차에 해당하는 값을 전압 제어 발진기에 인가하여 동기화가 이루어질 수 있도록 발진 주파수 및 위상을 조절한다.
이와 같은 종래의 얼리-레이트 게이트 방식의 심볼 동기 회로를 비롯한 종래의 심벌 동기 회로는, 클럭성분을 추출하고 신호의 비교를 위해 수신회로 이외에 복잡한 동기회로, 즉 적분기, 곱셈기, 비교기 등이 필요하므로 전체 수신기 구조를 복잡하게 하고 그 제작비용을 증가시키는 등의 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출된 것으로, 그 목적은 IEEE 802.15.4에 따른 수신기의 심볼 동기 장치에 있어서, 콜러레이터 어레이로부터 출력되는 복수의 심벌 콜러레이션값을 비교하여 동기화 여부를 판단하고 동기화 오차를 계산함으로써 간단하게 심벌 동기화를 이룰 수 있는 IEEE 802.15.4에 따른 심벌 동기 장치를 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명은,
수신된 RF 신호로부터 반송파 제거된 아날로그 신호를 소정의 주파수 및 위상을 갖는 샘플링 신호를 이용하여 디지털 신호로 변환하는 아날로그-디지털 변환부;
상기 디지털 변환된 신호를 복조하는 복조부;
상기 복조부에서 복조된 신호를 코럴레이션하여 16개의 심벌에 대한 코럴레이션값을 생성하는 코럴레이터 어레이부;
상기 코럴레이터 어레이부에서 생성된 코럴레이션값 중에서 최대값을 갖는 심벌을 검출하는 심벌검출부;
상기 심벌검출부에서 검출된 최대 코럴레이션값을 갖는 심벌의 그 직전 심벌 및 그 직후 심벌값을 비교하여 위상 동기화 여부를 판단하는 제어부; 및
상기 제어부의 위상 동기화 여부에 따라 상기 샘플링 신호의 위상을 조정하는 전압 제어 발진기를 포함하는 심벌 동기화 회로를 구비한 수신 장치를 제공한다.
본 발명의 바람직한 실시형태에 따른 수신장치는, 상기 복조부에서 복조된 신호를 병렬신호에서 직렬신호로 변환하는 병렬-직렬 변환기를 더 포함하며, 상기 제어부와 상기 전압 제어 발진기 사이에 필터부를 더 포함할 수 있다.
또한, 상기 복조부는 OQPSK(Offset-Quadrature Phase Shift Keying) 복조부인 것이 바람직하다.
또한, 상기 제어부는, 상기 코럴레이터 어레이에서 생성되는 최대 코럴레이션 값을 갖는 심벌의 직후 심벌의 코럴레이션 값에서 직전 심벌의 코럴레이션 값을 감산하고, 그 감산된 값이 증가할수록 상기 샘플링 신호의 위상이 빠른 것으로 판단하고, 그 감산된 값이 감소할수록 상기 샘플링 신호의 위상이 느린 것으로 판단 하여, 그 위상차를 보정할 수 있는 제어신호를 상기 전압 제어 발진기로 출력하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시형태에 따른 심벌 동기화 회로를 구비한 수신장치의 구성을 보다 상세하게 설명하기로 한다.
도 3은 본 발명의 일실시형태에 따른 심벌 동기화 회로를 구비한 수신 장치를 도시한 블록 구성도이다. 도 3을 참조하면, 본 발명의 일실시형태에 따른 심벌 동기화 회로를 구비한 수신 장치는, 수신된 RF 신호로부터 반송파 제거된 아날로그 신호를 소정의 주파수 및 위상을 갖는 샘플링 신호를 이용하여 디지털 신호로 변환하는 아날로그-디지털 변환부(ADC(31); 상기 디지털 변환된 신호를 복조하는 복조부(32); 상기 복조부(32)에서 복조된 신호를 코럴레이션하여 16개의 심벌에 대한 코럴레이션값을 생성하는 코럴레이터 어레이부(33); 상기 코럴레이터 어레이부(33)에서 생성된 코럴레이션값 중에서 최대값을 갖는 심벌을 검출하는 심벌검출부(34); 상기 심벌검출부(34)에서 검출된 최대 코럴레이션값을 갖는 심벌의 그 직전 심벌 및 그 직후 심벌값을 비교하여 위상 동기화 여부를 판단하는 제어부(301); 및 상기 제어부(301)의 위상 동기화 여부에 따라 상기 샘플링 신호의 위상을 조정하는 전압 제어 발진기(303)를 포함한다.
더하여, 본 실시형태에 따른 심벌 동기화 회로를 구비한 수신 장치는 상기 복조부(32)에서 복조된 신호를 병렬신호에서 직렬신호로 변환하는 병렬-직렬 변환 기(미도시)와, 상기 제어부(301)와 상기 전압 제어 발진기(303) 사이에 필터부(302)를 더 포함한다.
본 실시형태에서, 상기 제어부(301), 필터부(302) 및 전압 제어 발진기(303)는 심벌 동기화를 위해 상기 아날로그-디지털 변환부에 조정된 샘플링 신호(31)를 제공하는 심벌 동기화 회로(300)를 형성한다.
상기 아날로그-디지털 변환부(Analog-Digital Converter : ADC)(31)는 수신기가 수신하는 고주파 RF 신호로부터 반송파가 제거된 아날로그 신호를 소정의 주파수 및 위상을 갖는 샘플링 신호를 이용하여 디지털 신호로 변환한다. 상기 아날로그-디지털 변환부(31)의 전단에는 안테나(미도시)로부터 수신된 고주파 RF 신호에서 반송파를 제거하기 위한 RF신호처리 모듈(미도시)이 구비된다. 상기 아날로그-디지털 변환부(31)에서 사용하는 샘플링 신호는 수신된 신호의 심벌과 동기화된 신호이어야 하며, 상기 샘플링 신호의 동기화는 이후에 설명되는 심벌 동기화 회로(300)를 통해 이루어질 수 있다.
상기 복조부(32)는 상기 아날로그-디지털 변환부(31)에서 변환된 디지털 신호를 디지털 복조한다. 상기 복조부(32)는 디지털 복조에 사용되는 다양한 복조방식을 채용할 수 있으나, 본 발명에서는 IEEE 802.15.4에서 제시한 OQPSK(Offset-Quadrature Phase Shift Keying) 복조 방식을 채용한 OQPSK 복조부인 것이 바람직하다.
상기 복조부(32)에서 복조된 디지털 신호는 신호의 송신을 위해 변환된 병렬신호이므로, 이를 순차적으로 처리하기 위해서 일련의 직렬신호로 변환하여야 한다. 따라서, 상기 복조부(32)의 출력단에는 병렬신호를 직렬신호로 변환하는 병렬-직렬 변환기(미도시)가 구비되는 것이 바람직하다. 이 때 출력되는 신호는 송신기측에서 심벌을 32비트로 매핑한 칩(chip)에 해당한다.
상기 코릴레이터 어레이부(33)는 상기 병렬-직렬 변환기에서 순차적으로 출력되는 디지털 신호(칩)를 코럴레이션하여 16개의 심벌에 대한 코럴레이션값을 생성한다. 앞서 종래 기술에 대한 설명에서도 언급 하였듯이, 송신기측에서 웨이브폼 코딩을 통해 16개의 심벌을 전송하므로, 수신기측에서도 각 심벌에 정합된 16개의 코럴레이터(혹은 정합 필터)가 필요하다. 이 코릴레이터 어레이부(33)는 이러한 16개의 코럴레이터를 포함하는 것이다. 상기 코럴레이션값은 상기 16개의 심벌에 대한 상관관계를 나타내는 값으로 상관관계가 높을수록 코럴레이션값은 커진다. 코럴레이션값이 클수록 해당 심벌이 수신되어야 하는 심벌일 확률이 높아지며, 최대 코럴레이션값을 갖는 심벌이 수신하여야 하는 심벌이 된다.
상기 심벌검출부(34)는, 상기 코럴레이터 어레이부(33)에서 생성된 16개의 심벌 각각에 대한 코럴레이션값을 입력받아 그중 최대 코럴레이션값(Cn)을 갖는 심벌을 검출하여 수신되어야 하는 심벌로 결정한다. 특히 본 발명에서 상기 심벌검출 부(34)는 상기 코럴레이터 어레이부(33)에서 생성된 16개의 심벌 각각에 대한 코럴레이션값 중 최대값(Cn)을 갖는 심벌의 직전 및 직후 심벌의 코럴레이션값(각각 Cn-1 및 Cn+1)을 검출하여 출력한다.
본 발명의 일실시형태에 따른 수신 장치에서, 제어부(301), 필터부(302) 및 전압 제어 발진기(303)는 심벌 동기화 회로를 형성한다.
상기 제어부(301)는 상기 심벌검출부(34)에서 검출된 최대 코럴레이션값(Cn)을 갖는 심벌의 그 직전 심벌 및 그 직후 심벌값을 비교하여 위상 동기화 여부를 판단한다. 보다 상세하게, 상기 제어부(301)는 상기 코럴레이터 어레이(33)에서 생성되는 최대 코럴레이션값(Cn)을 갖는 심벌의 직후 심벌의 코럴레이션 값(Cn+1)에서 직전 심벌의 코럴레이션값(Cn-1)을 감산하고, 그 감산된 값이 증가할수록 상기 샘플링 신호의 위상이 빠른 것으로 판단하고, 그 감산된 값이 감소할수록 상기 샘플링 신호의 위상이 느린 것으로 판단하여, 그 위상차를 보정할 수 있는 제어신호를 상기 전압 제어 발진기(303)로 출력한다.
상기 전압 제어 발진기(303)는 상기 제어부(301)에서 생성된 제어신호에 따라 샘플링 신호의 위상을 조정하여 상기 아날로그-디지털 변환부(31)의 디지털 샘 플링의 위상을 조절하게 된다. 이로써 본 발명에 따른 수신 장치는 심벌 동기화를 이룰 수 있게 된다.
이하, 도 3을 참조하여 본 발명의 일실시형태에 따른 심벌 동기화 회로를 구비한 수신장치의 작용 효과를 보다 상세하게 설명하기로 한다.
먼저, 본 발명의 일실시형태에 따른 수신장치의 안테나(미도시)로부터 수신된 고주파 RF 신호는 아날로그-디지털 변환부(31)의 전단에 위치한 RF신호처리 모듈에서 반송파가 제거되어 아날로그-디지털 변환부(31)로 입력된다.
상기 아날로그-디지털 변환부(31)는 반송파가 제거된 아날로그 신호를 소정의 주파수 및 위상을 갖는 샘플링 신호를 이용하여 디지털 신호로 변환한다. 상기 샘플링 신호는 심벌 동기화 회로(300)의 전압 제어 발진기(303)로부터 제공된다.
이어, 상기 아날로그-디지털 변환부(31)에서 변환된 디지털 신호는 복조부(32)에서 디지털 복조된다. 상기 복조부는 IEEE 802.15.4에서 제시한 OQPSK(Offset-Quadrature Phase Shift Keying) 복조 방식을 채용한 OQPSK 복조부인 것이 바람직하다.
이어, 병렬-직렬 변환기(미도시)는, 상기 복조부(32)에서 복조된 디지털 신호를 직렬신호로 변환한다. 상기 직렬 변환된 신호는 송신기측에서 심벌을 32비트로 매핑한 칩(chip)에 해당한다.
이어, 코럴레이터 어레이(33)는 상기 직렬 변환된 신호(칩)를 코럴레이션하 여 16개의 심벌에 대한 코럴레이션값을 생성한다.
이어, 상기 심벌검출부(34)는, 상기 코럴레이터 어레이부(33)에서 생성된 16개의 심벌 각각에 대한 코럴레이션값을 입력받아 그중 최대 코럴레이션값(Cn)을 갖는 심벌을 검출하여 수신되어야 하는 심벌로 결정한다. 또한, 상기 심벌검출부(34)는 상기 코럴레이터 어레이부(33)에서 생성된 16개의 심벌 각각에 대한 코럴레이션값 중 최대값(Cn)을 갖는 심벌의 직전 및 직후 심벌의 코럴레이션값(각각 Cn-1 및 Cn+1)을 검출하여 출력한다.
이어, 제어부(301)는, 상기 심벌검출부(34)에서 검출된 최대 코럴레이션값(Cn)을 갖는 심벌의 그 직전 심벌 및 그 직후 심벌값을 비교하여 위상 동기화 여부를 판단한다. IEEE 802.15.4에 따르면, 각 코드는 인접 심벌과 4Chip Shift 관계이므로, Cn-1 → 4shift → Cn → 4shift → Cn+1의 관계가 성립한다. 그러므로 수신기의 타이밍 위상이 빠르다면, 수신되어야 하는 심벌의 코럴레이션값(Cn)은 직후 심벌의 코럴레이션값 (Cn+1)의 값에 보다 가까운 값을 나타내어 그 값이 상승하고 직후 심벌의 코럴레이션값(Cn-1)은 값이 하강하게 된다. 수신기의 타이밍 위상이 느리면, 그 반대의 결과가 나타난다. 결국, 상기 제어부(301)는 Cn+1-Cn-1의 값에 따라 1Chip 내의 위상 심벌 타이밍의 위상 천이에 대하여 비례하는 출력을 얻을 수 있다. 정리하면, 수신기의 타이밍 위상이 빠르면, Cn+1-Cn-1의 값이 증가하고, 수신기의 타이밍 위상이 느리면 Cn+1-Cn-1의 값이 감소하는 비례관계가 성립한다. 이 Cn+1-C n-1의 값에 따라 제어부(301)는 전압 제어 발진기(303)에서 생성되는 발진 신호(샘플링 신호)의 위상을 조절하기 위한 제어신호를 생성한다.
이어, 상기 전압 제어 발진기(303)는 상기 제어부(301)에서 생성된 제어신호에 따라 샘플링 신호의 위상을 조정하여 상기 아날로그-디지털 변환부(31)의 디지털 샘플링의 위상을 조절하게 된다. 이로써 본 발명에 따른 수신 장치는 심벌 동기화를 이룰 수 있게 된다.
이와 같이, 본 발명에 따른 수신 장치는 별도의 적분기, 감산기 등을 구비하지 않고, IEEE 802.15.4에 따른 수신 장치의 필수 구성요소인 코럴레이터 어레이에서 출력되는 코럴레이션값을 이용하여 간단하게 심벌의 동기화를 이룰 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 별도의 적분기, 곱셈기, 비 교기 등을 구비하지 않고서도 IEEE 802.15.4에 따른 수신 장치의 필수 구성요소인 코럴레이터 어레이에서 출력되는 코럴레이션값을 이용하여 간단하게 심벌의 동기화 이룰 수 있으므로, 동기화 회로를 단순화 시킬 수 있으며, 그에 따라 수신 장치의 제작 비용을 절감할 수 있는 효과가 있다.

Claims (5)

  1. 수신된 RF 신호로부터 반송파 제거된 아날로그 신호를 소정의 주파수 및 위상을 갖는 샘플링 신호를 이용하여 디지털 신호로 변환하는 아날로그-디지털 변환부;
    상기 디지털 변환된 신호를 복조하는 복조부;
    상기 복조부에서 복조된 신호를 코럴레이션하여 16개의 심벌에 대한 코럴레이션값을 생성하는 코럴레이터 어레이부;
    상기 코럴레이터 어레이부에서 생성된 코럴레이션값 중에서 최대값을 갖는 심벌을 검출하는 심벌검출부;
    상기 심벌검출부에서 검출된 최대 코럴레이션값을 갖는 심벌의 그 직전 심벌 및 그 직후 심벌값을 비교하여 위상 동기화 여부를 판단하는 제어부; 및
    상기 제어부의 위상 동기화 여부에 따라 상기 샘플링 신호의 위상을 조정하는 전압 제어 발진기를 포함하는 심벌 동기화 회로를 구비한 수신 장치.
  2. 제1항에 있어서,
    상기 복조부에서 복조된 신호를 병렬신호에서 직렬신호로 변환하는 병렬-직렬 변환기를 더 포함하는 것을 특징으로 하는 심벌 동기화 회로를 구비한 수신 장치.
  3. 제1항에 있어서,
    상기 복조부는 OQPSK(Offset-Quadrature Phase Shift Keying) 복조부인 것을 특징으로 하는 심벌 동기화 회로를 구비한 수신 장치.
  4. 제1항에 있어서,
    상기 제어부는, 상기 코럴레이터 어레이에서 생성되는 최대 코럴레이션 값을 갖는 심벌의 직후 심벌의 코럴레이션 값에서 직전 심벌의 코럴레이션 값을 감산하고, 그 감산된 값이 증가할수록 상기 샘플링 신호의 위상이 빠른 것으로 판단하고, 그 감산된 값이 감소할수록 상기 샘플링 신호의 위상이 느린 것으로 판단하여, 그 위상차를 보정할 수 있는 제어신호를 상기 전압 제어 발진기로 출력하는 것을 특징으로 하는 심벌 동기화 회로를 구비한 수신 장치.
  5. 제1항에 있어서,
    상기 제어부와 상기 전압 제어 발진기 사이에 필터부를 더 포함하는 것을 특징으로 하는 심벌 동기화 회로를 구비한 수신 장치.
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