JP2009049677A - パルス受信回路及びパルス無線通信装置 - Google Patents

パルス受信回路及びパルス無線通信装置 Download PDF

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Abstract

【課題】妨害信号の影響を低減し高精度で低ジッタな検波を行う。
【解決手段】位相が異なる第１のパルス信号ＰＳＡと第２のパルス信号ＰＳＢとをパルス位置タイミング信号ＰＰＴＳに基づき発生するテンプレートパルス発生回路１００と、外部から受信した受信信号ＩＮＰＳと第１のパルス信号ＰＳＡとを乗算し第１の乗算信号ＭＰＡを出力する第１の乗算回路２１０と、受信信号と第２のパルス信号ＰＳＢとを乗算し第２の乗算信号ＭＰＢを出力する第２の乗算回路２２０と、第１の乗算信号ＭＰＡの低い周波数成分を取り出し第１の低周波信号ＬＰＡを出力する第１の低域通過濾波回路３１０と、第２の乗算信号ＭＰＢの低い周波数成分を取り出し第２の低周波信号ＬＰＢを出力する第２の低域通過濾波回路３２０と、第１の低周波信号ＬＰＡと第２の低周波信号ＬＰＢとから包絡線演算を行い検波信号ＯＵＴを出力する包絡線検波回路４００と、を含むパルス受信回路。
【選択図】図１

Description

本発明は、超広帯域を利用するパルス受信回路及びパルス無線通信装置に関する。
超広帯域（ＵＷＢ：Ultra-Wide Band）の通信は非常に広い周波数帯域を利用してデータ通信を行う通信方式である。ＵＷＢの広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ）などがあるが、その他に非常に短時間のパルスを利用したインパルスラジオ（ＩＲ）方式がある。特にＵＷＢ通信におけるＩＲ方式はＵＷＢ−ＩＲと呼ばれている。ＵＷＢ−ＩＲ方式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている。
しかしながら、パルス通信は占有周波数帯域幅が広いため、狭帯域幅で非常に強い妨害信号が存在した場合に、影響を受けてしまうという課題がある。
例えば特許文献１には、整流検波などの包絡線検波を用いたパルス受信装置を提案しているが、整流検波は回路が簡易で低消費電力動作が可能である一方で、全ての周波数成分を検波してしまうため、妨害信号を除去するためのバンドパスフィルタが必要となり、コストやサイズが増加するという課題がある。特許文献２には、拡散符号を用いることによりバンドパスフィルタを用いずに妨害信号の影響を低減させる方法が記載されているが、必要なビットレートを実現するためには、ビットレート以上のパルスを発生させる必要があり消費電力が増加してしまうという課題がある。さらに妨害信号を逆拡散処理により除去する処理をデジタル的に行う場合には、大きな妨害信号へ対応するために多ビットのＡＤ変換器を用いる必要があり回路規模の増大と消費電力の増加を招いてしまう。
一方、特許文献３には、受信パルス波形との相関値を得ることにより同期検波する手法が記載されている。
特開２００５−２５２７４０号公報 特開２００３−１１０４６６号公報 特開２００５−３９５２６号公報
この場合、相関演算を行うことによって希望パルス以外の妨害波をバンドパスフィルタを使わずにある程度排除することができるが、相関演算を行うためには精度の良いタイミング処理が必要となる。この要求を満たすためには、高精度低ジッタのクロック源を使う必要があり、かつパルス位置同期回路が複雑になるため、消費電力が増大してしまうという課題がある。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
［適用例１］
外部から受信信号を受信するパルス受信回路であって、第１のパルス信号と、前記第１のパルス信号とは位相が異なる第２のパルス信号とをパルス位置タイミング信号に基づき発生するテンプレートパルス発生回路と、前記受信信号と前記第１のパルス信号とを乗算し第１の乗算信号を出力する第１の乗算回路と、前記受信信号と前記第２のパルス信号とを乗算し第２の乗算信号を出力する第２の乗算回路と、前記第１の乗算信号の周波数成分のうちの低い周波数成分を取り出し第１の低周波信号を出力する第１の低域通過濾波回路と、前記第２の乗算信号の周波数成分のうちの低い周波数成分を取り出し第２の低周波信号を出力する第２の低域通過濾波回路と、前記第１の低周波信号と前記第２の低周波信号とから包絡線演算を行い検波信号を出力する包絡線検波回路と、を含む、ことを特徴とするパルス受信回路。
この構成によれば、位相が異なる２つのパルス信号を組み合わせることにより高精度低ジッタのクロック源を必要とせずに、妨害信号の影響を低減しつつ検波することができる。
［適用例２］
上記に記載のパルス受信回路において、前記第１のパルス信号と前記第２のパルス信号との位相差は略９０度である、ことを特徴とするパルス受信回路。
この構成によれば、位相差が９０度の第１のパルス信号（Ｉ相）と第２のパルス信号（Ｑ相）とを組み合わせることにより最も効率よく包絡線検波を行うことができるので、高精度低ジッタのクロック源を必要とせずに妨害信号の影響を低減しつつ検波することができる。
［適用例３］
上記に記載のパルス受信回路において、前記包絡線検波回路は、半波整流回路を含むことを特徴とするパルス受信回路。
［適用例４］
上記に記載のパルス受信回路において、前記包絡線検波回路は、全波整流回路を含むことを特徴とするパルス受信回路。
［適用例５］
上記に記載のパルス受信回路において、前記包絡線検波回路は、自乗回路を含むことを特徴とするパルス受信回路。
この構成によれば、高精度低ジッタのクロック源を必要とせずに干渉に対して耐性のある包絡線検波を行うことができる。
［適用例６］
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第１端子と、第２端子と、前記第１端子に直列に接続されたｎ個（ｎは２以上の整数）の遅延素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１のパルス発生回路及び第２のパルス発生回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第１の遅延素子と、前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、を含み、前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第１の遅延素子の出力端子は、前記第１のパルス発生回路の前記第１端子に接続され、前記第１のパルス発生回路の前記第２端子から前記第１のパルス信号を出力し、前記第２の遅延素子の出力端子は、前記第２のパルス発生回路の前記第１端子に接続され、前記第２のパルス発生回路の前記第２端子から前記第２のパルス信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、回路規模及び消費電力の増加を抑えながら位相の異なる２つのパルス信号を出力できる。
［適用例７］
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、前記パルス位置タイミング信号を入力するタイミング入力端子と、前記第１のパルス信号及び前記第２のパルス信号を発生する多相発振回路と、前記入力端子と前記多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、を含み、前記多相発振回路は、前記オン−オフ制御信号に基づき前記第１のパルス信号及び前記第２のパルス信号を発生させる、ことを特徴とするパルス受信回路。
この構成によれば、位相差が９０度の第１のパルス信号（Ｉ相）と第２のパルス信号（Ｑ相）とを正確に作り出すことができる。
［適用例８］
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第１端子と、第２端子と、前記第１端子に直列に接続された周波数調整信号により遅延時間を制御可能なｎ個（ｎは２以上の整数）の遅延制御素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１の周波数調整パルス発生回路及び第２の周波数調整パルス発生回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第１の遅延素子と、前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、前記周波数調整信号を出力する周波数調整回路と、を含み、前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第１の遅延素子の出力端子は、前記第１の周波数調整パルス発生回路の前記第１端子に接続され、前記第１の周波数調整パルス発生回路の前記第２端子から前記第１のパルス信号を出力し、前記第２の遅延素子の出力端子は、前記第２の周波数調整パルス発生回路の前記第１端子に接続され、前記第２の周波数調整パルス発生回路の前記第２端子から前記第２のパルス信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、簡易な周波数調整回路により回路規模及び消費電力の増加を抑えながら周波数の調整ができる。
［適用例９］
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、前記パルス位置タイミング信号を入力するタイミング入力端子と、前記第１のパルス信号及び前記第２のパルス信号を発生する周波数調整信号により発振信号の周波数を調整可能な周波数調整多相発振回路と、前記入力端子と前記周波数調整多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、前記発振信号に基づき前記周波数調整信号を発生する周波数調整回路と、を含む、ことを特徴とするパルス受信回路。
この構成によれば、周波数調整多相発振回路の発振信号に基づき周波数調整信号を調整できるので、正確な周波数の調整ができる。
［適用例１０］
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第１端子と、第２端子と、前記第１端子に直列に接続された周波数調整信号により遅延時間を制御可能なｎ個（ｎは２以上の整数）の遅延制御素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１の周波数調整パルス発生回路及び第２の周波数調整パルス発生回路と、前記遅延制御素子と略同一または比例関係にある遅延特性を持つｍ個（ｍは２以上の整数）の遅延制御素子を有するリング発振回路を含み前記リング発振回路の出力信号に基づき前記周波数調整信号を出力する周波数調整回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第１の遅延素子と、前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、を含み、前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第１の遅延素子の出力端子は、前記第１の周波数調整パルス発生回路の前記第１端子に接続され、前記第１の周波数調整パルス発生回路の前記第２端子から前記第１のパルス信号を出力し、前記第２の遅延素子の出力端子は、前記第２の周波数調整パルス発生回路の前記第１端子に接続され、前記第２の周波数調整パルス発生回路の前記第２端子から前記第２のパルス信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、第１及び第２の周波数調整パルス発生回路に含まれる遅延制御素子と概同一または比例関係のある遅延制御素子で構成されたリング発振回路の発振周期に基づき周波数調整信号を調整できるので、回路規模及び消費電力の増加を抑えながら概ね正確な周波数の調整ができる。
［適用例１１］
上記に記載のパルス受信回路において、前記テンプレートパルス発生回路は、第１端子と、第２端子と、前記第１端子に直列に接続された周波数調整信号により遅延時間を制御可能なｎ個（ｎは２以上の整数）の遅延制御素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１の周波数調整パルス発生回路及び第２の周波数調整パルス発生回路と、前記遅延制御素子と略同一または比例関係にある遅延特性を持つｍ個（ｍは２以上の整数）の遅延素子を有するリング発振回路と、前記リング発振回路の出力信号をカウントしカウント値を出力するカウンタ回路と、前記カウント値に対応する前記周波数調整信号の値を記憶したＲＯＭテーブルと、を含む周波数調整回路と、前記パルス位置タイミング信号を入力するタイミング入力端子と、第１の遅延素子と、前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、を含み、前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、前記第１の遅延素子の出力端子は、前記第１の周波数調整パルス発生回路の前記第１端子に接続され、前記第１の周波数調整パルス発生回路の前記第２端子から前記第１のパルス信号を出力し、前記第２の遅延素子の出力端子は、前記第２の周波数調整パルス発生回路の前記第１端子に接続され、前記第２の周波数調整パルス発生回路の前記第２端子から前記第２のパルス信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、リング発振回路のカウント値に対応するＲＯＭテーブルを参照すれば周波数調整ができるので、周波数制御の高速化、回路の簡易化、低消費電力化を実現できる。
［適用例１２］
上記に記載のパルス受信回路である第１のパルス受信回路と、半波整流検波回路を含む第２のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第１のパルス受信回路に入力し、前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記検波信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、通信路品質が良い場合は回路構成が小さな第２のパルス受信回路に切り替えることができるので、消費電力を低減することができる。
［適用例１３］
上記に記載のパルス受信回路である第１のパルス受信回路と、全波整流検波回路を含む第２のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第１のパルス受信回路に入力し、前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記検波信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、通信路品質が良い場合は回路構成が小さな第２のパルス受信回路に切り替えることができるので、消費電力を低減することができる。
［適用例１４］
上記に記載のパルス受信回路である第１のパルス受信回路と、自乗検波回路を含む第２のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、通信路品質が高い場合は回路構成が小さな第２のパルス受信回路に切り替えることができるので、消費電力を低減することができる。
［適用例１５］
上記に記載のパルス受信回路である第１のパルス受信回路と、同期検波回路である第２のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、妨害信号などにより通信路品質が低くなる場合は高性能な第２のパルス受信回路に切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
［適用例１６］
上記に記載のパルス受信回路である第１のパルス受信回路と、同期検波回路である第２のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、を含み、前記通信路の品質が所定の品質より低い場合、共振発振器により前記クロック信号を生成し、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記所定の品質より高い場合、リング発振器により前記クロック信号を生成し、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、妨害信号などにより通信路品質が低くなる場合は高性能な第２のパルス受信回路と低ジッタな共振発振器とに切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
［適用例１７］
上記に記載のパルス受信回路である第１のパルス受信回路と、同期検波回路である第２のパルス受信回路と、包絡線検波回路である第３のパルス受信回路と、通信路の品質を判定する通信路品質判定回路と、を含み、前記通信路の品質が所定の品質である第１の品質より低い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記第１の品質と前記第１の品質よりも高い第２の品質との間にある場合、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力し、前記通信路の品質が前記第２の品質よりも高い場合、前記受信信号を前記第３のパルス受信回路に入力し、前記第３のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、通信路品質に応じて最適なパルス受信回路に切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
［適用例１８］
上記に記載のパルス受信回路である第１のパルス受信回路と、同期検波回路である第２のパルス受信回路と、ｐ＋ｑ個（ｐ、ｑは任意の自然数）の遅延素子を有し、ｐ個の前記遅延素子によるリング発振と、ｐ＋ｑ個の前記遅延素子によるリング発振と、に切り替え可能な可変リング発振回路と、前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、を含み、前記受信信号の発生頻度が所定の頻度よりも高い場合、前記可変リング発振回路をｐ個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力し、前記受信信号の発生頻度が前記所定の頻度よりも低い場合、前記可変リング発振回路をｐ＋ｑ個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力する、ことを特徴とするパルス受信回路。
この構成によれば、通信速度が速い場合は干渉に強い同期検波回路に切り替えることができるので、干渉に強く、消費電力を低減することができる。
［適用例１９］
上記に記載のパルス受信回路と、パルス送信回路と、を含むことを特徴とするパルス無線通信装置。
この構成によれば、高精度低ジッタのクロック源を必要とせずに妨害信号の影響を受けにくい通信が、回路規模及び消費電力の増加を抑えながらできる。
以下、パルス受信回路の実施形態について図面に従って説明する。
（第１実施形態）
＜パルス受信回路の構成＞
まず、第１実施形態に係るパルス受信回路の構成について、図１を参照して説明する。図１（Ａ）は、第１実施形態に係るパルス受信回路の構成を示すブロック図であり、図１（Ｂ）は、第１実施形態に係るパルス受信回路の動作を示すタイミング図である。
図１（Ａ）に示すように、パルス受信回路１は、テンプレートパルス発生回路１００と、第１の乗算回路である乗算回路２１０と、第２の乗算回路である乗算回路２２０と、第１の低域通過濾波回路であるＬＰＦ（Low Pass Filter）３１０と、第２の低域通過濾波回路であるＬＰＦ３２０と、からなる信号処理回路１０と、包絡線検波回路４００と、から構成されている。
テンプレートパルス発生回路１００は、パルス位置タイミング信号ＰＰＴＳに基づき位相が異なる第１のパルス信号であるパルス信号ＰＳＡと第２のパルス信号であるパルス信号ＰＳＢとを発生する。乗算回路２１０は、外部から受信した受信信号ＩＮＰＳとパルス信号ＰＳＡを乗算した第１の乗算信号である乗算信号ＭＰＡを出力し、乗算回路２２０は、受信信号ＩＮＰＳとパルス信号ＰＳＢを乗算した第２の乗算信号である乗算信号ＭＰＢを出力する。ＬＰＦ３１０は、乗算信号ＭＰＡの低い周波数成分を取り出し第１の低周波信号である低周波信号ＬＰＡを出力し、ＬＰＦ３２０は、乗算信号ＭＰＢの低い周波数成分を取り出し第２の低周波信号である低周波信号ＬＰＢを出力する。包絡線検波回路４００は、低周波信号ＬＰＡと低周波信号ＬＰＢとから検波信号ＯＵＴを出力する。
図１（Ｂ）に示すように、パルス信号ＰＳＡは、受信信号ＩＮＰＳよりも先に発生し、その幅は受信信号ＩＮＰＳよりも長い。パルス信号ＰＳＢは、パルス信号ＰＳＡに対し、位相差Φだけ遅れて発生する。最も効率よく受信信号ＩＮＰＳから検波信号ＯＵＴを検波するためには、パルス信号ＰＳＡとパルス信号ＰＳＢとは直交関係、つまり位相差Φ＝９０度であることが望ましい。位相差Φ＝９０度の場合、パルス信号ＰＳＡはＩ相（In Phase）、パルス信号ＰＳＢはＱ相（Quadrature Phase）となる。しかしながら、パルス信号ＰＳＡとパルス信号ＰＳＢとを正確に直交させるためには位相補償回路が必要となり、回路規模が増大し、消費電力が増加してしまう。位相差Φが直交状態からずれている場合、Ｉ相成分とＱ相成分との検波結果にアンバランスが生じるため検波信号ＯＵＴのＳＮＲ（Ｓ／Ｎ比）の劣化を招くが、パルス通信の場合、受信信号ＩＮＰＳのＳＮＲを十分大きく取ることが可能であるため、位相補償は不要となるケースが多い。
＜包絡線検波回路の構成＞
次に、包絡線検波回路を半波整流回路で構成した場合について図２を参照して説明する。図２（Ａ）は、包絡線検波回路を半波整流回路で構成した場合を示す回路図であり、図２（Ｂ）は、包絡線検波回路の動作を示すタイミング図である。なお、テンプレートパルス発生回路１００は、図２（Ａ）に示すように、パルス信号ＰＳＡとしてＩ相パルス信号ＩＰＳ、パルス信号ＰＳＢとしてＱ相パルス信号ＱＰＳを出力する。
図２（Ａ）に示すように、包絡線検波回路４００は、半波整流回路であるダイオード４１０，４２０と、加算回路４３０と、アンプ４４０と、コンパレータ４５０と、から構成されている。加算回路４３０は、ダイオード４１０が低周波信号ＬＰＡを半波整流した信号とダイオード４２０が低周波信号ＬＰＢを半波整流した信号とを加算した包絡線信号ＥＮＶを出力する。包絡線信号ＥＮＶは、アンプ４４０により増幅され、コンパレータ４５０で基準電圧Ｖｒｅｆとの電圧の差を増幅し、検波信号ＯＵＴとして出力される。パルス受信回路１の各信号は、図２（Ｂ）に示すように動作する。
次に、包絡線検波回路を全波整流回路で構成した場合について図３を参照して説明する。図３は、包絡線検波回路を全波整流回路で構成した場合を示す回路図である。なお、テンプレートパルス発生回路１００は、図３に示すように、パルス信号ＰＳＡとしてＩ相パルス信号ＩＰＳ、パルス信号ＰＳＢとしてＱ相パルス信号ＱＰＳを出力する。
図３に示すように、包絡線検波回路４０１は、全波整流回路４１１，４２１と、加算回路４３０と、アンプ４４０と、コンパレータ４５０と、から構成されている。加算回路４３０は、全波整流回路４１１が低周波信号ＬＰＡを全波整流した信号と全波整流回路４２１が低周波信号ＬＰＢを全波整流した信号とを加算した包絡線信号ＥＮＶを出力する。包絡線信号ＥＮＶは、アンプ４４０により増幅され、コンパレータ４５０で基準電圧Ｖｒｅｆとの電圧の差を増幅し、検波信号ＯＵＴとして出力される。
次に、包絡線検波回路を自乗回路で構成した場合について図４を参照して説明する。図４は、包絡線検波回路を自乗回路で構成した場合を示す回路図である。なお、テンプレートパルス発生回路１００は、図４に示すように、パルス信号ＰＳＡとしてＩ相パルス信号ＩＰＳ、パルス信号ＰＳＢとしてＱ相パルス信号ＱＰＳを出力する。
図４に示すように、包絡線検波回路４０２は、自乗回路４１２，４２２と、加算回路４３０と、アンプ４４０と、コンパレータ４５０と、から構成されている。加算回路４３０は、自乗回路４１２が低周波信号ＬＰＡを自乗した信号と自乗回路４２２が低周波信号ＬＰＢを自乗した信号とを加算した包絡線信号ＥＮＶを出力する。包絡線信号ＥＮＶは、アンプ４４０により増幅され、コンパレータ４５０で基準電圧Ｖｒｅｆとの電圧の差を増幅し、検波信号ＯＵＴとして出力される。
次に、検波方式の違いについて図５を参照して説明する。
図５（Ａ）は、検波方式の違いによる干渉信号電力とＢＥＲ（Bit Error Rate）特性を示すグラフである。図５（Ａ）において、グラフａは全波整流検波方式、グラフｂは図４で提案した検波方式（以下、Ｉ2＋Ｑ2検波方式と呼ぶ）、グラフｃは同期検波方式、をそれぞれ示している。なお全ての方式について、バンドパスフィルタ（ＢＰＦ）は用いていない。図５（Ａ）に示すように、Ｉ2＋Ｑ2検波方式（グラフｂ）は、同期検波方式（グラフｃ）には及ばないものの、全波整流検波方式（グラフａ）に比べて干渉に対して耐性があることが分かる。
図５（Ｂ）は、同期検波方式における瞬間ジッタの影響を示すグラフであり、受信信号ＩＮＰＳの１つのパルスの中に正弦波が４つあるような場合を例に、受信パルスと相関テンプレートパルスの間の位相差によって相関計算結果が変化する様子を示している。図５（Ｂ）に示すように、瞬時ジッタが約±４５度を超えると正規化相関値の符号が反転しビットエラーを起こしている。この結果から、例えばＢＥＲ＝１０-3を満足するためには、瞬時ジッタのσ値は１９．３度より小さくなければない。１つのパルスの中の正弦波の周波数を仮に４ＧＨｚとすると１９．３度は１３．４ｐｓに相当し、パルスを発生させる周期信号の瞬時ジッタはσ＝１３．４ｐｓ以下でなければならない。また送信機と受信機で同じジッタ品質の周期信号を用いるとすると、片側で必要なジッタはさらにσ＝９．５ｐｓまで低下する。
例えば、パルスの発生周期（ビットレート）が１ＭＨｚとすると、リング発振器などの回路面積が小さく消費電力が小さい方式では、要求される瞬時ジッタ性能を満たすことはかなり難しい。従って、水晶発振器、ＳＡＷ発振器、ＬＣ発振器などの共振系の発振回路を使ってジッタ特性を満たす必要があるが、消費電力や実装面積の大きいという課題がある。一方、Ｉ2＋Ｑ2検波方式では受信パルスとテンプレートパルスの位相が一致していない場合でもパルス信号の有無を検出することができるため、瞬時ジッタの影響をほとんど受けないというメリットがある。
また、図５（Ｃ）は、Ｉ2＋Ｑ2検波方式における受信パルスとテンプレートパルスの中心周波数の偏差とＩ2＋Ｑ2検波出力の関係を示すグラフである。図５（Ｃ）に示すように、中心周波数偏差の許容値は、±８％程度である。通常の無線通信における発振周波数精度の要求値は、１００ｐｐｍ以下程度が一般的であるのに比べて、Ｉ2＋Ｑ2検波方式における中心周波数精度は非常に低くてもよいことになり、周波数を調整するための回路の簡略化や発振回路自体の低消費電力化が可能となる。
＜テンプレートパルス発生回路の構成＞
次に、テンプレートパルス発生回路の構成を図６を参照して説明する。図６（Ａ）は、テンプレートパルス発生回路の構成を示す回路図であり、図６（Ｂ）は、テンプレートパルス発生回路の動作を示すタイミング図である。
図６（Ａ）に示すように、テンプレートパルス発生回路１００は、第１の遅延素子であるインバータＩＮ１と、第２の遅延素子であるインバータＩＮ２と、第１のパルス発生回路であるパルス発生回路１１０と、第２のパルス発生回路であるパルス発生回路１２０と、から構成されている。
インバータＩＮ１及びインバータＩＮ２の入力端子は、パルス位置タイミング信号ＰＰＴＳを入力するタイミング入力端子１３１に並列に接続されている。インバータＩＮ１の出力端子は、パルス発生回路１１０の第１端子１３２に接続され、第１のパルス信号であるＩ相パルス信号ＩＰＳを第２端子１３３から出力する。インバータＩＮ２の出力端子は、パルス発生回路１２０の第１端子１３２に接続され、第２のパルス信号であるＱ相パルス信号ＱＰＳを第２端子１３３から出力する。
パルス発生回路１１０は、インバータＩＮ１の出力端子に直列に接続されたｎ＝１０個の遅延素子ＤＬ０〜ＤＬ９と、インバータＩＮ１の出力信号及び遅延素子ＤＬ０〜ＤＬ９の各々が出力する出力信号に基づきＩ相パルス信号ＩＰＳを出力する論理回路１３０と、から構成されている。パルス発生回路１２０は、パルス発生回路１１０と同等の回路である。
論理回路１３０は、接地電位ＧＮＤと電源電位ＶＤＤの間に直列に接続されたＰｃｈトランジスタＰ１１，Ｐ１２とＮｃｈトランジスタＮ１１，Ｎ１２と、接地電位ＧＮＤと電源電位ＶＤＤの間に直列に接続されたＰｃｈトランジスタＰ２１，Ｐ２２とＮｃｈトランジスタＮ２１，Ｎ２２と、接地電位ＧＮＤと電源電位ＶＤＤの間に直列に接続されたＰｃｈトランジスタＰ３１，Ｐ３２とＮｃｈトランジスタＮ３１，Ｎ３２と、接地電位ＧＮＤと電源電位ＶＤＤの間に直列に接続されたＰｃｈトランジスタＰ４１，Ｐ４２とＮｃｈトランジスタＮ４１，Ｎ４２と、接地電位ＧＮＤと電源電位ＶＤＤの間に直列に接続されたＰｃｈトランジスタＰ５１，Ｐ５２とＮｃｈトランジスタＮ５１，Ｎ５２と、接地電位ＧＮＤと電源電位ＶＤＤの間に直列に接続された抵抗素子Ｒ２，Ｒ１と、から構成されている。
ＰｃｈトランジスタＰ１２及びＮｃｈトランジスタＮ１１の接続点と、ＰｃｈトランジスタＰ２２及びＮｃｈトランジスタＮ２１の接続点と、ＰｃｈトランジスタＰ３２及びＮｃｈトランジスタＮ３１の接続点と、ＰｃｈトランジスタＰ４２及びＮｃｈトランジスタＮ４１の接続点と、ＰｃｈトランジスタＰ５２及びＮｃｈトランジスタＮ５１の接続点と、抵抗素子Ｒ２及びＲ１の接続点と、は共通に接続され、Ｉ相パルス信号ＩＰＳ（またはＱ相パルス信号ＱＰＳ）を出力する。
ＰｃｈトランジスタＰ１１のゲート端子は、遅延素子ＤＬ１の出力端子と接続され、ＰｃｈトランジスタＰ１２及びＮｃｈトランジスタＮ１１のゲート端子は、遅延素子ＤＬ０の出力端子と接続され、ＮｃｈトランジスタＮ１２のゲート端子は、インバータＩＮ１（またはインバータＩＮ２）の出力端子と接続されている。
ＰｃｈトランジスタＰ２１のゲート端子は、遅延素子ＤＬ３の出力端子と接続され、ＰｃｈトランジスタＰ２２及びＮｃｈトランジスタＮ２１のゲート端子は、遅延素子ＤＬ２の出力端子と接続され、ＮｃｈトランジスタＮ２２のゲート端子は、遅延素子ＤＬ１の出力端子と接続されている。
ＰｃｈトランジスタＰ３１のゲート端子は、遅延素子ＤＬ５の出力端子と接続され、ＰｃｈトランジスタＰ３２及びＮｃｈトランジスタＮ３１のゲート端子は、遅延素子ＤＬ４の出力端子と接続され、ＮｃｈトランジスタＮ３２のゲート端子は、遅延素子ＤＬ３の出力端子と接続されている。
ＰｃｈトランジスタＰ４１のゲート端子は、遅延素子ＤＬ７の出力端子と接続され、ＰｃｈトランジスタＰ４２及びＮｃｈトランジスタＮ４１のゲート端子は、遅延素子ＤＬ６の出力端子と接続され、ＮｃｈトランジスタＮ４２のゲート端子は、遅延素子ＤＬ５の出力端子と接続されている。
ＰｃｈトランジスタＰ５１のゲート端子は、遅延素子ＤＬ９の出力端子と接続され、ＰｃｈトランジスタＰ５２及びＮｃｈトランジスタＮ５１のゲート端子は、遅延素子ＤＬ８の出力端子と接続され、ＮｃｈトランジスタＮ５２のゲート端子は、遅延素子ＤＬ７の出力端子と接続されている。
図６（Ｂ）に示すように、インバータＩＮ２のパルス位置タイミング信号ＰＰＴＳの立ち上がりからの遅延時間Ｄ２は、インバータＩＮ１のパルス位置タイミング信号ＰＰＴＳの立ち上がりからの遅延時間Ｄ１よりも長く設定されている。テンプレートパルス発生回路１００は、インバータＩＮ１の遅延時間Ｄ１とインバータＩＮ２の遅延時間Ｄ２とを調整することにより、位相差Φ＝９０度のＩ相パルス信号ＩＰＳとＱ相パルス信号ＱＰＳを発生できる。
以上に述べた本実施形態によれば、以下の効果が得られる。
本実施形態では、位相が異なる２つのパルス信号を組み合わせることにより高精度低ジッタのクロック源を必要とせずに妨害信号の影響を低減しつつ検波ができるため、回路規模や消費電力の増大を抑えることができる。特に、位相差が９０度のＩ相パルス信号ＩＰＳとＱ相パルス信号ＱＰＳとを組み合わせることにより最も効率よく包絡線検波を行うことができる。
以上、パルス受信回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
（変形例１）パルス受信回路の変形例１について説明する。図７（Ａ）は、変形例１に係るテンプレートパルス発生回路の構成を示す回路図であり、図７（Ｂ）は、テンプレートパルス発生回路の変形例１の動作を示すタイミング図である。
図７（Ａ）に示すように、変形例１のテンプレートパルス発生回路１０１は、パルス位置タイミング信号ＰＰＴＳを入力するタイミング入力端子１３１と、Ｉ相パルス信号ＩＰＳ及びＱ相パルス信号ＱＰＳを発生する多相発振回路１７０と、タイミング入力端子１３１と多相発振回路１７０との間に接続され、図７（Ｂ）に示すようにパルス位置タイミング信号ＰＰＴＳがオン状態になった時点でオン状態となり、オン状態になった時点から受信信号ＩＮＰＳのパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号ＯＮＣＳを出力するオン−オフ制御回路１５０と、から構成されている。
多相発振回路１７０は、直列に接続された４つの差動インバータＤＦ０〜ＤＦ３と、２つの排他的論理和回路ＥＸ１，ＥＸ２と、から構成されている。排他的論理和回路ＥＸ１は、一方の入力端子が差動インバータＤＦ０の−側出力端子と接続され、他方の入力端子が差動インバータＤＦ２の−側出力端子と接続され、Ｉ相パルス信号ＩＰＳを出力する。排他的論理和回路ＥＸ２は、一方の入力端子が差動インバータＤＦ１の＋側出力端子と接続され、他方の入力端子が差動インバータＤＦ３の＋側出力端子と接続され、Ｑ相パルス信号ＱＰＳを出力する。差動インバータＤＦ３の＋側出力端子は、差動インバータＤＦ０の＋側入力端子と接続され、差動インバータＤＦ３の−側出力端子は、差動インバータＤＦ０の−側入力端子と接続されている。多相発振回路１７０は、オン−オフ制御信号ＯＮＣＳがオンの期間発振を行い、Ｉ相パルス信号ＩＰＳ及びＱ相パルス信号ＱＰＳを出力する。
本変形例１のテンプレートパルス発生回路１０１によれば、第１実施形態の図６（Ａ）のテンプレートパルス発生回路１００に比べて倍の速度で差動インバータが動作する必要があるため消費電力は増大するが、より正確な位相差Φ＝９０度のＩ相パルス信号ＩＰＳ及びＱ相パルス信号ＱＰＳを発生させることができる。
（変形例２）パルス受信回路の変形例２について説明する。図８は、変形例２に係るテンプレートパルス発生回路の構成を示す回路図である。
図８に示すように、変形例２のテンプレートパルス発生回路１０２は、図６（Ａ）に示す第１実施形態のテンプレートパルス発生回路１００の遅延素子ＤＬ０〜ＤＬ９の替わりに、周波数調整信号ＦＣにより遅延時間を制御可能な遅延制御素子ＤＶ０〜ＤＶ９を使用した第１の周波数調整パルス発生回路である遅延制御パルス発生回路１１１及び第２の周波数調整パルス発生回路である遅延制御パルス発生回路１２１と、周波数調整信号ＦＣを発生する周波数調整回路１４０を備えている。
本変形例２のテンプレートパルス発生回路１０２によれば、簡易な周波数調整回路１４０により周波数の調整ができる。
（変形例３）パルス受信回路の変形例３について説明する。図９は、変形例３に係るテンプレートパルス発生回路の構成を示す回路図である。
図９に示すように、変形例３のテンプレートパルス発生回路１０３は、図７（Ａ）に示す変形例１のテンプレートパルス発生回路１０１の差動インバータＤＦ０〜ＤＦ３の替わりに周波数調整信号ＦＣにより遅延時間を制御可能な遅延制御差動インバータＶＦ０〜ＶＦ３を使用した周波数調整多相発振回路１７５と、周波数調整信号ＦＣを発生する周波数調整回路１４１を備えている。周波数調整回路１４１は、遅延制御差動インバータＶＦ０の−側出力端子と遅延制御差動インバータＶＦ３の＋側出力端子とに接続された分周回路１５２と、分周回路１５２の出力と基準クロック１５３の出力の位相を比較する位相比較回路１５４と、位相比較回路１５４の出力に基づき周波数調整信号ＦＣを発生するチャージポンプ１５５と、から構成されている。
本変形例３のテンプレートパルス発生回路１０２によれば、周波数調整多相発振回路１７５の発振信号に基づき周波数調整信号ＦＣを調整できるので、正確な周波数の調整ができる。
（変形例４）パルス受信回路の変形例４について説明する。図１０は、変形例４に係るテンプレートパルス発生回路の構成を示す回路図である。
図１０に示すように、変形例４のテンプレートパルス発生回路１０４は、図８に示す変形例２のテンプレートパルス発生回路１０２の周波数調整回路１４０として、遅延制御パルス発生回路１１１，１２１に含まれる遅延制御素子ＤＶ０〜ＤＶ９と略同一または比例関係の遅延特性を持つｍ＝５個の遅延制御素子ＤＶａ〜ＤＶｅからなるリング発振回路１５１と、リング発振回路１５１の出力端子と接続された分周回路１５２と、分周回路１５２の出力と基準クロック１５３の出力の位相を比較する位相比較回路１５４と、位相比較回路１５４の出力に基づき周波数調整信号ＦＣを発生するチャージポンプ１５５と、から構成された周波数調整回路１４２を使用している。
本変形例４のテンプレートパルス発生回路１０４によれば、第１の周波数調整パルス発生回路１１１及び第２の周波数調整パルス発生回路１２１に含まれる遅延制御素子ＤＶ０〜ＤＶ９と略同一または比例関係の遅延特性を持つ遅延制御素子ＤＶａ〜ＤＶｅで構成されたリング発振回路１５１の発振周期に基づき周波数調整信号ＦＣを調整できるので、高い周波数を持ったパルス信号ＩＰＳやＱＰＳを直接観測することなしに、概ね正確な周波数の調整ができる。
（変形例５）パルス受信回路の変形例５について説明する。図１１は、変形例５に係るテンプレートパルス発生回路の構成を示す回路図である。
図１１に示すように、変形例５のテンプレートパルス発生回路１０５は、図８に示す変形例２のテンプレートパルス発生回路１０２の周波数調整回路１４０として、テンプレートパルス発生回路１０２を構成する遅延素子と略同一または比例関係の遅延特性を持つｍ＝５個の遅延素子ＤＬａ〜ＤＬｅからなるリング発振回路１６１と、リング発振回路１６１の出力端子と接続されたカウンタ回路１６２と、カウンタ回路１６２のカウント値に対応する周波数調整信号ＦＣのデジタル値をＲＯＭテーブル１６３から求める制御回路１６４と、制御回路１６４のデジタル値を周波数調整信号ＦＣに変換するＤＡ変換回路１６５と、から構成された周波数調整回路１４３を使用している。
本変形例５のテンプレートパルス発生回路１０５によれば、リング発振回路１６１のカウント値に対応するＲＯＭテーブル１６３を参照すれば周波数調整ができるので、周波数制御の高速化、回路の簡易化、低消費電力化を実現できる。
（変形例６）パルス受信回路の変形例６について説明する。図１２は、変形例６に係るテンプレートパルス発生回路の構成を示す回路図である。
図１２に示すように、変形例６のパルス受信回路１０００は、第１実施形態のパルス受信回路１と、半波整流検波回路で構成された受信回路１０１０と、受信信号ＩＮＰＳを基に通信路品質ＱＬＹを判定する通信路品質判定回路１０２０と、制御回路１０３０と、スイッチ回路ＳＷ１，ＳＷ２と、から構成されている。制御回路１０３０は、通信路品質ＱＬＹが所定の品質より低い場合、スイッチ回路ＳＷ１，ＳＷ２をＢ側に切り替えるスイッチ信号ＳＷＡＢと、パルス受信回路１を能動状態にするオン信号ＯＮＢと、を出力する。逆に、通信路品質ＱＬＹが所定の品質より高い場合、スイッチ回路ＳＷ１，ＳＷ２をＡ側に切り替えるスイッチ信号ＳＷＡＢと、受信回路１０１０を能動状態にするオン信号ＯＮＡと、を出力する。
本変形例６のパルス受信回路１０００によれば、通信路品質が良い場合は回路構成が小さな受信回路１０１０に切り替えることができるので、消費電力を低減することができる。なお、受信回路１０１０は、全波整流検波回路で構成してもよいし、自乗検波回路で構成してもよい。また、通信路品質を判定する要素として、例えば、予想される妨害波のみをバンドパスフィルタで抽出しその信号レベルを測定したり、期待する受信パルス位置以外の時間タイミングにおける受信信号レベルを測定してもよい。さらに、本変形例では受信信号を基に通信路品質を判定する例を述べたが、検波信号を基に通信路品質を判定してもよい。その場合には、ＢＥＲ、ＰＥＲ（パケット誤り率）などを用いてもよい。
（変形例７）パルス受信回路の変形例７について説明する。図１３は、変形例７に係るテンプレートパルス発生回路の構成を示す回路図である。
図１３に示すように、変形例７のパルス受信回路１１００は、信号処理回路１０と、包絡線検波回路４０２と、位相同期回路１１１３を含む同期検波回路１１１０と、検波信号ＯＵＴを基に通信路品質ＱＬＹを判定する通信路品質判定回路１１２０と、制御回路１１３０と、パルス位置同期回路１１３５と、位相調整回路１１４０と、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３と、リング発振回路１１５０と、共振発振器であるＳＡＷ発振回路１１６０と、から構成されている。制御回路１１３０は、通信路品質ＱＬＹが所定の品質より高い場合、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３をＡ側に切り替えるスイッチ信号ＳＷＡＢと、包絡線検波回路４０２とリング発振回路１１５０とを能動状態にするオン信号ＯＮＡと、を出力する。逆に、通信路品質ＱＬＹが所定の品質より低い場合、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３をＢ側に切り替えるスイッチ信号ＳＷＡＢと、同期検波回路１１１０とＳＡＷ発振回路１１６０とを能動状態にするオン信号ＯＮＢと、を出力する。
本変形例７のパルス受信回路１１００によれば、妨害信号などにより通信路品質が低くなる場合は高性能な同期検波回路１１１０と低ジッタなＳＡＷ発振回路１１６０とに切り替えることができるので、妨害信号に強く、消費電力を低減することができる。なお、共振発振器は、水晶発振器、ＦＢＡＲ発振器、ＬＣ発振器などでもよい。
また、本変形例７では通信路品質ＱＬＹに対し所定の品質よりも高いか低いかの２段階で構成したが、高・中・低の３段階で構成し、高い場合は、包絡線検波回路に接続し、中程度の場合は、第１実施形態のパルス受信回路１に接続し、低い場合は、同期検波回路に接続するようにしてもよい。この構成によれば、通信路品質に応じて最適なパルス受信回路に切り替えることができるので、妨害信号に強く、消費電力を低減することができる。
（変形例８）パルス受信回路の変形例８について説明する。図１４は、変形例８に係るテンプレートパルス発生回路の構成を示す回路図である。
図１４に示すように、変形例８のパルス受信回路１２００は、変形例７のパルス受信回路１１００のリング発振回路１１５０とＳＡＷ発振回路１１６０を遅延素子の段数を２段階（ｐ段またはｐ＋ｑ段）に切り替え可能な可変リング発振回路１１７０で構成し、外部からの制御信号ＣＮＴＬで制御するように構成されている。
本変形例８のパルス受信回路１２００によれば、送信データ量の変動に応じた最適な通信速度を選びつつ、通信速度が速い場合（送信信号の発生頻度が高い場合）は干渉に強い同期検波回路に切り替えることができるので、干渉に強く、消費電力を低減することができる。即ち、通信速度が速い場合には、法的規制や消費電力の制約のために、パルス１つ当たりのエネルギーを低く抑える必要があるため、相対的に干渉に弱くなるが、同期検波回路に切り替えることでその劣化分を補償することができる。また、通信速度が遅い場合（送信信号の発生頻度が低い場合）の可変リング発振回路１１７０は、遅延素子であるインバータの段数を多くする必要があり、個々のインバータから生じるジッタが合成されるため、リング発振器出力の瞬時ジッタは大きい。一方、通信速度が速い場合においては遅延素子であるインバータの段数を減らすことができるため、可変リング発振回路１１７０の出力の瞬時ジッタは小さくなり、同期検波を実現することが可能となる。
（変形例９）パルス受信回路の変形例９について説明する。図１５は、変形例８のパルス受信回路１２００を使用したパルス無線通信装置の構成を示す回路図である。
図１５に示すように、パルス無線通信装置２０００は、送信回路１３００と、受信回路１４００と、から構成されている。受信回路１４００は、変形例８のパルス受信回路１２００を含み、送信回路１３００は、パルス受信回路１２００に含まれる可変リング発振回路１１７０を含んでいる。
本変形例９のパルス無線通信装置２０００によれば、高精度低ジッタのクロック源を必要とせずに妨害信号の影響を受けにくい通信が、回路規模及び消費電力の増加を抑えながらできる。
（変形例１０）パルス無線通信装置を使った電子機器の例について説明する。図１６は、変形例９に係るパルス無線通信装置を使った電子機器である携帯電話の構成を示す概略図である。携帯電話１８００は、操作ボタンなどを備えた本体部１８１０と、液晶パネルなどを備えた表示部１８２０とが、ヒンジ部１８３０によって折りたたみ可能なように接続されている。本体部１８１０には、図１５に示す送信回路１３００が内蔵され、表示部１８２０には、図１５に示す受信回路１４００が内蔵され、無線通信により本体部１８１０から表示部１８２０に動画や静止画や音声などのデータが送受信される。送信回路１３００及び受信回路１４００で携帯電話１８００を構成することにより、本体部１８１０から表示部１８２０に高速に動画や静止画や音声などのデータを転送することができる。
（Ａ）第１実施形態に係るパルス受信回路の構成を示すブロック図、（Ｂ）第１実施形態に係るパルス受信回路の動作を示すタイミング図。 （Ａ）包絡線検波回路を半波整流回路で構成した場合を示す回路図、図２（Ｂ）包絡線検波回路の動作を示すタイミング図。 包絡線検波回路を全波整流回路で構成した場合を示す回路図。 包絡線検波回路を自乗回路で構成した場合を示す回路図。 （Ａ）検波方式の違いによる干渉信号電力とＢＥＲ特性を示すグラフ、（Ｂ）同期検波方式における瞬間ジッタの影響を示すグラフ、（Ｃ）Ｉ2＋Ｑ2検波方式における受信パルスとテンプレートパルスの中心周波数の偏差とＩ2＋Ｑ2検波出力の関係を示すグラフ。 （Ａ）テンプレートパルス発生回路の構成を示す回路図、（Ｂ）テンプレートパルス発生回路の動作を示すタイミング図。 （Ａ）変形例１に係るテンプレートパルス発生回路の構成を示す回路図、（Ｂ）テンプレートパルス発生回路の変形例１の動作を示すタイミング図。 変形例２に係るテンプレートパルス発生回路の構成を示す回路図。 変形例３に係るテンプレートパルス発生回路の構成を示す回路図。 変形例４に係るテンプレートパルス発生回路の構成を示す回路図。 変形例５に係るテンプレートパルス発生回路の構成を示す回路図。 変形例６に係るテンプレートパルス発生回路の構成を示す回路図。 変形例７に係るテンプレートパルス発生回路の構成を示す回路図。 変形例８に係るテンプレートパルス発生回路の構成を示す回路図。 パルス無線通信装置の構成を示す回路図。 携帯電話の構成を示す概略図。
符号の説明
１…パルス受信回路、１０…信号処理回路、１００…テンプレートパルス発生回路、１０１…テンプレートパルス発生回路、１０２…テンプレートパルス発生回路、１０３…テンプレートパルス発生回路、１０４…テンプレートパルス発生回路、１１０…パルス発生回路、１１１，１２１…遅延制御パルス発生回路、１２０…パルス発生回路、１３０…論理回路、１３１…タイミング入力端子、１４０…周波数調整回路、１４１…周波数調整回路、１４２…周波数調整回路、１４３…周波数調整回路、１５０…オフ制御回路、１５１…リング発振回路、１５２…分周回路、１５３…基準クロック、１５４…位相比較回路、１５５…チャージポンプ、１６１…リング発振回路、１６２…カウンタ回路、１６３…ＲＯＭテーブル、１６４…制御回路、１６５…ＤＡ変換回路、１７０…多相発振回路、１７５…周波数調整多相発振回路、２１０…乗算回路、２２０…乗算回路、３１０，３２０…ＬＰＦ、４００，４０１，４０２…包絡線検波回路、４１０，４２０…ダイオード、４１１，４２１…全波整流回路、４１２，４２２…自乗回路、４３０…加算回路、４４０…アンプ、４５０…コンパレータ、１０００…パルス受信回路、１０１０…受信回路、１０２０…通信路品質判定回路、１０３０…制御回路、１１００…パルス受信回路、１１１０…同期検波回路、１１１３…位相同期回路、１１３５…パルス位置同期回路、１１４０…位相調整回路、１１５０…リング発振回路、１１６０…ＳＡＷ発振回路、１１７０…可変リング発振回路、１２００…パルス受信回路、１３００…送信回路、１４００…受信回路、１８００…携帯電話、１８１０…本体部、１８２０…表示部、１８３０…ヒンジ部、２０００…パルス無線通信装置。

Claims (19)

  1. 外部から受信信号を受信するパルス受信回路であって、
    第１のパルス信号と、前記第１のパルス信号とは位相が異なる第２のパルス信号とをパルス位置タイミング信号に基づき発生するテンプレートパルス発生回路と、
    前記受信信号と前記第１のパルス信号とを乗算し第１の乗算信号を出力する第１の乗算回路と、
    前記受信信号と前記第２のパルス信号とを乗算し第２の乗算信号を出力する第２の乗算回路と、
    前記第１の乗算信号の周波数成分のうちの低い周波数成分を取り出し第１の低周波信号を出力する第１の低域通過濾波回路と、
    前記第２の乗算信号の周波数成分のうちの低い周波数成分を取り出し第２の低周波信号を出力する第２の低域通過濾波回路と、
    前記第１の低周波信号と前記第２の低周波信号とから包絡線演算を行い検波信号を出力する包絡線検波回路と、
    を含む、
    ことを特徴とするパルス受信回路。
  2. 請求項１に記載のパルス受信回路において、前記第１のパルス信号と前記第２のパルス信号との位相差は略９０度である、ことを特徴とするパルス受信回路。
  3. 請求項１に記載のパルス受信回路において、前記包絡線検波回路は、半波整流回路を含むことを特徴とするパルス受信回路。
  4. 請求項１に記載のパルス受信回路において、前記包絡線検波回路は、全波整流回路を含むことを特徴とするパルス受信回路。
  5. 請求項１に記載のパルス受信回路において、前記包絡線検波回路は、自乗回路を含むことを特徴とするパルス受信回路。
  6. 請求項１に記載のパルス受信回路において、
    前記テンプレートパルス発生回路は、
    第１端子と、第２端子と、前記第１端子に直列に接続されたｎ個（ｎは２以上の整数）の遅延素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１のパルス発生回路及び第２のパルス発生回路と、
    前記パルス位置タイミング信号を入力するタイミング入力端子と、
    第１の遅延素子と、
    前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、
    を含み、
    前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、
    前記第１の遅延素子の出力端子は、前記第１のパルス発生回路の前記第１端子に接続され、前記第１のパルス発生回路の前記第２端子から前記第１のパルス信号を出力し、
    前記第２の遅延素子の出力端子は、前記第２のパルス発生回路の前記第１端子に接続され、前記第２のパルス発生回路の前記第２端子から前記第２のパルス信号を出力する、
    ことを特徴とするパルス受信回路。
  7. 請求項１に記載のパルス受信回路において、
    前記テンプレートパルス発生回路は、
    前記パルス位置タイミング信号を入力するタイミング入力端子と、
    前記第１のパルス信号及び前記第２のパルス信号を発生する多相発振回路と、
    前記入力端子と前記多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、
    を含み、
    前記多相発振回路は、前記オン−オフ制御信号に基づき前記第１のパルス信号及び前記第２のパルス信号を発生させる、
    ことを特徴とするパルス受信回路。
  8. 請求項１に記載のパルス受信回路において、
    前記テンプレートパルス発生回路は、
    第１端子と、第２端子と、前記第１端子に直列に接続された周波数調整信号により遅延時間を制御可能なｎ個（ｎは２以上の整数）の遅延制御素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１の周波数調整パルス発生回路及び第２の周波数調整パルス発生回路と、
    前記パルス位置タイミング信号を入力するタイミング入力端子と、
    第１の遅延素子と、
    前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、
    前記周波数調整信号を出力する周波数調整回路と、
    を含み、
    前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、
    前記第１の遅延素子の出力端子は、前記第１の周波数調整パルス発生回路の前記第１端子に接続され、前記第１の周波数調整パルス発生回路の前記第２端子から前記第１のパルス信号を出力し、
    前記第２の遅延素子の出力端子は、前記第２の周波数調整パルス発生回路の前記第１端子に接続され、前記第２の周波数調整パルス発生回路の前記第２端子から前記第２のパルス信号を出力する、
    ことを特徴とするパルス受信回路。
  9. 請求項１に記載のパルス受信回路において、
    前記テンプレートパルス発生回路は、
    前記パルス位置タイミング信号を入力するタイミング入力端子と、
    前記第１のパルス信号及び前記第２のパルス信号を発生する周波数調整信号により発振信号の周波数を調整可能な周波数調整多相発振回路と、
    前記入力端子と前記周波数調整多相発振回路との間に接続され、前記パルス位置タイミング信号がオン状態になった時点でオン状態となり、オン状態になった時点から前記受信信号のパルス幅よりも長い時間幅が経過後にオフ状態になるオン−オフ制御信号を出力するオン−オフ制御回路と、
    前記発振信号に基づき前記周波数調整信号を発生する周波数調整回路と、
    を含む、
    ことを特徴とするパルス受信回路。
  10. 請求項１に記載のパルス受信回路において、
    前記テンプレートパルス発生回路は、
    第１端子と、第２端子と、前記第１端子に直列に接続された周波数調整信号により遅延時間を制御可能なｎ個（ｎは２以上の整数）の遅延制御素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１の周波数調整パルス発生回路及び第２の周波数調整パルス発生回路と、
    前記遅延制御素子と略同一または比例関係にある遅延特性を持つｍ個（ｍは２以上の整数）の遅延制御素子を有するリング発振回路を含み前記リング発振回路の出力信号に基づき前記周波数調整信号を出力する周波数調整回路と、
    前記パルス位置タイミング信号を入力するタイミング入力端子と、
    第１の遅延素子と、
    前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、
    を含み、
    前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、
    前記第１の遅延素子の出力端子は、前記第１の周波数調整パルス発生回路の前記第１端子に接続され、前記第１の周波数調整パルス発生回路の前記第２端子から前記第１のパルス信号を出力し、
    前記第２の遅延素子の出力端子は、前記第２の周波数調整パルス発生回路の前記第１端子に接続され、前記第２の周波数調整パルス発生回路の前記第２端子から前記第２のパルス信号を出力する、
    ことを特徴とするパルス受信回路。
  11. 請求項１に記載のパルス受信回路において、
    前記テンプレートパルス発生回路は、
    第１端子と、第２端子と、前記第１端子に直列に接続された周波数調整信号により遅延時間を制御可能なｎ個（ｎは２以上の整数）の遅延制御素子と、前記第１端子から入力された信号及び前記ｎ個の遅延素子の各々が出力するｎ個の出力信号に基づき前記第２端子からパルス信号を出力する論理回路と、を含む第１の周波数調整パルス発生回路及び第２の周波数調整パルス発生回路と、
    前記遅延制御素子と略同一または比例関係にある遅延特性を持つｍ個（ｍは２以上の整数）の遅延素子を有するリング発振回路と、前記リング発振回路の出力信号をカウントしカウント値を出力するカウンタ回路と、前記カウント値に対応する前記周波数調整信号の値を記憶したＲＯＭテーブルと、を含む周波数調整回路と、
    前記パルス位置タイミング信号を入力するタイミング入力端子と、
    第１の遅延素子と、
    前記第１の遅延素子よりも遅延時間の長い第２の遅延素子と、
    を含み、
    前記第１の遅延素子及び前記第２の遅延素子の入力端子は、前記タイミング入力端子と接続され、
    前記第１の遅延素子の出力端子は、前記第１の周波数調整パルス発生回路の前記第１端子に接続され、前記第１の周波数調整パルス発生回路の前記第２端子から前記第１のパルス信号を出力し、
    前記第２の遅延素子の出力端子は、前記第２の周波数調整パルス発生回路の前記第１端子に接続され、前記第２の周波数調整パルス発生回路の前記第２端子から前記第２のパルス信号を出力する、
    ことを特徴とするパルス受信回路。
  12. 請求項１に記載のパルス受信回路である第１のパルス受信回路と、
    半波整流検波回路を含む第２のパルス受信回路と、
    通信路の品質を判定する通信路品質判定回路と、
    を含み、
    前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第１のパルス受信回路に入力し、前記検波信号を出力し、
    前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記検波信号を出力する、
    ことを特徴とするパルス受信回路。
  13. 請求項１に記載のパルス受信回路である第１のパルス受信回路と、
    全波整流検波回路を含む第２のパルス受信回路と、
    通信路の品質を判定する通信路品質判定回路と、
    を含み、
    前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第１のパルス受信回路に入力し、前記検波信号を出力し、
    前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記検波信号を出力する、
    ことを特徴とするパルス受信回路。
  14. 請求項１に記載のパルス受信回路である第１のパルス受信回路と、
    自乗検波回路を含む第２のパルス受信回路と、
    通信路の品質を判定する通信路品質判定回路と、
    を含み、
    前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力し、
    前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力する、
    ことを特徴とするパルス受信回路。
  15. 請求項１に記載のパルス受信回路である第１のパルス受信回路と、
    同期検波回路である第２のパルス受信回路と、
    通信路の品質を判定する通信路品質判定回路と、
    を含み、
    前記通信路の品質が所定の品質より低い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力し、
    前記通信路の品質が前記所定の品質より高い場合、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力する、
    ことを特徴とするパルス受信回路。
  16. 請求項１に記載のパルス受信回路である第１のパルス受信回路と、
    同期検波回路である第２のパルス受信回路と、
    通信路の品質を判定する通信路品質判定回路と、
    前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、
    を含み、
    前記通信路の品質が所定の品質より低い場合、共振発振器により前記クロック信号を生成し、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力し、
    前記通信路の品質が前記所定の品質より高い場合、リング発振器により前記クロック信号を生成し、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力する、
    ことを特徴とするパルス受信回路。
  17. 請求項１に記載のパルス受信回路である第１のパルス受信回路と、
    同期検波回路である第２のパルス受信回路と、
    包絡線検波回路である第３のパルス受信回路と、
    通信路の品質を判定する通信路品質判定回路と、
    を含み、
    前記通信路の品質が所定の品質である第１の品質より低い場合、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力し、
    前記通信路の品質が前記第１の品質と前記第１の品質よりも高い第２の品質との間にある場合、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力し、
    前記通信路の品質が前記第２の品質よりも高い場合、前記受信信号を前記第３のパルス受信回路に入力し、前記第３のパルス受信回路から前記検波信号を出力する、
    ことを特徴とするパルス受信回路。
  18. 請求項１に記載のパルス受信回路である第１のパルス受信回路と、
    同期検波回路である第２のパルス受信回路と、
    ｐ＋ｑ個（ｐ、ｑは任意の自然数）の遅延素子を有し、ｐ個の前記遅延素子によるリング発振と、ｐ＋ｑ個の前記遅延素子によるリング発振と、に切り替え可能な可変リング発振回路と、
    前記パルス位置タイミング信号をクロック信号に基づき出力する位相調整回路と、
    を含み、
    前記受信信号の発生頻度が所定の頻度よりも高い場合、前記可変リング発振回路をｐ個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第２のパルス受信回路に入力し、前記第２のパルス受信回路から前記検波信号を出力し、
    前記受信信号の発生頻度が前記所定の頻度よりも低い場合、前記可変リング発振回路をｐ＋ｑ個の前記遅延素子によるリング発振に切り替え、前記受信信号を前記第１のパルス受信回路に入力し、前記第１のパルス受信回路から前記検波信号を出力する、
    ことを特徴とするパルス受信回路。
  19. 請求項１から１８のいずれか一項に記載のパルス受信回路と、パルス送信回路と、を含むことを特徴とするパルス無線通信装置。
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