JP3816079B2

JP3816079B2 - Ｕｗｂ受信回路

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Publication number: JP3816079B2
Application number: JP2004023897A
Authority: JP
Inventors: 崇秀寺田; 真吾善積; 忠広黒田
Original assignee: 株式会社半導体理工学研究センター
Priority date: 2004-01-30
Filing date: 2004-01-30
Publication date: 2006-08-30
Anticipated expiration: 2024-01-30
Also published as: US7869548B2; JP2005217899A; US20050213635A1

Description

本発明は、非連続なパルス信号を送受信信号に用いるＵＷＢ無線通信を行うために使用するＵＷＢ受信回路に関する。

従来、受信アナログフロントエンド回路の中で、増幅器は最も電力を消費するブロックであり、受信器の低消費電力化を図るには増幅器の消費電力を削減することが効果的であった。しかし、狭帯域無線では、データを搬送波に乗せて送受信するため送受信信号は連続波であり、したがって、受信時の増幅器は、常に大きな電流を流し続けなければならず消費電力が非常に大きくなっていた。これに対して、ＵＷＢ無線通信では、送受信信号は、搬送波を用いず非連続な短パルスを用いていた（例えば、非特許文献１〜５及び特許文献１参照。）。

図２５は、従来のＵＷＢ受信回路の回路例を示したブロック図である。
図２５において、受信信号ＲＦｉ及び受信信号ＲＦｉの位相を反転させた信号／ＲＦｉは増幅器１０２で増幅され、該増幅された信号は、ミキサ回路１０５で、テンプレートパルス生成回路１０４から出力されたテンプレート信号とかけあわされて出力される。従来、非連続なパルス信号を送受信信号に使用するＵＷＢ無線通信において、受信信号と相関を取るためのテンプレート信号は、受信信号と同様の図２６で示すような非連続なパルス信号であった。

ジョンウー・ハン（Jeongwoo Han）、カム・グェン（Cam Nguyen）著，「ア・ニュー・ウルトラ−ワイドバンド，ウルトラ−ショート・モノサイクル・パルス・ジェネレータ・ウイズ・レデュースド・リンギング（A new ultra-wideband, ultra-short monocycle pulse generator with reduced ringing）」，マイクロウェーブ・アンド・ワイヤレス・コンポーネンツ・レターズ（Microwave and Wireless Components Letters），ＩＥＥＥ，２００２年６月６日，第１２巻，ｐ．２０６−２０８ユンセオク・キム（Hyunseok Kim）、ドングウォン・パーク（Dongwon Park）及びヤングジョーン・ジョー（Youngjoong Joo）、ＵＳＡ著，「デザイン・オブ・ＣＭＯＳ・シコルツズ・モノサイクル・パルス・ジェネレータ（Design of CMOS Scholtz's Monocycle Pulse Generator）」，２００３・ＩＥＥＥ・コンフェレンス・オン・ウルトラ・ワイドバンド・システムズ・アンド・テクノロジーズ（2003 IEEE Conference on Ultra Wideband Systems and Technologies）（ＵＷＢＳＴ２００３），ｐ．８１−８５イガー・ジェイ・イモリーフ（Igor J. Immoreev）、シニア・メンバー・ＩＥＥＥ（Senior Member IEEE）、アレクサンダー・エー・スダコフ（Alexander A. Sudakov）著，「ウルトラ−ワイドバンド・コミュニケーション・システム・ウイズ・ハイ・データ・レート（Ultra-WideBand Communication System with High Data Rate）」，２００２・ＩＥＥＥ・インターナショナル・ワークショップ・オン・ザ・ウルトラ・ワイドバンド・アンド・ウルトラ・ショート・インパルス・シグナルズ（2002 IEEE International Workshop on The Ultra Wideband and Ultra Short Impulse Signals）（ＵＷＢＵＳＩＳ’２００２）ロバート・フレミング（Robert Fleming）、シェリー・クシナー（Cherie Kushner）、ガリー・ロバーツ（Gary Roberts）、ウダイ・ナンディワダ（Uday Nandiwada）、エーテル・ワイヤ・アンド・ロケーション・アイエヌシー（Aether Wire & Location, Inc.）、ＵＳＡ著，「ラピッド・アクイジション・フォー・ウルトラ−ワイドバンド・ローカリザーズ（Rapid Acquisition for Ultra-Wideband Localizers）」，２００２・ＩＥＥＥ・コンフェレンス・オン・ウルトラ・ワイドバンド・システムズ・アンド・テクノロジーズ（2002 IEEE Conference on Ultra Wideband Systems and Technologies）（ＵＷＢＳＴ２００２）ジョーン−ヨング・リー（Joon-Yong Lee）及びロバート・エー・スコルツ（Robert A. Scholtz）著，「レインギング・イン・ア・デンス・マルチパス・エンビロンメント・ユージング・アン・ＵＷＢ・レディオ・リンク（Ranging in a Dense Multipath Environment Using an UWB Radio Link）」ＩＥＥＥ・ジャーナル・オン・セレクテッド・エリアズ・イン・コミュニケーションズ（IEEE JOURNAL ON SELECTED AREAS IN COMMUNICATIONS），２００２年１２月，第２０巻，第９号，ｐ．１６７７−１６８３米国特許出願公開第ＵＳ２００２／０１４６０８０号明細書

しかし、受信信号と同じ形状のパルス信号を生成するためには、複雑なパルス生成回路やフィルタ等を使用する必要があり、これらの回路によって消費電力が増大し低電力化の障害になっていた。

本発明は、上記のような問題を解決するためになされたものであり、デジタル回路で生成したガウシアンパルスや矩形単パルスをテンプレート信号に使用するようにして、回路の簡素化を図ると共に消費電力の低減を図ることができるＵＷＢ受信回路を得ることを目的とする。

この発明に係るＵＷＢ受信回路は、非連続なパルス信号を送受信信号に用いるＵＷＢ無線通信を行って受信した信号を所定の方法で復調して出力するＵＷＢ受信回路において、
入力された制御信号Ｓｃ１に応じて前記受信信号の増幅を行う増幅回路部と、
該増幅回路部で増幅された受信信号を所定の方法で復調する復調回路部と、
該復調回路部で復調された信号から前記増幅回路部の動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記復調回路部で復調された信号からデータが得られるように、生成するパルス信号からなるタイミング信号ｃｌｋｏｕｔを出力し、該タイミング信号ｃｌｋｏｕｔに応じて、所定の期間、制御信号Ｓｃ１を生成して前記増幅回路部に出力し、前記復調回路部は、前記タイミング信号ｃｌｋｏｕｔから複数の単パルスを生成し、増幅回路部で増幅された受信信号に、対応する該単パルスを掛け合わせて生成した信号を積分し更にＡ／Ｄ変換して、前記受信信号を復調するものである。

具体的には、前記復調回路部は、
前記増幅回路部で増幅された受信信号に対して、該受信信号と相関を取るために使用する、複数の単パルスからなるテンプレート信号を前記タイミング信号ｃｌｋｏｕｔから生成して出力するテンプレートパルス生成回路と、
前記増幅回路部で増幅された受信信号に、該テンプレートパルス生成回路で生成された対応する単パルスを掛け合わせて出力するミキサ回路と、
を備えるようにした。

この場合、前記テンプレートパルス生成回路は、
入力された信号を遅延時間τ１遅延させて出力する複数の遅延回路からなる第１の遅延回路部と、
入力された信号を遅延時間τ２遅延させて出力する少なくとも１つの遅延回路からなる第２の遅延回路部と、
タイミング信号ｃｌｋｏｕｔとタイミング信号ｃｌｋｏｕｔを遅延時間τ１だけ遅延させた信号から第１の単パルスＳｇ１を生成して出力する第１の論理回路部と、
タイミング信号ｃｌｋｏｕｔを遅延時間τ２で遅延させた信号と該信号を遅延時間τ１で遅延させた信号から第２の単パルスＳｇ２を生成して出力する第２の論理回路部と、
を備えたデジタル回路で形成されるようにした。

また、前記テンプレートパルス生成回路は、タイミング信号ｃｌｋｏｕｔを遅延時間（２×τ２）で遅延させた信号と該信号を遅延時間τ１で遅延させた信号から第３の単パルスＳｇ３を生成して出力する第３の論理回路部を備えたデジタル回路で形成されるようにしてもよい。

また、前記テンプレートパルス生成回路は、
入力された信号を遅延時間τ１遅延させて出力する遅延回路からなる第１の遅延回路部と、
入力された信号を遅延時間τ２遅延させて出力する複数の遅延回路からなる第２の遅延回路部と、
タイミング信号ｃｌｋｏｕｔとタイミング信号ｃｌｋｏｕｔを遅延時間τ１で遅延させた信号から第１の単パルスＳｇ１を生成して出力する論理回路部と、
を備えたデジタル回路で形成され、
前記第２の遅延回路部は、第１の単パルスＳｇ１を遅延時間τ２遅延させて第２の単パルスＳｇ２を生成して出力するようにした。

この場合、前記第２の遅延回路部は、第２の単パルスＳｇ２を遅延時間τ２遅延させて第３の単パルスＳｇ３を生成して出力するようにしてもよい。

本発明のＵＷＢ受信回路によれば、受信信号と相関を取るためのテンプレート信号Ｓｔｅｍに単パルスを使用したことから、テンプレートパルス生成回路をデジタル回路で形成することができ、アナログ回路を使用したり、抵抗や容量等の受動素子を用いたり、バイポーラトランジスタを使用することなく、簡単なデジタルＣＭＯＳ回路で構成することができ、回路の簡素化を図ることができる。このことから、回路が占める面積を小さくすることができ効率よく集積化を図ることができる。

また、テンプレートパルス生成回路で生成される単パルスは、受信信号がない状態では０Ｖになっていることから、ミキサ回路を構成する各トランジスタをオフさせて遮断状態にするため、ミキサ回路に電流が流れず更に消費電力を削減することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＵＷＢ受信回路の構成例を示した図である。
図１において、ＵＷＢ受信回路１は、受信された信号ＲＦｉと該受信信号ＲＦｉの位相を反転させた受信信号／ＲＦｉをそれぞれ増幅して出力する、ローノイズアンプをなす増幅器２と、増幅器２のイネーブル制御を行う信号の増幅器２への出力制御を行うスイッチ３と、一対の受信信号ＲＦｉ，／ＲＦｉと相関を取るための非連続なパルス信号であるテンプレート信号Ｓｔｅｍを生成して出力するテンプレートパルス生成回路４とを備えている。なお、増幅器２において、受信信号ＲＦｉを増幅した信号を出力信号Ｓｏとし、受信信号／ＲＦｉを増幅した信号を出力信号／Ｓｏとする。

更に、ＵＷＢ受信回路１は、増幅器２の出力信号Ｓｏ，／Ｓｏにテンプレート信号Ｓｔｅｍをそれぞれ掛け合わせて出力するミキサ回路５と、ミキサ回路５の出力信号を積分して出力するローパスフィルタ６と、ローパスフィルタ６からの信号をＡ／Ｄ変換して出力するＡ／Ｄ変換器７と、Ａ／Ｄ変換器７の出力信号ｒｘｄａｔａ及び所定のクロック信号ＣＬＫからスイッチ３、テンプレートパルス生成回路４、ローパスフィルタ６及びＡ／Ｄ変換器７に対するタイミング信号ｃｌｋｏｕｔを生成して出力するタイミング制御回路８とを備えている。

なお、増幅器２は増幅回路部を、テンプレートパルス生成回路４、ミキサ回路５、ローパスフィルタ６及びＡ／Ｄ変換器７は復調回路部を、スイッチ３及びタイミング制御回路８は制御回路部をそれぞれなす。また、スイッチ３及びテンプレートパルス生成回路４の一部は制御信号生成部を、タイミング制御部はタイミング制御回路をそれぞれなすと共に、スイッチ３はスイッチ回路部を、テンプレートパルス生成回路４の一部は出力制御回路部をそれぞれなす。

増幅器２は、スイッチ３から入力された制御信号Ｓｃ１に応じて作動又は作動停止し、作動停止時には作動時よりも消費電力が低減する。スイッチ３は、所定の信号レベルのタイミング信号ｃｌｋｏｕｔが入力されると、テンプレートパルス生成回路４から所定の信号レベルの信号Ｓ１が入力されるまでの間、入力されたタイミング信号ｃｌｋｏｕｔを増幅器２に出力する。テンプレートパルス生成回路４は、入力されたタイミング信号ｃｌｋｏｕｔが所定の信号レベルになると複数の単パルス（例えばガウシアンパルスや矩形パルス等）を生成しテンプレート信号Ｓｔｅｍとして出力する。タイミング制御回路８は、入力されたクロック信号ＣＬＫを遅延させてタイミング信号ｃｌｋｏｕｔを生成し、Ａ／Ｄ変換器７の出力信号ｒｘｄａｔａから正常に２値のデータが得られるまで該遅延時間を所定の方法で変えてクロック信号ＣＬＫを遅延して出力する。

図２は、タイミング制御回路８の内部構成例を示した図である。なお、図２では、タイミング制御回路８におけるタイミング信号ｃｌｋｏｕｔを生成する部分のみを示している。
図２において、タイミング制御回路８は、遅延回路Ｄ０〜Ｄｎ（ｎは正の整数）と、マルチプレクサＭＰＸと、マルチプレクサＭＰＸの動作制御を行う制御回路１１とで構成されている。遅延回路Ｄ０〜Ｄｎは直列に接続され、遅延回路Ｄ０の入力端にはクロック信号ＣＬＫが入力され、遅延回路Ｄ０〜Ｄｎの各出力端はマルチプレクサＭＰＸの対応する入力端にそれぞれ接続されている。マルチプレクサＭＰＸの出力端からはタイミング信号ｃｌｋｏｕｔが出力され、制御回路１１は、入力された出力信号ｒｘｄａｔａに応じてマルチプレクサＭＰＸの動作制御を行う。

例えば、制御回路１１は、マルチプレクサＭＰＸに対して、初期値として遅延回路Ｄ０の出力信号Ｌ０をタイミング信号ｃｌｋｏｕｔとして排他的に出力させ、入力された出力信号ｒｘｄａｔａから２値のデータが得られたか否かを調べる。出力信号ｒｘｄａｔａから２値のデータが得られなかった場合は、マルチプレクサＭＰＸに対して、遅延回路Ｄ１の出力信号Ｌ１をタイミング信号ｃｌｋｏｕｔとして排他的に出力させ、入力された出力信号ｒｘｄａｔａから２値のデータが得られたか否かを調べる。同様にして、制御回路１１は、出力信号ｒｘｄａｔａから２値のデータが得られると、それ以降はマルチプレクサＭＰＸに対して、このときにマルチプレクサＭＰＸから出力させた遅延回路からの出力信号をタイミング信号ｃｌｋｏｕｔとして排他的に出力させる。

次に、図３は、図１の受信信号ＲＦｉ，／ＲＦｉ、タイミング信号ｃｌｋｏｕｔ、信号Ｓ１及びスイッチ３から増幅器２に出力される信号Ｓｃ１の波形例を示したタイミングチャートである。なお、図３では、出力信号ｒｘｄａｔａから２値のデータが得られたときの場合を例にして示している。
図３において、タイミング信号ｃｌｋｏｕｔがハイ（Ｈｉｇｈ）レベルに立ち上がると、スイッチ３は、オンしてハイレベルの制御信号Ｓｃ１を増幅器２に出力し、増幅器２は作動開始する。

テンプレートパルス生成回路４は、タイミング信号ｃｌｋｏｕｔを所定の時間遅延させて信号Ｓ１としてスイッチ３に出力し、スイッチ３は、信号Ｓ１がロー（Ｌｏｗ）レベルに立ち下がるとオフして制御信号Ｓｃ１をハイレベルからローレベルに立ち下げる。増幅器２は、制御信号Ｓｃ１がローレベルに立ち下がると動作を停止して消費電力を低下させる。
図３から分かるように、受信信号ＲＦｉ，／ＲＦｉが入力されているときだけ制御信号Ｓｃ１がハイレベルになって増幅器２が作動するように、テンプレートパルス生成回路４の遅延時間が設定されている。このようにすることにより、受信信号ＲＦｉ，／ＲＦｉがないときは、受信時であっても増幅器２の電源を切って動作を停止させるようにし消費電力の低減を図ることができる。

次に、図４は、テンプレートパルス生成回路４の回路例を示した図であり、図５は、ミキサ回路５の回路例を示した図であり、図６は、図４及び図５における各信号の波形例を示した図である。なお、図４から図６では、２つの単パルスを生成する場合を例にして示している。
図４において、テンプレートパルス生成回路４は、ＮＯＲ回路Ｎ１，Ｎ２、インバータＩＮＶ１，ＩＮＶ２及び遅延回路２１〜２３で構成されている。なお、ＮＯＲ回路Ｎ１及びインバータＩＮＶ１は第１の論理回路部を、ＮＯＲ回路Ｎ２及びインバータＩＮＶ２は第２の論理回路部を、遅延回路２１及び２３は第１の遅延回路部を、遅延回路２２は第２の遅延回路部をそれぞれなす。

遅延回路２１及び２３は、入力された信号を所定の遅延時間τ１だけ遅延させて出力し、遅延回路２２は、入力された信号を所定の遅延時間τ２だけ遅延させて出力する。２つの単パルスＳｇ１，Ｓｇ２の各パルス幅は遅延時間τ１で、２つの単パルスＳｇ１，Ｓｇ２のパルス間隔は遅延時間τ２でそれぞれ決定されている。また、遅延回路２１〜２３の各遅延時間の設定をそれぞれ変えることができるようにしてもよい。

ＮＯＲ回路Ｎ１の一方の入力端には、タイミング信号ｃｌｋｏｕｔが入力されており、ＮＯＲ回路Ｎ１の他方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２１で遅延し更にインバータＩＮＶ１で信号レベルを反転して得られた信号が入力されている。また、ＮＯＲ回路Ｎ２の一方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２２で遅延して得られた信号が入力され、ＮＯＲ回路Ｎ２の他方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２２で遅延して得られた信号を遅延回路２３で遅延し更にインバータＩＮＶ２で信号レベルを反転して得られた信号が入力されている。ＮＯＲ回路Ｎ１の出力端から図６で示すような単パルスＳｇ１が、ＮＯＲ回路Ｎ２の出力端から図６で示すような単パルスＳｇ２がそれぞれ出力され、インバータＩＮＶ２の出力端から信号Ｓ１がスイッチ３に出力される。

図５において、ミキサ回路５は、ＮＭＯＳトランジスタＱ１〜Ｑ４で構成されており、ＮＭＯＳトランジスタＱ１及びＱ４の各ゲートには単パルスＳｇ１がそれぞれ入力され、ＮＭＯＳトランジスタＱ２及びＱ３の各ゲートには単パルスＳｇ２がそれぞれ入力されている。また、ＮＭＯＳトランジスタＱ１及びＱ２の各ソースには増幅器２の出力信号Ｓｏがそれぞれ入力され、ＮＭＯＳトランジスタＱ３及びＱ４の各ソースには増幅器２の出力信号／Ｓｏがそれぞれ入力されている。更に、ＮＭＯＳトランジスタＱ１及びＱ３の各ドレインが接続され、該接続部から出力信号Ｓａが得られる。同様に、ＮＭＯＳトランジスタＱ２及びＱ４の各ドレインが接続され、該接続部から出力信号Ｓａの位相が反転された出力信号／Ｓａが得られる。出力信号Ｓａ及び／Ｓａはローパスフィルタ６で積分され、更にＡ／Ｄ変換器７でＡ／Ｄ変換されて出力信号ｒｘｄａｔａが得られる。

ここで、図４のテンプレートパルス生成回路４では、２つの単パルスＳｇ１及びＳｇ２を生成するようにしたが、３つの単パルスＳｇ１〜Ｓｇ３を生成するようにしてもよく、この場合、図４のテンプレートパルス生成回路４は図７のようになり、図５のミキサ回路５は図８のようになる。なお、図７では図４と同じものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。また、図８では図５と同じものは同じ符号で示し、ここではその説明を省略すると共に図５との相違点のみ説明する。

図７における図４との相違点は、ＮＯＲ回路Ｎ３、インバータＩＮＶ３及び遅延回路２４，２５を追加したことにある。なお、ＮＯＲ回路Ｎ３及びインバータＩＮＶ３は第３の論理回路部を、遅延回路２１，２３，２５は第１の遅延回路部を、遅延回路２２，２４は第２の遅延回路部をそれぞれなす。遅延回路２４は、入力された信号を所定の遅延時間τ２だけ遅延させて出力し、遅延回路２５は、入力された信号を所定の遅延時間τ１だけ遅延させて出力する。３つの単パルスＳｇ１〜Ｓｇ３の各パルス幅は遅延時間τ１で、３つの単パルスＳｇ１〜Ｓｇ３の各パルス間隔は遅延時間τ２でそれぞれ決定されている。また、遅延回路２４及び２５の各遅延時間の設定をそれぞれ変えることができるようにしてもよい。

図７のテンプレートパルス生成回路４において、ＮＯＲ回路Ｎ３の一方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２２で遅延し更に遅延回路２４で遅延して得られた信号が入力され、ＮＯＲ回路Ｎ３の他方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２２で遅延し更に遅延回路２４で遅延して得られた信号を遅延回路２５で遅延しインバータＩＮＶ３で信号レベルを反転して得られた信号が入力されている。ＮＯＲ回路Ｎ３の出力端から図９で示すような単パルスＳｇ３が出力され、インバータＩＮＶ３の出力端から信号Ｓ１がスイッチ３に出力される。

また、図８における図５との相違点は、ＮＭＯＳトランジスタＱ５及びＱ６を追加したことにある。
図８のミキサ回路５において、ＮＭＯＳトランジスタＱ５及びＱ６の各ゲートには単パルスＳｇ３がそれぞれ入力されている。また、ＮＭＯＳトランジスタＱ５のソースには増幅器２の出力信号Ｓｏが入力され、ＮＭＯＳトランジスタＱ６のソースには増幅器２の出力信号／Ｓｏが入力されている。

更に、ＮＭＯＳトランジスタＱ１、Ｑ３及びＱ５の各ドレインが接続され、該接続部から出力信号Ｓａが得られる。同様に、ＮＭＯＳトランジスタＱ２、Ｑ４及びＱ６の各ドレインが接続され、該接続部から出力信号／Ｓａが得られる。このようにした場合、ミキサ回路５は、単パルスＳｇ１及びＳｇ２を使用して出力信号Ｓｏ及び／Ｓｏとの相関を取るか、又は単パルスＳｇ２及びＳｇ３を使用して出力信号Ｓｏ及び／Ｓｏとの相関を取り、相関結果を示す出力信号Ｓａ及び／Ｓａを得る。

一方、図４のテンプレートパルス生成回路４を図１０のようにしてもよく、図４ではタイミング信号ｃｌｋｏｕｔを遅延させるようにしたが、図１０では生成された単パルスＳｇ１を遅延させて単パルスＳｇ２を生成するようにしている。
図１０におけるテンプレートパルス生成回路４は、ＮＯＲ回路Ｎａ、インバータＩＮＶａ及び遅延回路３１〜３３で構成されている。なお、ＮＯＲ回路Ｎａ及びインバータＩＮＶａは論理回路部を、遅延回路３１は第１の遅延回路部を、遅延回路３２，３３は第２の遅延回路部をそれぞれなす。

遅延回路３１は、入力された信号を所定の遅延時間τ１だけ遅延させて出力し、遅延回路３２及び３３は、入力された信号を所定の遅延時間τ２だけ遅延させて出力する。２つの単パルスＳｇ１及びＳｇ２の各パルス幅は遅延時間τ１で、２つの単パルスＳｇ１及びＳｇ２のパルス間隔は遅延時間τ２でそれぞれ決定されている。また、遅延回路３１〜３３の各遅延時間の設定をそれぞれ変えることができるようにしてもよい。

ＮＯＲ回路Ｎａの一方の入力端には、タイミング信号ｃｌｋｏｕｔが入力されており、ＮＯＲ回路Ｎａの他方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路３１で遅延し更にインバータＩＮＶａで信号レベルを反転して得られた信号が入力されている。ＮＯＲ回路Ｎａの出力端から図６で示した単パルスＳｇ１が、単パルスＳｇ１を遅延回路３３で遅延した信号が図６で示した単パルスＳｇ２として出力され、インバータＩＮＶａの出力信号を遅延回路３２で遅延して得られた信号Ｓ１がスイッチ３に出力される。

また、図１０のテンプレートパルス生成回路４では、２つの単パルスＳｇ１及びＳｇ２を生成するようにしたが、３つの単パルスＳｇ１〜Ｓｇ３を生成するようにしてもよく、この場合、図１０のテンプレートパルス生成回路４は図１１のようになり、ミキサ回路は図８のものを使用する。なお、図１１では図１０と同じものは同じ符号で示し、ここではその説明を省略すると共に図１０との相違点のみ説明する。

図１１における図１０との相違点は、遅延回路３４及び３５を追加したことにある。なお、遅延回路３２〜３５は第２の遅延回路部をなす。遅延回路３４及び３５は、それぞれ入力された信号を所定の遅延時間τ２だけ遅延させて出力する。３つの単パルスＳｇ１〜Ｓｇ３の各パルス幅は遅延時間τ１で、３つの単パルスＳｇ１〜Ｓｇ３の各パルス間隔は遅延時間τ２でそれぞれ決定されている。また、遅延回路３４及び３５の各遅延時間の設定をそれぞれ変えることができるようにしてもよい。

図１１のテンプレートパルス生成回路４において、単パルスＳｇ２を遅延回路３５で遅延させて図９で示すような単パルスＳｇ３を生成して出力する。また、遅延回路３２で遅延された信号を遅延回路３４で遅延させて信号Ｓ１が生成されスイッチ３に出力される。なお、図１１のテンプレートパルス生成回路４に対して使用されるミキサ回路は、図８のミキサ回路５を使用することから、ここではその説明を省略する。

次に、図１２は、テンプレートパルス生成回路４の他の回路例を示した図であり、図１３は、図１２の各信号の波形例を示した図である。なお、図１２及び図１３では、２つの単パルスを生成する場合を例にして示している。
図１２におけるテンプレートパルス生成回路４は、ＮＯＲ回路Ｎ１１，Ｎ１２及び遅延回路４１〜４３で構成されている。なお、ＮＯＲ回路Ｎ１１及びＮ１２は論理回路部を、遅延回路４１は第１の遅延回路部を、遅延回路４２，４３は第２の遅延回路部をそれぞれなす。

遅延回路４１は、入力された信号を所定の遅延時間τ１だけ遅延させて出力し、遅延回路４２及び４３は、入力された信号を所定の遅延時間τ２だけ遅延させて出力する。２つの単パルスの各パルス幅は遅延時間τ１で、２つの単パルスのパルス間隔は遅延時間τ２でそれぞれ決定されている。また、遅延回路４１〜４３の各遅延時間の設定をそれぞれ変えることができるようにしてもよい。

ＮＯＲ回路Ｎ１１の一方の入力端には、タイミング信号ｃｌｋｏｕｔが入力されており、ＮＯＲ回路Ｎ１１の他方の入力端は、ＮＯＲ回路Ｎ１２の出力端に接続されている。また、ＮＯＲ回路Ｎ１２の一方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路４１で遅延して得られた信号が入力され、ＮＯＲ回路Ｎ１２の他方の入力端は、ＮＯＲ回路Ｎ１１の出力端に接続されている。ＮＯＲ回路Ｎ１２の出力端からは、図１３で示すような単パルスＳｇ１が出力され、単パルスＳｇ１が遅延回路４３で遅延されて単パルスＳｇ２として出力される。また、ＮＯＲ回路Ｎ１１の出力信号は、遅延回路４２で遅延されて信号Ｓ１としてスイッチ３に出力される。

図１２のテンプレートパルス生成回路４では、２つの単パルスＳｇ１及びＳｇ２を生成するようにしたが、３つの単パルスＳｇ１〜Ｓｇ３を生成するようにしてもよく、この場合、図１２のテンプレートパルス生成回路４は図１４のようになり、ミキサ回路は図８のものを使用する。なお、図１４では図１２と同じものは同じ符号で示し、ここではその説明を省略すると共に図１２との相違点のみ説明する。

図１４における図１２との相違点は、遅延回路４４及び４５を追加したことにある。なお、遅延回路４２〜４５は第２の遅延回路部をなす。遅延回路４４及び４５は、それぞれ入力された信号を所定の遅延時間τ２だけ遅延させて出力する。３つの単パルスＳｇ１〜Ｓｇ３の各パルス幅は遅延時間τ１で、３つの単パルスＳｇ１〜Ｓｇ３の各パルス間隔は遅延時間τ２でそれぞれ決定されている。また、遅延回路４４及び４５の各遅延時間の設定をそれぞれ変えることができるようにしてもよい。

図１４のテンプレートパルス生成回路４において、単パルスＳｇ２を遅延回路４５で遅延させて図９で示すような単パルスＳｇ３を生成して出力する。また、遅延回路４２で遅延された信号を更に遅延回路４４で遅延させて信号Ｓ１が生成されスイッチ３に出力される。なお、図１４のテンプレートパルス生成回路４に対して使用されるミキサ回路は、図８のミキサ回路５を使用することから、ここではその説明を省略する。

図１２のテンプレートパルス生成回路４を図１５のようにしてもよく、図１５では、図１２のＮＯＲ回路をＮＡＮＤ回路に置き換えた。
図１５におけるテンプレートパルス生成回路４は、ＮＡＮＤ回路ＮＡ１，ＮＡ２、インバータＩＮＶｂ及び遅延回路５１〜５３で構成されている。なお、ＮＡＮＤ回路ＮＡ１，ＮＡ２及びインバータＩＮＶｂは論理回路部を、遅延回路５１は第１の遅延回路部を、遅延回路５２，５３は第２の遅延回路部をそれぞれなす。

遅延回路５１は、入力された信号を所定の遅延時間τ１だけ遅延させて出力し、遅延回路５２及び５３は、入力された信号を所定の遅延時間τ２だけ遅延させて出力する。２つの単パルスＳｇ１及びＳｇ２の各パルス幅は遅延時間τ１で、２つの単パルスＳｇ１及びＳｇ２のパルス間隔は遅延時間τ２でそれぞれ決定されている。また、遅延回路５１〜５３の各遅延時間の設定をそれぞれ変えることができるようにしてもよい。

ＮＡＮＤ回路ＮＡ１の一方の入力端には、タイミング信号ｃｌｋｏｕｔが入力されており、ＮＡＮＤ回路ＮＡ１の他方の入力端は、ＮＡＮＤ回路ＮＡ２の出力端に接続されている。また、ＮＡＮＤ回路ＮＡ２の一方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路５１で遅延して得られた信号が入力され、ＮＡＮＤ回路ＮＡ２の他方の入力端は、ＮＡＮＤ回路ＮＡ１の出力端に接続されている。ＮＡＮＤ回路ＮＡ２の出力端から出力された信号は、インバータＩＮＶｂで信号レベルが反転され、図１３で示すような単パルスＳｇ１として出力され、単パルスＳｇ１が遅延回路５３で遅延されて単パルスＳｇ２として出力される。また、ＮＡＮＤ回路ＮＡ１の出力信号は、遅延回路５２で遅延されて信号Ｓ１としてスイッチ３に出力される。

図１５のテンプレートパルス生成回路４では、２つの単パルスＳｇ１及びＳｇ２を生成するようにしたが、３つの単パルスＳｇ１〜Ｓｇ３を生成するようにしてもよく、この場合、図１５のテンプレートパルス生成回路４は図１６のようになり、ミキサ回路は図８のものを使用する。なお、図１６では図１５と同じものは同じ符号で示し、ここではその説明を省略すると共に図１５との相違点のみ説明する。

図１６における図１５との相違点は、遅延回路５４及び５５を追加したことにある。なお、遅延回路５２〜５５は第２の遅延回路部をなす。遅延回路５４及び５５は、それぞれ入力された信号を所定の遅延時間τ２だけ遅延させて出力する。３つの単パルスＳｇ１〜Ｓｇ３の各パルス幅は遅延時間τ１で、３つの単パルスＳｇ１〜Ｓｇ３の各パルス間隔は遅延時間τ２でそれぞれ決定されている。また、遅延回路５４及び５５の各遅延時間の設定をそれぞれ変えることができるようにしてもよい。

図１６のテンプレートパルス生成回路４において、単パルスＳｇ２を遅延回路５５で遅延させて図９で示すような単パルスＳｇ３を生成して出力する。また、遅延回路５２で遅延された信号を更に遅延回路５４で遅延させて信号Ｓ１が生成されスイッチ３に出力される。なお、図１６のテンプレートパルス生成回路４に対して使用されるミキサ回路は、図８のミキサ回路５を使用することから、ここではその説明を省略する。

また、図１７で示すように、図４で使用したＮＯＲ回路Ｎ１，Ｎ２をＥｘＯＲ回路ＥＯ１，ＥＯ２に置き換えてもよく、この場合図４のインバータＩＮＶ１，ＩＮＶ２を削除する。なお、図１７では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図１７において、テンプレートパルス生成回路４は、ＥｘＯＲ回路ＥＯ１，ＥＯ２及び遅延回路２１〜２３で構成されている。なお、ＥｘＯＲ回路ＥＯ１は第１の論理回路部を、ＥｘＯＲ回路ＥＯ２は第２の論理回路部をそれぞれなす。ＥｘＯＲ回路ＥＯ１の一方の入力端には、タイミング信号ｃｌｋｏｕｔが入力されており、ＥｘＯＲ回路ＥＯ１の他方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２１で遅延して得られた信号が入力されている。

また、ＥｘＯＲ回路ＥＯ２の一方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２２で遅延して得られた信号が入力され、ＥｘＯＲ回路ＥＯ２の他方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２２で遅延して得られた信号を更に遅延回路２３で遅延して得られた信号が入力されている。ＥｘＯＲ回路ＥＯ１の出力端からは図１８で示すような単パルスＳｇ１が、ＥｘＯＲ回路ＥＯ２の出力端からは図１８で示すような単パルスＳｇ２がそれぞれ出力され、遅延回路２３の出力端から信号Ｓ１がスイッチ３に出力される。

同様に、図１９で示すように、図７で使用したＮＯＲ回路Ｎ１〜Ｎ３をＥｘＯＲ回路ＥＯ１〜ＥＯ３に置き換えてもよく、この場合図７のインバータＩＮＶ１〜ＩＮＶ３を削除する。なお、図１９では、図７と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１７との相違点のみ説明する。
図１９における図１７との相違点は、ＥｘＯＲ回路ＥＯ３及び遅延回路２４，２５を追加したことにある。なお、ＥｘＯＲ回路ＥＯ３は第３の論理回路部をなす。

図１９のテンプレートパルス生成回路４において、ＥｘＯＲ回路ＥＯ３の一方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２２で遅延し更に遅延回路２４で遅延して得られた信号が入力され、ＥｘＯＲ回路ＥＯ３の他方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路２２で遅延し更に遅延回路２４で遅延して得られた信号を遅延回路２５で遅延した信号が入力されている。ＥｘＯＲ回路ＥＯ３の出力端から図９で示すような単パルスＳｇ３が出力され、遅延回路２５の出力端から信号Ｓ１がスイッチ３に出力される。

また、図２０で示すように、図１０で使用したＮＯＲ回路ＮａをＥｘＯＲ回路ＥＯａに置き換えてもよく、この場合図１０のインバータＩＮＶａを削除する。なお、図２０では、図１０と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１０との相違点のみ説明する。
図２０において、テンプレートパルス生成回路４は、ＥｘＯＲ回路ＥＯａ及び遅延回路３１〜３３で構成されている。なお、ＥｘＯＲ回路ＥＯａは論理回路部をなす。

ＥｘＯＲ回路ＥＯａの一方の入力端には、タイミング信号ｃｌｋｏｕｔが入力されており、ＥｘＯＲ回路ＥＯａの他方の入力端には、タイミング信号ｃｌｋｏｕｔを遅延回路３１で遅延して得られた信号が入力されている。ＥｘＯＲ回路ＥＯａの出力端から図１８で示した単パルスＳｇ１が、単パルスＳｇ１を遅延回路３３で遅延した信号が図１８で示した単パルスＳｇ２として出力され、遅延回路３２の出力端から信号Ｓ１がスイッチ３に出力される。

同様に、図２１で示すように、図１１で使用したＮＯＲ回路ＮａをＥｘＯＲ回路ＥＯａに置き換えてもよく、この場合図１１のインバータＩＮＶａを削除する。なお、図２１では、図１１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２０との相違点のみ説明する。
図２１における図２０との相違点は、遅延回路３４及び３５を追加したことにある。

図２１のテンプレートパルス生成回路４において、単パルスＳｇ２を遅延回路３５で遅延させて図９で示すような単パルスＳｇ３を生成して出力する。また、遅延回路３２で遅延された信号を遅延回路３４で遅延させて信号Ｓ１が生成されスイッチ３に出力される。図２１のテンプレートパルス生成回路４に対して使用されるミキサ回路は、図８のミキサ回路５を使用することから、ここではその説明を省略する。なお、前記説明では、スイッチ３に入力される信号Ｓ１は、テンプレートパルス生成回路４の遅延回路を使用して生成されるようにしたが、テンプレートパルス生成回路４とは別に設けた遅延回路で生成されるようにしてもよい。

次に、図２２は、増幅器２の内部回路例を示した図である。
図２２では、正側電源電圧ＶＤＤに接続されたＰＭＯＳトランジスタＱ１のゲートに制御信号Ｓｃ１の信号レベルを反転させた信号／Ｓｃ１が入力されており、増幅器２の電源を切って動作を停止させる場合、ＰＭＯＳトランジスタＱ１をオフさせることにより、正側電源電圧ＶＤＤからの電源供給が遮断され増幅器２は動作を停止する。なお、図２２では、制御信号Ｓｃ１の信号レベルを反転させる回路は省略している。

図２３は、増幅器２の他の内部回路例を示した図である。
図２３では、負側電源電圧である接地電圧に接続されたＮＭＯＳトランジスタＱ１１のゲートに制御信号Ｓｃ１が入力されており、増幅器２の電源を切って動作を停止させる場合、ＮＭＯＳトランジスタＱ１１をオフさせることにより、ＰＭＯＳトランジスタＱ１２，Ｑ１３及び差動対をなすＮＭＯＳトランジスタＱ１４，Ｑ１５に電流が流れないようにすることにより増幅器２の動作が停止する。

また、図２４で示すように、図２２において、制御信号Ｓｃ１によってＰＭＯＳトランジスタＱ１と共にＮＭＯＳトランジスタＱ６の動作を制御して、増幅器２の動作を停止させる場合は、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ６をそれぞれオフさせるようにしてもよい。この場合、ＮＭＯＳトランジスタＱ６のゲートには制御信号Ｓｃ１が入力されている。なお、図２４では、制御信号Ｓｃ１の信号レベルを反転させる回路は省略している。

このように、ＵＷＢ無線通信では、送受信信号に搬送波を使用せずに非連続な短パルスを使用するため、該パルスがない時間は受信時においても増幅器２の電源を切るようにした。このため、消費電力の低下を図ることができ、該効果はパルス幅とパルス間隔によって決まり、データレートが低いほど大きな効果を得ることができる。例えば、デューティ比が１：１００、すなわちパルス幅１ｎｓｅｃに対してパルス間隔が１００ｎｓｅｃである場合には、増幅器２の消費電力は１／１００になる。また、増幅器２の電源を切るためのスイッチ３のタイミング制御は、後段のミキサ回路５に入力するテンプレート信号Ｓｔｅｍのタイミング制御によって行うようにした。このため、スイッチ３の制御を行う回路を新たに設ける必要がなく、スイッチ３自体も、例えば１つのＰＭＯＳトランジスタ又はＮＭＯＳトランジスタで形成することができる。

また、受信信号と相関を取るためのテンプレート信号Ｓｔｅｍに単パルスを使用したことから、テンプレートパルス生成回路４をデジタル回路で形成することができ、すなわち、アナログ回路であったり、抵抗や容量等の受動素子を用いたり、バイポーラトランジスタを使用することなく、簡単なデジタルＣＭＯＳ回路で構成することができ、回路の簡素化を図ることができる。このことから、回路が占める面積を小さくすることができ効率よく集積化を図ることができる。

また、従来のテンプレート信号は、図２６のような、受信信号と同様の非連続なパルス信号であったが、このようなテンプレート信号では、受信信号がない状態でもミキサ回路５のＮＭＯＳトランジスタのゲートにバイアス電圧がかかっている状態になるため、該ＮＭＯＳトランジスタから電流が流れて電力を消費する。ＵＷＢ無線通信では、受信信号がない状態が長いため、このような電力消費は大きな問題になる。しかし、テンプレートパルス生成回路４で生成される単パルスは、受信信号がない状態では０Ｖになっていることから、ミキサ回路５の各ＮＭＯＳトランジスタはオフして遮断状態になるため電流が流れず消費電力を削減することができる。ミキサ回路５の出力端に接続される回路構成によってミキサ回路５で消費される電力は変わるが、通常、１０Ｍｂｐｓで１／１０以上の消費電力削減効果を得ることができる。

本発明の第１の実施の形態におけるＵＷＢ受信回路の構成例を示した図である。図１のタイミング制御回路８の内部構成例を示した図である。図１の各部の波形例を示した図である。図１のテンプレートパルス生成回路４の回路例を示した図である。図１のミキサ回路５の回路例を示した図である。図４及び図５における各信号の波形例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１のミキサ回路５の他の回路例を示した図である。単パルスＳｇ１〜Ｓｇ３の波形例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１２の各信号の波形例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１７の各信号の波形例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１のテンプレートパルス生成回路４の他の回路例を示した図である。図１の増幅器２の内部回路例を示した図である。図１の増幅器２の他の内部回路例を示した図である。図１の増幅器２の他の内部回路例を示した図である。従来のＵＷＢ受信回路の構成例を示した図である。従来のテンプレート信号の波形例を示した図である。

符号の説明

１ＵＷＢ受信回路
２増幅器
３スイッチ
４テンプレートパルス生成回路
５ミキサ回路
６ローパスフィルタ
７Ａ／Ｄ変換器
８タイミング制御回路
２１〜２５、３１〜３５，４１〜４５，５１〜５５遅延回路
Ｎ１〜Ｎ３，Ｎａ，Ｎ１１，Ｎ１２ＮＯＲ回路
ＩＮＶ１〜ＩＮＶ３，ＩＮＶａ，ＩＮＶｂインバータ
ＮＡ１，ＮＡ２ＮＡＮＤ回路
ＥＯ１〜ＥＯ３，ＥＯａＥｘＯＲ回路

Claims

非連続なパルス信号を送受信信号に用いるＵＷＢ無線通信を行って受信した信号を所定の方法で復調して出力するＵＷＢ受信回路において、
入力された制御信号Ｓｃ１に応じて前記受信信号の増幅を行う増幅回路部と、
該増幅回路部で増幅された受信信号を所定の方法で復調する復調回路部と、
該復調回路部で復調された信号から前記増幅回路部の動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記復調回路部で復調された信号からデータが得られるように、生成するパルス信号からなるタイミング信号ｃｌｋｏｕｔを出力し、該タイミング信号ｃｌｋｏｕｔに応じて、所定の期間、制御信号Ｓｃ１を生成して前記増幅回路部に出力し、前記復調回路部は、前記タイミング信号ｃｌｋｏｕｔから複数の単パルスを生成し、増幅回路部で増幅された受信信号に、対応する該単パルスを掛け合わせて生成した信号を積分し更にＡ／Ｄ変換して、前記受信信号を復調することを特徴とするＵＷＢ受信回路。
前記復調回路部は、
前記増幅回路部で増幅された受信信号に対して、該受信信号と相関を取るために使用する、複数の単パルスからなるテンプレート信号Ｓｔｅｍを前記タイミング信号ｃｌｋｏｕｔから生成して出力するテンプレートパルス生成回路と、
前記増幅回路部で増幅された受信信号に、該テンプレートパルス生成回路で生成された対応する単パルスを掛け合わせて出力するミキサ回路と、
を備えることを特徴とする請求項１記載のＵＷＢ受信回路。
前記テンプレートパルス生成回路は、
入力された信号を遅延時間τ１遅延させて出力する複数の遅延回路からなる第１の遅延回路部と、
入力された信号を遅延時間τ２遅延させて出力する少なくとも１つの遅延回路からなる第２の遅延回路部と、
タイミング信号ｃｌｋｏｕｔとタイミング信号ｃｌｋｏｕｔを遅延時間τ１だけ遅延させた信号から第１の単パルスＳｇ１を生成して出力する第１の論理回路部と、
タイミング信号ｃｌｋｏｕｔを遅延時間τ２で遅延させた信号と該信号を遅延時間τ１で遅延させた信号から第２の単パルスＳｇ２を生成して出力する第２の論理回路部と、
を備えたデジタル回路で形成されることを特徴とする請求項２記載のＵＷＢ受信回路。
前記テンプレートパルス生成回路は、タイミング信号ｃｌｋｏｕｔを遅延時間（２×τ２）で遅延させた信号と該信号を遅延時間τ１で遅延させた信号から第３の単パルスＳｇ３を生成して出力する第３の論理回路部を備えたデジタル回路で形成されることを特徴とする請求項３記載のＵＷＢ受信回路。
前記テンプレートパルス生成回路は、
入力された信号を遅延時間τ１遅延させて出力する遅延回路からなる第１の遅延回路部と、
入力された信号を遅延時間τ２遅延させて出力する複数の遅延回路からなる第２の遅延回路部と、
タイミング信号ｃｌｋｏｕｔとタイミング信号ｃｌｋｏｕｔを遅延時間τ１で遅延させた信号から第１の単パルスＳｇ１を生成して出力する論理回路部と、
を備えたデジタル回路で形成され、
前記第２の遅延回路部は、第１の単パルスＳｇ１を遅延時間τ２遅延させて第２の単パルスＳｇ２を生成して出力することを特徴とする請求項２記載のＵＷＢ受信回路。
前記第２の遅延回路部は、第２の単パルスＳｇ２を遅延時間τ２遅延させて第３の単パルスＳｇ３を生成して出力することを特徴とする請求項５記載のＵＷＢ受信回路。