JP4909862B2

JP4909862B2 - 周波数変換回路および受信機

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Description

本発明は、例えば、無線ＬＳＩに使用される周波数変換回路および受信機に関する。

周波数変換回路（ミキサ）は、２つ以上の入力信号の周波数によって決定される周波数を出力信号に与える。

ここで、従来の周波数変換回路には、例えば、ギルバートセルミキサがある（例えば、特許文献１参照。）。このギルバートセルミキサでは、受信信号の周波数Ｆｉｎが局部発振（ＬＯ）信号の周波数ＦＬＯにより変換され、出力信号Ｆｏｕｔとして出力される。そのときの入力から出力の変換利得Ｖｏｕｔ／Ｖｉｎは、ｇｍ＊Ｒで表される。なお、ｇｍは、ゲートに受信信号が入力されるＭＯＳトランジスタの相互コンダクタンスである。また、Ｒは、電源とゲートに局部発振信号が入力されるＭＯＳトランジスタとの間に接続された抵抗の抵抗値である。

上記ギルバートセルミキサの変換利得を変えるためには、抵抗値Ｒ、又は相互コンダクタンスｇｍを、変える必要がある。相互コンダクタンスｇｍを変えるためには電流やＭＯＳトランジスタの幅を切り替える必要がある。

しかし、電流を変えると該ＭＯＳトランジスタの動作点が変動してしまう問題がある。さらに、該ＭＯＳトランジスタの幅を切り替えると、前段から見た入力容量が変わる問題がある。

このように、従来の周波数変換回路は、変換ゲインを正確に細かく制御することができない。

そこで、従来のギルバートセルミキサには、変換利得を変更するためのゲイン制御段を追加したものがある（既述の特許文献１参照）。

しかし、上記従来技術では、ゲイン制御段に用いるトランジスタの追加により、低電圧動作が難しくなり、線形性が劣化する。

また、該ゲイン制御段によって制御される変換ゲインと電圧の関係は、リニアな電圧変動に対し、指数的な変換ゲインの変動を示す。

このように、上記従来技術によっても、正確に変換ゲインを正確に細かく制御することができない。
特許第３２８８７２３号公報

本発明は、より正確に変換ゲインを制御することが可能な周波数変換回路を提供することを目的とする。

本発明の一態様に係る周波数変換回路は、
第１の入力信号と第２の入力信号とを混合して得られた出力信号を出力する周波数変換回路であって、
第１の入力信号と第２の入力信号とを混合して得られた出力信号を出力する周波数変換回路であって、
前記第１の入力信号が入力される第１の入力端子と、
前記第２の入力信号が入力される第２の入力端子と、
前記出力信号を出力する出力端子と、
前記第１の入力端子に第１の入力部が接続され、前記出力端子に出力部が接続され、第２の入力部に入力された信号に応じて前記第１の入力部に入力された信号を制限して前記出力部に出力する周波数変換素子と、
前記第２の入力端子を介して前記第２の入力信号が入力され、前記第２の入力信号のパルスを制限して得られたパルス信号を、前記周波数変換素子の前記第２の入力部に出力するパルス制御回路と、を備える
ことを特徴とする。

本発明の一態様に係る受信機は、
受信信号が入力され、受信信号を増幅した増幅信号を出力する低雑音増幅器と、
局部発振信号を出力する局部発振器と、
前記低雑音増幅器から出力された前記増幅信号に応じた第１の入力信号と、局部発振信号である第２の入力信号と、を混合して得られた出力信号を出力する周波数変換回路と、を備え、
前記周波数変換回路は、
受信信号が入力され、受信信号を増幅した増幅信号を出力する低雑音増幅器と、
局部発振信号を出力する局部発振器と、
前記低雑音増幅器から出力された前記増幅信号に応じた第１の入力信号と、局部発振信号である第２の入力信号と、を混合して得られた出力信号を出力する周波数変換回路と、を備え、
前記周波数変換回路は、
前記第１の入力信号が入力される第１の入力端子と、
前記第２の入力信号が入力される第２の入力端子と、
前記出力信号を出力する出力端子と、
前記第１の入力端子に一端が接続され、前記出力端子に他端が接続された混合用トランジスタと、
前記第２の入力端子を介して前記第２の入力信号が入力され、前記第２の入力信号のパルスを制限して得られたパルス信号を、前記混合用トランジスタの制御電極に出力するパルス制御回路と、を備え
前記混合用トランジスタは、前記パルス信号のパルスに応じてオンする
ことを特徴とする。

本発明の一態様に係る周波数変換回路によれば、より正確に変換ゲインを制御することができる。

以下、本発明を適用した各実施例について図面を参照しながら説明する。

図１は、本発明の一態様である実施例１に係る受信機１００の要部構成を示す図である。

図１に示すように、受信機１００は、低雑音増幅器（ＬＮＡ：ＬｏｗＮｏｉｓｅＡｍｐｌｉｆｉｅｒ）１と、局部発振器２と、周波数変換回路（ミキサ）３と、を備える。

低雑音増幅器１は、受信信号（例えば、無線周波数（ＲＦ：ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）信号）が入力され、受信信号を増幅した増幅信号を出力する。

局部発振器２は、局部発振（ＬＯ：ＬｏｃａｌＯｓｃｉｌｌａｉｏｎ）信号を出力する。

周波数変換回路３は、低雑音増幅器１から出力された増幅信号に応じた第１の入力信号（ＲＦ電流信号）と、局部発振信号である第２の入力信号と、を混合して得られた（ダウンコンバートされた）出力信号を出力するようになっている。この出力信号に基づいて、該復調信号が生成される。

ここで、図２は、図１の受信機１００に適用される周波数変換回路３の要部構成の一例を示す図である。

図２に示すように、周波数変換回路３は、第１の入力信号（ＲＦ電流信号）Ｉｉｎが入力される第１の入力端子３ａと、第２の入力信号（ＬＯ信号）が入力される第２の入力端子３ｂと、出力信号Ｉｏｕｔが出力される出力端子３ｃと、を備える。

また、周波数変換回路３は、周波数変換素子である混合用トランジスタ３ｄと、パルス制御回路３ｅと、を備える。

混合用トランジスタ３ｄは、例えば、第１の入力端子３ａに第１の入力部である一端（ドレイン）が接続され、出力端子３ｃに出力部である他端（ソース）が接続されたｎ型ＭＯＳトランジスタである。

なお、この周波数変換素子である混合用トランジスタ３ｄは、ｐ型ＭＯＳトランジスタ、バイポーラトランジスタ等の素子であってもよい。さらに、この周波数変換素子は、トランジスタに限定されることはなく、２つの信号を合成して、合成された信号を出力する素子であればよい。したがって、周波数変換素子は、第１の入力部と第２の入力部が共通であってもよい。

パルス制御回路３ｅは、第２の入力端子３ｂと混合用トランジスタ３ｄとの間に接続されている。このパルス制御回路３ｅは、第２の入力端子３ｂを介して第２の入力信号（ＬＯ信号）が入力されるようになっている。このパルス制御回路３ｅは、該ＬＯ信号のパルスを制限して得られたＬＯパルス信号を混合用トランジスタ３ｄの制御電極（ゲート）に出力するようになっている。

また、パルス制御回路３ｅは、図２に示すように、例えば、カウンタ３ｆを有する。このカウンタ３ｆは、例えば、変数Ｎ（Ｎ≧１）に対応した制御信号に応じて、ＬＯ信号のパルスをカウントし、ＬＯ信号のパルスの“Ｈｉｇｈ”になる期間をＮ分の１に制限して得られたＬＯパルス信号を生成する。このＬＯパルス信号は、既述のように、混合用トランジスタ３ｄの制御電極（ゲート）に入力される。

なお、変数Ｎは、例えば、変換ゲインを調整する外部装置（図示せず）やユーザ等により、設定される。

また、本実施例では、該制御信号は、外部から入力されているが、パルス制御回路３ｅの内部で該変数Ｎに基づいて生成してもよい。

また、本実施例に係るカウンタ３ｆは、デジタル回路で構成されるため、ＣＭＯＳによる実装が適している。

ここで、図３は、局部発振器２により生成されたＬＯ信号の波形と、図２のカウンタ３ｆにより生成されたＬＯパルス信号の波形と、の関係を示す図である。図３において、ＬＯパルス信号の波形は、一例として、変数Ｎ＝１、２、３、４のときのものを示す。

図３に示すように、カウンタ３ｆは、ＬＯ信号のパルスのカウント数が２ＮになったときにＬＯ信号の１周期（２π/ω_CLK）の間“Ｈｉｇｈ”となるＬＯパルス信号を出力する。そして、カウンタ３ｆは、カウント数が２Ｎになるとリセットされる。以降、カウンタ３ｆは、同様の動作を繰り返す。

このように、カウンタ３は、ＬＯ信号のパルスの“Ｈｉｇｈ”になる期間をＮ分の１（ＬＯ信号のパルス数を２Ｎ分の１）に制限して得られたＬＯパルス信号を出力する。なお、回路の論理が逆になる場合は、カウンタ３は、ＬＯ信号のパルスの“Ｌｏｗ”になる期間をＮ分の１（ＬＯ信号のパルス数を２Ｎ分の１）に制限して得られたＬＯパルス信号を出力する。

これにより、ｎ型ＭＯＳトランジスタである混合用トランジスタ３ｄは、ＬＯパルス信号が“Ｈｉｇｈ”の期間、すなわちＬＯパルス信号のパルスに応じてオンする。結果として、入力信号Ｉｉｎをダウンコンバートした出力信号Ｉｏｕｔが得られる。

以上のように、周波数変換素子である混合用トランジスタ３ｄは、第２の入力部（ゲート）に入力された信号（ＬＯパルス信号）に応じて第１の入力部に入力された信号（入力信号）を制限（ダウンコンバート）して出力部に出力する。

次に、以上のような構成を有する周波数変換回路３の変換ゲインを変更する原理について説明する。

入力信号（ＲＦ電流信号）Ｉｉｎは、式（１）のように表される。なお、ＬＯ信号の周波数をω_CLKとする。
Ｉｉｎ＝Ａｓｉｎω_RFｔ・・・（１）

変数Ｎ＝１のときを考えると、ＬＯパルス信号は周波数がω_CLK／２の方形波となる。したがって、出力端子３ｃには、周波数成分ω_RF、ω_CLK／２の他にスイッチングの効果によりＬＯパルス信号とＲＦ信号との積による周波数成分ω_RF＋ω_CLK／２、ω_RF−ω_CLK／２が観測される。

ここで、低い周波数に変換された出力信号（ＢＢ信号）Ｉｏｕｔに注目する。ＢＢ信号の周波数は、ω_RF−ω_CLK／２である。

この周波数の信号成分である出力信号Ｉｏｕｔは、式（２）のように表される。なお、θは０から２πの値をとる一定の位相である。
Ｉｏｕｔ＝Ｂｓｉｎ｛（ω_RF−ω_CLK／２)t＋θ}・・・（２）

したがって、周波数変換回路の変換ゲインＧは、式（１）、式（２）より、式（３）のように表される。
Ｇ＝Ｂ／Ａ・・・（３）

既述のように、出力信号は、ＲＦ信号とＬＯパルス信号の積（掛け算）により得られる。したがって、変換ゲインは、ＬＯパルス信号のパルス数（ＬＯパルス信号が“Ｈｉｇｈ”の期間）に比例する。例えば、変数Ｎ＝１、２、３、・・・のようにＮを大きくしてパルスの数を減らすことにより、ダウンコンバートされたＢＢ出力信号の周波数を変えずに変換ゲインを変えることができる。

すなわち、ＬＯパルス信号のパルス数は１／Ｎに比例するので、周波数変換回路３の変換ゲインも１／Ｎに比例する。

ここで、図４は、本実施例１に係る周波数変換回路３の変換ゲインと、１／Ｎと、の関係を示す図である。なお、図４においては、変数Ｎ＝１のときの変換ゲインを１(０ｄＢ)として、周波数変換回路の変換ゲインを、規格化している。

図４に示すように、本実施例に係る周波数変換回路３のゲインは１／Ｎに対して線形に変化する。これにより、より正確に変換ゲインを制御することができる
なお、既述のように、周波数変換回路３は、周波数変換回路３の出力端子３ｃには、周波数ω_RF、ω_CLK／２が現れる。しかし、シングルバランスミキサやダブルバランスミキサを採用することにより、周波数ω_RF、ω_CLK／２の一部又は全部が抑圧することが可能である。

以上のように、本実施例に係る周波数変換回路によれば、より正確に変換ゲインを制御することができる。

なお、以上のような構成・機能を有する周波数変換回路は、受信機だけでなく、無線通信システムのゲイン制御に利用することも可能である。

実施例１では、変数Ｎが正の整数である場合について述べた。したがって、変換ゲインは、例えば、−６ｄＢ、−９.５ｄＢ、−１２ｄＢといったように大きなステップでしか調整できない。

そこで、本実施例では、変数Ｎをデルタ・シグマ変調器により制御することで、より細かく変換ゲインの調整をするための構成について述べる。

図５は、本発明の一態様である実施例２に係る周波数変換回路２０３の要部構成を示す図である。

なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。また、本実施例２に係る周波数変換回路２０３は、実施例１の周波数変換回路３と同様に、図１に示す受信機１００に適用される。

図５に示すように、周波数変換回路２０３のパルス制御回路３ｅは、実施例１と比較して、変数Ｎに応じた制御信号をカウンタ３ｆに出力するデルタ・シグマ変調器３ｇをさらに有する。本実施例では、変数Ｎは、正の整数を含む、１以上の実数であればよい。

このデルタ・シグマ変調器３ｇは、或る区間において、ＬＯ信号のパルスの“Ｈｉｇｈ”になる期間がＮ分の１（ＬＯ信号のパルス数が２Ｎ分の１）にカウンタ３ｆが制限してＬＯパルス信号を出力するように、制御信号を出力する。

すなわち、デルタ・シグマ変調器３ｇは、周波数変換素子である混合用トランジスタ３ｄがオンする確率がＮ分の１になるように、制御信号を出力する。

なお、本実施例のカウンタ３ｆおよびデルタ・シグマ変調器３ｇは、デジタル回路で構成されるため、ＣＭＯＳによる実装が適している。

ここで、図６は、変数Ｎ＝１、変数Ｎ＝１.５の場合のＬＯパルス信号の波形と、ＬＯ信号の波形と、を示す図である。

図６に示すように、デルタ・シグマ変調されており、カウンタ３ｆのカウント数は時間とともに変わっていく（１または２）。これにより、ある区間で平均すると、カウンタ３ｆのカウント数は、１．５になる。すなわち、ＬＯ信号のパルスの“Ｈｉｇｈ”になる期間が１．５分の１（ＬＯ信号のパルス数が３分の１）にカウンタ３ｆが制限してＬＯパルス信号を出力している。

例えば、変数Ｎ＝１の場合のＬＯパルス信号と比較してみる。図６において、変数Ｎ＝１のときＬＯ信号のパルスの数は合計９個である。一方、変数Ｎ＝１.５の場合、パルスの数は、合計６個となっている。

したがって、周波数変換回路３０２の変換ゲインは、変数Ｎが１．５に設定された場合、Ｎ＝１の場合に比べて３分の２、すなわち−３.５ｄＢとなる。

なお、図６では、変数Ｎとカウンタ３ｆのカウント数が一致しているが、比例関係になっていれば動作は同じである。

ここで、図７および図８は、本実施例に係る周波数変換回路２０３の変換ゲインと、１／Ｎと、の関係を示す図である。なお、図７および図８においては、変数Ｎ＝１のときの変換ゲインを１(０ｄＢ)として、周波数変換回路の変換ゲインを、規格化している。

図７および図８に示すように、デルタ・シグマ変調器を用いることにより、変数Ｎを１以上の実数と設定する。これにより、非常に細かいステップで、広範囲の変換ゲイン調整が“正確”にできる。ここで言う“正確”とは、１／Ｎに変換ゲインが正確に比例するということである。

なお、以上のような構成・機能を有する周波数変換回路は、実施例１と同様に、受信機だけでなく、無線通信システムのゲイン制御に利用することも可能である。

実施例１および２では、カウンタを用いてＬＯ信号のパルス数を制限する構成について述べた。すなわち、実施例１および２では、ＬＯ信号とカウンタを用いてＬＯパルス信号を生成した。

一方、ＬＯ信号の出力のオン／オフをスイッチ素子で切り替えてＬＯパルス信号を生成しても、周波数変換回路は同様な動作が可能である。

そこで、本実施例では、スイッチ素子を用いてＬＯ信号のパルス数を制限する構成について述べる。

図９は、本発明の一態様である実施例３に係る周波数変換回路３０３の要部構成を示す図である。

なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。また、本実施例３に係る周波数変換回路３０３は、実施例１の周波数変換回路３と同様に、図１に示す受信機１００に適用される。

図９に示すように、周波数変換回路３０３のパルス制御回路３ｅは、スイッチ素子３ｈと、デューティ比制御回路３ｉと、を有する。

デューティ比制御回路３ｉは、第２の入力信号（ＬＯ信号）のパルス数の制限を規定するデューティ比に応じて、制御信号をスイッチ素子３ｈに出力するようになっている。

スイッチ素子３ｈは、第２の入力端子３ｂと混合用トランジスタ３ｄの第２の入力部である制御電極（ゲート）との間に接続されている。本実施例では、例えば、ＭＯＳトランジスタが選択される。なお、バイポーラトランジスタ等、他のスイッチ素子が選択されてもよい。

このスイッチ素子３ｈは、制御信号に応じてオン／オフすることにより、第２の入力信号（ＬＯ信号）のパルス数を制限して得られたＬＯパルス信号を混合用トランジスタ３ｄの制御電極（ゲート）に出力するようになっている。

なお、本実施例では、デューティ比は、既述のように、第２の入力信号（ＬＯ信号）のパルス数の制限を規定する割合である。すなわち、デューティ比は、ＬＯ信号のパルス数とＬＯパルス信号のパルス数との比である。

また、デューティ比は、例えば、変換ゲインを調整する外部装置（図示せず）やユーザ等により、設定される。

また、ＬＯ信号は、矩形波だけでなく、正弦波あるいはそれに近いものでもよい。

ここで、図１０は、デューティ比が０．５に相当する場合における、ＬＯ信号の波形、制御信号の波形、およびＬＯパルス信号の波形の一例を示す図である。なお、図１０においては、ＬＯ信号は正弦波である。

図１０に示すように、スイッチ素子３ｊであるｎ型ＭＯＳトランジスタのゲートには、デューティ比である２分の１の確率で制御信号が印加される。したがって、スイッチ素子３ｊを通過するＬＯ信号のパルス数は、２分の１に制限されることになる。これにより、ＬＯ信号が混合用トランジスタ３ｄのゲートに直接入力される場合と比較して、周波数変換回路３０３の変換ゲインは２分の１になる。

このように、実施例１、２において１／Ｎに変換ゲインが比例したのと同様に、周波数変換回路３０２の変換ゲインは、デューティ比に比例する。

そして、実施例２と同様に、デューティ比を細かく設定することにより、非常に細かいステップで、広範囲の変換ゲイン調整ができる。

実施例３では、スイッチ素子の制御にデューティ比制御回路を用いた構成について述べた。

本実施例では、該デューティ比制御回路の具体的例としてデルタ・シグマ変調器を用いた構成について述べる。

図１１は、本発明の一態様である実施例４に係る周波数変換回路４０３の要部構成を示す図である。

なお、実施例３と同様の符号を付された構成は、実施例３と同様の構成である。また、本実施例４に係る周波数変換回路４０３は、実施例１の周波数変換回路３と同様に、図１に示す受信機１００に適用される。

図１１に示すように、周波数変換回路４０３のパルス制御回路３ｅは、デューティ比制御回路の具体的な構成として、デルタ・シグマ変調器３ｋを有する。

実施例３と同様に、デルタ・シグマ変調器３ｋは、第２の入力信号（ＬＯ信号）のパルス数の制限を規定するデューティ比に応じて、制御信号をスイッチ素子３ｈに出力するようになっている。

実施例３と同様に、スイッチ素子３ｈは、制御信号に応じてオン／オフすることにより、第２の入力信号（ＬＯ信号）のパルス数を制限して得られたＬＯパルス信号を混合用トランジスタ３ｄの第２の入力部である制御電極（ゲート）に出力するようになっている。

このように、デューティ比制御回路はデルタ・シグマ変調器にて実現できる。

また、実施例３と同様に、周波数変換回路４０２の変換ゲインは、デューティ比に比例する。そして、デューティ比を細かく設定することにより、非常に細かいステップで、広範囲の変換ゲイン調整ができる。

なお、本実施例のデルタ・シグマ変調器３ｋは、デジタル回路で構成されるため、ＣＭＯＳによる実装が適している。

実施例３および４では、スイッチ素子としてＭＯＳトランジスタを用いてＬＯ信号のパルス数を制限する構成について述べた。

本実施例では、このスイッチ素子としてアンプを用いてＬＯ信号のパルス数を制限する構成について述べる。

図１２は、本発明の一態様である実施例５に係る周波数変換回路５０３の要部構成を示す図である。

なお、実施例３と同様の符号を付された構成は、実施例３と同様の構成である。また、本実施例５に係る周波数変換回路５０３は、実施例１の周波数変換回路３と同様に、図１に示す受信機１００に適用される。

図１２に示すように、周波数変換回路５０３のパルス制御回路３ｅは、スイッチ素子として機能するアンプ３ｌと、デルタ・シグマ変調器３ｍと、を有する。

デルタ・シグマ変調器３ｍは、実施例２と同様な変数Ｎに応じて、制御信号をアンプ３ｌに出力するようになっている。

アンプ３ｌは、第２の入力端子３ｂと混合用トランジスタ３ｄの第２の入力部である制御電極（ゲート）との間に接続されている。このアンプ３ｌは、ＬＯ信号の振幅を増幅して、混合用トランジスタ３ｄのゲートに出力するようになっている。これにより、ＬＯ信号の強度が小さい場合でも、混合用トランジスタ３ｄが線形領域で動作することができる。

また、アンプ３ｌは、制御信号に応じてパワーダウンするようになっている。したがって、アンプ３ｌがパワーダウンしている間は、混合用トランジスタ３ｄのゲートへのＬＯ信号のパルスの出力が制限される。

すなわち、アンプ３ｌは、制御信号に応じてパワーダウンすることにより、第２の入力信号（ＬＯ信号）のパルス数をＮ分の１に制限して得られたＬＯパルス信号を混合用トランジスタ３ｄの制御電極（ゲート）に出力するようになっている。

このように、周波数変換回路５０３は、実施例２と同様に、１／Ｎに変換ゲインに比例する。

また、実施例２と同様に、Ｎを１以上の実数として設定することにより、非常に細かいステップで、広範囲の変換ゲイン調整ができる。

なお、本実施例のデルタ・シグマ変調器３ｍ、およびアンプ３ｌは、デジタル回路で構成されるため、ＣＭＯＳによる実装が適している。

また、上記各実施例においては、第１の入力信号が例えばＲＦ電流信号であるとして説明した。しかし、第１の入力信号は、ＢＢ（ＢａｓｅＢａｎｄ）電流信号、またはＩＦ（ＩｎｔｅｒｍｅｄｉａｔｅＦｒｅｑｕｅｎｃｙ）電流信号であってもよい。

本発明の一態様である実施例１に係る受信機１００の要部構成を示す図である。図１の受信機１００に適用される周波数変換回路３の要部構成の一例を示す図である。局部発振器２により生成されたＬＯ信号の波形と、図２のカウンタ３ｆにより生成されたＬＯパルス信号の波形と、の関係を示す図である。本実施例１に係る周波数変換回路３の変換ゲインと、１／Ｎと、の関係を示す図である。本発明の一態様である実施例２に係る周波数変換回路２０３の要部構成を示す図である。変数Ｎ＝１、変数Ｎ＝１.５の場合のＬＯパルス信号の波形と、ＬＯ信号の波形と、を示す図である。本実施例２に係る周波数変換回路２０３の変換ゲインと、１／Ｎと、の関係を示す図である。本実施例２に係る周波数変換回路２０３の変換ゲインと、１／Ｎと、の関係を示す図である。本発明の一態様である実施例３に係る周波数変換回路３０３の要部構成を示す図である。デューティ比が０．５に相当する場合における、ＬＯ信号の波形、制御信号の波形、およびＬＯパルス信号の波形の一例を示す図である。本発明の一態様である実施例４に係る周波数変換回路４０３の要部構成を示す図である。本発明の一態様である実施例５に係る周波数変換回路５０３の要部構成を示す図である。

符号の説明

１低雑音増幅器（ＬＮＡ）
２局部発振器
３、２０３、３０３、４０３、５０３周波数変換回路
３ａ第１の入力端子
３ｂ第２の入力端子
３ｃ出力端子
３ｄ混合用トランジスタ（周波数変換素子）
３ｅパルス制御回路
３ｆカウンタ
３ｇデルタ・シグマ変調器
３ｈスイッチ素子
３ｉデューティ比制御回路
３ｋデルタ・シグマ変調器
３ｌアンプ
３ｍデルタ・シグマ変調器
１００受信機

Claims

第１の入力信号と第２の入力信号とを混合して得られた出力信号を出力する周波数変換
回路であって、
前記第１の入力信号が入力される第１の入力端子と、
前記第２の入力信号が入力される第２の入力端子と、
前記出力信号を出力する出力端子と、
前記第１の入力端子に一端が接続され、前記出力端子に他端が接続された混合用トラン
ジスタと、
前記第２の入力端子を介して前記第２の入力信号が入力され、前記第２の入力信号のパ
ルス数を制限して得られたパルス信号を、前記混合用トランジスタの制御電極に出力する
パルス制御回路と、を備え、
前記混合用トランジスタは、前記パルス信号のパルスに応じてオンする
ことを特徴とする周波数変換回路。
前記パルス制御回路は、
前記第２の入力端子と前記混合用トランジスタの前記制御電極との間に接続され、制御
信号に応じてオン／オフすることにより、前記第２の入力信号のパルス数を制限して得ら
れた前記パルス信号を前記混合用トランジスタの前記制御電極に出力するスイッチ素子を
有する
ことを特徴とする請求項１に記載の周波数変換回路。
前記パルス制御回路は、
前記第２の入力信号のパルス数の制限を規定するデューティ比に応じて、前記制御信号
を前記スイッチ素子に出力するデューティ比制御回路をさらに有する
ことを特徴とする請求項２に記載の周波数変換回路。
前記パルス制御回路は、
制御信号に応じて、前記第２の入力信号のパルスをカウントし、前記第２の入力信号よ
りもパルス数を制限した前記パルス信号を前記混合用トランジスタの前記制御電極に出力
するカウンタを有する
ことを特徴とする請求項１に記載の周波数変換回路。
受信信号が入力され、受信信号を増幅した増幅信号を出力する低雑音増幅器と、
局部発振信号を出力する局部発振器と、
前記低雑音増幅器から出力された前記増幅信号に応じた第１の入力信号と、局部発振信
号である第２の入力信号と、を混合して得られた出力信号を出力する周波数変換回路と、
を備え、
前記周波数変換回路は、
前記第１の入力信号が入力される第１の入力端子と、
前記第２の入力信号が入力される第２の入力端子と、
前記出力信号を出力する出力端子と、
前記第１の入力端子に一端が接続され、前記出力端子に他端が接続された混合用トラン
ジスタと、
前記第２の入力端子を介して前記第２の入力信号が入力され、前記第２の入力信号のパ
ルス数を制限して得られたパルス信号を、前記混合用トランジスタの制御電極に出力する
パルス制御回路と、を備え、
前記混合用トランジスタは、前記パルス信号のパルスに応じてオンする
ことを特徴とする受信機。